WO2018011877A1

WO2018011877A1 - Ａｄ変換回路、撮像装置、および内視鏡システム

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Publication number: WO2018011877A1
Application number: PCT/JP2016/070529
Authority: WO
Inventors: 義雄萩原
Original assignee: オリンパス株式会社
Priority date: 2016-07-12
Filing date: 2016-07-12
Publication date: 2018-01-18
Also published as: JPWO2018011877A1; US20190110012A1

Abstract

ＡＤ変換回路は、ＤＡ変換回路と、演算回路と、比較回路とを有する。前記ＤＡ変換回路は、第１の基準電流信号を生成する。前記演算回路は、前記ＤＡ変換回路に電気的に接続され、かつ第１の電圧信号に応じて生成された第１の電流信号に前記第１の基準電流信号を加算する、または前記第１の電流信号から前記第１の基準電流信号を減算することにより比較電流信号を生成する。前記比較回路は、前記演算回路に電気的に接続され、かつ第２の電圧信号に応じた第２の電流信号と、前記比較電流信号とを比較した結果に基づくデジタルデータを出力する。

Description

ＡＤ変換回路、撮像装置、および内視鏡システム

　本発明は、ＡＤ変換回路、撮像装置、および内視鏡システムに関する。

　外部から入力される電磁波（光および放射線など）に対して感応性を有するセンサーが配置された物理量検知半導体装置が様々な分野で使われている。物理量はセンサーによって電気信号に変換される。例えば、撮像装置におけるセンサーは画素である。一般的に、基準レベルおよび信号レベルの各電気信号がセンサーから読み出される。例えば、撮像装置における基準レベルはリセットレベルである。特に、映像機器の分野において、物理量として、光を検知するＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）型あるいはＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｃｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の撮像装置が使われている（非特許文献１参照）。光は、電磁波の一例である。ＭＯＳ型の撮像装置として、ＡＰＳ（Ａｃｔｉｖｅ　Ｐｉｘｅｌ　Ｓｅｎｓｏｒ）構成の画素を備えた、いわゆる（Ｃ）ＭＯＳ型撮像装置がある。ＡＰＳ構成の画素は、光電変換部で生成された信号電荷に応じた画素信号を増幅し、かつ増幅された画素信号を出力する。

　撮像装置を使用する内視鏡システムにおいて、内視鏡スコープの小型化のために撮像装置の小型化が重要である。このため、一般的にＣＣＤ型撮像装置が使用されていた。しかし、ＣＣＤ型撮像装置の出力はアナログであるため、内視鏡スコープのスコープ長が長くなることにより、ノイズの重畳による画質の劣化が問題であった。近年、これを解決するために、撮像装置にＡＤ変換回路を内蔵したデジタル出力のＣＭＯＳ型撮像装置が使用されるようになった。

Ｍａｒｔｉｎ　Ｗａｅｎｙ，　ｅｔ　ａｌ．，　"Ｕｌｔｒａｓｍａｌｌ　ｄｉｇｉｔａｌ　ｉｍａｇｅ　ｓｅｎｓｏｒ　ｆｏｒ　ｅｎｄｏｓｃｏｐｉｃ　ａｐｐｌｉｃａｔｉｏｎｓ，"　ＩＩＳＷ，　Ｊｕｎｅ．　２００９．

　しかしながら、上記従来のＡＤ変換回路、撮像装置、および内視鏡システムには、以下に示す課題がある。容量素子を使用した、分解能の高いＡＤ変換回路において、容量素子の面積が増大する。このため、ＡＤ変換回路自体の小型化が困難であり、かつ撮像装置の小型化も困難である。さらに、内視鏡スコープの先端に実装された撮像装置に対して、容量素子を有するＡＤ変換回路を適用する場合、電源電圧の安定化が重要である。このため、容量値が大きなバイパスコンデンサを撮像装置の近傍に配置する必要がある。その結果、内視鏡スコープの先端部の小型化が難しい。

　本発明は、より小型にすることができるＡＤ変換回路、撮像装置、および内視鏡システムを提供することを目的とする。

　本発明の第１の態様によれば、ＡＤ変換回路は、ＤＡ変換回路と、演算回路と、比較回路とを有する。前記ＤＡ変換回路は、第１の基準電流信号を生成する。前記演算回路は、前記ＤＡ変換回路に電気的に接続され、かつ第１の電圧信号に応じて生成された第１の電流信号に前記第１の基準電流信号を加算する、または前記第１の電流信号から前記第１の基準電流信号を減算することにより比較電流信号を生成する。前記比較回路は、前記演算回路に電気的に接続され、かつ第２の電圧信号に応じた第２の電流信号と、前記比較電流信号とを比較した結果に基づくデジタルデータを出力する。

　本発明の第２の態様によれば、撮像装置は、前記ＡＤ変換回路と、撮像部と、列回路と、第１の電流生成回路と、第２の電流生成回路とを有する。前記撮像部は、行列状に配置された複数の画素を有する。前記列回路は、前記撮像部と電気的に接続され、かつリセットレベルに応じた第１の画素信号および信号レベルに応じた第２の画素信号を生成する。前記第１の電流生成回路は、前記列回路と電気的に接続され、かつ前記第１の画素信号に応じた第１の画素電流信号を生成する。前記第２の電流生成回路は、前記列回路と電気的に接続され、かつ前記第２の画素信号に応じた第２の画素電流信号を生成する。前記演算回路はさらに、前記第１の電流生成回路および前記第２の電流生成回路のいずれか１つと電気的に接続される。前記比較回路はさらに、前記第１の電流生成回路および前記第２の電流生成回路のうち前記演算回路と電気的に接続された回路と異なる回路と電気的に接続される。前記第１の電流信号は、前記第１の画素電流信号および前記第２の画素電流信号のいずれか１つである。前記第２の電流信号は、前記第１の画素電流信号および前記第２の画素電流信号のうち前記第１の電流信号である信号と異なる信号である。

　本発明の第３の態様によれば、第２の態様において、前記第１の電流生成回路は、カレントミラー回路を構成する第１のトランジスタと第２のトランジスタとを有してもよい。前記第２の電流生成回路は、カレントミラー回路を構成する第３のトランジスタと第４のトランジスタとを有してもよい。

　本発明の第４の態様によれば、撮像装置は、前記ＡＤ変換回路と、撮像部と、列回路と、基準信号生成回路と、第１の電流生成回路と、第２の電流生成回路とを有する。前記撮像部は、行列状に配置された複数の画素を有する。前記列回路は、前記撮像部と電気的に接続され、かつリセットレベルおよび信号レベルの差分に応じた差分信号を生成する。前記基準信号生成回路は、基準信号を生成する。前記第１の電流生成回路は、前記基準信号生成回路と電気的に接続され、かつ前記基準信号に応じた第２の基準電流信号を生成する。前記第２の電流生成回路は、前記列回路と電気的に接続され、かつ前記差分信号に応じた差分電流信号を生成する。前記演算回路はさらに、前記第１の電流生成回路および前記第２の電流生成回路のいずれか１つと電気的に接続される。前記比較回路はさらに、前記第１の電流生成回路および前記第２の電流生成回路のうち前記演算回路と電気的に接続された回路と異なる回路と電気的に接続される。前記第１の電流信号は、前記第２の基準電流信号および前記差分電流信号のいずれか１つである。前記第２の電流信号は、前記第２の基準電流信号および前記差分電流信号のうち前記第１の電流信号である信号と異なる信号である。

　本発明の第５の態様によれば、第４の態様において、前記第１の電流生成回路は、カレントミラー回路を構成する第１のトランジスタと第２のトランジスタとを有してもよい。前記第２の電流生成回路は、カレントミラー回路を構成する第３のトランジスタと第４のトランジスタとを有してもよい。

　本発明の第６の態様によれば、内視鏡システムは、前記撮像装置を有する。

　上記の各態様によれば、演算回路は、第１の電圧信号に応じて生成された第１の電流信号に第１の基準電流信号を加算または減算することにより比較電流信号を生成する。比較回路は、第２の電圧信号に応じた第２の電流信号と、比較電流信号とを比較した結果に基づくデジタルデータを出力する。これによって、ＡＤ変換回路、撮像装置、および内視鏡システムをより小型にすることができる。

本発明の第１の実施形態のＡＤ変換回路の構成を示す回路図である。本発明の第１の実施形態の変形例のＡＤ変換回路の構成を示す回路図である。本発明の第２の実施形態の撮像装置の構成を示すブロック図である。本発明の第２の実施形態の画素の構成を示す回路図である。本発明の第２の実施形態の列回路の構成を示す回路図である。本発明の第２の実施形態の出力部の構成を示す回路図である。本発明の第２の実施形態の撮像装置の動作を示すタイミングチャートである。本発明の第２の実施形態の第１の変形例の出力部の構成を示す回路図である。本発明の第２の実施形態の第２の変形例の列回路の構成を示す回路図である。本発明の第２の実施形態の第２の変形例の出力部の構成を示す回路図である。本発明の第２の実施形態の第３の変形例の出力部の構成を示す回路図である。本発明の第３の実施形態の撮像装置の構成を示すブロック図である。本発明の第３の実施形態の列回路の構成を示す回路図である。本発明の第３の実施形態の出力部の構成を示す回路図である。本発明の第３の実施形態の撮像装置の動作を示すタイミングチャートである。本発明の第３の実施形態の第１の変形例の出力部の構成を示す回路図である。本発明の第３の実施形態の第２の変形例の撮像装置の構成を示すブロック図である。本発明の第３の実施形態の第２の変形例の列回路の構成を示す回路図である。本発明の第３の実施形態の第２の変形例の出力部の構成を示す回路図である。本発明の第３の実施形態の第３の変形例の出力部の構成を示す回路図である。本発明の第３の実施形態の第４の変形例の撮像装置の構成を示すブロック図である。本発明の第４の実施形態の内視鏡システムの構成を示すブロック図である。

　図面を参照し、本発明の実施形態を説明する。

　（第１の実施形態）
　図１は、本発明の第１の実施形態のＡＤ変換回路１０の構成を示している。図１に示すように、ＡＤ変換回路１０は、ＤＡ変換回路１１と、演算回路１２と、比較回路１３とを有する。

　ＡＤ変換回路１０の概略構成について説明する。ＤＡ変換回路１１は、第１の基準電流信号を生成する。演算回路１２は、ＤＡ変換回路１１に電気的に接続され、かつ第１の電圧信号に応じて生成された第１の電流信号に第１の基準電流信号を加算することにより比較電流信号を生成する。比較回路１３は、演算回路１２に電気的に接続され、かつ第２の電圧信号に応じた第２の電流信号と、比較電流信号とを比較した結果に基づくデジタルデータを出力する。

　ＡＤ変換回路１０の詳細な構成について説明する。ＤＡ変換回路１１は、電流源Ｉ０と、トランジスタＮ０と、複数のトランジスタＮｐと、複数のスイッチＳＷｐとを有する。図１において、代表として１つのトランジスタＮｐおよび１つのスイッチＳＷｐの符号が示されている。

　電流源Ｉ０は、第１の端子と、第２の端子とを有する。電流源Ｉ０の第１の端子は、電源電圧を出力する電源に接続されている。トランジスタＮ０およびトランジスタＮｐは、ＮＭＯＳトランジスタである。トランジスタＮ０およびトランジスタＮｐの各々は、ゲート端子と、ソース端子と、ドレイン端子とを有する。トランジスタＮ０のドレイン端子は、電流源Ｉ０の第２の端子に接続されている。トランジスタＮ０のソース端子は、グランドに接続されている。トランジスタＮ０のゲート端子は、トランジスタＮ０のドレイン端子に接続されている。トランジスタＮｐのドレイン端子は、スイッチＳＷｐに接続されている。トランジスタＮｐのソース端子は、グランドに接続されている。トランジスタＮｐのゲート端子は、トランジスタＮ０のゲート端子に接続されている。スイッチＳＷｐは、第１の端子と、第２の端子と、第３の端子とを有する。スイッチＳＷｐの第１の端子は、演算回路１２に接続されている。スイッチＳＷｐの第２の端子は、電源電圧を出力する電源に接続されている。スイッチＳＷｐの第３の端子は、トランジスタＮｐのドレイン端子に接続されている。

　電流源Ｉ０によって生成された基準電流は、トランジスタＮ０のドレイン端子とトランジスタＮ０のソース端子との間に流れる。トランジスタＮ０およびトランジスタＮｐは、カレントミラー回路を構成する。トランジスタＮ０およびトランジスタＮｐのミラー比に応じた電流がトランジスタＮｐのドレイン端子とトランジスタＮｐのソース端子との間に流れる。図１において、トランジスタＮｐに流れる電流の電流値が基準電流の電流値の２のべき乗倍となるようにミラー比が設定されている。基準電流を基準とする電流増幅率が各トランジスタの近傍に記載されている。デジタルデータを構成するビットＢ０からビットＢ９の各々に対してトランジスタＮｐが配置されている。電流増幅率が最も大きいトランジスタＮｐは、最上位ビット（ＭＳＢ）であるビットＢ９に対応する。電流値が、トランジスタＮ０に流れる基準電流の電流値の５１２倍である電流が、ビットＢ９に対応するトランジスタＮｐに流れる。電流増幅率が最も小さいトランジスタＮｐは、最下位ビット（ＬＳＢ）であるビットＢ０に対応する。電流値が、トランジスタＮ０に流れる基準電流の電流値と同一である電流が、ビットＢ０に対応するトランジスタＮｐに流れる。

　ビットＢ０からビットＢ９の各々に対してスイッチＳＷｐが配置されている。スイッチＳＷｐは、第１の状態および第２の状態のいずれか１つになる。スイッチＳＷｐが第１の状態であるとき、スイッチＳＷｐの第１の端子および第３の端子が電気的に接続され、かつスイッチＳＷｐの第２の端子および第３の端子が電気的に絶縁される。このとき、そのスイッチＳＷｐに接続されたトランジスタＮｐが演算回路１２に電気的に接続される。このため、そのトランジスタＮｐに流れる電流が演算回路１２に供給される。スイッチＳＷｐが第２の状態であるとき、スイッチＳＷｐの第２の端子および第３の端子が電気的に接続され、かつスイッチＳＷｐの第１の端子および第３の端子が電気的に絶縁される。このとき、そのスイッチＳＷｐに接続されたトランジスタＮｐは演算回路１２から電気的に絶縁される。このため、そのスイッチＳＷｐに接続されたトランジスタＮｐに流れる電流は演算回路１２に供給されない。スイッチＳＷｐの状態は、図示しない制御信号によって制御される。第１の状態であるスイッチＳＷｐに接続されたトランジスタＮｐに流れる電流の和である第１の基準電流信号が演算回路１２に供給される。第１の基準電流信号の電流値はＩ_ＤＡＣである。

　スイッチＳＷｐを制御する制御信号は、ビットＢ０からビットＢ９に対応するデジタルデータを構成する。ＤＡ変換回路１１は、このデジタルデータを、アナログ信号である第１の基準電流信号に変換し、かつその第１の基準電流信号を演算回路１２に供給する。演算回路１２に供給される第１の基準電流信号の電流値は、各スイッチＳＷｐの状態に基づく。ＤＡ変換回路１１は、複数の電流値を有する第１の基準電流信号を生成する。

　演算回路１２は、ＡＤ変換回路１０の外部に配置されたトランジスタＮ４に接続されている。トランジスタＮ４によって生成された第１の電流信号と、ＤＡ変換回路１１によって生成された第１の基準電流信号とが演算回路１２に供給される。トランジスタＮ４によって生成された第１の電流信号の電流値はＩ_ＳＮＳである。演算回路１２は、第１の電流信号および第１の基準電流信号を加算することにより比較電流信号を生成する。比較電流信号の電流値は（Ｉ_ＳＮＳ＋Ｉ_ＤＡＣ）である。演算回路１２は、トランジスタＮ４、ＤＡ変換回路１１、および比較回路１３に接続されたノードで構成されている。つまり、演算回路１２は、トランジスタＮ４に接続された信号線、ＤＡ変換回路１１に接続された信号線、および比較回路１３に接続された信号線の接続点である。演算回路１２の構成は、これに限らない。演算回路１２は、第１の電流信号および第１の基準電流信号を加算するように構成された回路であればよい。

　比較回路１３は、トランジスタＰ１と、トランジスタＰ２と、インバータ回路ＩＮＶとを有する。トランジスタＰ１およびトランジスタＰ２は、ＰＭＯＳトランジスタである。トランジスタＰ１およびトランジスタＰ２の各々は、ゲート端子と、ソース端子と、ドレイン端子とを有する。トランジスタＰ１のソース端子は、電源電圧を出力する電源に接続されている。トランジスタＰ１のドレイン端子は、演算回路１２に接続されている。トランジスタＰ１のゲート端子は、トランジスタＰ１のドレイン端子に接続されている。トランジスタＰ２のソース端子は、電源電圧を出力する電源に接続されている。トランジスタＰ２のドレイン端子は、ＡＤ変換回路１０の外部に配置されたトランジスタＮ２に接続されている。トランジスタＰ２のゲート端子は、トランジスタＰ１のゲート端子に接続されている。インバータ回路ＩＮＶは、入力端子と、出力端子とを有する。インバータ回路ＩＮＶの入力端子は、トランジスタＰ２のドレイン端子に接続されている。

　演算回路１２によって生成された比較電流信号と、トランジスタＮ２によって生成された第２の電流信号とが比較回路１３に供給される。トランジスタＮ２によって生成された第２の電流信号の電流値はＩ_ＲＥＦである。第１の実施形態の記載は、第１の電流信号の電流値（Ｉ_ＳＮＳ）が第２の電流信号の電流値（Ｉ_ＲＥＦ）より小さい場合を想定している。比較電流信号は、トランジスタＰ１のソース端子とトランジスタＰ１のドレイン端子との間に流れる。トランジスタＰ１およびトランジスタＰ２は、カレントミラー回路を構成する。トランジスタＰ１およびトランジスタＰ２のミラー比に応じた電流がトランジスタＰ２のソース端子とトランジスタＰ２のドレイン端子との間に流れる。図１において、トランジスタＰ１およびトランジスタＰ２のミラー比が１：１である例が示されている。トランジスタＰ２は、トランジスタＰ１に流れる比較電流信号をトランジスタＰ１およびトランジスタＰ２のミラー比に応じて折り返すことにより電流を生成する。この例では、電流値が比較電流信号の電流値（Ｉ_ＳＮＳ＋Ｉ_ＤＡＣ）と同一である電流がトランジスタＰ２のソース端子とトランジスタＰ２のドレイン端子との間に流れる。

　インバータ回路ＩＮＶは、トランジスタＰ２のドレイン電圧およびトランジスタＮ２のドレイン電圧を検出し、検出された各電圧を比較する。これによって、インバータ回路ＩＮＶは、比較電流信号と第２の電流信号とを比較する。インバータ回路ＩＮＶは、比較結果を示す信号ＣＯを出力する。例えば、インバータ回路ＩＮＶの入力電圧の閾値は、電源電圧の半分の電圧値である。比較電流信号の電流値（Ｉ_ＳＮＳ＋Ｉ_ＤＡＣ）が第２の電流信号の電流値（Ｉ_ＲＥＦ）よりも大きい場合、ハイレベルの電圧信号がインバータ回路ＩＮＶの入力端子に入力される。この場合、インバータ回路ＩＮＶは、ローレベルの信号ＣＯを出力端子から出力する。比較電流信号の電流値（Ｉ_ＳＮＳ＋Ｉ_ＤＡＣ）が第２の電流信号の電流値（Ｉ_ＲＥＦ）よりも小さい場合、ローレベルの電圧信号がインバータ回路ＩＮＶの入力端子に入力される。この場合、インバータ回路ＩＮＶは、ハイレベルの信号ＣＯを出力端子から出力する。信号ＣＯは、ＡＤ変換回路１０の出力であるデジタルデータを構成する。

　複数のインバータ回路ＩＮＶが直列に接続されてもよい。出力の変動による誤動作を抑圧するためにインバータ回路ＩＮＶはクロックド型インバータ回路として構成されてもよい。これは一例であって、これに限らない。

　例えば、ＤＡ変換回路１１、演算回路１２、および比較回路１３は、同一の基板に配置されている。ＡＤ変換回路１０が配置されたチップが複数の基板を有する場合、ＤＡ変換回路１１、演算回路１２、および比較回路１３は、複数の基板に分散してもよい。

　トランジスタＮ２およびトランジスタＮ４は、ＮＭＯＳトランジスタである。トランジスタＮ２およびトランジスタＮ４の各々は、ゲート端子と、ソース端子と、ドレイン端子とを有する。トランジスタＮ２のドレイン端子は、トランジスタＰ２のドレイン端子に接続されている。トランジスタＮ２のソース端子は、グランドに接続されている。第２の電圧信号がトランジスタＮ２のゲート端子に入力される。例えば、第２の電圧信号は、センサーから出力される基準レベルの電圧信号である。第２の電圧信号の電圧値は、Ｖ_ＲＥＦである。トランジスタＮ４のドレイン端子は、演算回路１２に接続されている。トランジスタＮ４のソース端子は、グランドに接続されている。第１の電圧信号がトランジスタＮ４のゲート端子に入力される。例えば、第１の電圧信号は、センサーから出力される信号レベルの電圧信号である。第１の電圧信号の電圧値は、Ｖ_ＳＮＳである。

　トランジスタＮ４は、第１の電圧信号に応じた第１の電流信号を生成し、かつ生成された第１の電流信号をＡＤ変換回路１０に供給する。トランジスタＮ２は、第２の電圧信号に応じた第２の電流信号を生成し、かつ生成された第２の電流信号をＡＤ変換回路１０に供給する。

　トランジスタＮ２およびトランジスタＮ４の少なくとも１つは、ＡＤ変換回路１０を構成する基板に配置されてもよい。つまり、ＡＤ変換回路１０は、トランジスタＮ２およびトランジスタＮ４の少なくとも１つを有してもよい。

　上記の構成によってＡＤ変換回路１０は、第１の電圧信号および第２の電圧信号に応じたデジタルデータ（信号ＣＯ）を出力する。ＡＤ変換回路１０は撮像装置に内蔵されてもよい。その場合、第１の電圧信号および第２の電圧信号の少なくとも１つは、画素で生成された信号である。

　ＡＤ変換回路１０の動作を説明する。ＡＤ変換回路１０の動作は、一般的なＳＡＲ（Ｓｕｃｃｅｓｓｉｖｅ　Ａｐｐｒｏｘｉｍａｔｉｏｎ　Ｒｅｇｉｓｔｅｒ；逐次比較）型ＡＤＣの動作と同様である。このため、詳細な説明を省略する。ＡＤ変換回路１０は、第１の基準電流信号の電流値Ｉ_ＤＡＣの大きさをＭＳＢ側からＬＳＢ側に向かって順次変化させ、かつ比較電流信号の電流値（Ｉ_ＳＮＳ＋Ｉ_ＤＡＣ）および第２の電流信号の電流値（Ｉ_ＲＥＦ）の大きさを比較する。これによって、ＡＤ変換回路１０は、二分探索を行う。この結果、第１の電流信号の電流値（Ｉ_ＳＮＳ）および第２の電流信号の電流値（Ｉ_ＲＥＦ）の差分に応じたデジタルデータが得られる。

　最初に、ビットＢ９の判定が行われる。ビットＢ９に対応するスイッチＳＷｐが第１の状態になり、かつビットＢ０からビットＢ８に対応するスイッチＳＷｐが第２の状態になる。これによって、ビットＢ９に対応するスイッチＳＷｐに接続されたトランジスタＮｐに流れる電流が第１の基準電流信号として演算回路１２に供給される。インバータ回路ＩＮＶは、比較電流信号と第２の電流信号とを比較する。インバータ回路ＩＮＶは、比較結果を示す信号ＣＯを出力する。

　比較電流信号の電流値（Ｉ_ＳＮＳ＋Ｉ_ＤＡＣ）が第２の電流信号の電流値（Ｉ_ＲＥＦ）よりも大きい場合、インバータ回路ＩＮＶは、ローレベルの信号ＣＯを出力端子から出力する。この場合、ビットＢ９の下位ビットの判定が行われるとき、ビットＢ９に対応するスイッチＳＷｐは第２の状態に保たれる。比較電流信号の電流値（Ｉ_ＳＮＳ＋Ｉ_ＤＡＣ）が第２の電流信号の電流値（Ｉ_ＲＥＦ）よりも小さい場合、インバータ回路ＩＮＶは、ハイレベルの信号ＣＯを出力端子から出力する。この場合、ビットＢ９の下位ビットの判定が行われるとき、ビットＢ９に対応するスイッチＳＷｐは第１の状態に保たれる。信号ＣＯは、ビットＢ９のデジタルデータを構成する。

　次に、ビットＢ８の判定が行われる。ビットＢ８に対応するスイッチＳＷｐが第１の状態になり、かつビットＢ０からビットＢ７に対応するスイッチＳＷｐが第２の状態になる。これによって、ビットＢ８に対応するスイッチＳＷｐに接続されたトランジスタＮｐに流れる電流が第１の基準電流信号に加算される。インバータ回路ＩＮＶは、比較電流信号と第２の電流信号とを比較する。インバータ回路ＩＮＶは、比較結果を示す信号ＣＯを出力する。

　比較電流信号の電流値（Ｉ_ＳＮＳ＋Ｉ_ＤＡＣ）が第２の電流信号の電流値（Ｉ_ＲＥＦ）よりも大きい場合、インバータ回路ＩＮＶは、ローレベルの信号ＣＯを出力端子から出力する。この場合、ビットＢ８の下位ビットの判定が行われるとき、ビットＢ８に対応するスイッチＳＷｐは第２の状態に保たれる。比較電流信号の電流値（Ｉ_ＳＮＳ＋Ｉ_ＤＡＣ）が第２の電流信号の電流値（Ｉ_ＲＥＦ）よりも小さい場合、インバータ回路ＩＮＶは、ハイレベルの信号ＣＯを出力端子から出力する。この場合、ビットＢ８の下位ビットの判定が行われるとき、ビットＢ８に対応するスイッチＳＷｐは第１の状態に保たれる。信号ＣＯは、ビットＢ８のデジタルデータを構成する。

　上記と同様に、ビットＢ７からビットＢ０の各々の判定が行われる。ビットＢ０の判定が終了することによりＡＤ変換が終了する。

　第１の電圧信号が基準レベルの電圧信号であり、かつ第２の電圧信号が信号レベルの電圧信号であってもよい。第１の電圧信号が基準レベルおよび信号レベルの差分の電圧信号であり、かつ第２の電圧信号が所定レベルの電圧信号であってもよい。第１の電圧信号が所定レベルの電圧信号であり、かつ第２の電圧信号が基準レベルおよび信号レベルの差分の電圧信号であってもよい。

　第１の基準電流信号の電流値が一定の割合で増加または減少するようにＤＡ変換回路１１が構成され、かつインバータ回路ＩＮＶから出力される信号ＣＯが反転するまでの時間が計測されるようにＡＤ変換回路１０が構成されてもよい。つまり、ＡＤ変換回路１０がＳＳ（Ｓｉｎｇｌｅ　Ｓｌｏｐｅ）型ＡＤＣとして構成されてもよい。また、これに限らない。

　上記の例では、ＡＤ変換回路１０は１０ビットのデジタルデータを出力する。ＤＡ変換回路１１におけるトランジスタＮｐおよびスイッチＳＷｐの数を変更することにより、ビット数が変更されもよい。ＤＡ変換回路１１におけるトランジスタＮｐおよびスイッチＳＷｐの各々の数が１であってもよい。この場合、ＤＡ変換回路１１は、１つの電流値を有する第１の基準電流信号を生成し、かつＡＤ変換回路１０は１ビットのデジタルデータを出力する。

　上記のように、演算回路１２は、第１の電圧信号に応じて生成された第１の電流信号に第１の基準電流信号を加算することにより比較電流信号を生成する。比較回路１３は、第２の電圧信号に応じた第２の電流信号と、比較電流信号とを比較した結果に基づくデジタルデータを出力する。これによって、ＡＤ変換回路１０は、容量値が大きな容量素子を必要としない。つまり、ＡＤ変換回路１０をより小型にすることができる。

　（第１の実施形態の変形例）
　図２は、本発明の第１の実施形態の変形例のＡＤ変換回路１０ａの構成を示している。図２に示す構成について、図１に示す構成と異なる点を説明する。

　ＡＤ変換回路１０ａにおいて、図１に示すＡＤ変換回路１０における演算回路１２が演算回路１２ａに変更される。ＡＤ変換回路１０ａにおいて、図１に示すＡＤ変換回路１０における比較回路１３が比較回路１３ａに変更される。

　演算回路１２ａは、ＡＤ変換回路１０ａの外部に配置されたトランジスタＰ６に接続されている。トランジスタＰ６によって生成された第１の電流信号と、ＤＡ変換回路１１によって生成された第１の基準電流信号とが演算回路１２ａに供給される。トランジスタＰ６によって生成された第１の電流信号の電流値はＩ_ＳＮＳである。演算回路１２ａは、第１の電流信号から第１の基準電流信号を減算することにより比較電流信号を生成する。比較電流信号の電流値は（Ｉ_ＳＮＳ－Ｉ_ＤＡＣ）である。演算回路１２ａは、トランジスタＰ６、ＤＡ変換回路１１、および比較回路１３ａに接続されたノードで構成されている。つまり、演算回路１２ａは、トランジスタＰ４に接続された信号線、ＤＡ変換回路１１に接続された信号線、および比較回路１３ａに接続された信号線の接続点である。演算回路１２ａの構成は、これに限らない。演算回路１２ａは、第１の電流信号から第１の基準電流信号を減算するように構成された回路であればよい。

　比較回路１３ａは、トランジスタＮ５と、トランジスタＮ６と、インバータ回路ＩＮＶとを有する。トランジスタＮ５およびトランジスタＮ６は、ＮＭＯＳトランジスタである。トランジスタＮ５およびトランジスタＮ６の各々は、ゲート端子と、ソース端子と、ドレイン端子とを有する。トランジスタＮ５のソース端子は、グランドに接続されている。トランジスタＮ５のドレイン端子は、演算回路１２ａに接続されている。トランジスタＮ５のゲート端子は、トランジスタＮ５のドレイン端子に接続されている。トランジスタＮ６のソース端子は、グランドに接続されている。トランジスタＮ６のドレイン端子は、ＡＤ変換回路１０ａの外部に配置されたトランジスタＰ４に接続されている。トランジスタＮ６のゲート端子は、トランジスタＮ５のゲート端子に接続されている。インバータ回路ＩＮＶは、入力端子と、出力端子とを有する。インバータ回路ＩＮＶの入力端子は、トランジスタＮ６のドレイン端子に接続されている。

　演算回路１２ａによって生成された比較電流信号と、トランジスタＰ４によって生成された第２の電流信号とが比較回路１３ａに供給される。トランジスタＰ４によって生成された第２の電流信号の電流値はＩ_ＲＥＦである。本変形例の記載は、第２の電流信号の電流値（Ｉ_ＲＥＦ）が第１の電流信号の電流値（Ｉ_ＳＮＳ）より小さい場合を想定している。比較電流信号は、トランジスタＮ５のソース端子とトランジスタＮ５のドレイン端子との間に流れる。トランジスタＮ５およびトランジスタＮ６は、カレントミラー回路を構成する。トランジスタＮ５およびトランジスタＮ６のミラー比に応じた電流がトランジスタＮ６のドレイン端子とトランジスタＮ６のソース端子との間に流れる。図２において、トランジスタＮ５およびトランジスタＮ６のミラー比が１：１である例が示されている。トランジスタＮ６は、トランジスタＮ５に流れる比較電流信号をトランジスタＮ５およびトランジスタＮ６のミラー比に応じて折り返すことにより電流を生成する。この例では、電流値が比較電流信号の電流値（Ｉ_ＳＮＳ－Ｉ_ＤＡＣ）と同一である電流がトランジスタＮ６のドレイン端子とトランジスタＮ６のソース端子との間に流れる。

　インバータ回路ＩＮＶは、トランジスタＮ６のドレイン電圧およびトランジスタＰ４のドレイン電圧を検出し、検出された各電圧を比較する。これによって、インバータ回路ＩＮＶは、比較電流信号と第２の電流信号とを比較する。インバータ回路ＩＮＶは、比較結果を示す信号ＣＯを出力する。比較電流信号の電流値（Ｉ_ＳＮＳ－Ｉ_ＤＡＣ）が第２の電流信号の電流値（Ｉ_ＲＥＦ）よりも大きい場合、ローレベルの電圧信号がインバータ回路ＩＮＶの入力端子に入力される。この場合、インバータ回路ＩＮＶは、ハイレベルの信号ＣＯを出力端子から出力する。比較電流信号の電流値（Ｉ_ＳＮＳ－Ｉ_ＤＡＣ）が第２の電流信号の電流値（Ｉ_ＲＥＦ）よりも小さい場合、ハイレベルの電圧信号がインバータ回路ＩＮＶの入力端子に入力される。この場合、インバータ回路ＩＮＶは、ローレベルの信号ＣＯを出力端子から出力する。信号ＣＯは、ＡＤ変換回路１０ａの出力であるデジタルデータを構成する。

　トランジスタＰ４およびトランジスタＰ６は、ＰＭＯＳトランジスタである。トランジスタＰ４およびトランジスタＰ６の各々は、ゲート端子と、ソース端子と、ドレイン端子とを有する。トランジスタＰ４のドレイン端子は、トランジスタＮ６のドレイン端子に接続されている。トランジスタＰ４のソース端子は、電源電圧を出力する電源に接続されている。第２の電圧信号がトランジスタＰ４のゲート端子に入力される。例えば、第２の電圧信号は、センサーから出力される基準レベルの電圧信号である。第２の電圧信号の電圧値は、Ｖ_ＲＥＦである。トランジスタＰ６のドレイン端子は、演算回路１２ａに接続されている。トランジスタＰ６のソース端子は、電源電圧を出力する電源に接続されている。第１の電圧信号がトランジスタＰ６のゲート端子に入力される。例えば、第１の電圧信号は、センサーから出力される信号レベルの電圧信号である。第１の電圧信号の電圧値は、Ｖ_ＳＮＳである。

　トランジスタＰ６は、第１の電圧信号に応じた第１の電流信号を生成し、かつ生成された第１の電流信号をＡＤ変換回路１０ａに供給する。トランジスタＰ６は、第２の電圧信号に応じた第２の電流信号を生成し、かつ生成された第２の電流信号をＡＤ変換回路１０ａに供給する。

　トランジスタＰ４およびトランジスタＰ６の少なくとも１つは、ＡＤ変換回路１０ａを構成する基板に配置されてもよい。つまり、ＡＤ変換回路１０ａは、トランジスタＰ４およびトランジスタＰ６の少なくとも１つを有してもよい。

　上記の構成によってＡＤ変換回路１０ａは、第１の電圧信号および第２の電圧信号に応じたデジタルデータ（信号ＣＯ）を出力する。ＡＤ変換回路１０ａは撮像装置に内蔵されてもよい。その場合、第１の電圧信号および第２の電圧信号の少なくとも１つは、画素で生成された信号である。

　上記以外の点について、図２に示す構成は、図１に示す構成と同様である。

　ＡＤ変換回路１０ａの動作は、図１に示すＡＤ変換回路１０の動作と同様である。このため、ＡＤ変換回路１０ａの動作についての詳細な説明を省略する。

　上記のように、演算回路１２ａは、第１の電圧信号に応じて生成された第１の電流信号から第１の基準電流信号を減算することにより比較電流信号を生成する。比較回路１３ａは、第２の電圧信号に応じた第２の電流信号と、比較電流信号とを比較した結果に基づくデジタルデータを出力する。これによって、ＡＤ変換回路１０ａは、容量値が大きな容量素子を必要としない。つまり、ＡＤ変換回路１０ａをより小型にすることができる。

　（第２の実施形態）
　図３は、本発明の第２の実施形態の撮像装置１の構成を示している。図３に示すように、撮像装置１は、撮像部２と、垂直選択部４と、列回路部５と、水平選択部６と、出力部７とを有する。例えば、撮像部２、垂直選択部４、列回路部５、水平選択部６、および出力部７は、同一の基板に配置されている。撮像装置１が配置されたチップが複数の基板を有する場合、撮像部２、垂直選択部４、列回路部５、水平選択部６、および出力部７は、複数の基板に分散してもよい。

　撮像部２は、行列状に配置された複数の画素３を有する。複数の画素３は、ｍ行かつｎ列の配列を構成する。ｍとｎとは、２以上の整数である。行数と列数とが同一でなくてもよい。図３において、行数が２であり、かつ列数が３である例が示されている。これは一例であって、これに限らない。画素３は、リセットレベルおよび信号レベルを出力する。

　垂直選択部４は、複数の画素３の配列における行方向に配置された画素３を選択する。垂直選択部４は、選択された画素３の動作を制御する。垂直選択部４は、複数の画素３を制御するための制御信号を複数の画素３の配列における行毎に出力する。垂直選択部４から出力される制御信号は、転送パルスφＴｘ＿ｉと、リセットパルスφＲｓｔ＿ｉと、選択パルスφＳｅｌ＿ｉとを含む。ｉは、１または２である。図３において、転送パルスφＴｘ＿１、リセットパルスφＲｓｔ＿１、および選択パルスφＳｅｌ＿１は、１行目の画素３に出力される。図３において、転送パルスφＴｘ＿２、リセットパルスφＲｓｔ＿２、および選択パルスφＳｅｌ＿２は、２行目の画素３に出力される。

　列回路部５は、複数の列回路８を有する。列回路８は、複数の画素３の配列における列毎に配置されている。列回路８は、垂直方向すなわち列方向に伸びる垂直信号線２０に接続されている。垂直信号線２０は、複数の画素３の配列における列毎に配置されている。垂直信号線２０は、各列の画素３に接続されている。列回路８は、垂直信号線２０を介して画素３と電気的に接続されている。列回路８は、画素３から出力されたリセットレベルに応じた第１の画素信号および画素３から出力された信号レベルに応じた第２の画素信号を生成する。列回路８は、水平方向すなわち行方向に伸びる水平信号線２１および水平信号線２２に接続されている。水平選択部６からの選択パルスＨＳＲ［ｋ］が、ｋ列に対応する列回路８に出力される。ｋは１、２、３のいずれか１つである。選択パルスＨＳＲ［ｋ］によって選択された列回路８が第１の画素信号を水平信号線２１に出力し、かつ第２の画素信号を水平信号線２２に出力する。

　複数の画素３の配列における複数の列毎に１つの列回路８が配置され、かつ１つの列回路８が複数の列において時分割で使用されてもよい。

　水平信号線２１および水平信号線２２は、出力部７に接続されている。水平選択部６は、選択パルスＨＳＲ［１］から選択パルスＨＳＲ［３］により列回路８を順次選択する。水平選択部６によって選択された列回路８から出力された第１の画素信号および第２の画素信号は出力部７に転送される。出力部７は、第１の画素信号および第２の画素信号に応じたデジタルデータＤＯＵＴを生成し、かつデジタルデータＤＯＵＴを後段の回路に出力する。

　図４は、画素３の構成を示している。画素３は、光電変換部ＰＤと、転送トランジスタＴｘと、電荷蓄積部ＦＤと、リセットトランジスタＲｓｔと、増幅トランジスタＤｒｖと、選択トランジスタＳｅｌとを有する。図４に示す各トランジスタは、ＮＭＯＳトランジスタである。図４に示す各トランジスタは、ゲート端子と、ソース端子と、ドレイン端子とを有する。

　例えば、光電変換部ＰＤは、フォトダイオードである。光電変換部ＰＤは、第１の端子と、第２の端子とを有する。光電変換部ＰＤの第１の端子はグランドに接続されている。光電変換部ＰＤの第２の端子は転送トランジスタＴｘに接続されている。

　転送トランジスタＴｘのドレイン端子は、光電変換部ＰＤの第２の端子に接続されている。転送トランジスタＴｘのソース端子は、電荷蓄積部ＦＤに接続されている。転送トランジスタＴｘのゲート端子は、制御信号線３２に接続されている。制御信号線３２は、垂直選択部４から複数の画素３の配列における行方向に伸びる。制御信号線３２は、転送パルスφＴｘ＿ｉを伝送する。

　リセットトランジスタＲｓｔのドレイン端子は、電源線３０に接続されている。電源線３０は、電源電圧ＶＤＤを出力する電源に接続されている。リセットトランジスタＲｓｔのソース端子は、電荷蓄積部ＦＤに接続されている。リセットトランジスタＲｓｔのゲート端子は、制御信号線３１に接続されている。制御信号線３１は、垂直選択部４から複数の画素３の配列における行方向に伸びる。制御信号線３１は、リセットパルスφＲｓｔ＿ｉを伝送する。

　増幅トランジスタＤｒｖのドレイン端子は、電源線３０に接続されている。増幅トランジスタＤｒｖのソース端子は、選択トランジスタＳｅｌに接続されている。増幅トランジスタＤｒｖのゲート端子は、電荷蓄積部ＦＤに接続されている。

　選択トランジスタＳｅｌのドレイン端子は、増幅トランジスタＤｒｖのソース端子に接続されている。選択トランジスタＳｅｌのソース端子は、垂直信号線２０に接続されている。選択トランジスタＳｅｌのゲート端子は、制御信号線３３に接続されている。制御信号線３３は、垂直選択部４から複数の画素３の配列における行方向に伸びる。制御信号線３３は、選択パルスφＳｅｌ＿ｉを伝送する。

　転送トランジスタＴｘは、垂直選択部４から出力される転送パルスφＴｘ＿ｉにより制御される。１行目の画素３の転送トランジスタＴｘは、転送パルスφＴｘ＿１により制御され、かつ２行目の画素３の転送トランジスタＴｘは、転送パルスφＴｘ＿２により制御される。リセットトランジスタＲｓｔは、垂直選択部４から出力されるリセットパルスφＲｓｔ＿ｉにより制御される。１行目の画素３のリセットトランジスタＲｓｔは、リセットパルスφＲｓｔ＿１により制御され、かつ２行目の画素３のリセットトランジスタＲｓｔは、リセットパルスφＲｓｔ＿２により制御される。選択トランジスタＳｅｌは、垂直選択部４から出力される選択パルスφＳｅｌ＿ｉにより制御される。１行目の画素３の選択トランジスタＳｅｌは、選択パルスφＳｅｌ＿１により制御され、かつ２行目の画素３の選択トランジスタＳｅｌは、選択パルスφＳｅｌ＿２により制御される。

　光電変換部ＰＤは、入射光の大きさに応じた信号電荷を生成する。転送トランジスタＴｘは、光電変換部ＰＤで生成された信号電荷を電荷蓄積部ＦＤに転送する。例えば、電荷蓄積部ＦＤは、フローティングディフュージョンである。電荷蓄積部ＦＤは、転送トランジスタＴｘによって転送された信号電荷を蓄積する。リセットトランジスタＲｓｔは、電荷蓄積部ＦＤを所定の電圧にリセットする。増幅トランジスタＤｒｖは、電荷蓄積部ＦＤの電圧に応じた信号を増幅することにより、画素信号を生成する。選択トランジスタＳｅｌは、垂直信号線２０に画素信号を出力する。垂直信号線２０は、複数の画素３の配列における列毎に配置されている。画素信号としてリセットレベルと信号レベルとが画素３から出力される。

　上記の構成によって、複数の画素３は、入射光に応じた画素信号を出力する。

　図５は、列回路８の構成を示している。図５に示すように、列回路８は、トランジスタＭ１と、サンプルトランジスタＭ２と、サンプルトランジスタＭ３と、増幅トランジスタＭ４と、増幅トランジスタＭ５と、列選択トランジスタＭ６と、列選択トランジスタＭ７と、容量素子Ｃｒと、容量素子Ｃｓとを有する。図５に示す各トランジスタは、ＮＭＯＳトランジスタである。図５に示す各トランジスタは、ゲート端子と、ソース端子と、ドレイン端子とを有する。

　トランジスタＭ１のドレイン端子は、垂直信号線２０に接続されている。トランジスタＭ１のソース端子は、グランドに接続されている。トランジスタＭ１のゲート端子は、電源線３４に接続されている。電源線３４は、所定の電圧ＬＭＢを出力する電源に接続されている。

　サンプルトランジスタＭ２のドレイン端子は、垂直信号線２０に接続されている。サンプルトランジスタＭ２のソース端子は、容量素子Ｃｒに接続されている。サンプルトランジスタＭ２のゲート端子は、制御信号線３５に接続されている。制御信号線３５は、複数の画素３の配列における行方向に伸びる。制御信号線３５は、サンプルホールドパルスφＳＨＲを伝送する。

　サンプルトランジスタＭ３のドレイン端子は、垂直信号線２０に接続されている。サンプルトランジスタＭ３のソース端子は、容量素子Ｃｓに接続されている。サンプルトランジスタＭ３のゲート端子は、制御信号線３６に接続されている。制御信号線３６は、複数の画素３の配列における行方向に伸びる。制御信号線３６は、サンプルホールドパルスφＳＨＳを伝送する。

　容量素子Ｃｒおよび容量素子Ｃｓは、第１の端子と、第２の端子とを有する。容量素子Ｃｒの第１の端子は、サンプルトランジスタＭ２のソース端子に接続されている。容量素子Ｃｒの第２の端子は、グランドに接続されている。容量素子Ｃｓの第１の端子は、サンプルトランジスタＭ３のソース端子に接続されている。容量素子Ｃｓの第２の端子は、グランドに接続されている。

　増幅トランジスタＭ４のドレイン端子は、電源電圧を出力する電源に接続されている。増幅トランジスタＭ４のソース端子は、列選択トランジスタＭ６に接続されている。増幅トランジスタＭ４のゲート端子は、容量素子Ｃｒの第１の端子に接続されている。

　増幅トランジスタＭ５のドレイン端子は、電源電圧を出力する電源に接続されている。増幅トランジスタＭ５のソース端子は、列選択トランジスタＭ７に接続されている。増幅トランジスタＭ５のゲート端子は、容量素子Ｃｓの第１の端子に接続されている。

　列選択トランジスタＭ６のドレイン端子は、増幅トランジスタＭ４のソース端子に接続されている。列選択トランジスタＭ６のソース端子は、水平信号線２１に接続されている。列選択トランジスタＭ６のゲート端子は、水平選択部６に接続されている。

　列選択トランジスタＭ７のドレイン端子は、増幅トランジスタＭ５のソース端子に接続されている。列選択トランジスタＭ７のソース端子は、水平信号線２２に接続されている。列選択トランジスタＭ７のゲート端子は、水平選択部６に接続されている。

　サンプルトランジスタＭ２の動作は、サンプルホールドパルスφＳＨＲにより制御される。サンプルトランジスタＭ３の動作は、サンプルホールドパルスφＳＨＳにより制御される。列選択トランジスタＭ６および列選択トランジスタＭ７は、水平選択部６から出力される選択パルスＨＳＲ［ｋ］により制御される。ｋは、１、２、３のいずれか１つである。

　トランジスタＭ１は、電流源として機能する。サンプルトランジスタＭ２は、画素３から垂直信号線２０に出力されたリセットレベルの画素信号をサンプリングする。サンプルトランジスタＭ３は、画素３から垂直信号線２０に出力された信号レベルの画素信号をサンプリングする。容量素子Ｃｒは、サンプルトランジスタＭ２によってサンプリングされたリセットレベルの画素信号を保持する。容量素子Ｃｓは、サンプルトランジスタＭ３によってサンプリングされた信号レベルの画素信号を保持する。容量素子Ｃｒおよび容量素子Ｃｓは、サンプル容量である。増幅トランジスタＭ４は、容量素子Ｃｒに保持されたリセットレベルの画素信号を増幅することにより、第１の画素信号を生成する。つまり、増幅トランジスタＭ４は、リセットレベルの画素信号に基づく第１の画素信号を生成する。増幅トランジスタＭ５は、容量素子Ｃｓに保持された信号レベルの画素信号を増幅することにより、第２の画素信号を生成する。つまり、増幅トランジスタＭ５は、信号レベルの画素信号に基づく第２の画素信号を生成する。列選択トランジスタＭ６は、増幅トランジスタＭ４によって生成された第１の画素信号を水平信号線２１に出力する。列選択トランジスタＭ７は、増幅トランジスタＭ５によって生成された第２の画素信号を水平信号線２２に出力する。１列目の列選択トランジスタＭ６および列選択トランジスタＭ７は、選択パルスＨＳＲ［１］により制御される。２列目の列選択トランジスタＭ６および列選択トランジスタＭ７は、選択パルスＨＳＲ［２］により制御される。３列目の列選択トランジスタＭ６および列選択トランジスタＭ７は、選択パルスＨＳＲ［３］により制御される。

　図６は、出力部７の構成を示している。図６に示すように、出力部７は、ＡＤ変換回路１０と、電流生成回路４１（インピーダンス変換回路）と、電流生成回路４２（インピーダンス変換回路）とを有する。図６に示すＡＤ変換回路１０の構成は、図１に示すＡＤ変換回路１０の構成と同一である。このため、ＡＤ変換回路１０の構成についての詳細な説明を省略する。

　電流生成回路４１は、トランジスタＮ１と、トランジスタＮ２とを有する。トランジスタＮ１およびトランジスタＮ２は、ＮＭＯＳトランジスタである。トランジスタＮ１およびトランジスタＮ２の各々は、ゲート端子と、ソース端子と、ドレイン端子とを有する。トランジスタＮ１のドレイン端子は、水平信号線２１に接続されている。トランジスタＮ１のソース端子は、グランドに接続されている。トランジスタＮ１のゲート端子は、トランジスタＮ１のドレイン端子に接続されている。トランジスタＮ２のドレイン端子は、比較回路１３のトランジスタＰ２のドレイン端子に接続されている。トランジスタＮ２のソース端子は、グランドに接続されている。トランジスタＮ２のゲート端子は、トランジスタＮ１のゲート端子に接続されている。

　水平信号線２１は、列回路８に接続されている。このため、電流生成回路４１は、水平信号線２１を介して列回路８と電気的に接続されている。

　列回路８の増幅トランジスタＭ４から列選択トランジスタＭ６を介して水平信号線２１に出力された第１の画素信号が電流生成回路４１に入力される。図６において、列選択トランジスタＭ６は示されていない。第１の画素信号は、リセットレベル（Ｖ_ＲＳＴ）の画素信号に基づく。第１の画素信号の電流値はＩ_ＲＳＴである。第１の画素信号は、トランジスタＮ１のドレイン端子とトランジスタＮ１のソース端子との間に流れる。トランジスタＮ１およびトランジスタＮ２は、カレントミラー回路を構成する。トランジスタＮ１およびトランジスタＮ２のミラー比に応じた電流がトランジスタＮ２のドレイン端子とトランジスタＮ２のソース端子との間に流れる。図６において、トランジスタＮ１およびトランジスタＮ２のミラー比が１：１である例が示されている。トランジスタＮ２は、トランジスタＮ１に流れる第１の画素信号をトランジスタＮ１およびトランジスタＮ２のミラー比に応じて折り返すことにより第１の画素電流信号を生成する。この例では、電流値が第１の画素信号の電流値（Ｉ_ＲＳＴ）と同一である電流がトランジスタＮ２のドレイン端子とトランジスタＮ２のソース端子との間に流れる。トランジスタＮ１およびトランジスタＮ２のミラー比は１：１に限らない。トランジスタＮ１およびトランジスタＮ２のミラー比を変えることにより、電流生成回路４１は信号増幅機能を有することができる。

　トランジスタＮ２によって生成された第１の画素電流信号は比較回路１３に供給される。上記の構成によって、電流生成回路４１は、第１の画素信号に応じた第１の画素電流信号を生成する。

　電流生成回路４２は、トランジスタＮ３と、トランジスタＮ４とを有する。トランジスタＮ３およびトランジスタＮ４は、ＮＭＯＳトランジスタである。トランジスタＮ３およびトランジスタＮ４の各々は、ゲート端子と、ソース端子と、ドレイン端子とを有する。トランジスタＮ３のドレイン端子は、水平信号線２２に接続されている。トランジスタＮ３のソース端子は、グランドに接続されている。トランジスタＮ３のゲート端子は、トランジスタＮ３のドレイン端子に接続されている。トランジスタＮ４のドレイン端子は、演算回路１２に接続されている。トランジスタＮ４のソース端子は、グランドに接続されている。トランジスタＮ４のゲート端子は、トランジスタＮ３のゲート端子に接続されている。

　水平信号線２２は、列回路８に接続されている。このため、電流生成回路４２は、水平信号線２２を介して列回路８と電気的に接続されている。

　列回路８の増幅トランジスタＭ５から列選択トランジスタＭ７を介して水平信号線２２に出力された第２の画素信号が電流生成回路４２に入力される。図６において、列選択トランジスタＭ７は示されていない。第２の画素信号は、信号レベル（Ｖ_ＰＩＸ）の画素信号に基づく。第２の画素信号の電流値はＩ_ＰＩＸである。第２の実施形態の記載は、第２の画素信号の電流値（Ｉ_ＰＩＸ）が第１の画素信号の電流値（Ｉ_ＲＳＴ）より小さい場合を想定している。第２の画素信号は、トランジスタＮ３のドレイン端子とトランジスタＮ３のソース端子との間に流れる。トランジスタＮ３およびトランジスタＮ４は、カレントミラー回路を構成する。トランジスタＮ３およびトランジスタＮ４のミラー比に応じた電流がトランジスタＮ４のドレイン端子とトランジスタＮ４のソース端子との間に流れる。図６において、トランジスタＮ３およびトランジスタＮ４のミラー比が１：１である例が示されている。トランジスタＮ４は、トランジスタＮ３に流れる第２の画素信号をトランジスタＮ３およびトランジスタＮ４のミラー比に応じて折り返すことにより第２の画素電流信号を生成する。この例では、電流値が第２の画素信号の電流値（Ｉ_ＰＩＸ）と同一である電流がトランジスタＮ４のドレイン端子とトランジスタＮ４のソース端子との間に流れる。トランジスタＮ３およびトランジスタＮ４のミラー比は１：１に限らない。トランジスタＮ３およびトランジスタＮ４のミラー比を変えることにより、電流生成回路４２は信号増幅機能を有することができる。

　トランジスタＮ４によって生成された第２の画素電流信号は演算回路１２に供給される。上記の構成によって、電流生成回路４２は、第２の画素信号に応じた第２の画素電流信号を生成する。

　トランジスタＰ１およびトランジスタＰ２のミラー比が１：１である場合、比較回路１３は、トランジスタＮ２によって生成された第１の画素電流信号と、トランジスタＮ４によって生成された第２の画素電流信号との差分に応じた信号ＣＯを出力する。つまり、ＡＤ変換回路１０は、第１の画素電流信号と第２の画素電流信号との差分をＡＤ変換することができる。これに加えて、トランジスタＮ１およびトランジスタＮ２のミラー比と、トランジスタＮ３およびトランジスタＮ４のミラー比とが同一である場合、ＡＤ変換回路１０は、第１の画素信号と第２の画素信号との差分をＡＤ変換することができる。

　電流生成回路４１および電流生成回路４２の少なくとも１つは、ＡＤ変換回路１０を構成する基板に配置されてもよい。つまり、ＡＤ変換回路１０は、電流生成回路４１および電流生成回路４２の少なくとも１つを有してもよい。

　ＡＤ変換回路１０において、演算回路１２は、電流生成回路４２と電気的に接続されている。比較回路１３は、電流生成回路４１と電気的に接続されている。電流生成回路４２によって生成された第２の画素電流信号が第１の電流信号として演算回路１２に供給される。電流生成回路４１によって生成された第１の画素電流信号が第２の電流信号として比較回路１３に供給される。

　図６に示すＡＤ変換回路１０の動作は、図１に示すＡＤ変換回路１０の動作と同様である。このため、図６に示すＡＤ変換回路１０の動作についての詳細な説明を省略する。

　撮像装置１の動作について説明する。図７は、撮像装置１の動作を示している。以下では、撮像装置１による画素信号の読み出し動作を説明する。代表として、複数の画素３の配列における１行目の画素３からの画素信号の読み出し動作を説明する。

　図７において、選択パルスφＳｅｌ＿１と、リセットパルスφＲｓｔ＿１と、転送パルスφＴｘ＿１と、サンプルホールドパルスφＳＨＲと、サンプルホールドパルスφＳＨＳと、選択パルスＨＳＲ［１］から選択パルスＨＳＲ［３］との波形が示されている。図７における横方向は時間を示し、縦方向は電圧を示している。

　画素信号の読み出し動作が開始される前、選択パルスφＳｅｌ＿１と、リセットパルスφＲｓｔ＿１と、転送パルスφＴｘ＿１と、サンプルホールドパルスφＳＨＲと、サンプルホールドパルスφＳＨＳと、選択パルスＨＳＲ［１］から選択パルスＨＳＲ［３］とは、Ｌ（Ｌｏｗ）状態である。

　垂直選択部４から１行目の画素３に出力される選択パルスφＳｅｌ＿１がＬ状態からＨ（Ｈｉｇｈ）状態になることにより選択トランジスタＳｅｌがオン（導通状態）になる。これによって、１行目の画素３が選択される。

　（リセットレベルの読み出し）
　垂直選択部４から１行目の画素３に出力されるリセットパルスφＲｓｔ＿１がＬ状態からＨ状態になることによりリセットトランジスタＲｓｔがオンになる。これによって、電荷蓄積部ＦＤがリセットされ、かつリセットレベルの画素信号が垂直信号線２０に出力される。その後、リセットパルスφＲｓｔ＿１がＨ状態からＬ状態になることによりリセットトランジスタＲｓｔがオフ（非導通状態）になる。

　その後、サンプルホールドパルスφＳＨＲがＬ状態からＨ状態になることによりサンプルトランジスタＭ２がオンになる。その後、サンプルホールドパルスφＳＨＲがＨ状態からＬ状態になることによりサンプルトランジスタＭ２がオフになる。これによって、リセットレベルの画素信号が容量素子Ｃｒに保持される。

　（信号レベルの読み出し）
　垂直選択部４から１行目の画素３に出力される転送パルスφＴｘ＿１がＬ状態からＨ状態になることにより転送トランジスタＴｘがオンになる。これによって、光電変換部ＰＤの信号電荷が電荷蓄積部ＦＤに転送され、かつ信号レベルの画素信号が垂直信号線２０に出力される。その後、転送パルスφＴｘ＿１がＨ状態からＬ状態になることにより転送トランジスタＴｘがオフになる。

　その後、サンプルホールドパルスφＳＨＳがＬ状態からＨ状態になることによりサンプルトランジスタＭ３がオンになる。その後、サンプルホールドパルスφＳＨＳがＨ状態からＬ状態になることによりサンプルトランジスタＭ３がオフになる。これによって、信号レベルの画素信号が容量素子Ｃｓに保持される。

　その後、水平選択部６から１列目の列回路８に出力される選択パルスＨＳＲ［１］がＬ状態からＨ状態になることにより列選択トランジスタＭ６および列選択トランジスタＭ７がオンになる。これによって、１行目かつ１列目の画素３のリセットレベルに応じた第１の画素信号が水平信号線２１に出力される。同時に、１行目かつ１列目の画素３の信号レベルに応じた第２の画素信号が水平信号線２２に出力される。その後、選択パルスＨＳＲ［１］がＨ状態からＬ状態になることにより列選択トランジスタＭ６および列選択トランジスタＭ７がオフになる。上記の動作により、１行目かつ１列目の画素３の第１の画素信号および第２の画素信号が読み出される。

　その後、選択パルスＨＳＲ［２］がＬ状態からＨ状態になる。これによって、上記の動作と同様に、１行目かつ２列目の画素３の第１の画素信号および第２の画素信号が読み出される。その後、選択パルスＨＳＲ［２］がＨ状態からＬ状態になり、かつ選択パルスＨＳＲ［３］がＬ状態からＨ状態になる。これによって、上記の動作と同様に、１行目かつ３列目の画素３の第１の画素信号および第２の画素信号が読み出される。その後、選択パルスＨＳＲ［３］がＨ状態からＬ状態になる。

　最後に、選択パルスφＳｅｌ＿１がＨ状態からＬ状態になることにより選択トランジスタＳｅｌがオフになる。これによって、１行目の画素３の選択が解除され、かつ１行目の画素３からの画素信号の読み出し動作が終了する。図７に示す動作に続いて、２行目の画素３からの画素信号の読み出し動作が行われる。この動作は、図７に示す動作と同様である。

　第２の実施形態の撮像装置１は、ＡＤ変換回路１０と、撮像部２と、列回路８と、電流生成回路４１（第１の電流生成回路）と、電流生成回路４２（第２の電流生成回路）とを有する。撮像部２は、行列状に配置された複数の画素３を有する。列回路８は、撮像部２と電気的に接続され、かつリセットレベルに応じた第１の画素信号および信号レベルに応じた第２の画素信号を生成する。電流生成回路４１は、列回路８と電気的に接続され、かつ第１の画素信号に応じた第１の画素電流信号を生成する。電流生成回路４２は、列回路８と電気的に接続され、かつ第２の画素信号に応じた第２の画素電流信号を生成する。演算回路１２は、電流生成回路４１および電流生成回路４２のいずれか１つ、すなわち電流生成回路４２と電気的に接続されている。比較回路１３は、電流生成回路４１および電流生成回路４２のうち演算回路１２と電気的に接続された回路と異なる回路すなわち電流生成回路４１と電気的に接続されている。第１の電流信号は、第１の画素電流信号および第２の画素電流信号のいずれか１つ、すなわち第２の画素電流信号である。第２の電流信号は、第１の画素電流信号および第２の画素電流信号のうち第１の電流信号である信号と異なる信号、すなわち第１の画素電流信号である。

　本発明の各態様の撮像装置は、ＡＤ変換回路１０、撮像部２、列回路８、電流生成回路４１、および電流生成回路４２の各々に対応する構成以外の構成を有していなくてもよい。

　第２の実施形態の撮像装置１は、より小型なＡＤ変換回路１０を有する。このため、撮像装置１をより小型にすることができる。

　電流生成回路４１（第１の電流生成回路）は、カレントミラー回路を構成するトランジスタＮ１（第１のトランジスタ）とトランジスタＮ２（第２のトランジスタ）とを有する。電流生成回路４２（第２の電流生成回路）は、カレントミラー回路を構成するトランジスタＮ３（第３のトランジスタ）とトランジスタＮ４（第４のトランジスタ）とを有する。これによって、電流生成回路４１および電流生成回路４２は、信号を容易に増幅することができる。

　（第２の実施形態の第１の変形例）
　本発明の第２の実施形態の第１の変形例の撮像装置１において、出力部７は、図８に示す出力部７ｂに変更される。図８は、出力部７ｂの構成を示している。図８に示すように、出力部７ｂは、ＡＤ変換回路１０ｂと、電流生成回路４１Ａと、電流生成回路４１Ｂと、電流生成回路４２Ａと、電流生成回路４２Ｂとを有する。

　ＡＤ変換回路１０ｂは、ＤＡ変換回路１１と、演算回路１２Ａと、演算回路１２Ｂと、比較回路１３Ａと、比較回路１３Ｂと、スイッチＳＷ３Ａと、スイッチＳＷ３Ｂと、スイッチＳＷ４Ａと、スイッチＳＷ４Ｂとを有する。図８に示すＤＡ変換回路１１の構成は、図１に示すＤＡ変換回路１１の構成と同一である。このため、ＤＡ変換回路１１の構成についての詳細な説明を省略する。

　演算回路１２Ａは、電流生成回路４２Ａに接続されている。電流生成回路４２Ａによって生成された第２の画素電流信号（第１の電流信号）と、ＤＡ変換回路１１によって生成された第１の基準電流信号とが演算回路１２Ａに供給される。演算回路１２Ａは、第２の画素電流信号および第１の基準電流信号を加算することにより比較電流信号を生成する。

　演算回路１２Ｂは、電流生成回路４２Ｂに接続されている。電流生成回路４２Ｂによって生成された第２の画素電流信号（第１の電流信号）と、ＤＡ変換回路１１によって生成された第１の基準電流信号とが演算回路１２Ｂに供給される。演算回路１２Ｂは、第２の画素電流信号および第１の基準電流信号を加算することにより比較電流信号を生成する。

　比較回路１３Ａは、トランジスタＰ１Ａと、トランジスタＰ２Ａと、インバータ回路ＩＮＶＡとを有する。比較回路１３Ａは、図１に示す比較回路１３と同様の構成を有する。トランジスタＰ１Ａは、図１に示すトランジスタＰ１に対応する。トランジスタＰ２Ａは、図１に示すトランジスタＰ２に対応する。インバータ回路ＩＮＶＡは、図１に示すインバータ回路ＩＮＶに対応する。このため、比較回路１３Ａの構成についての詳細な説明を省略する。比較回路１３Ａは、演算回路１２Ａおよび電流生成回路４１Ａに接続されている。演算回路１２Ａによって生成された比較電流信号と、電流生成回路４１Ａによって生成された第１の画素電流信号（第２の電流信号）とが比較回路１３Ａに供給される。比較回路１３Ａは、第１の画素電流信号と比較電流信号とを比較した結果に基づくデジタルデータを出力する。

　比較回路１３Ｂは、トランジスタＰ１Ｂと、トランジスタＰ２Ｂと、インバータ回路ＩＮＶＢとを有する。比較回路１３Ｂは、図１に示す比較回路１３と同様の構成を有する。トランジスタＰ１Ｂは、図１に示すトランジスタＰ１に対応する。トランジスタＰ２Ｂは、図１に示すトランジスタＰ２に対応する。インバータ回路ＩＮＶＢは、図１に示すインバータ回路ＩＮＶに対応する。このため、比較回路１３Ｂの構成についての詳細な説明を省略する。比較回路１３Ｂは、演算回路１２Ｂおよび電流生成回路４１Ｂに接続されている。演算回路１２Ｂによって生成された比較電流信号と、電流生成回路４１Ｂによって生成された第１の画素電流信号（第２の電流信号）とが比較回路１３Ｂに供給される。比較回路１３Ｂは、第１の画素電流信号と比較電流信号とを比較した結果に基づくデジタルデータを出力する。

　スイッチＳＷ３Ａは、インバータ回路ＩＮＶＡの出力端子に接続されている。スイッチＳＷ３Ａは、オンとオフとを切り替えることができる素子である。スイッチＳＷ３Ａがオンである場合、スイッチＳＷ３Ａは、インバータ回路ＩＮＶＡの出力端子から出力された信号を信号ＣＯとして出力する。スイッチＳＷ３Ａの動作は、制御パルスφｘＳＨによって制御される。

　スイッチＳＷ３Ｂは、インバータ回路ＩＮＶＢの出力端子に接続されている。スイッチＳＷ３Ｂは、オンとオフとを切り替えることができる素子である。スイッチＳＷ３Ｂがオンである場合、スイッチＳＷ３Ｂは、インバータ回路ＩＮＶＢの出力端子から出力された信号を信号ＣＯとして出力する。スイッチＳＷ３Ｂの動作は、制御パルスφＳＨによって制御される。

　スイッチＳＷ４Ａは、ＤＡ変換回路１１および演算回路１２Ａに接続されている。スイッチＳＷ４Ａは、オンとオフとを切り替えることができる素子である。スイッチＳＷ４Ａがオンである場合、スイッチＳＷ４Ａは、ＤＡ変換回路１１によって生成された第１の基準電流信号を演算回路１２Ａに供給する。スイッチＳＷ４Ａの動作は、制御パルスφｘＳＨによって制御される。

　スイッチＳＷ４Ｂは、ＤＡ変換回路１１および演算回路１２Ｂに接続されている。スイッチＳＷ４Ｂは、オンとオフとを切り替えることができる素子である。スイッチＳＷ４Ｂがオンである場合、スイッチＳＷ４Ｂは、ＤＡ変換回路１１によって生成された第１の基準電流信号を演算回路１２Ｂに供給する。スイッチＳＷ４Ｂの動作は、制御パルスφＳＨによって制御される。

　制御パルスφＳＨがＨ状態であるとき、制御パルスφｘＳＨはＬ状態である。このとき、スイッチＳＷ３ＢおよびスイッチＳＷ４Ｂがオンであり、かつスイッチＳＷ３ＡおよびスイッチＳＷ４Ａがオフである。このため、スイッチＳＷ３Ｂは、インバータ回路ＩＮＶＢの出力端子から出力された信号を信号ＣＯとして出力する。制御パルスφＳＨがＬ状態であるとき、制御パルスφｘＳＨはＨ状態である。このとき、スイッチＳＷ３ＡおよびスイッチＳＷ４Ａがオンであり、かつスイッチＳＷ３ＢおよびスイッチＳＷ４Ｂがオフである。このため、スイッチＳＷ３Ａは、インバータ回路ＩＮＶＡの出力端子から出力された信号を信号ＣＯとして出力する。

　電流生成回路４１Ａは、トランジスタＮ１Ａと、トランジスタＮ２Ａと、サンプルスイッチＳＷ１Ａと、容量素子Ｃ１Ａとを有する。トランジスタＮ１ＡおよびトランジスタＮ２Ａは、図６に示すトランジスタＮ１およびトランジスタＮ２と同様に構成されている。トランジスタＮ１Ａのドレイン端子は、水平信号線２１に接続されている。トランジスタＮ１Ａのソース端子は、グランドに接続されている。トランジスタＮ１Ａのゲート端子は、トランジスタＮ１Ａのドレイン端子に接続されている。トランジスタＮ２のドレイン端子は、比較回路１３ＡのトランジスタＰ２Ａのドレイン端子に接続されている。トランジスタＮ２Ａのソース端子は、グランドに接続されている。トランジスタＮ２Ａのゲート端子は、容量素子Ｃ１Ａに接続されている。

　サンプルスイッチＳＷ１Ａは、トランジスタＮ１Ａのゲート端子および容量素子Ｃ１Ａに接続されている。サンプルスイッチＳＷ１Ａは、オンとオフとを切り替えることができる素子である。サンプルスイッチＳＷ１Ａがオンである場合、サンプルスイッチＳＷ１Ａは、トランジスタＮ１Ａのゲート電圧をサンプリングする。サンプルスイッチＳＷ１Ａがオンからオフになることにより、サンプルスイッチＳＷ１Ａによってサンプリングされた電圧が容量素子Ｃ１Ａに保持される。サンプルスイッチＳＷ１Ａの動作は、制御パルスφＳＨによって制御される。

　電流生成回路４１Ｂは、トランジスタＮ１Ａと、トランジスタＮ２Ｂと、サンプルスイッチＳＷ１Ｂと、容量素子Ｃ１Ｂとを有する。トランジスタＮ１Ａは、電流生成回路４１Ａと共通である。トランジスタＮ１ＡおよびトランジスタＮ２Ｂは、図６に示すトランジスタＮ１およびトランジスタＮ２と同様に構成されている。トランジスタＮ２Ｂのドレイン端子は、比較回路１３ＢのトランジスタＰ２Ｂのドレイン端子に接続されている。トランジスタＮ２Ｂのソース端子は、グランドに接続されている。トランジスタＮ２Ｂのゲート端子は、容量素子Ｃ１Ｂに接続されている。

　サンプルスイッチＳＷ１Ｂは、トランジスタＮ１Ａのゲート端子および容量素子Ｃ１Ｂに接続されている。サンプルスイッチＳＷ１Ｂは、オンとオフとを切り替えることができる素子である。サンプルスイッチＳＷ１Ｂがオンである場合、サンプルスイッチＳＷ１Ｂは、トランジスタＮ１Ａのゲート電圧をサンプリングする。サンプルスイッチＳＷ１Ｂがオンからオフになることにより、サンプルスイッチＳＷ１Ｂによってサンプリングされた電圧が容量素子Ｃ１Ｂに保持される。サンプルスイッチＳＷ１Ｂの動作は、制御パルスφｘＳＨによって制御される。

　電流生成回路４２Ａは、トランジスタＮ３Ａと、トランジスタＮ４Ａと、サンプルスイッチＳＷ２Ａと、容量素子Ｃ２Ａとを有する。トランジスタＮ３ＡおよびトランジスタＮ４Ａは、図６に示すトランジスタＮ３およびトランジスタＮ４と同様に構成されている。トランジスタＮ３Ａのドレイン端子は、水平信号線２２に接続されている。トランジスタＮ３Ａのソース端子は、グランドに接続されている。トランジスタＮ３Ａのゲート端子は、トランジスタＮ３Ａのドレイン端子に接続されている。トランジスタＮ４Ａのドレイン端子は、演算回路１２Ａに接続されている。トランジスタＮ４Ａのソース端子は、グランドに接続されている。トランジスタＮ４Ａのゲート端子は、容量素子Ｃ２Ａに接続されている。

　サンプルスイッチＳＷ２Ａは、トランジスタＮ３Ａのゲート端子および容量素子Ｃ２Ａに接続されている。サンプルスイッチＳＷ２Ａは、オンとオフとを切り替えることができる素子である。サンプルスイッチＳＷ２Ａがオンである場合、サンプルスイッチＳＷ２Ａは、トランジスタＮ３Ａのゲート電圧をサンプリングする。サンプルスイッチＳＷ２Ａがオンからオフになることにより、サンプルスイッチＳＷ２Ａによってサンプリングされた電圧が容量素子Ｃ２Ａに保持される。サンプルスイッチＳＷ２Ａの動作は、制御パルスφＳＨによって制御される。

　電流生成回路４２Ｂは、トランジスタＮ３Ａと、トランジスタＮ４Ｂと、サンプルスイッチＳＷ２Ｂと、容量素子Ｃ２Ｂとを有する。トランジスタＮ３Ａは、電流生成回路４２Ａと共通である。トランジスタＮ３ＡおよびトランジスタＮ４Ｂは、図６に示すトランジスタＮ３およびトランジスタＮ４と同様に構成されている。トランジスタＮ４Ｂのドレイン端子は、演算回路１２Ｂに接続されている。トランジスタＮ４Ｂのソース端子は、グランドに接続されている。トランジスタＮ４Ｂのゲート端子は、容量素子Ｃ２Ｂに接続されている。

　サンプルスイッチＳＷ２Ｂは、トランジスタＮ３Ａのゲート端子および容量素子Ｃ２Ｂに接続されている。サンプルスイッチＳＷ２Ｂは、オンとオフとを切り替えることができる素子である。サンプルスイッチＳＷ２Ｂがオンである場合、サンプルスイッチＳＷ２Ｂは、トランジスタＮ３Ａのゲート電圧をサンプリングする。サンプルスイッチＳＷ２Ｂがオンからオフになることにより、サンプルスイッチＳＷ２Ｂによってサンプリングされた電圧が容量素子Ｃ２Ｂに保持される。サンプルスイッチＳＷ２Ｂの動作は、制御パルスφｘＳＨによって制御される。

　制御パルスφＳＨがＨ状態であるとき、制御パルスφｘＳＨはＬ状態である。このとき、サンプルスイッチＳＷ１ＡはトランジスタＮ１Ａのゲート電圧をサンプリングし、かつサンプルスイッチＳＷ２ＡはトランジスタＮ３Ａのゲート電圧をサンプリングする。一方、サンプルスイッチＳＷ１Ｂによってサンプリングされた電圧は容量素子Ｃ１Ｂに保持され、かつサンプルスイッチＳＷ２Ｂによってサンプリングされた電圧は容量素子Ｃ２Ｂに保持されている。トランジスタＮ２Ｂは、容量素子Ｃ１Ｂに保持された電圧に応じた第１の画素電流信号を生成する。トランジスタＮ４Ｂは、容量素子Ｃ２Ｂに保持された電圧に応じた第２の画素電流信号を生成する。演算回路１２Ｂは、第２の画素電流信号および第１の基準電流信号を加算することにより比較電流信号を生成する。比較回路１３Ｂのインバータ回路ＩＮＶＢは、比較電流信号と第１の画素電流信号とを比較し、かつ比較結果を示す信号を出力する。インバータ回路ＩＮＶＢから出力された信号は、信号ＣＯとして後段の回路に出力される。つまり、電流生成回路４１Ａおよび電流生成回路４２Ａによるサンプリング動作と、比較回路１３Ｂによる比較動作とが並列に行われる。

　制御パルスφＳＨがＬ状態であるとき、制御パルスφｘＳＨはＨ状態である。このとき、サンプルスイッチＳＷ１ＢはトランジスタＮ１Ａのゲート電圧をサンプリングし、かつサンプルスイッチＳＷ２ＢはトランジスタＮ３Ａのゲート電圧をサンプリングする。一方、サンプルスイッチＳＷ１Ａによってサンプリングされた電圧は容量素子Ｃ１Ａに保持され、かつサンプルスイッチＳＷ２Ａによってサンプリングされた電圧は容量素子Ｃ２Ａに保持されている。トランジスタＮ２Ａは、容量素子Ｃ１Ａに保持された電圧に応じた第１の画素電流信号を生成する。トランジスタＮ４Ａは、容量素子Ｃ２Ａに保持された電圧に応じた第２の画素電流信号を生成する。演算回路１２Ａは、第２の画素電流信号および第１の基準電流信号を加算することにより比較電流信号を生成する。比較回路１３Ａのインバータ回路ＩＮＶＡは、比較電流信号と第１の画素電流信号とを比較し、かつ比較結果を示す信号を出力する。インバータ回路ＩＮＶＡから出力された信号は、信号ＣＯとして後段の回路に出力される。つまり、電流生成回路４１Ｂおよび電流生成回路４２Ｂによるサンプリング動作と、比較回路１３Ａによる比較動作とが並列に行われる。

　上記のように、インターリーブ型のＡＤ変換回路１０ｂを構成することができる。このため、ＡＤ変換回路１０ｂおよび撮像装置１は、ＡＤ変換をより高速に行うことができる。

　（第２の実施形態の第２の変形例）
　本発明の第２の実施形態の第２の変形例の撮像装置１において、列回路８は、図９に示す列回路８ｃに変更され、かつ出力部７は、図１０に示す出力部７ｃに変更される。

　図９は、列回路８ｃの構成を示している。図９に示す構成について、図５に示す構成と異なる点を説明する。列回路８ｃにおいて、図５に示す列回路８における増幅トランジスタＭ４が増幅トランジスタＭ４ｃに変更され、かつ図５に示す列回路８における増幅トランジスタＭ５が増幅トランジスタＭ５ｃに変更される。列回路８ｃにおいて、図５に示す列回路８における列選択トランジスタＭ６が列選択トランジスタＭ６ｃに変更され、かつ図５に示す列回路８における列選択トランジスタＭ７が列選択トランジスタＭ７ｃに変更される。増幅トランジスタＭ４ｃ、増幅トランジスタＭ５ｃ、列選択トランジスタＭ６ｃ、および列選択トランジスタＭ７ｃは、ＰＭＯＳトランジスタである。増幅トランジスタＭ４ｃ、増幅トランジスタＭ５ｃ、列選択トランジスタＭ６ｃ、および列選択トランジスタＭ７ｃの各々は、ゲート端子と、ソース端子と、ドレイン端子とを有する。

　増幅トランジスタＭ４ｃのドレイン端子は、グランドに接続されている。増幅トランジスタＭ４ｃのソース端子は、列選択トランジスタＭ６ｃに接続されている。増幅トランジスタＭ４ｃのゲート端子は、容量素子Ｃｒの第１の端子に接続されている。

　増幅トランジスタＭ５ｃのドレイン端子は、グランドに接続されている。増幅トランジスタＭ５ｃのソース端子は、列選択トランジスタＭ７ｃに接続されている。増幅トランジスタＭ５ｃのゲート端子は、容量素子Ｃｓの第１の端子に接続されている。

　列選択トランジスタＭ６ｃのドレイン端子は、増幅トランジスタＭ４ｃのソース端子に接続されている。列選択トランジスタＭ６ｃのソース端子は、水平信号線２１に接続されている。列選択トランジスタＭ６ｃのゲート端子は、水平選択部６に接続されている。

　列選択トランジスタＭ７ｃのドレイン端子は、増幅トランジスタＭ５ｃのソース端子に接続されている。列選択トランジスタＭ７ｃのソース端子は、水平信号線２２に接続されている。列選択トランジスタＭ７ｃのゲート端子は、水平選択部６に接続されている。

　列選択トランジスタＭ６ｃおよび列選択トランジスタＭ７ｃは、水平選択部６から出力される選択パルスＨＳＲ［ｋ］により制御される。ｋは、１、２、３のいずれか１つである。

　増幅トランジスタＭ４ｃは、容量素子Ｃｒに保持されたリセットレベルの画素信号を増幅することにより、第１の画素信号を生成する。つまり、増幅トランジスタＭ４ｃは、リセットレベルの画素信号に基づく第１の画素信号を生成する。増幅トランジスタＭ５ｃは、容量素子Ｃｓに保持された信号レベルの画素信号を増幅することにより、第２の画素信号を生成する。つまり、増幅トランジスタＭ５ｃは、信号レベルの画素信号に基づく第２の画素信号を生成する。列選択トランジスタＭ６ｃは、増幅トランジスタＭ４ｃによって生成された第１の画素信号を水平信号線２１に出力する。列選択トランジスタＭ７ｃは、増幅トランジスタＭ５ｃによって生成された第２の画素信号を水平信号線２２に出力する。１列目の列選択トランジスタＭ６ｃおよび列選択トランジスタＭ７ｃは、選択パルスＨＳＲ［１］により制御される。２列目の列選択トランジスタＭ６ｃおよび列選択トランジスタＭ７ｃは、選択パルスＨＳＲ［２］により制御される。３列目の列選択トランジスタＭ６ｃおよび列選択トランジスタＭ７ｃは、選択パルスＨＳＲ［３］により制御される。

　上記以外の点について、図９に示す構成は、図５に示す構成と同様である。

　図１０は、出力部７ｃの構成を示している。図１０に示すように、出力部７ｃは、ＡＤ変換回路１０ａと、電流生成回路４１ｃと、電流生成回路４２ｃとを有する。図１０に示すＡＤ変換回路１０ａの構成は、図２に示すＡＤ変換回路１０ａの構成と同一である。このため、ＡＤ変換回路１０ａの構成についての詳細な説明を省略する。

　電流生成回路４１ｃは、トランジスタＰ３と、トランジスタＰ４とを有する。トランジスタＰ３およびトランジスタＰ４は、ＰＭＯＳトランジスタである。トランジスタＰ３およびトランジスタＰ４の各々は、ゲート端子と、ソース端子と、ドレイン端子とを有する。トランジスタＰ３のドレイン端子は、水平信号線２１に接続されている。トランジスタＰ３のソース端子は、電源電圧を供給する電源に接続されている。トランジスタＰ３のゲート端子は、トランジスタＰ３のドレイン端子に接続されている。トランジスタＰ４のドレイン端子は、比較回路１３ａのトランジスタＮ６のドレイン端子に接続されている。トランジスタＰ４のソース端子は、電源電圧を供給する電源に接続されている。トランジスタＰ４のゲート端子は、トランジスタＰ３のゲート端子に接続されている。

　水平信号線２１は、列回路８ｃに接続されている。このため、電流生成回路４１ｃは、水平信号線２１を介して列回路８ｃに電気的に接続されている。

　列回路８ｃの増幅トランジスタＭ４ｃから列選択トランジスタＭ６ｃを介して水平信号線２１に出力された第１の画素信号が電流生成回路４１ｃに入力される。図１０において、列選択トランジスタＭ６ｃは示されていない。第１の画素信号は、リセットレベル（Ｖ_ＲＳＴ）の画素信号に基づく。第１の画素信号の電流値はＩ_ＲＳＴである。第１の画素信号は、トランジスタＰ３のソース端子とトランジスタＰ３のドレイン端子との間に流れる。トランジスタＰ３およびトランジスタＰ４は、カレントミラー回路を構成する。トランジスタＰ３およびトランジスタＰ４のミラー比に応じた電流がトランジスタＰ４のソース端子とトランジスタＰ４のドレイン端子との間に流れる。図１０において、トランジスタＰ３およびトランジスタＰ４のミラー比が１：１である例が示されている。トランジスタＰ４は、トランジスタＰ３に流れる第１の画素信号をトランジスタＰ３およびトランジスタＰ４のミラー比に応じて折り返すことにより第１の画素電流信号を生成する。この例では、電流値が第１の画素信号の電流値（Ｉ_ＲＳＴ）と同一である電流がトランジスタＰ４のソース端子とトランジスタＰ４のドレイン端子との間に流れる。トランジスタＰ３およびトランジスタＰ４のミラー比は１：１に限らない。トランジスタＰ３およびトランジスタＰ４のミラー比を変えることにより、電流生成回路４１ｃは信号増幅機能を有することができる。

　トランジスタＰ４によって生成された第１の画素電流信号は比較回路１３ａに供給される。上記の構成によって、電流生成回路４１ｃは、第１の画素信号に応じた第１の画素電流信号を生成する。

　電流生成回路４２ｃは、トランジスタＰ５と、トランジスタＰ６とを有する。トランジスタＰ５およびトランジスタＰ６は、ＰＭＯＳトランジスタである。トランジスタＰ５およびトランジスタＰ６の各々は、ゲート端子と、ソース端子と、ドレイン端子とを有する。トランジスタＰ５のドレイン端子は、水平信号線２２に接続されている。トランジスタＰ５のソース端子は、電源電圧を供給する電源に接続されている。トランジスタＰ５のゲート端子は、トランジスタＰ５のドレイン端子に接続されている。トランジスタＰ６のドレイン端子は、演算回路１２ａに接続されている。トランジスタＰ６のソース端子は、電源電圧を供給する電源に接続されている。トランジスタＰ６のゲート端子は、トランジスタＰ５のゲート端子に接続されている。

　水平信号線２２は、列回路８ｃに接続されている。このため、電流生成回路４２ｃは、水平信号線２２を介して列回路８ｃに電気的に接続されている。

　列回路８ｃの増幅トランジスタＭ５ｃから列選択トランジスタＭ７ｃを介して水平信号線２２に出力された第２の画素信号が電流生成回路４２ｃに入力される。図１０において、列選択トランジスタＭ７ｃは示されていない。第２の画素信号は、信号レベル（Ｖ_ＰＩＸ）の画素信号に基づく。第２の画素信号の電流値はＩ_ＰＩＸである。本変形例の記載は、第１の画素信号の電流値（Ｉ_ＲＳＴ）が第２の画素信号の電流値（Ｉ_ＰＩＸ）より小さい場合を想定している。第２の画素信号は、トランジスタＰ５のソース端子とトランジスタＰ５のドレイン端子との間に流れる。トランジスタＰ５およびトランジスタＰ６は、カレントミラー回路を構成する。トランジスタＰ５およびトランジスタＰ６のミラー比に応じた電流がトランジスタＰ６のソース端子とトランジスタＰ６のドレイン端子との間に流れる。図１０において、トランジスタＰ５およびトランジスタＰ６のミラー比が１：１である例が示されている。トランジスタＰ６は、トランジスタＰ５に流れる第２の画素信号をトランジスタＰ５およびトランジスタＰ６のミラー比に応じて折り返すことにより第２の画素電流信号を生成する。この例では、電流値が第２の画素信号の電流値（Ｉ_ＰＩＸ）と同一である電流がトランジスタＰ６のソース端子とトランジスタＰ６のドレイン端子との間に流れる。トランジスタＰ５およびトランジスタＰ６のミラー比は１：１に限らない。トランジスタＰ５およびトランジスタＰ６のミラー比を変えることにより、電流生成回路４２ｃは信号増幅機能を有することができる。

　トランジスタＰ６によって生成された第２の画素電流信号は演算回路１２ａに供給される。上記の構成によって、電流生成回路４２ｃは、第２の画素信号に応じた第２の画素電流信号を生成する。

　トランジスタＮ５およびトランジスタＮ６のミラー比が１：１である場合、比較回路１３ａは、トランジスタＰ４によって生成された第１の画素電流信号と、トランジスタＰ６によって生成された第２の画素電流信号との差分に応じた信号ＣＯを出力する。つまり、ＡＤ変換回路１０ａは、第１の画素電流信号と第２の画素電流信号との差分をＡＤ変換することができる。これに加えて、トランジスタＰ３およびトランジスタＰ４のミラー比と、トランジスタＰ５およびトランジスタＰ６のミラー比とが同一である場合、ＡＤ変換回路１０ａは、第１の画素信号と第２の画素信号との差分をＡＤ変換することができる。

　電流生成回路４１ｃおよび電流生成回路４２ｃの少なくとも１つは、ＡＤ変換回路１０ａを構成する基板に配置されてもよい。つまり、ＡＤ変換回路１０ａは、電流生成回路４１ｃおよび電流生成回路４２ｃの少なくとも１つを有してもよい。

　ＡＤ変換回路１０ａにおいて、演算回路１２ａは、電流生成回路４２ｃと電気的に接続されている。比較回路１３ａは、電流生成回路４１ｃと電気的に接続されている。電流生成回路４２ｃによって生成された第２の画素電流信号が第１の電流信号として演算回路１２ａに供給される。電流生成回路４１ｃによって生成された第１の画素電流信号が第２の電流信号として比較回路１３ａに供給される。

　演算回路１２ａは、第１の電流信号（Ｉ_ＰＩＸ）から第１の基準電流信号（Ｉ_ＤＡＣ）を減算することにより比較電流信号を生成する。比較回路１３ａは、第２の電流信号（Ｉ_ＲＳＴ）と、比較電流信号とを比較した結果に基づくデジタルデータを出力する。

　第２の実施形態の第２の変形例の撮像装置１は、より小型なＡＤ変換回路１０ａを有する。このため、撮像装置１をより小型にすることができる。

　電流生成回路４１ｃ（第１の電流生成回路）は、カレントミラー回路を構成するトランジスタＰ３（第１のトランジスタ）とトランジスタＰ４（第２のトランジスタ）とを有する。電流生成回路４２ｃ（第２の電流生成回路）は、カレントミラー回路を構成するトランジスタＰ５（第３のトランジスタ）とトランジスタＰ６（第４のトランジスタ）とを有する。これによって、電流生成回路４１ｃおよび電流生成回路４２ｃは、信号を容易に増幅することができる。

　（第２の実施形態の第３の変形例）
　図１１は、本発明の第２の実施形態の第３の変形例の撮像装置１の出力部７の構成を示している。図１１に示す出力部７の構成は、図６に示す出力部７の構成と同一である。このため、出力部７の構成についての詳細な説明を省略する。

　水平信号線２１および水平信号線２２に対する電流生成回路４１および電流生成回路４２の接続は、図６に示す接続と異なる。トランジスタＮ１のドレイン端子は水平信号線２２に接続され、かつトランジスタＮ３のドレイン端子は水平信号線２１に接続されている。

　列回路８の増幅トランジスタＭ４から列選択トランジスタＭ６を介して水平信号線２１に出力された第１の画素信号が電流生成回路４２に入力される。図１１において、列選択トランジスタＭ６は示されていない。第１の画素信号は、リセットレベル（Ｖ_ＲＳＴ）の画素信号に基づく。第１の画素信号の電流値はＩ_ＲＳＴである。第１の画素信号は、トランジスタＮ３のドレイン端子とトランジスタＮ３のソース端子との間に流れる。トランジスタＮ４は、トランジスタＮ３に流れる第１の画素信号をトランジスタＮ３およびトランジスタＮ４のミラー比に応じて折り返すことにより第１の画素電流信号を生成する。この例では、電流値が第１の画素信号の電流値（Ｉ_ＲＳＴ）と同一である電流がトランジスタＮ４のドレイン端子とトランジスタＮ４のソース端子との間に流れる。トランジスタＮ４によって生成された第１の画素電流信号は、第１の電流信号として演算回路１２に供給される。

　列回路８の増幅トランジスタＭ５から列選択トランジスタＭ７を介して水平信号線２２に出力された第２の画素信号が電流生成回路４１に入力される。図１１において、列選択トランジスタＭ７は示されていない。第２の画素信号は、信号レベル（Ｖ_ＰＩＸ）の画素信号に基づく。第２の画素信号の電流値はＩ_ＰＩＸである。本変形例の記載は、第１の画素信号の電流値（Ｉ_ＲＳＴ）が第２の画素信号の電流値（Ｉ_ＰＩＸ）より小さい場合を想定している。第２の画素信号は、トランジスタＮ１のドレイン端子とトランジスタＮ１のソース端子との間に流れる。トランジスタＮ２は、トランジスタＮ１に流れる第２の画素信号をトランジスタＮ１およびトランジスタＮ２のミラー比に応じて折り返すことにより第２の画素電流信号を生成する。この例では、電流値が第２の画素信号の電流値（Ｉ_ＰＩＸ）と同一である電流がトランジスタＮ２のドレイン端子とトランジスタＮ２のソース端子との間に流れる。トランジスタＮ２によって生成された第２の画素電流信号は、第２の電流信号として比較回路１３に供給される。

　ＡＤ変換回路１０の動作は、図１に示すＡＤ変換回路１０の動作と同様である。このため、ＡＤ変換回路１０の動作についての詳細な説明を省略する。

　出力部７の代わりに、図１０に示す出力部７ｃが使用されてもよい。

　第２の実施形態の第３の変形例の撮像装置１において、電流生成回路４２（第１の電流生成回路）は、列回路８と電気的に接続され、かつ第１の画素信号に応じた第１の画素電流信号を生成する。電流生成回路４１（第２の電流生成回路）は、列回路８と電気的に接続され、かつ第２の画素信号に応じた第２の画素電流信号を生成する。演算回路１２は、電流生成回路４１および電流生成回路４２のいずれか１つ、すなわち電流生成回路４２と電気的に接続されている。比較回路１３は、電流生成回路４１および電流生成回路４２のうち演算回路１２と電気的に接続された回路と異なる回路すなわち電流生成回路４１と電気的に接続されている。第１の電流信号は、第１の画素電流信号および第２の画素電流信号のいずれか１つ、すなわち第１の画素電流信号である。第２の電流信号は、第１の画素電流信号および第２の画素電流信号のうち第１の電流信号である信号と異なる信号、すなわち第２の画素電流信号である。

　第２の実施形態の第３の変形例の撮像装置１は、より小型なＡＤ変換回路１０を有する。このため、撮像装置１をより小型にすることができる。

　（第３の実施形態）
　図１２は、本発明の第３の実施形態の撮像装置１ｅの構成を示している。図１２に示す構成について、図３に示す構成と異なる点を説明する。

　図１２に示すように、撮像装置１ｅは、撮像部２と、垂直選択部４と、列回路部５ｅと、水平選択部６と、出力部７と、基準信号生成回路９とを有する。例えば、撮像部２、垂直選択部４、列回路部５ｅ、水平選択部６、出力部７、および基準信号生成回路９は、同一の基板に配置されている。撮像装置１ｅが配置されたチップが複数の基板を有する場合、撮像部２、垂直選択部４、列回路部５ｅ、水平選択部６、出力部７、および基準信号生成回路９は、複数の基板に分散してもよい。

　撮像装置１ｅにおいて、図３に示す撮像装置１における列回路部５が列回路部５ｅに変更される。列回路部５ｅにおいて、図３に示す列回路部５における列回路８が列回路８ｅに変更される。列回路部５ｅは、複数の列回路８ｅを有する。列回路８ｅは、複数の画素３の配列における列毎に配置されている。列回路８ｅは、垂直信号線２０に接続されている。列回路８ｅは、垂直信号線２０を介して画素３と電気的に接続されている。列回路８ｅは、画素３から出力されたリセットレベルおよび信号レベルの差分に応じた差分信号を生成する。列回路８ｅは、水平信号線２１に接続されている。水平選択部６からの選択パルスＨＳＲ［ｋ］が、ｋ列に対応する列回路８ｅに出力される。ｋは１、２、３のいずれか１つである。選択パルスＨＳＲ［ｋ］によって選択された列回路８ｅが差分信号を水平信号線２１に出力する。

　基準信号生成回路９は、サンプルスイッチＳＷｓｈと、容量素子Ｃ０と、容量素子Ｃｓｈと、バッファＢ１と、容量素子Ｃｃｌｐ２と、クランプスイッチＳＷｃｌｐ２と、増幅トランジスタＭ９ｅと、選択トランジスタＭ１０ｅとを有する。

　サンプルスイッチＳＷｓｈは、第１の端子と、第２の端子とを有する。サンプルスイッチＳＷｓｈの第１の端子は、基準電圧を出力する電源に接続されている。基準電圧の電圧値は、Ｖ_ＲＥＦである。基準電圧は、電源電圧に基づいて生成される。サンプルスイッチＳＷｓｈの第２の端子は、容量素子Ｃ０および容量素子Ｃｓｈに接続されている。

　容量素子Ｃ０および容量素子Ｃｓｈは、第１の端子と、第２の端子とを有する。容量素子Ｃ０および容量素子Ｃｓｈの第１の端子は、サンプルスイッチＳＷｓｈの第２の端子に接続されている。容量素子Ｃ０の第２の端子は、電源電圧を出力する電源に接続されている。容量素子Ｃｓｈの第２の端子は、グランドに接続されている。

　バッファＢ１は、第１の端子と、第２の端子とを有する。バッファＢ１の第１の端子は、サンプルスイッチＳＷｓｈの第２の端子に接続されている。バッファＢ１の第２の端子は、容量素子Ｃｃｌｐ２に接続されている。

　容量素子Ｃｃｌｐ２は、第１の端子と、第２の端子とを有する。容量素子Ｃｃｌｐ２の第１の端子は、バッファＢ１の第２の端子に接続されている。容量素子Ｃｃｌｐ２の第２の端子は、クランプスイッチＳＷｃｌｐ２および増幅トランジスタＭ９ｅに接続されている。

　クランプスイッチＳＷｃｌｐ２は、第１の端子と、第２の端子とを有する。クランプスイッチＳＷｃｌｐ２の第１の端子は、容量素子Ｃｃｌｐ２の第２の端子に接続されている。クランプスイッチＳＷｃｌｐ２の第２の端子は、クランプ電圧を出力する電源に接続されている。クランプ電圧の電圧値は、Ｖ_ＣＬＰである。

　増幅トランジスタＭ９ｅおよび選択トランジスタＭ１０ｅは、ＮＭＯＳトランジスタである。増幅トランジスタＭ９ｅおよび選択トランジスタＭ１０ｅの各々は、ゲート端子と、ソース端子と、ドレイン端子とを有する。増幅トランジスタＭ９ｅのドレイン端子は、電源電圧を出力する電源に接続されている。増幅トランジスタＭ９ｅのソース端子は、選択トランジスタＭ１０ｅに接続されている。増幅トランジスタＭ９ｅのゲート端子は、容量素子Ｃｃｌｐ２の第２の端子に接続されている。

　選択トランジスタＭ１０ｅのドレイン端子は、増幅トランジスタＭ９ｅのソース端子に接続されている。選択トランジスタＭ１０ｅのソース端子は、水平信号線２２に接続されている。選択トランジスタＭ１０ｅのゲート端子は、電源電圧を出力する電源に接続されている。

　サンプルスイッチＳＷｓｈは、オンとオフとを切り替えることができる素子である。サンプルスイッチＳＷｓｈがオンである場合、サンプルスイッチＳＷｓｈは、基準電圧をサンプリングする。サンプルスイッチＳＷｓｈがオンからオフになることにより、サンプルスイッチＳＷｓｈによってサンプリングされた基準電圧がバッファＢ１を介して容量素子Ｃｃｌｐ２に保持される。

　クランプスイッチＳＷｃｌｐ２は、オンとオフとを切り替えることができる素子である。クランプスイッチＳＷｃｌｐ２がオンである場合、容量素子Ｃｃｌｐ２は、クランプ電圧にクランプされる。クランプスイッチＳＷｃｌｐ２の動作は、クランプパルスφＣＬＰによって制御される。

　容量素子Ｃｃｌｐ２は、クランプスイッチＳＷｃｌｐ２によってクランプされた電圧（Ｖ_ＣＬＰ）を保持する。容量素子Ｃｃｌｐ２は、クランプ容量である。電源電圧が変動した場合、その変動による電圧成分が、容量素子Ｃｃｌｐ２を介して増幅トランジスタＭ９ｅに伝わる。増幅トランジスタＭ９ｅは、容量素子Ｃｃｌｐ２の第２の端子の電圧を増幅することにより、基準信号を生成する。つまり、増幅トランジスタＭ９ｅは、容量素子Ｃｃｌｐ２の第１の端子の電圧および容量素子Ｃｃｌｐ２の第２の端子の電圧に基づく基準信号を生成する。選択トランジスタＭ１０ｅは、増幅トランジスタＭ９ｅによって生成された基準信号を水平信号線２２に出力する。基準信号は、電源電圧の変動に基づく電圧成分を含む。

　上記以外の点について、図１２に示す構成は、図３に示す構成と同様である。

　図１３は、列回路８ｅの構成を示している。図１３に示すように、列回路８ｅは、トランジスタＭ８と、容量素子Ｃｃｌｐ１と、クランプスイッチＳＷｃｌｐ１と、増幅トランジスタＭ９と、列選択トランジスタＭ１０とを有する。図１３に示す各トランジスタは、ＮＭＯＳトランジスタである。図１３に示す各トランジスタは、ゲート端子と、ソース端子と、ドレイン端子とを有する。

　トランジスタＭ８のドレイン端子は、垂直信号線２０に接続されている。トランジスタＭ８のソース端子は、グランドに接続されている。トランジスタＭ８のゲート端子は、電源線３４に接続されている。電源線３４は、所定の電圧ＬＭＢを出力する電源に接続されている。

　容量素子Ｃｃｌｐ１は、第１の端子と、第２の端子とを有する。容量素子Ｃｃｌｐ１の第１の端子は、垂直信号線２０に接続されている。容量素子Ｃｃｌｐ１の第２の端子は、クランプスイッチＳＷｃｌｐ１および増幅トランジスタＭ９に接続されている。

　クランプスイッチＳＷｃｌｐ１は、第１の端子と、第２の端子とを有する。クランプスイッチＳＷｃｌｐ１の第１の端子は、容量素子Ｃｃｌｐ１の第２の端子に接続されている。クランプスイッチＳＷｃｌｐ１の第２の端子は、クランプ電圧を出力する電源に接続されている。クランプ電圧の電圧値は、Ｖ_ＣＬＰである。

　増幅トランジスタＭ９のドレイン端子は、電源電圧を出力する電源に接続されている。増幅トランジスタＭ９のソース端子は、列選択トランジスタＭ１０に接続されている。増幅トランジスタＭ９のゲート端子は、容量素子Ｃｃｌｐ１の第２の端子に接続されている。

　列選択トランジスタＭ１０のドレイン端子は、増幅トランジスタＭ９のソース端子に接続されている。列選択トランジスタＭ１０のソース端子は、水平信号線２１に接続されている。列選択トランジスタＭ１０のゲート端子は、水平選択部６に接続されている。

　クランプスイッチＳＷｃｌｐ１の動作は、クランプパルスφＣＬＰにより制御される。列選択トランジスタＭ１０は、水平選択部６から出力される選択パルスＨＳＲ［ｋ］により制御される。ｋは、１、２、３のいずれか１つである。

　トランジスタＭ８は、電流源として機能する。クランプスイッチＳＷｃｌｐ１は、オンとオフとを切り替えることができる素子である。クランプスイッチＳＷｃｌｐ１がオンである場合、容量素子Ｃｃｌｐ１は、クランプ電圧にクランプされる。クランプスイッチＳＷｃｌｐ１の動作は、クランプパルスφＣＬＰによって制御される。容量素子Ｃｃｌｐ１がクランプされた後、容量素子Ｃｃｌｐ１は、画素３から垂直信号線２０に出力されたリセットレベルおよび信号レベルの差分に応じた画素信号を保持する。容量素子Ｃｃｌｐ１は、クランプ容量である。増幅トランジスタＭ９は、容量素子Ｃｃｌｐ１に保持された画素信号を増幅することにより、リセットレベルおよび信号レベルの差分に応じた差分信号を生成する。列選択トランジスタＭ１０は、増幅トランジスタＭ９によって生成された差分信号を水平信号線２１に出力する。１列目の列選択トランジスタＭ１０は、選択パルスＨＳＲ［１］により制御される。２列目の列選択トランジスタＭ１０は、選択パルスＨＳＲ［２］により制御される。３列目の列選択トランジスタＭ１０は、選択パルスＨＳＲ［３］により制御される。

　列回路８ｅにおける容量素子Ｃｃｌｐ１、クランプスイッチＳＷｃｌｐ１、増幅トランジスタＭ９、および列選択トランジスタＭ１０はそれぞれ、基準信号生成回路９における容量素子Ｃｃｌｐ２、クランプスイッチＳＷｃｌｐ２、増幅トランジスタＭ９ｅ、および選択トランジスタＭ１０ｅと同様に構成されている。

　図１４は、出力部７の構成を示している。図１４に示す出力部７の構成は、図６に示す出力部７の構成と同一である。このため、出力部７の構成についての詳細な説明を省略する。

　水平信号線２１および水平信号線２２に対する電流生成回路４１および電流生成回路４２の接続は、図６に示す接続と異なる。トランジスタＮ１のドレイン端子は水平信号線２２に接続され、かつトランジスタＮ３のドレイン端子は水平信号線２１に接続されている。電流生成回路４１は、水平信号線２２を介して基準信号生成回路９と電気的に接続されている。電流生成回路４２は、水平信号線２１を介して列回路８ｅと電気的に接続されている。

　列回路８ｅの増幅トランジスタＭ９から列選択トランジスタＭ１０を介して水平信号線２１に出力された差分信号が電流生成回路４２に入力される。図１４において、列選択トランジスタＭ１０は示されていない。差分信号は、リセットレベルおよび信号レベルの差分（Ｖ_ＤＩＦ）に基づく。差分信号の電流値はＩ_ＤＩＦである。差分信号は、トランジスタＮ３のドレイン端子とトランジスタＮ３のソース端子との間に流れる。トランジスタＮ４は、トランジスタＮ３に流れる差分信号をトランジスタＮ３およびトランジスタＮ４のミラー比に応じて折り返すことにより差分電流信号を生成する。この例では、電流値が差分信号の電流値（Ｉ_ＤＩＦ）と同一である電流がトランジスタＮ４のドレイン端子とトランジスタＮ４のソース端子との間に流れる。トランジスタＮ４によって生成された差分電流信号は、第１の電流信号として演算回路１２に供給される。

　基準信号生成回路９の増幅トランジスタＭ９ｅから選択トランジスタＭ１０ｅを介して水平信号線２２に出力された基準信号が電流生成回路４１に入力される。図１４において、選択トランジスタＭ１０ｅは示されていない。基準信号は、容量素子Ｃｃｌｐ２の第１の端子の電圧（Ｖ_ＲＥＦ）および容量素子Ｃｃｌｐ２の第２の端子の電圧（Ｖ_ＣＬＰ）に基づく。基準信号の電流値はＩ_ＲＥＦである。第３の実施形態の記載は、差分信号の電流値（Ｉ_ＤＩＦ）が基準信号の電流値（Ｉ_ＲＥＦ）より小さい場合を想定している。基準信号は、トランジスタＮ１のドレイン端子とトランジスタＮ１のソース端子との間に流れる。トランジスタＮ２は、トランジスタＮ１に流れる基準信号をトランジスタＮ１およびトランジスタＮ２のミラー比に応じて折り返すことにより第２の基準電流信号を生成する。この例では、電流値が基準信号の電流値（Ｉ_ＲＥＦ）と同一である電流がトランジスタＮ２のドレイン端子とトランジスタＮ２のソース端子との間に流れる。トランジスタＮ２によって生成された第２の基準電流信号は、第２の電流信号として比較回路１３に供給される。

　図１４に示すＡＤ変換回路１０の動作は、図１に示すＡＤ変換回路１０の動作と同様である。このため、図１４に示すＡＤ変換回路１０の動作についての詳細な説明を省略する。

　電源電圧が変動した場合、容量素子Ｃｃｌｐ２の第２の端子の電圧の変動成分（ΔＶ_ＣＬＰ）は、式（１）で示される。式（１）において、Ｃ_０は容量素子Ｃ０の容量値であり、かつＣ_ＳＨは容量素子Ｃｓｈの容量値である。ΔＶ_ＤＤは、電源電圧の変動に応じた成分である。

　電源電圧が変動した場合、基準信号生成回路９の増幅トランジスタＭ９ｅによって生成される基準信号は、上記の変動成分（ΔＶ_ＣＬＰ）に基づく成分を含む。一方、電源電圧が変動した場合、列回路８ｅの増幅トランジスタＭ９によって生成される差分信号は、電源電圧の変動に応じた成分に基づく成分を含む。ＡＤ変換回路１０によって、差分信号に応じた第１の電流信号の電流値（Ｉ_ＤＩＦ）と、基準信号に応じた第２の電流信号の電流値（Ｉ_ＲＥＦ）との差分に応じたデジタルデータが生成されることにより、電源電圧の変動に応じた成分は低減する。

　基準信号生成回路９の容量素子Ｃ０は、画素３の電荷蓄積部ＦＤと電源との間の第１の寄生容量に対応する。基準信号生成回路９の容量素子Ｃｓｈは、画素３の電荷蓄積部ＦＤとグランドとの間の第２の寄生容量に対応する。容量素子Ｃ０の容量値と容量素子Ｃｓｈの容量値との比が、第１の寄生容量の容量値と第２の寄生容量の容量値との比と同一である場合、基準信号に含まれる変動成分は、差分信号に含まれる変動成分とほぼ同一である。この場合、デジタルデータにおける変動成分は、ほぼキャンセルされる。

　基準信号生成回路９の構成は、図１２に示す構成に限らない。電源電圧の変動に応じた成分を低減することができる他の構成が基準信号生成回路９に適用されてもよい。電源電圧の変動による影響が考慮されなくてもよい場合、何らかの基準信号を生成できる構成が基準信号生成回路９に適用されてもよい。基準信号生成回路９によって生成される基準信号の電流値は、ＡＤ変換回路１０において第１の基準電流信号の電流値（Ｉ_ＤＡＣ）の増加または減少に伴ってインバータ回路ＩＮＶから出力される信号ＣＯが反転するような値であればよい。

　撮像装置１ｅの動作について説明する。図１５は、撮像装置１ｅの動作を示している。以下では、撮像装置１ｅによる画素信号の読み出し動作を説明する。代表として、複数の画素３の配列における１行目の画素３からの画素信号の読み出し動作を説明する。

　図１５において、選択パルスφＳｅｌ＿１と、リセットパルスφＲｓｔ＿１と、転送パルスφＴｘ＿１と、選択パルスＨＳＲ［１］から選択パルスＨＳＲ［３］と、サンプルホールドパルスφＳＷｓｈとの波形が示されている。サンプルホールドパルスφＳＷｓｈは、基準信号生成回路９のサンプルスイッチＳＷｓｈを制御するための信号である。図１５における横方向は時間を示し、縦方向は電圧を示している。

　画素信号の読み出し動作が開始される前、選択パルスφＳｅｌ＿１と、リセットパルスφＲｓｔ＿１と、クランプパルスφＣＬＰと、転送パルスφＴｘ＿１と、サンプルホールドパルスφＳＷｓｈと、選択パルスＨＳＲ［１］から選択パルスＨＳＲ［３］とは、Ｌ状態である。

　垂直選択部４から１行目の画素３に出力される選択パルスφＳｅｌ＿１がＬ状態からＨ状態になることにより選択トランジスタＳｅｌがオンになる。これによって、１行目の画素３が選択される。同時に、サンプルホールドパルスφＳＷｓｈがＬ状態からＨ状態になることによりサンプルスイッチＳＷｓｈがオンになる。その後、サンプルホールドパルスφＳＷｓｈがＨ状態からＬ状態になることによりサンプルスイッチＳＷｓｈがオフになる。これによって、サンプルスイッチＳＷｓｈによってサンプリングされた基準電圧がバッファＢ１を介して容量素子Ｃｃｌｐ２に保持される。

　（リセットレベルの読み出し）
　垂直選択部４から１行目の画素３に出力されるリセットパルスφＲｓｔ＿１がＬ状態からＨ状態になることによりリセットトランジスタＲｓｔがオンになる。これによって、電荷蓄積部ＦＤがリセットされ、かつリセットレベルの画素信号が垂直信号線２０に出力される。さらに、クランプパルスφＣＬＰがＬ状態からＨ状態になることによりクランプスイッチＳＷｃｌｐ１およびクランプスイッチＳＷｃｌｐ２がオンになる。これによって、容量素子Ｃｃｌｐ１および容量素子Ｃｃｌｐ２がクランプ電圧にクランプされる。その後、リセットパルスφＲｓｔ＿１がＨ状態からＬ状態になることによりリセットトランジスタＲｓｔがオフになる。その後、クランプパルスφＣＬＰがＨ状態からＬ状態になることによりクランプスイッチＳＷｃｌｐ１およびクランプスイッチＳＷｃｌｐ２がオフになる。これによって、クランプ電圧が容量素子Ｃｃｌｐ１および容量素子Ｃｃｌｐ２に保持される。

　（信号レベルの読み出し）
　垂直選択部４から１行目の画素３に出力される転送パルスφＴｘ＿１がＬ状態からＨ状態になることにより転送トランジスタＴｘがオンになる。これによって、光電変換部ＰＤの信号電荷が電荷蓄積部ＦＤに転送され、かつ信号レベルの画素信号が垂直信号線２０に出力される。その後、転送パルスφＴｘがＨ状態からＬ状態になることにより転送トランジスタＴｘがオフになる。これによって、リセットレベルおよび信号レベルの差分に応じた画素信号が容量素子Ｃｃｌｐ１に保持される。

　その後、水平選択部６から１列目の列回路８ｅに出力される選択パルスＨＳＲ［１］がＬ状態からＨ状態になることにより列選択トランジスタＭ１０がオンになる。これによって、１行目かつ１列目の画素３のリセットレベルおよび信号レベルの差分に応じた差分信号が水平信号線２１に出力される。その後、選択パルスＨＳＲ［１］がＨ状態からＬ状態になることにより列選択トランジスタＭ１０がオフになる。上記の動作により、１行目かつ１列目の画素３のリセットレベルおよび信号レベルの差分に応じた差分信号が読み出される。

　その後、選択パルスＨＳＲ［２］がＬ状態からＨ状態になる。これによって、上記の動作と同様に、１行目かつ２列目の画素３のリセットレベルおよび信号レベルの差分に応じた差分信号が読み出される。その後、選択パルスＨＳＲ［２］がＨ状態からＬ状態になり、かつ選択パルスＨＳＲ［３］がＬ状態からＨ状態になる。これによって、上記の動作と同様に、１行目かつ３列目の画素３のリセットレベルおよび信号レベルの差分に応じた差分信号が読み出される。その後、選択パルスＨＳＲ［３］がＨ状態からＬ状態になる。

　最後に、選択パルスφＳｅｌ＿１がＨ状態からＬ状態になることにより選択トランジスタＳｅｌがオフになる。これによって、１行目の画素３の選択が解除され、かつ１行目の画素３からの画素信号の読み出し動作が終了する。図１５に示す動作に続いて、２行目の画素３からの画素信号の読み出し動作が行われる。この動作は、図１５に示す動作と同様である。

　第３の実施形態の撮像装置１ｅは、ＡＤ変換回路１０と、撮像部２と、列回路８ｅと、基準信号生成回路９と、電流生成回路４１（第１の電流生成回路）と、電流生成回路４２（第２の電流生成回路）とを有する。撮像部２は、行列状に配置された複数の画素３を有する。列回路８ｅは、撮像部２と電気的に接続され、かつリセットレベルおよび信号レベルの差分に応じた差分信号を生成する。基準信号生成回路９は、基準信号を生成する。電流生成回路４１は、基準信号生成回路９と電気的に接続され、かつ基準信号に応じた第２の基準電流信号を生成する。電流生成回路４２は、列回路８ｅと電気的に接続され、かつ差分信号に応じた差分電流信号を生成する。演算回路１２は、電流生成回路４１および電流生成回路４２のいずれか１つ、すなわち電流生成回路４２と電気的に接続されている。比較回路１３は、電流生成回路４１および電流生成回路４２のうち演算回路１２と電気的に接続された回路と異なる回路すなわち電流生成回路４１と電気的に接続されている。第１の電流信号は、第２の基準電流信号および差分電流信号のいずれか１つ、すなわち差分電流信号である。第２の電流信号は、第２の基準電流信号および差分電流信号のうち第１の電流信号である信号と異なる信号、すなわち第２の基準電流信号である。

　本発明の各態様の撮像装置は、ＡＤ変換回路１０、撮像部２、列回路８ｅ、基準信号生成回路９、電流生成回路４１、および電流生成回路４２の各々に対応する構成以外の構成を有していなくてもよい。

　第３の実施形態の撮像装置１ｅは、より小型なＡＤ変換回路１０を有する。このため、撮像装置１ｅをより小型にすることができる。撮像装置１ｅは、差分信号のＡＤ変換を行うことができる。

　基準信号生成回路９が、電源電圧の変動に応じた成分を含む基準信号を生成することにより、デジタルデータに対する、電源電圧の変動に応じた成分の影響が低減する。このため、ＡＤ変換回路１０は、ＡＤ変換をより高精度に行うことができる。したがって、ＰＳＲＲ（Ｐｏｗｅｒ　Ｓｕｐｐｌｙ　Ｒｅｊｅｃｔｉｏｎ　Ｒａｔｉｏ）が高い撮像装置１ｅを実現することができる。

　（第３の実施形態の第１の変形例）
　本発明の第３の実施形態の第１の変形例の撮像装置１ｅにおいて、出力部７は、図１６に示す出力部７ｂに変更される。図１６は、出力部７ｂの構成を示している。図１６に示す出力部７ｂの構成は、図８に示す出力部７ｂの構成と同一である。このため、出力部７ｂの構成についての詳細な説明を省略する。

　水平信号線２１および水平信号線２２に対する電流生成回路４１Ａ、電流生成回路４１Ｂ、電流生成回路４２Ａ、および電流生成回路４２Ｂの接続は、図８に示す接続と異なる。トランジスタＮ１Ａのドレイン端子は水平信号線２２に接続され、かつトランジスタＮ３Ａのドレイン端子は水平信号線２１に接続されている。

　出力部７ｂは、インターリーブ型のＡＤ変換回路１０ｂを有する。このため、ＡＤ変換回路１０ｂおよび撮像装置１ｅは、ＡＤ変換をより高速に行うことができる。

　（第３の実施形態の第２の変形例）
　図１７は、本発明の第３の実施形態の第２の変形例の撮像装置１ｆの構成を示している。図１７に示す構成について、図１２に示す構成と異なる点を説明する。

　撮像装置１ｆにおいて、図１２に示す撮像装置１ｅにおける列回路部５ｅが列回路部５ｆに変更される。列回路部５ｆにおいて、図１２に示す列回路部５ｅにおける列回路８ｅが、図１８に示す列回路８ｆに変更される。撮像装置１ｆにおいて、基準信号生成回路９は基準信号生成回路９ｆに変更され、かつ出力部７は、図１９に示す出力部７ｃに変更される。基準信号生成回路９ｆにおいて、図１２に示す基準信号生成回路９における増幅トランジスタＭ９ｅは増幅トランジスタＭ１１ｆに変更され、かつ図１２に示す基準信号生成回路９における選択トランジスタＭ１０ｅは選択トランジスタＭ１２ｆに変更される。

　増幅トランジスタＭ１１ｆおよび選択トランジスタＭ１２ｆは、ＰＭＯＳトランジスタである。増幅トランジスタＭ１１ｆおよび選択トランジスタＭ１２ｆの各々は、ゲート端子と、ソース端子と、ドレイン端子とを有する。増幅トランジスタＭ１１ｆのドレイン端子は、グランドに接続されている。増幅トランジスタＭ１１ｆのソース端子は、選択トランジスタＭ１２ｆに接続されている。増幅トランジスタＭ１１ｆのゲート端子は、容量素子Ｃｃｌｐ２の第２の端子に接続されている。

　選択トランジスタＭ１２ｆのドレイン端子は、増幅トランジスタＭ１１ｆのソース端子に接続されている。選択トランジスタＭ１２ｆのソース端子は、水平信号線２２に接続されている。選択トランジスタＭ１２ｆのゲート端子は、グランドに接続されている。

　上記以外の点について、図１７に示す構成は、図１２に示す構成と同様である。

　図１８は、列回路８ｆの構成を示している。図１８に示す構成について、図１３に示す構成と異なる点を説明する。

　列回路８ｆにおいて、図１３に示す列回路８ｅにおける増幅トランジスタＭ９が増幅トランジスタＭ１１に変更され、かつ図１３に示す列回路８ｅにおける列選択トランジスタＭ１０が列選択トランジスタＭ１２に変更される。

　増幅トランジスタＭ１１および列選択トランジスタＭ１２は、ＰＭＯＳトランジスタである。増幅トランジスタＭ１１および列選択トランジスタＭ１２の各々は、ゲート端子と、ソース端子と、ドレイン端子とを有する。増幅トランジスタＭ１１のドレイン端子は、グランドに接続されている。増幅トランジスタＭ１１のソース端子は、列選択トランジスタＭ１２に接続されている。増幅トランジスタＭ１１のゲート端子は、容量素子Ｃｃｌｐ１の第２の端子に接続されている。

　列選択トランジスタＭ１２のドレイン端子は、増幅トランジスタＭ１１のソース端子に接続されている。列選択トランジスタＭ１２のソース端子は、水平信号線２１に接続されている。列選択トランジスタＭ１２のゲート端子は、水平選択部６に接続されている。

　上記以外の点について、図１８に示す構成は、図１３に示す構成と同様である。

　図１９は、出力部７ｃの構成を示している。図１９に示す出力部７ｃの構成は、図１０に示す出力部７ｃの構成と同一である。このため、出力部７ｃの構成についての詳細な説明を省略する。本変形例の記載は、基準信号の電流値（Ｉ_ＲＥＦ）が差分信号の電流値（Ｉ_ＤＩＦ）より小さい場合を想定している。

　図１０に示すように、出力部７ｃは、ＡＤ変換回路１０ａと、電流生成回路４１ｃと、電流生成回路４２ｃとを有する。ＡＤ変換回路１０ａは、ＤＡ変換回路１１と、演算回路１２ａと、比較回路１３ａとを有する。演算回路１２ａは、第１の電流信号（Ｉ_ＤＩＦ）から第１の基準電流信号（Ｉ_ＤＡＣ）を減算することにより比較電流信号を生成する。比較回路１３ａは、第２の電流信号（Ｉ_ＲＥＦ）と、比較電流信号とを比較した結果に基づくデジタルデータを出力する。

　撮像装置１ｆの動作は、図３に示す撮像装置１の動作と同様である。このため、撮像装置１ｆの動作についての詳細な説明を省略する。

　第３の実施形態の第２の変形例の撮像装置１ｆは、より小型なＡＤ変換回路１０ａを有する。このため、撮像装置１ｆをより小型にすることができる。撮像装置１ｆは、差分信号のＡＤ変換を行うことができる。

　基準信号生成回路９ｆが、電源電圧の変動に応じた成分を含む基準信号を生成することにより、デジタルデータに対する、電源電圧の変動に応じた成分の影響が低減する。このため、ＡＤ変換回路１０ａは、ＡＤ変換をより高精度に行うことができる。したがって、ＰＳＲＲが高い撮像装置１ｆを実現することができる。

　（第３の実施形態の第３の変形例）
　図２０は、本発明の第３の実施形態の第３の変形例の撮像装置１ｅの出力部７の構成を示している。図２０に示す出力部７の構成は、図６に示す出力部７の構成と同一である。このため、出力部７の構成についての詳細な説明を省略する。

　水平信号線２１および水平信号線２２に対する電流生成回路４１および電流生成回路４２の接続は、図１４に示す接続と異なる。トランジスタＮ１のドレイン端子は水平信号線２１に接続され、かつトランジスタＮ３のドレイン端子は水平信号線２２に接続されている。電流生成回路４１は、水平信号線２１を介して列回路８ｅと電気的に接続されている。電流生成回路４２は、水平信号線２２を介して基準信号生成回路９と電気的に接続されている。

　基準信号生成回路９の増幅トランジスタＭ９ｅから選択トランジスタＭ１０ｅを介して水平信号線２２に出力された基準信号が電流生成回路４２に入力される。図２０において、選択トランジスタＭ１０ｅは示されていない。基準信号は、容量素子Ｃｃｌｐ２の第２の端子の電圧（Ｖ_ＲＥＦ）に基づく。基準信号の電流値はＩ_ＲＥＦである。基準信号は、トランジスタＮ３のドレイン端子とトランジスタＮ３のソース端子との間に流れる。トランジスタＮ４は、トランジスタＮ３に流れる基準信号をトランジスタＮ３およびトランジスタＮ４のミラー比に応じて折り返すことにより第２の基準電流信号を生成する。この例では、電流値が基準信号の電流値（Ｉ_ＲＥＦ）と同一である電流がトランジスタＮ４のドレイン端子とトランジスタＮ４のソース端子との間に流れる。トランジスタＮ４によって生成された第２の基準電流信号は、第１の電流信号として演算回路１２に供給される。

　列回路８ｅの増幅トランジスタＭ９から列選択トランジスタＭ１０を介して水平信号線２１に出力された差分信号が電流生成回路４１に入力される。図２０において、列選択トランジスタＭ１０は示されていない。差分信号は、リセットレベルおよび信号レベルの差分（Ｖ_ＤＩＦ）に基づく。差分信号の電流値はＩ_ＤＩＦである。本変形例の記載は、基準信号の電流値（Ｉ_ＲＥＦ）が差分信号の電流値（Ｉ_ＤＩＦ）より小さい場合を想定している。差分信号は、トランジスタＮ１のドレイン端子とトランジスタＮ１のソース端子との間に流れる。トランジスタＮ２は、トランジスタＮ１に流れる差分信号をトランジスタＮ１およびトランジスタＮ２のミラー比に応じて折り返すことにより差分電流信号を生成する。この例では、電流値が差分信号の電流値（Ｉ_ＤＩＦ）と同一である電流がトランジスタＮ２のドレイン端子とトランジスタＮ２のソース端子との間に流れる。トランジスタＮ２によって生成された差分電流信号は、第２の電流信号として比較回路１３に供給される。

　第３の実施形態の第３の変形例の撮像装置１ｅにおいて、電流生成回路４２（第１の電流生成回路）は、基準信号生成回路９と電気的に接続され、かつ基準信号に応じた第２の基準電流信号を生成する。電流生成回路４１（第２の電流生成回路）は、列回路８ｅと電気的に接続され、かつ差分信号に応じた差分電流信号を生成する。演算回路１２は、電流生成回路４１および電流生成回路４２のいずれか１つ、すなわち電流生成回路４２と電気的に接続されている。比較回路１３は、電流生成回路４１および電流生成回路４２のうち演算回路１２と電気的に接続された回路と異なる回路すなわち電流生成回路４１と電気的に接続されている。第１の電流信号は、第２の基準電流信号および差分電流信号のいずれか１つ、すなわち第２の基準電流信号である。第２の電流信号は、第２の基準電流信号および差分電流信号のうち第１の電流信号である信号と異なる信号、すなわち差分電流信号である。

　第３の実施形態の第３の変形例の撮像装置１ｅは、より小型なＡＤ変換回路１０を有する。このため、撮像装置１ｅをより小型にすることができる。撮像装置１ｅは、差分信号のＡＤ変換を行うことができる。

　基準信号生成回路９が、電源電圧の変動に応じた成分を含む基準信号を生成することにより、デジタルデータに対する、電源電圧の変動に応じた成分の影響が低減する。このため、ＡＤ変換回路１０は、ＡＤ変換をより高精度に行うことができる。したがって、ＰＳＲＲが高い撮像装置１ｅを実現することができる。

　（第３の実施形態の第４の変形例）
　図２１は、本発明の第３の実施形態の第４の変形例の撮像装置１ｇの構成を示している。図２１に示す構成について、図１２に示す構成と異なる点を説明する。

　撮像装置１ｇにおいて、図１２に示す撮像装置１ｅにおける基準信号生成回路９が基準信号生成回路９ｇに変更される。基準信号生成回路９ｇは、増幅トランジスタＭ９ｅと、選択トランジスタＭ１０ｅとを有する。

　増幅トランジスタＭ９ｅのゲート端子は、クランプ電圧を出力する電源に接続されている。クランプ電圧の電圧値は、Ｖ_ＣＬＰである。

　上記以外の点について、図２１に示す構成は、図１２に示す構成と同様である。

　基準信号生成回路９ｇによって生成される基準信号の電流値は、ＡＤ変換回路１０において第１の基準電流信号の電流値（Ｉ_ＤＡＣ）の増加または減少に伴ってインバータ回路ＩＮＶから出力される信号ＣＯが反転するような値であればよい。

　撮像装置１ｇの動作は、図３に示す撮像装置１の動作と同様である。このため、撮像装置１ｇの動作についての詳細な説明を省略する。

　第３の実施形態の第１の変形例の撮像装置１ｅにおいて、基準信号生成回路９の代わりに基準信号生成回路９ｇが使用されてもよい。第３の実施形態の第２の変形例の撮像装置１ｆにおいて、基準信号生成回路９ｆの代わりに基準信号生成回路９ｇと同様の回路が使用されてもよい。第３の実施形態の第３の変形例の撮像装置１ｅにおいて、基準信号生成回路９の代わりに基準信号生成回路９ｇが使用されてもよい。

　第３の実施形態の第４の変形例の撮像装置１ｇは、より小型なＡＤ変換回路１０を有する。このため、撮像装置１ｇをより小型にすることができる。撮像装置１ｇは、差分信号のＡＤ変換を行うことができる。

　図１２に示す撮像装置１ｅにおいて、図２１に示す撮像装置１ｇと比較して、電源電圧の変動に応じた成分は低減しやすい。一方、図２１に示す基準信号生成回路９ｇの回路面積は、図１２に示す基準信号生成回路９の回路面積よりも小さい。このため、撮像装置１ｇをより小型にすることができる。

　（第４の実施形態）
　図２２は、本発明の第４の実施形態の内視鏡システム１００の構成を示している。内視鏡システム１００は、第２の実施形態の撮像装置１を有する。図２２に示すように、内視鏡システム１００は、スコープ１０２と、筐体１０７とを有する。スコープ１０２は、撮像装置１と、レンズ１０３と、レンズ１０４と、ファイバー１０６とを有する。筐体１０７は、画像処理部１０８と、光源装置１０９と、設定部１１０とを有する。

　撮像装置１は、第２の実施形態の撮像装置１である。レンズ１０３は、被写体１２０からの反射光を撮像装置１に結像する。ファイバー１０６は、被写体１２０に照射される照明光を伝送する。レンズ１０４は、ファイバー１０６によって伝送された照明光を被写体１２０に照射する。光源装置１０９は、被写体１２０に照射される照明光を生成する光源を有する。画像処理部１０８は、撮像装置１から出力される信号に所定の処理を行うことにより撮影画像を生成する。画像処理部１０８は、後段回路２００に対応する回路を含む。設定部１１０は、内視鏡システム１００の撮影モードを制御する。

　内視鏡システム１００の構成は、上記の構成に限らない。本発明の各態様の内視鏡システムは、レンズ１０３と、レンズ１０４と、ファイバー１０６と、画像処理部１０８と、光源装置１０９と、設定部１１０との少なくとも１つに対応する構成を有していなくてもよい。

　撮像装置１の代わりに、図１２に示す撮像装置１ｅ、図１７に示す撮像装置１ｆ、および図２１に示す撮像装置１ｇのいずれか１つが使用されてもよい。

　第４の実施形態の内視鏡システム１００は、より小型な撮像装置１を有する。このため、内視鏡システム１００をより小型にすることができる。

　以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。

　本発明の各実施形態によれば、より小型にすることができるＡＤ変換回路、撮像装置、および内視鏡システムを提供することができる。

　１，１ｅ，１ｆ，１ｇ　撮像装置
　２　撮像部
　３　画素
　４　垂直選択部
　５，５ｅ，５ｆ　列回路部
　６　水平選択部
　７，７ｂ，７ｃ　出力部
　８，８ｃ，８ｅ，８ｆ　列回路
　９，９ｆ，９ｇ　基準信号生成回路
　１０，１０ａ，１０ｂ　ＡＤ変換回路
　１１　ＤＡ変換回路
　１２，１２ａ，１２Ａ，１２Ｂ　演算回路
　１３，１３ａ，１３Ａ，１３Ｂ　比較回路
　４１，４１ｃ，４１Ａ，４１Ｂ，４２，４２ｃ，４２Ａ，４２Ｂ　電流生成回路
　１００　内視鏡システム
　１０２　スコープ
　１０３，１０４　レンズ
　１０６　ファイバー
　１０７　筐体
　１０８　画像処理部
　１０９　光源装置
　１１０　設定部

Claims

　第１の基準電流信号を生成するＤＡ変換回路と、
　前記ＤＡ変換回路に電気的に接続され、かつ第１の電圧信号に応じて生成された第１の電流信号に前記第１の基準電流信号を加算する、または前記第１の電流信号から前記第１の基準電流信号を減算することにより比較電流信号を生成する演算回路と、
　前記演算回路に電気的に接続され、かつ第２の電圧信号に応じた第２の電流信号と、前記比較電流信号とを比較した結果に基づくデジタルデータを出力する比較回路と、
　を有するＡＤ変換回路。
　請求項１に記載のＡＤ変換回路と、
　行列状に配置された複数の画素を有する撮像部と、
　前記撮像部と電気的に接続され、かつリセットレベルに応じた第１の画素信号および信号レベルに応じた第２の画素信号を生成する列回路と、
　前記列回路と電気的に接続され、かつ前記第１の画素信号に応じた第１の画素電流信号を生成する第１の電流生成回路と、
　前記列回路と電気的に接続され、かつ前記第２の画素信号に応じた第２の画素電流信号を生成する第２の電流生成回路と、
　を有し、
　前記演算回路はさらに、前記第１の電流生成回路および前記第２の電流生成回路のいずれか１つと電気的に接続され、
　前記比較回路はさらに、前記第１の電流生成回路および前記第２の電流生成回路のうち前記演算回路と電気的に接続された回路と異なる回路と電気的に接続され、
　前記第１の電流信号は、前記第１の画素電流信号および前記第２の画素電流信号のいずれか１つであり、
　前記第２の電流信号は、前記第１の画素電流信号および前記第２の画素電流信号のうち前記第１の電流信号である信号と異なる信号である
　撮像装置。
　前記第１の電流生成回路は、カレントミラー回路を構成する第１のトランジスタと第２のトランジスタとを有し、
　前記第２の電流生成回路は、カレントミラー回路を構成する第３のトランジスタと第４のトランジスタとを有する
　請求項２に記載の撮像装置。
　請求項１に記載のＡＤ変換回路と、
　行列状に配置された複数の画素を有する撮像部と、
　前記撮像部と電気的に接続され、かつリセットレベルおよび信号レベルの差分に応じた差分信号を生成する列回路と、
　基準信号を生成する基準信号生成回路と、
　前記基準信号生成回路と電気的に接続され、かつ前記基準信号に応じた第２の基準電流信号を生成する第１の電流生成回路と、
　前記列回路と電気的に接続され、かつ前記差分信号に応じた差分電流信号を生成する第２の電流生成回路と、
　を有し、
　前記演算回路はさらに、前記第１の電流生成回路および前記第２の電流生成回路のいずれか１つと電気的に接続され、
　前記比較回路はさらに、前記第１の電流生成回路および前記第２の電流生成回路のうち前記演算回路と電気的に接続された回路と異なる回路と電気的に接続され、
　前記第１の電流信号は、前記第２の基準電流信号および前記差分電流信号のいずれか１つであり、
　前記第２の電流信号は、前記第２の基準電流信号および前記差分電流信号のうち前記第１の電流信号である信号と異なる信号である
　撮像装置。
　前記第１の電流生成回路は、カレントミラー回路を構成する第１のトランジスタと第２のトランジスタとを有し、
　前記第２の電流生成回路は、カレントミラー回路を構成する第３のトランジスタと第４のトランジスタとを有する
　請求項４に記載の撮像装置。
　請求項２から請求項５のいずれか一項に記載の撮像装置を有する内視鏡システム。