JP2015053708A - 電子機器、ad変換装置、ad変換方法 - Google Patents
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Abstract
【課題】参照信号比較型AD変換を採用する固体撮像装置において、ゲインアップのP相処理時にリセットレベルがAD変換レンジ外となる現象を防止する。【解決手段】参照信号SLP_ADC の傾きをAD変換ゲインに応じて次のように設定する。1倍時はP相の傾きΔSLP_P とD相の傾きΔSLP_D を同一にする。ゲインk倍時は、D相・P相とも、1クロック当たりの変化率ΔSLP を1/kにする。ゲインk倍時のD相は、傾きΔSLP_D が1倍時の1/kになり、カウンタ部を1倍時と同じ周波数で駆動してゲインk倍にする。ゲインk倍時のP相はDA変換部をk倍の周波数で駆動してP相の傾きΔSLP_P を1倍時と同じにしてP相レンジを1時と同じに維持し、カウンタ部をk倍の周波数で駆動してゲインk倍にする。P相計数期間Trmが同じでも各ゲインのP相レンジが大きくなりリセットレベルのレンジ外れに対して耐性が増す。【選択図】図6
Description
本発明は、固体撮像装置や撮像装置などの電子機器、AD変換装置、およびAD変換方法に関する。
電子機器においては、アナログ信号をデジタルデータに変換(AD変換と称する)することがある。2つのアナログ信号(電圧レベル)の差をデジタルデータに変換することもある。
AD変換方式としては、回路規模や処理速度(高速化)や分解能などの観点から様々な方式が考えられているが、一例として、参照信号比較型のAD変換方式がある(特許文献1を参照)。参照信号比較型は、スロープ積分型やランプ信号比較型とも称される。
AD変換方式としては、回路規模や処理速度(高速化)や分解能などの観点から様々な方式が考えられているが、一例として、参照信号比較型のAD変換方式がある(特許文献1を参照)。参照信号比較型は、スロープ積分型やランプ信号比較型とも称される。
参照信号比較型のAD変換方式では、デジタルデータに変換するための電圧比較用に、漸次値の変化する参照信号を使用する。
そして、アナログの処理対象信号と参照信号を比較するとともに、比較処理結果に基づくカウント動作有効期間にカウント処理を行なうことで得られるカウント値に基づいて処理対象信号のデジタルデータを取得する。
そして、アナログの処理対象信号と参照信号を比較するとともに、比較処理結果に基づくカウント動作有効期間にカウント処理を行なうことで得られるカウント値に基づいて処理対象信号のデジタルデータを取得する。
特許文献1では、固体撮像装置や撮像装置に、参照信号比較型のAD変換方式を適用する例が示されている。画素信号電圧におけるリセットレベルと信号レベルの差を取ることでCDS処理を行なうに当たり、参照信号比較型のAD変換時に、このCDS処理を同時に行なう。リセットレベルと信号レベルの差の結果のデジタルデータを取得することで、ノイズが除去された信号成分のデジタルデータを取得している。
その際、特許文献1では、リセットレベルと信号レベルの何れも参照信号の傾き(変化率)を同じにしつつ、信号レベルよりもリセットレベルの方の計数期間を短くとることで、トータルのAD変換期間を短くしている(段落172〜174参照)。
しかしながら、特許文献1の方式では、リセットレベルの計数期間の参照信号の振幅(AD変換レンジ)は、信号レベルの計数期間の参照信号の振幅よりも狭くなってしまう。そのため、リセットレベルに含まれるノイズや比較処理の初期設定処理に伴う電圧変動などの要因とも関係して、リセットレベル処理時に、リセットレベルが参照信号の振幅範囲外となり、適正なAD変換処理ができなくなるケースのあることが分かった。
本発明は、2つの信号レベル差のデジタルデータを参照信号比較型AD変換方式で取得するに当たり、処理対象信号レベルがAD変換レンジ外となり、適正なAD変換処理ができなくなる問題を解消できる仕組みを提供することにある。
本発明に係る第1の態様では、差分処理に供される基準側を対象とする処理期間における単位時間当たりの参照信号の傾きを、差分処理で取得される差分を含む側を対象とする処理期間における単位時間当たりの参照信号の傾きよりも大きく設定する。
基準側を対象とする処理期間は、計数期間が第1の態様を適用しない場合と同じでも、参照信号の傾きが第1の態様を適用しない場合よりも大きくなる。そのため、基準側を対象とする処理期間では、AD変換レンジが第1の態様を適用しない場合よりも拡大する。
本発明に係る第2の態様は、差分処理に供される基準側を対象とする処理期間をAD変換ゲインの設定値に応じて変化させる。基準側を対象とする処理期間と差分処理で取得される差分を含む側を対象とする処理期間時のAD変換用のカウントクロックの周波数はAD変換ゲインの設定値に関わらず同じものを使用する。基準側を対象とする処理期間における単位時間当たりの参照信号の傾きと差分を含む側を対象とする処理期間における単位時間当たりの参照信号の傾きはAD変換ゲインの設定値に関わらず同じにする。
基準側を対象とする処理期間では、AD変換用のカウントクロックを第2の態様を適用しない場合と同じでも、計数期間がAD変換ゲインの設定値に応じて第2の態様を適用しない場合よりも長くなる。そのため、基準側を対象とする処理期間では、AD変換レンジが第2の態様を適用しない場合よりも拡大する。
本発明によれば、第1・第2の態様を適用しない場合よりもAD変換レンジが拡大されるので、処理対象信号レベルがAD変換レンジ外となる問題を解消できる。
以下、図面を参照して本発明の実施形態について詳細に説明する。
説明は以下の順序で行なう。
1.固体撮像装置の基本構成と動作
2.第1実施形態(固体撮像装置:計数期間不変でP相レンジを拡大:常時)
3.第2実施形態(固体撮像装置:計数期間不変でP相レンジを拡大:ゲイン連動)
4.第3実施形態(固体撮像装置:計数期間変更でP相レンジを拡大:ゲイン連動)
5.第4実施形態(撮像装置への適用)
1.固体撮像装置の基本構成と動作
2.第1実施形態(固体撮像装置:計数期間不変でP相レンジを拡大:常時)
3.第2実施形態(固体撮像装置:計数期間不変でP相レンジを拡大:ゲイン連動)
4.第3実施形態(固体撮像装置:計数期間変更でP相レンジを拡大:ゲイン連動)
5.第4実施形態(撮像装置への適用)
<固体撮像装置:基本構成と動作>
図1は、固体撮像装置の一実施形態であるCMOS型の固体撮像装置(CMOSイメージセンサ)の基本構成図である。固体撮像装置も半導体装置の一例である。
図1は、固体撮像装置の一実施形態であるCMOS型の固体撮像装置(CMOSイメージセンサ)の基本構成図である。固体撮像装置も半導体装置の一例である。
固体撮像装置1は、複数個の単位画素3が2次元マトリクス状に配列された画素アレイ部10を有する。図1では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素3が配置される。単位画素3からは、列ごとに垂直信号線19を介して画素信号電圧Vxが出力される。
垂直信号線19の画素信号電圧Vxは、時間系列として、基準レベルとしての画素信号の雑音を含むリセットレベルSrst の後に信号レベルSsig が現れるものである。信号レベルSsig はリセットレベルSrst に信号成分Vsig を加えたレベルであり、Ssig (=Srst +Vsig )−Srst で信号成分Vsig が得られる。
固体撮像装置1はさらに、CDS(Correlated Double Sampling)処理やデジタル変換をなすAD変換部250が列並列に設けられているカラムAD変換部26を有する。
固体撮像装置1はさらに、駆動制御部7、単位画素3に画素信号読出用の動作電流(読出電流)を供給する読出電流源部24と、カラムAD変換部26にAD変換用の参照信号SLP_ADC を供給する参照信号生成部27と、出力部28を備えている。
駆動制御部7は、画素アレイ部10の信号を順次読み出すための制御回路機能の実現のため水平走査部12(列走査回路)、垂直走査部14(行走査回路)、および通信・タイミング制御部20を備えている。水平走査部12は、データ転送動作時に読み出すべきデータのカラム位置を指示する。
水平走査部12は、列アドレスや列走査を制御する水平アドレス設定部12aや水平駆動部12bを有する。垂直走査部14は、行アドレスや行走査を制御する垂直アドレス設定部14aや垂直駆動部14bを有する。水平走査部12や垂直走査部14は、通信・タイミング制御部20からの制御信号CN1,CN2に応答して行・列の走査を開始する。
通信・タイミング制御部20は、端子5aを介して入力されるマスタークロックCLK0に同期したクロックをデバイス内の各部(走査部12,14やカラムAD変換部26)に供給するタイミングジェネレータ(読出アドレス制御装置の一例)の機能ブロックを備える。
さらに、通信・タイミング制御部20は、通信インタフェースの機能ブロックを備える。この機能ブロックは、端子5aを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子5bを介して主制御部から供給される動作モードなどを指令するデータを受け取り、固体撮像装置1の情報を含むデータを外部の主制御部に出力する。
さらに、通信・タイミング制御部20は、通信インタフェースの機能ブロックを備える。この機能ブロックは、端子5aを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子5bを介して主制御部から供給される動作モードなどを指令するデータを受け取り、固体撮像装置1の情報を含むデータを外部の主制御部に出力する。
通信・タイミング制御部20は、内部クロックを生成するクロック変換部の一例であるクロック変換部20aと通信機能や各部をタイミング制御する機能を持つシステム制御部20bを有する。クロック変換部20aは、端子5aから入力されるマスタークロックCLK0に基づきマスタークロックCLK0よりも高周波数のパルスを生成する逓倍回路を内蔵しており、ADクロックCKcnt やDACクロックCKdac などの内部クロックを生成する。
出力部28は、信号増幅部402(S・A)と、デジタルインタフェース部406(DIF)を有する。後述するが、出力部28は、スタンバイ時の電力消費低減機能を働かせるべく、その他の機能部も備える。信号増幅部402は、データ転送用の信号線(転送配線)である水平信号線18上の信号(デジタルデータではあるが小振幅)を検出する。
デジタルインタフェース部406は、信号増幅部402と外部回路の間に介在し外部回路とのインタフェース機能をなす。デジタルインタフェース部406の出力は出力端5cに接続されており、映像データが後段回路に出力される。
単位画素3は、行選択のための行制御線15を介して垂直走査部14と、また垂直信号線19を介してカラムAD変換部26の垂直列ごとに設けられているAD変換部250と、それぞれ接続される。行制御線15は垂直走査部14から画素に入る配線全般を示す。
垂直走査部14は、画素アレイ部10の行を選択し、その行に必要なパルスを供給するものである。垂直アドレス設定部14aは、信号を読み出す行(読出し行:選択行や信号出力行とも称する)の他に、電子シャッタ用の行なども選択する。
AD変換部250におけるAD変換方式としては、回路規模や処理速度(高速化)や分解能などの観点から様々な方式が考えられているが、一例として、参照信号比較型、スロープ積分型、あるいはランプ信号比較型などとも称されるAD変換方式を採用する。この手法は、簡単な構成でAD変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。
参照信号比較型のAD変換に当たっては、変換開始(比較処理の開始)から変換終了(比較処理の終了)までの時間に基づいてカウント動作有効期間Tenを決定する(ここではその期間を示すカウントイネーブル信号ENとする)。そして、AD変換では、その期間のクロック数に基づき処理対象信号をデジタルデータに変換する。
参照信号比較型のAD変換に当たっては、変換開始(比較処理の開始)から変換終了(比較処理の終了)までの時間に基づいてカウント動作有効期間Tenを決定する(ここではその期間を示すカウントイネーブル信号ENとする)。そして、AD変換では、その期間のクロック数に基づき処理対象信号をデジタルデータに変換する。
参照信号比較型AD変換方式を採用する場合に、考え方としては、参照信号生成部27も列並列で(画素列ごとに)設けることも考えられる。たとえば、各画素列に比較器と参照信号発生器を設け、自列の比較器の比較結果を基に、逐次、参照信号の値を対応する列の参照信号発生器で変化させていく構成を採る場合である。しかしながらこれでは回路規模や消費電力が増える。
そこで、本実施形態では、参照信号生成部27を全列共通に使用する構成を採り、参照信号生成部27から発生される参照信号SLP_ADC を各画素列のAD変換部250が共通に使用する構成にする。
そこで、本実施形態では、参照信号生成部27を全列共通に使用する構成を採り、参照信号生成部27から発生される参照信号SLP_ADC を各画素列のAD変換部250が共通に使用する構成にする。
このため、参照信号生成部27は、DA変換部270(DAC;Digital Analog Converter)を有する。DA変換部270は、通信・タイミング制御部20からの制御データCN4で示される初期値からDACクロックCKdac に同期して、制御データCN4で示される傾き(変化率)の参照信号SLP_ADC を生成する。参照信号SLP_ADC は、全体的にある傾きを持って線形に変化する波形を持つものであればよく、その変化が滑らかなスロープ状を呈するものであってもよいし、階段状に順次変化するものであってもよい。
参照信号比較型のAD変換では、比較部252による参照信号SLP_ADC と画素信号電圧Vxとの比較結果に基づきカウント動作有効期間Ten(その期間を示す信号はカウントイネーブル信号EN)を決定する。そして、AD変換では、カウントイネーブル信号ENがアクティブな期間のADクロックCKcnt のクロック数に基づきアナログの処理対象信号をデジタルデータに変換する。
基準レベル(リセットレベルSrst )の処理をプリチャージ相(P相と省略して記すこともある)の処理と称し、信号レベルSsig の処理をデータ相(D相と省略して記すこともある)の処理と称する。P相処理後にD相処理を行なう場合、D相処理はリセットレベルSrst に信号成分Vsig を加えた信号レベルSsig についての処理となる。
カウント動作有効期間Tenをどうとるかや、AD変換部250内で差分処理(CDS処理)を行なうかなど、本願出願人は、参照信号比較型のAD変換方式を種々提案しており、それらも基本的には後述する各実施形態で採用し得るものである。
何れの処理例でも、電圧比較器に参照信号SLP_ADC を供給し、垂直信号線19を介して入力されたアナログの画素信号を参照信号SLP_ADC と比較する。カウント動作有効期間Tenに入るとクロック信号でのカウント(計数)を開始することによって、指定されているカウント動作有効期間Tenにおけるクロック数をカウントすることでAD変換を行なう。
参照信号比較型のAD変換を行なうため、AD変換部250は、比較部252(COMP)、カウント動作期間制御部253(EN生成)、カウンタ部254を備える。
カウンタ部254は、アップカウントモードとダウンカウントモードを切替可能なもの(アップダウンカウンタ)にする。アップダウンカウンタを用いることにより、回路規模を大きくすることなく高フレームレート化を達成できる。本例ではさらに、列ごとのカウンタ部254の後段に水平転送用のラッチ257(メモリ)を内蔵したデータ記憶部256を備える。
カウンタ部254は、アップカウントモードとダウンカウントモードを切替可能なもの(アップダウンカウンタ)にする。アップダウンカウンタを用いることにより、回路規模を大きくすることなく高フレームレート化を達成できる。本例ではさらに、列ごとのカウンタ部254の後段に水平転送用のラッチ257(メモリ)を内蔵したデータ記憶部256を備える。
比較部252は、参照信号生成部27で生成される参照信号SLP_ADC と、選択行の単位画素3から垂直信号線19(H1,H2,…,Hh)を経由し得られるアナログの画素信号電圧Vxを比較する。比較部252は、参照信号SLP_ADC と画素信号電圧Vxが一致したとき比較パルスCo(コンパレート出力)を反転する。
通信・タイミング制御部20から各AD変換部250のカウンタ部254には、制御信号CN5が入力されている。
この制御部信号CN5は、カウンタ部254がP相・D相のカウント処理をダウンカウントモードで動作するのかアップカウントモードで動作するのか、P相のカウント処理における初期値Dini の設定やリセット処理など、その他の制御情報を指示する。
この制御部信号CN5は、カウンタ部254がP相・D相のカウント処理をダウンカウントモードで動作するのかアップカウントモードで動作するのか、P相のカウント処理における初期値Dini の設定やリセット処理など、その他の制御情報を指示する。
比較部252の一方の入力端子(+)は、他の比較部252の入力端子(+)と共通に、参照信号生成部27で生成される参照信号SLP_ADC が入力される。
比較部252の他方の入力端子(−)には、それぞれ対応する垂直列の垂直信号線19が接続され、画素アレイ部10からの画素信号電圧Vxが個々に入力される。
比較部252の他方の入力端子(−)には、それぞれ対応する垂直列の垂直信号線19が接続され、画素アレイ部10からの画素信号電圧Vxが個々に入力される。
カウンタ部254のクロック端子CKには、他のカウンタ部254のクロック端子CKと共通に通信・タイミング制御部20からADクロックCKcnt が入力される。データ記憶部256を設けない場合、カウンタ部254には、水平走査部12から制御線12cを介して制御パルスが入力される。カウンタ部254は、カウント結果を保持するラッチ機能を有し、制御線12cからの制御パルスによる指示があるまでカウンタ値を保持する。
水平走査部12や垂直走査部14などの駆動制御部7の各要素は、画素アレイ部10とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成される。そして、いわゆる1チップもの(同一の半導体基板上に設けられているもの)として、本実施形態の固体撮像装置1が構成される。
固体撮像装置1は、このように各部が半導体領域に一体的に形成された1チップとして形成された形態であってもよい。
図示を割愛するが、画素アレイ部10、駆動制御部7、カラムAD変換部26などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態であってもよい。そして、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。
図示を割愛するが、画素アレイ部10、駆動制御部7、カラムAD変換部26などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態であってもよい。そして、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。
個々のAD変換部250の出力側は、たとえば、カウンタ部254の出力を水平信号線18に接続することができる。あるいは、図示のように、カウンタ部254の後段に、このカウンタ部254の保持したカウント結果を保持するラッチを具備したメモリ装置としてのデータ記憶部256を備える構成を採ることもできる。データ記憶部256は、決められたタイミングでカウンタ部254から出力されたカウントデータを保持・記憶する。
水平走査部12は、カラムAD変換部26の各比較部252とカウンタ部254とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部256が保持していたカウント値を読み出す読出走査部の機能を持つ。データ記憶部256の出力は、水平信号線18に接続されている。水平信号線18は、AD変換部250のビット幅分もしくはその2倍幅分(たとえば相補出力とするとき)の信号線を有し、それぞれの出力線に対応した信号増幅部402を有する出力部28に接続される。カウンタ部254、データ記憶部256、および水平信号線18はそれぞれ、Nビットに対応した構成を採っている。
[参照信号生成部:基本構成]
図2は、参照信号生成部27のDA変換部270の構成例を示す図である。
DA変換部270は、定電流源の組合せで構成されている電流源部302、カウンタ部312、オフセット生成部314、電流源制御部316、規定電流I_0を設定する基準電流源部330を備え、電流出力型のDA変換回路となっている。電流源部302の電流出力端には、抵抗値R_340の抵抗部340が電流電圧変換部として接続されている。電流源部302、電流源制御部316、抵抗部340で、電流電圧変換部301が構成され、電流源部302と抵抗部340との接続点の発生する電圧が参照信号SLP_ADC として利用される。
図2は、参照信号生成部27のDA変換部270の構成例を示す図である。
DA変換部270は、定電流源の組合せで構成されている電流源部302、カウンタ部312、オフセット生成部314、電流源制御部316、規定電流I_0を設定する基準電流源部330を備え、電流出力型のDA変換回路となっている。電流源部302の電流出力端には、抵抗値R_340の抵抗部340が電流電圧変換部として接続されている。電流源部302、電流源制御部316、抵抗部340で、電流電圧変換部301が構成され、電流源部302と抵抗部340との接続点の発生する電圧が参照信号SLP_ADC として利用される。
電流源部302は、決められた規定電流値を出力する定電流源304を有する。電流源部302の各定電流源304の電流値を如何様に設定するかや、どのように配列して制御するかは様々である。ここでは、理解を容易にするため、一例として、定電流源304は、ビット分の定電流源304を有し、各定電流源304は基準電流源部330により設定された規定電流I_0に対してビットの重みを持つ電流を出力するものとする。
たとえば12ビット対応とする場合であれば、“^”をべき乗を示すものとしたとき、定電流源は次のような電力を出力する。
0ビット目の定電流源304_0は2^0×I_0、1ビット目の定電流源304_1は2^1×I_0、…、10ビット目の定電流源304_10 は2^10×I_0、11ビット目の定電流源304_11 は2^11×I_0を出力する。
定電流源304の各電流出力端は共通に接続され、さらに抵抗部340を介して、参照信号SLP_ADC の初期電位SLP_ini に相当する基準電源Vref に接続されている。基準電源Vref は制御データCN4に含まれている比較処理ごとの参照信号SLP_ADC の初期値を指示する情報に基づき設定されるが、この基準電源Vref を設定するための回路構成はどのようなものであってもよい。
0ビット目の定電流源304_0は2^0×I_0、1ビット目の定電流源304_1は2^1×I_0、…、10ビット目の定電流源304_10 は2^10×I_0、11ビット目の定電流源304_11 は2^11×I_0を出力する。
定電流源304の各電流出力端は共通に接続され、さらに抵抗部340を介して、参照信号SLP_ADC の初期電位SLP_ini に相当する基準電源Vref に接続されている。基準電源Vref は制御データCN4に含まれている比較処理ごとの参照信号SLP_ADC の初期値を指示する情報に基づき設定されるが、この基準電源Vref を設定するための回路構成はどのようなものであってもよい。
基準電流源部330は、一端が負電源あるいは接地に接続された初期電流Iiniを発生する定電流源332と、定電流源332の負荷となるPch型のトランジスタ334を有する。基準電流源部330は、ゲイン変更部336と、ゲイン変更部336から出力された電流を電流源部302の各定電流源304に与えるNch型のトランジスタ338を有する。トランジスタ334は、ソースが正電源に接続され、ドレイン・ゲートが共通に定電流源332の出力端に接続され、かつゲイン変更部336の図示しないトランジスタとカレントミラー接続されている。
ゲイン変更部336は、図示を割愛するが、トランジスタ334からのミラー電流に倍率を掛けた規定電流I_0をトランジスタ338に供給する。トランジスタ338は、ソースが負電源や接地に接続され、ドレイン・ゲートが共通にゲイン変更部336の出力端に接続され、かつ電流源部302の各定電流源304とカレントミラー接続されている。
ゲイン変更部336は、制御データCN4に含まれている比較処理ごとの参照信号SLP_ADC の傾きを指示する情報に基づき、1クロック当たりの電圧変化分ΔSLP (=I_0×R_340)を設定し、DACクロックCKdac ごとに1ずつカウント値を変化させる。実際には、P相計数期間TrmやD相計数期間Tsmに対応するDACクロックCKdac の最大カウント数(P相最大カウント数Drm、D相最大カウント数Dsm)に対しての最大電圧幅を設定するだけでよい。基準電流源部330の定電流源332の初期電流量Iini に対するゲインを変えることで、クロック当たりのΔSLP が調整され、結果的に参照信号SLP_ADC の傾き(変化率)が調整される。
P相処理時の参照信号SLP_ADC_P の傾きをΔSLP_P とすれば、P相計数期間Trmにおける参照信号SLP_ADC_P の振幅(P相レンジRange_P )はΔSLP_P ・Drmである。D相処理時の参照信号SLP_ADC_D の傾きをΔSLP_D とすれば、D相計数期間Tsmにおける参照信号SLP_ADC_D の振幅(D相レンジRange_D)はΔSLP_D ・Dsmである。
カウンタ部312は、通信・タイミング制御部20からのDACクロックCKdac に基づきカウント動作をし、カウント結果を電流源制御部316に供給する。オフセット生成部314は、カウンタ部312のカウント値に基づく変化とは別に参照信号SLP_ADC に一定電位(オフセット量)を与えるものであり、その情報を電流源制御部316に供給する。電流源制御部316は、カウンタ部312のカウント値と電流源制御部316からのオフセット量の情報に基づき、何れの定電流源304をオン/オフさせるかを判断し、その判断結果に基づき定電流源304をオン/オフする。
理解を容易にするため特段の断りのない限りオフセット量はゼロであるとする。
DA変換部270は、カウンタ部312のカウント値が進むごとに、制御データCN4に含まれている初期値を示す電圧から、1つのDACクロックCKdac ごとにΔSLP ずつ電圧を変化させる。アップカウント動作にすればΔSLP ずつ電圧が低下するので負の傾きになるし、ダウンカウント動作にすればΔSLP ずつ電圧が上昇するので正の傾きになる。
DA変換部270は、カウンタ部312のカウント値が進むごとに、制御データCN4に含まれている初期値を示す電圧から、1つのDACクロックCKdac ごとにΔSLP ずつ電圧を変化させる。アップカウント動作にすればΔSLP ずつ電圧が低下するので負の傾きになるし、ダウンカウント動作にすればΔSLP ずつ電圧が上昇するので正の傾きになる。
本構成例の場合、DA変換部270の規定電流I_0、電流電圧変換用の抵抗部340の抵抗値R_340、DA変換部270を構成するカウンタ部312が使用するDACクロックCKdac の何れかを変更することで、参照信号SLP_ADC の傾きを変更できる。それら何れかを変更した場合でも他の要素でそれとは逆方向に補正を加えると傾きを一定にできる。
参照信号SLP_ADC の傾きを変更するには、DA変換部270の規定電流I_0や電流電圧変換用の抵抗部340の抵抗値を変更せずにDA変換部270を構成するカウンタ部312が使用するDACクロックCKdac を変更する手法が考えられる。この手法を、DA変換部270のカウンタ部312のクロック動作の変更で傾き変更を行なう手法と称する。
AD変換用の参照信号SLP_ADC の傾きを変更する他の手法として、DA変換部270の規定電流I_0やDA変換部270を構成するカウンタ部312の動作速度を変更せずに、電流電圧変換用の抵抗部340の抵抗値を変更する手法も考えられる。この手法を、電流電圧変換の抵抗値切替えで傾き変更を行なう手法と称する。
DA変換部270を構成するカウンタ部312の動作速度や電流電圧変換用の抵抗部340の抵抗値を変更せずに、DA変換部270の規定電流I_0を変更することでカウンタ部312のカウント値に対応する重みを変更する手法を採ることもできる。この手法を、電流電圧変換の電流切替えで傾き変更を行なう手法と称する。一方、DACクロックCKdac を1/Mにしたとき、抵抗部340の抵抗値R_340を1/Mにするか、規定電流I_0をM倍にすることで、参照信号SLP_ADC の傾きを不変にできる。
また、規定電流I_0、抵抗値R_340、DACクロックCKdac の何れも変更せずに、DA変換部270の電流源部302に送るコードをゲインに応じてシフトさせることでDA変換部270の動かし方を変えれば「2^n」単位でのゲイン変更に対応可能である。この手法を、コードシフト法と称する。
たとえば、8ビットで1LSB電圧を1mV@0dBとした場合、電流源部302に送るコードを、
通常(1mV/LSB):(ビットシフトなし)
00000000(0d)→ 0mV
00000001(1d)→ 1mV
00000010(2d)→ 2mV
00000011(3d)→ 3mV
などとする。
通常(1mV/LSB):(ビットシフトなし)
00000000(0d)→ 0mV
00000001(1d)→ 1mV
00000010(2d)→ 2mV
00000011(3d)→ 3mV
などとする。
ゲイン2倍(0.5mV/LSB):(LSBを1ビットシフト)
00000000(0d)→ 0mV
00000010(2d)→ 1mV
00000100(4d)→ 2mV
00000110(6d)→ 3mV
などとする。
00000000(0d)→ 0mV
00000010(2d)→ 1mV
00000100(4d)→ 2mV
00000110(6d)→ 3mV
などとする。
ゲイン4倍(0.25mV/LSB):(LSBを2ビットシフト)
00000000(0d)→ 0mV
00000100(4d)→ 1mV
00001000(8d)→ 2mV
00001100(12d)→3mV
などとする。
00000000(0d)→ 0mV
00000100(4d)→ 1mV
00001000(8d)→ 2mV
00001100(12d)→3mV
などとする。
このように、ゲイン倍した分DA変換部270の電流源部302を動作させるコードをビットシフトさせることで、規定電流I_0、抵抗値R_340、DACクロックCKdac を変えなくてもレンジが2倍,4倍,…に広がる。
ここで示した参照信号生成部27の構成は一例に過ぎず、参照信号SLP_ADC の傾き調整手法はこのような手法に限定されない。たとえば、制御データCN4にα(初期値)と傾き(変化率)βを含め、y=α−β・xなる関数を満たす参照信号SLP_ADC を生成できればよく、カウンタ部312を使用せずに参照信号生成部27を構成してもよい。ただし、カウンタ部312を使用する構成は、参照信号SLP_ADC の生成が容易で、かつカウンタ部254との動作の対応を採り易い利点がある。
たとえば、参照信号生成部27に与えるDACクロックCKdac の周期を一定にしつつ、カウンタ出力値をxとし、y=α−β・xによって算出される電位を出力する構成が考えられる。傾きβを指示する情報に基づく1つのDACクロックCKdac ごとの電圧変化分ΔSLP (つまり参照信号SLP_ADC の傾きβ)の調整は、たとえばDACクロックCKdac の周波数を変えることで実現される。
それ以外にも、前述の説明から分かるように電流電圧変換用の抵抗値を変えることや単位電流源の電流量を変えることによって、クロック当たりのΔSLP を調整することができる。
それ以外にも、前述の説明から分かるように電流電圧変換用の抵抗値を変えることや単位電流源の電流量を変えることによって、クロック当たりのΔSLP を調整することができる。
[比較部の入力段]
図2Aは、比較部252の入力段の構成と動作を説明する図である。比較部252は、回路構成を工夫することで、単位画素3ごとのリセット成分ΔVのばらつきに左右されずに比較期間を設定できるようにする点に特徴を有する。
図2Aは、比較部252の入力段の構成と動作を説明する図である。比較部252は、回路構成を工夫することで、単位画素3ごとのリセット成分ΔVのばらつきに左右されずに比較期間を設定できるようにする点に特徴を有する。
図2A(1)に示すように、比較部252の基本構成は、一般に良く知られている差動アンプ構成を採用しており、差動トランジスタ対部352と、負荷トランジスタ対部360と、電流源部370と、動作点リセット部380を備えている。
差動トランジスタ対部352は、NMOS型のトランジスタ353,354で構成されている。負荷トランジスタ対部360は、差動トランジスタ対部352の出力負荷となるPMOS型のトランジスタ362,364を有し、電源側に配されている。電流源部370は、差動トランジスタ対部352と負荷トランジスタ対部360に一定の動作電流を供給するもので、接地(GND)側に配されたNMOS型の定電流源トランジスタ372を有する。
差動トランジスタ対部352は、NMOS型のトランジスタ353,354で構成されている。負荷トランジスタ対部360は、差動トランジスタ対部352の出力負荷となるPMOS型のトランジスタ362,364を有し、電源側に配されている。電流源部370は、差動トランジスタ対部352と負荷トランジスタ対部360に一定の動作電流を供給するもので、接地(GND)側に配されたNMOS型の定電流源トランジスタ372を有する。
定電流源トランジスタ372のゲートには、DCゲート電圧VG_ADCが入力される。差動トランジスタ対部352の出力(図示した例ではトランジスタ354のドレイン)は、図示しないアンプ機能を有したバッファ部(非反転型・反転型の何れでもよい)に接続され、十分な増幅がなされた後、比較パルスCoとして出力されるようになっている。
動作点リセット部380は、スイッチトランジスタ382,384で構成されている。スイッチトランジスタ382,384の各ゲートには共通にオートゼロ信号AZが比較器リセット信号として供給されるようになっている。
オートゼロ信号AZがアクティブ(本例ではLレベル)となるタイミングは、単位画素3のリセットトランジスタのゲート端に供給されるリセット信号RST がアクティブからインアクティブに変化した後の画素信号電圧VxがリセットレベルSrst となる期間内とする。あるいは、単位画素3のリセットトランジスタ36のゲート端に供給されるリセット信号RST がアクティブの期間内とする。これらの期間は、参照信号SLP_ADC はランプ状への変化開始レベルである初期値よりも少し低いリセットレベルにあるとする。
トランジスタ353のゲート(入力端子)には、容量素子386を介して画素信号Vxが供給され、トランジスタ354のゲート(入力端子)には、図示しない参照信号生成部27から参照信号SLP_ADC が容量素子388を介して供給されるようになっている。
動作点リセット部380は、容量素子386,388を介して入力される信号に対してサンプル/ホールド機能を発揮する。すなわち、画素信号Vxと参照信号SLP_ADC との比較を開始する直前だけオートゼロ信号AZをアクティブLにし、差動トランジスタ対部352の動作点をドレイン電圧(基準成分や信号成分を読み出す動作基準値)にリセットする。その後、容量素子386を介して画素信号Vxをトランジスタ353へ、容量素子388を介して参照信号SLP_ADC を入力し、画素信号Vxと参照信号SLP_ADC が同電位となるまで比較する。画素信号Vxと参照信号SLP_ADC とが同電位となると出力が反転する。
比較処理開始の当初は、画素信号Vxよりも参照信号SLP_ADC が高く、たとえば比較部252の出力(比較パルスCo)はLレベルにある。その後、画素信号Vxと参照信号SLP_ADC の同電位時に比較部252の出力はLレベルからHレベルへ反転する。この比較パルスCoは、図示を割愛したカウント動作期間制御部253に供給される。
単位画素3のリセットトランジスタのゲート端にはリセット信号RST (のアクティブ状態)を供給してリセットする。このとき、画素信号電圧Vxは、リセット信号RST がアクティブ状態の期間では比較的大きな電圧レベルのノイズパルスが生じ、その後、リセット信号RST がアクティブからインアクティブに変化するとリセットレベルSrst に落ち着く。このリセットアクティブ時のノイズパルスのレベルとその後のリセットレベルSrst は単位画素3ごとにばらつく。電荷生成部で検出された信号電荷に応じた信号レベルSsig はリセットレベルSrst に重畳され、画素信号電圧Vxとしては信号レベルSsig として現われる。よって、リセットレベルSrst がばらつくと信号レベルSsig もばらつく。このとき、信号レベルSsig そのものにはばらつきの影響は存在しない。CDS処理では、この点を勘案して、リセットレベルSrst と信号レベルSsig の差分をとることでばらつきの影響が存在しない信号レベルSsig を取得する。
リセットレベルSrstはばらつきを持ち、レベルが参照信号SLP_ADC の比較可能範囲を超えると正しい比較ができなくなることが起こり得る。これを避けるべく、P相処理時に、電圧比較部252をリセットレベルSrst を読み出す動作基準値にリセットし、その後、比較部252に参照信号SLP_ADC を供給してから比較処理とカウント処理を開始する。すなわち、比較部252では、オートゼロ信号AZを供給して差動トランジスタ対部352のトランジスタ353,354のゲートとドレインを一時的に接続してダイオード接続とする。そして、単位画素3の増幅用トランジスタ42の入力にトランジスタ354のオフセット成分を加えたものをトランジスタ354の入力端子(ゲート)に保持した後に参照信号SLP_ADC を入力して、画素信号Vxと参照信号SLP_ADC との比較を開始する。こうすることで、単位画素3ごとに、画素信号の読出電位で電圧比較部252の動作点が設定されるようになるので、リセットレベルSrstのばらつきの影響を受け難くなる。
ただし、比較部252を動作基準値にリセットするとkTC雑音の発生が懸念されるので、D相処理時には、比較部252のリセットを行なわない(オートゼロをしない)で、直ちに比較部252に参照信号SLP_ADC を供給して比較処理とカウント処理を開始する。
[固体撮像装置の基本動作例]
図3および図3Aは、固体撮像装置1の基本動作を説明する図である。
図3は、AD変換処理とCDS処理に着目した固体撮像装置1の簡易的な回路構成図である。図3Aは参照信号比較型AD変換の基本動作を説明する図(タイミングチャート)である。
図3および図3Aは、固体撮像装置1の基本動作を説明する図である。
図3は、AD変換処理とCDS処理に着目した固体撮像装置1の簡易的な回路構成図である。図3Aは参照信号比較型AD変換の基本動作を説明する図(タイミングチャート)である。
図3に示すように、単位画素3は、電荷生成部32の他に、4個のトランジスタ(読出選択用トランジスタ34、リセットトランジスタ36、垂直選択用トランジスタ40、増幅用トランジスタ42)を画素信号生成部5を構成する基本素子として備える。転送部を構成する読出選択用トランジスタ34は、転送信号TRG で駆動される。初期化部を構成するリセットトランジスタ36は、リセット信号RST で駆動される。垂直選択用トランジスタ40は、垂直選択信号VSELで駆動される。
電荷生成部32は、フォトダイオードPDなどの受光素子DET で構成される検知部の一例である。電荷生成部32は、受光素子DET のアノードが低電位側の基準電位Vssに接続され、カソード側が読出選択用トランジスタ34のソースに接続されている。基準電位Vssは接地電位GND としてもよい。読出選択用トランジスタ34(転送ゲート)は、ドレインがリセットトランジスタ36とフローティングディフュージョン38と増幅用トランジスタ42とが接続される接続ノードに接続される。リセットトランジスタ36は、ソースがフローティングディフュージョン38に、ドレインがリセット電源Vrd(通常は電源Vddと共通にする)にそれぞれ接続される。
垂直選択用トランジスタ40は、一例として、ドレインが増幅用トランジスタ42のソースに、ソースが画素線51にそれぞれ接続され、ゲート(特に垂直選択ゲートSELVという)が垂直選択線52に接続される。増幅用トランジスタ42は、ゲートがフローティングディフュージョン38に接続され、ドレインが電源Vddに、ソースは垂直選択用トランジスタ40を介して画素線51に接続され、さらに垂直信号線19に接続される。垂直選択用トランジスタ40は、ドレインが電源Vddに、ソースが増幅用トランジスタ42のドレインに接続され、増幅用トランジスタ42のソースが画素線51に接続されるようにしてもよい。
垂直信号線19は、一端がカラムAD変換部26側に延在するとともに、その経路において、読出電流源部24が接続されている。
読出電流制御部24は、詳細は図示を割愛するが、各垂直列に対して負荷MOSトランジスタを有し、基準電流源部とトランジスタとの間でゲート同士が接続されカレントミラー回路を構成し、垂直信号線19に対し電流源24aとして機能するようになっている。そして、増幅用トランジスタ42との間で、略一定の動作電流(読出電流)が供給されるソースフォロワ構成が採られる。
読出電流制御部24は、詳細は図示を割愛するが、各垂直列に対して負荷MOSトランジスタを有し、基準電流源部とトランジスタとの間でゲート同士が接続されカレントミラー回路を構成し、垂直信号線19に対し電流源24aとして機能するようになっている。そして、増幅用トランジスタ42との間で、略一定の動作電流(読出電流)が供給されるソースフォロワ構成が採られる。
AD変換部250では、単位画素3から垂直信号線19に読み出したアナログの画素信号電圧Vxを、AD変換部250の比較部252で参照信号SLP_ADC と比較する。
比較部252と同様に列ごとに配置されたカウンタ部254をカウントイネーブル信号ENで動作させ、参照信号SLP_ADC の各電位とカウンタ部254を1対1の対応をとりながら変化させることで、垂直信号線19の画素信号電圧Vxをデジタルデータに変換する。
比較部252と同様に列ごとに配置されたカウンタ部254をカウントイネーブル信号ENで動作させ、参照信号SLP_ADC の各電位とカウンタ部254を1対1の対応をとりながら変化させることで、垂直信号線19の画素信号電圧Vxをデジタルデータに変換する。
そのとき、先ず、単位画素3をリセットしてリセット解除後、カラムAD変換部26では、比較部252内でオートゼロ動作を行ない、オートゼロ解除後にリセットレベルSrst をAD変換するための参照信号SLP_ADC_Pが発生する。
次に、単位画素3の読出選択用トランジスタ34をオンさせて電荷生成部32の信号電荷をフローティングディフュージョン38に転送し、カラムAD変換部26では、信号レベルSsig をAD変換するための参照信号SLP_ADC_Dが発生する。
次に、単位画素3の読出選択用トランジスタ34をオンさせて電荷生成部32の信号電荷をフローティングディフュージョン38に転送し、カラムAD変換部26では、信号レベルSsig をAD変換するための参照信号SLP_ADC_Dが発生する。
カウント動作有効期間は、AD変換部250でCDS処理を行なう場合には、たとえば、2回の処理の何れも、カウント開始を参照信号SLP_ADC の変化開始時点としカウント終了を参照信号SLP_ADC と処理対象信号電圧が一致する時点とする。つまり、この処理例では、2回に亘る各回の処理時に何れも前半カウント動作を適用する。
図3Aに示すように、P相処理期間では、カウンタ部254の各フリップフロップのカウント値をP相の最大AD変換階調の最小値min、たとえば“0”にリセットする。カウンタ部254をダウンカウントモードに設定し、電圧比較部252による参照信号SLP_ADC と画素信号電圧VxのリセットレベルSrst の比較処理とカウンタ部254によるカウント処理を並行して動作させることで、リセットレベルSrst のAD変換を行なう。
当初は、画素信号電圧VxのリセットレベルSrst よりも参照信号SLP_ADC の方が高く電圧比較部252の比較パルスCoはHレベルにあるとする。
比較開始後、リセットレベルSrst と参照信号SLP_ADC が一致した時点で電圧比較部252の比較パルスCoがHレベルからLレベルへ変化し、カウンタ部254はリセットレベルSrst の大きさに対応したデジタル値Drst を示すカウント値を保持する。符号を加味すれば、カウント値は「−Drst」 を示す。
比較開始後、リセットレベルSrst と参照信号SLP_ADC が一致した時点で電圧比較部252の比較パルスCoがHレベルからLレベルへ変化し、カウンタ部254はリセットレベルSrst の大きさに対応したデジタル値Drst を示すカウント値を保持する。符号を加味すれば、カウント値は「−Drst」 を示す。
D相処理期間には、リセットレベルSrst に信号成分Vsig を加えた信号レベルSsig を読み出し、P相の読出しと同様の動作を行なう。
カウンタ部254をアップカウントモードに設定し、電圧比較部252による参照信号SLP_ADC と画素信号電圧Vxの信号レベルSsig の比較処理とカウンタ部254によるカウント処理を並行して動作させることで、信号レベルSsig のAD変換を行なう。
カウンタ部254をアップカウントモードに設定し、電圧比較部252による参照信号SLP_ADC と画素信号電圧Vxの信号レベルSsig の比較処理とカウンタ部254によるカウント処理を並行して動作させることで、信号レベルSsig のAD変換を行なう。
当初は、画素信号電圧Vxの信号レベルSsig よりも参照信号SLP_ADC の方が高く電圧比較部252の比較パルスCoはHレベルにあるとする。比較処理開始後、信号レベルSsig と参照信号SLP_ADC とが一致した時点で電圧比較部252の比較パルスCoがHレベルからLレベルへ変化し、この時点でカウンタ部254には、信号レベルSsig の大きさに対応したカウウント値を保持される。
このとき、リセットレベルSrst のデジタル値Drst (ここでは負の値となっている)から、P相とは逆にアップカウントする。信号レベルSsig は、リセットレベルSrst に信号成分Vsig を加えたレベルであるので、信号レベルSsig のAD変換結果のカウント値は、基本的には“Drst+Dsig”である。しかし、アップカウントの開始点を、リセットレベルSrst のAD変換結果である“−Drst ”としているので、実際にカウンタ部254に保持されるカウント値は、“−Drst +(Dsig+Drst )=Dsig”となる。
つまり、カウント動作を、P相処理時にはダウンカウント、D相処理時にはアップカウントと、各カウントモードを異なるものとしているので、カウンタ部254内で自動的に差分処理(減算処理)が行なわれる。AD変換部250は、アナログの画素信号をデジタルの画素データに変換するデジタル変換部としてだけでなく、CDS処理機能部としても動作する。カウンタ部254に保持されるカウント数Dsig は信号成分Vsig に応じたデジタルデータを表すものとなる。
本構成例は、カウンタ部254では、AD変換処理だけでなくCDS処理も行なうように構成しているが、このことは必須ではない。P相処理結果とD相処理結果を後段へ独立に渡し、後段の処理部でCDS処理を実行するように構成してもよい。
[参照信号比較型AD変換の問題点]
図4および図4Aは、参照信号比較型AD変換の問題点を説明する図である。
ここで、図4は、ビット分解能と参照信号SLP_ADC の傾きの大きさ並びにカウンタ部254が使用するADクロックCKcnt の周波数の関係を説明する図である。図4Aは、ADクロックCKcnt の周波数は変更せずに参照信号SLP_ADC の傾きを変更する場合でのAD変換ゲイン切替え(1倍時と2倍時)を説明する図である。
図4および図4Aは、参照信号比較型AD変換の問題点を説明する図である。
ここで、図4は、ビット分解能と参照信号SLP_ADC の傾きの大きさ並びにカウンタ部254が使用するADクロックCKcnt の周波数の関係を説明する図である。図4Aは、ADクロックCKcnt の周波数は変更せずに参照信号SLP_ADC の傾きを変更する場合でのAD変換ゲイン切替え(1倍時と2倍時)を説明する図である。
図4(1)に示すように、カウンタ部254がカウント動作で使用するADクロックCKcnt が1つ当たりの参照信号SLP_ADC のステップ幅ΔSLP がビット分解能で、参照信号SLP_ADC の傾きとADクロックCKcnt の周波数がビット分解能に影響を与える。
Nビット精度を取得するときのADクロックCKcnt をADクロックCKcnt1と記し、ADクロックCKcnt1に対して周波数を1/M倍したときのADクロックCKcnt をADクロックCKcnt1/Mと記す。周波数をM倍したときのADクロックCKcnt をADクロックCKcntMと記す。
DACクロックCKdac についても同様で、基準のDACクロックCKdac をDACクロックCKdac1と記し、DACクロックCKdac1に対して周波数を1/M倍したときのDACクロックCKdac をDACクロックCKdac1/Mと記す。周波数をM倍したときのDACクロックCKdac をDACクロックCKdacMと記す。
Nビット精度を取得するときのADクロックCKcnt をADクロックCKcnt1と記し、ADクロックCKcnt1に対して周波数を1/M倍したときのADクロックCKcnt をADクロックCKcnt1/Mと記す。周波数をM倍したときのADクロックCKcnt をADクロックCKcntMと記す。
DACクロックCKdac についても同様で、基準のDACクロックCKdac をDACクロックCKdac1と記し、DACクロックCKdac1に対して周波数を1/M倍したときのDACクロックCKdac をDACクロックCKdac1/Mと記す。周波数をM倍したときのDACクロックCKdac をDACクロックCKdacMと記す。
たとえば、図4(2)に示すように、ADクロックCKcnt の周波数が一定の場合であれば、参照信号SLP_ADC の傾きが急なときにはステップ幅ΔSLP が大きくビット分解能が粗になる。これに対して、参照信号SLP_ADC の傾きが緩やかなときにはステップ幅ΔSLP が小さくビット分解能が精密になる。
一方、図4(3)に示すように、参照信号SLP_ADC の傾きが一定の場合であれば、ADクロックCKcnt の周波数が低いときにはステップ幅ΔSLP が大きくビット分解能が粗になる。これに対して、ADクロックCKcnt の周波数が高いときにはステップ幅ΔSLP が小さくビット分解能が精密になる。
一方、図4(3)に示すように、参照信号SLP_ADC の傾きが一定の場合であれば、ADクロックCKcnt の周波数が低いときにはステップ幅ΔSLP が大きくビット分解能が粗になる。これに対して、ADクロックCKcnt の周波数が高いときにはステップ幅ΔSLP が小さくビット分解能が精密になる。
ADクロックCKcnt とDACクロックCKdac は異なる周波数としてもよい。その場合、周波数のズレによる分解性能への影響を排除するべく、DA変換部270は、参照信号SLP_ADC が、階段波状ではなく、直線状に変化するような対処を採るのがよい。たとえば、キャパシタに電荷を溜めておいて、定電流源で電荷を抜いて生成する手法を採るとよい。また、階段状の波形にフィルタをかけて平滑化してもよい。
一方、参照信号比較型AD変換では、処理対象信号のAD変換レンジが参照信号レンジ(参照信号SLP_ADC の振幅)で制約されるし、AD変換期間が参照信号レンジ分の変化に要する期間となり、AD変換期間が長くなる難点がある。
この対策として、特許文献1では、P相処理時とD相処理時の何れも参照信号SLP_ADC の傾きを同じにしつつ、信号レベルSsig よりもリセットレベルSrst の方のAD変換期間を短くとることで、全AD変換期間が短くなるようにしている。
この対策として、特許文献1では、P相処理時とD相処理時の何れも参照信号SLP_ADC の傾きを同じにしつつ、信号レベルSsig よりもリセットレベルSrst の方のAD変換期間を短くとることで、全AD変換期間が短くなるようにしている。
しかしながら、これでは、D相処理時よりもP相処理時のAD変換レンジが狭くなってしまい、リセットレベルSrst がそのAD変換レンジ外となってしまい、「AD変換+CDS処理」ができなくなるケースが起こる。
どのようなケースでこの現象が起こるかについて、図4Aを参照して説明する。
どのようなケースでこの現象が起こるかについて、図4Aを参照して説明する。
図4Aは、参照信号SLP_ADC の傾き変更によりAD変換ゲイン調整を行なう場合を示している。図4Aでは、具体例として1倍時と2倍時を示している。
参照信号SLP_ADC の傾き変更によりAD変換ゲイン調整を行なう場合、図4での説明から推測されるように、1倍時に対してk倍時には傾きを1/kにする。つまりAD変換ゲインの調整時には、P相計数期間TrmやD相計数期間Tsmでの参照信号SLP_ADC の振幅を狭めて傾きを緩やかにし、AD変換部250としての分解能を上げる。たとえば、ゲインが2倍・4倍・8倍となった場合、参照信号SLP_ADC の振幅は1/2,1/4,1/8となり、同一の画素信号電圧VxのリセットレベルSrst や信号レベルSsig をA/D変換した場合、AD変換結果であるカウント値は2倍・4倍・8倍となる。
参照信号SLP_ADC の傾き変更によりAD変換ゲイン調整を行なう場合、図4での説明から推測されるように、1倍時に対してk倍時には傾きを1/kにする。つまりAD変換ゲインの調整時には、P相計数期間TrmやD相計数期間Tsmでの参照信号SLP_ADC の振幅を狭めて傾きを緩やかにし、AD変換部250としての分解能を上げる。たとえば、ゲインが2倍・4倍・8倍となった場合、参照信号SLP_ADC の振幅は1/2,1/4,1/8となり、同一の画素信号電圧VxのリセットレベルSrst や信号レベルSsig をA/D変換した場合、AD変換結果であるカウント値は2倍・4倍・8倍となる。
一方、AD変換ゲインを上げ過ぎると参照信号SLP_ADC のダイナミックレンジ(いわゆるAD変換レンジ)が狭くなる。特に、P相処理時の参照信号SLP_ADC_P はD相処理時の参照信号SLP_ADC_D に比べてレンジを狭くしており、AD変換ゲインを上げるにつれてP相処理時のレンジは狭まり、たとえばゲイン8倍以上ではP相処理時のレンジが数mVから十数mVになってしまう。なお、AD変換ゲインを下げる場合は参照信号SLP_ADC の傾きを大きくしてP相レンジRange_P が大きくする方向であり問題ない。
たとえば、P相7ビット、D相10ビット、1LSB=1mVで仮定すると、1倍時はP相128mV、D相1024mVで、8倍時はP相16mV、D相128mVになる。さらに言うと、画素の飽和信号量が20000e−、変換効率が50uV/e−と仮定すると、垂直信号線レベルが1000mVになる。これをAD変換するにはD相が1000mV必要となる。この場合において、P相7ビット、D相10ビットの場合、ゲイン8倍時にはP相=約16mV、ゲイン16倍時にはP相=約8mVとなる。
したがって、高ゲイン時には、画素のランダムノイズの影響が相対的に大きくなる。たとえ比較部252にてオートゼロ機能を働かせていても、リセットレベルSrst は参照信号SLP_ADC のレンジ外になってしまう可能性がある。
加えて、図2A(2)に示すように、比較部252におけるオートゼロ機能では、その解除時のフィードスルーやチャージインジェクションのばらつきのため解除後の画素信号電圧VxのリセットレベルSrst がばらつく。参照信号SLP_ADC のレンジが広ければ問題ないが、高ゲイン時には参照信号SLP_ADC のレンジが狭く、そのレンジから外れることも考えられる。その対処として、ばらつく方向に合わせて参照信号SLP_ADC の初期値を設定することも考えられるが、図2A(2)に示すように、実際にはそのばらつきの方向は一定しておらず、その手法を採ることはできない。
結果的にはこれらの現象が起きると、P相処理時のリセットレベルSrst が参照信号SLP_ADC のレンジ(P相レンジRange_P )に収まらずCDS処理ができない問題が生じる。
本実施形態では、参照信号比較型AD変換の特質を利用して、D相よりもP相処理期間を短くとり全AD変換期間が短くなるようにしつつ、P相処理期間の参照信号レンジが狭くなる問題を解決する仕組みを採る。その基本的な考え方は、少なくとも、ゲインアップ時には、P相処理時の参照信号SLP_ADC_P のレンジを従来よりも広くとる点にある。
<第1実施形態>
図5は、第1実施形態を説明する図(その動作を説明するタイミングチャート)である。ここでは、ゲイン設定が1倍と2倍の場合について示している。
図5は、第1実施形態を説明する図(その動作を説明するタイミングチャート)である。ここでは、ゲイン設定が1倍と2倍の場合について示している。
第1実施形態では、ゲイン設定値に関わらず、常に、P相とD相で参照信号SLP_ADC の傾きを独立に設定する。特に、P相処理時の方がD相処理時よりも傾きが大きくなるようにする。
ゲイン調整時には、D相処理時の参照信号SLP_ADC_D の傾きΔSLP_D をゲイン設定に応じて変化させ、P相処理時の参照信号SLP_ADC_P の傾きΔSLP_P もゲイン設定に応じて変化させるが、何れのゲインでも常にΔSLP_P はΔSLP_D よりも大きい状態に設定される。
ゲイン調整時には、D相処理時の参照信号SLP_ADC_D の傾きΔSLP_D をゲイン設定に応じて変化させ、P相処理時の参照信号SLP_ADC_P の傾きΔSLP_P もゲイン設定に応じて変化させるが、何れのゲインでも常にΔSLP_P はΔSLP_D よりも大きい状態に設定される。
計数をx(>1)とし、ゲイン設定に関わらず常にΔSLP_P =x・ΔSLP_D を満たすようにする。第1実施形態を適用しない場合は、何れのゲインでもΔSLP_P =ΔSLP_D であり、P相レンジRange_P0=ΔSLP_P ・Drmである。
これに対して、第1実施形態を適用すると、何れのゲインでもP相レンジRange_P1=x・ΔSLP_P ・Drm>P相レンジRange_P0となる。この場合、本実施形態を適用しない場合と同じP相計数期間Trmでも、各ゲインにおけるP相レンジRange_P は、本実施形態を適用しない場合よりも確実に大きくなる。参照信号SLP_ADC の傾きを変化させてゲインアップする場合でも、その関係が常に満たされるので、ゲインアップ時におけるリセットレベルSrst のレンジ外れの問題に対して耐性が増す。
これに対して、第1実施形態を適用すると、何れのゲインでもP相レンジRange_P1=x・ΔSLP_P ・Drm>P相レンジRange_P0となる。この場合、本実施形態を適用しない場合と同じP相計数期間Trmでも、各ゲインにおけるP相レンジRange_P は、本実施形態を適用しない場合よりも確実に大きくなる。参照信号SLP_ADC の傾きを変化させてゲインアップする場合でも、その関係が常に満たされるので、ゲインアップ時におけるリセットレベルSrst のレンジ外れの問題に対して耐性が増す。
好ましくは、P相レンジRange_P をx倍に拡大したことに伴う1/x倍へのAD変換ゲインの低下を補うように、P相処理時にはADクロックCKcnt をx倍にするのがよい。CDS処理をカウンタ部254で行なうことができるからである。
P相処理時にADクロックCKcnt をx倍にしないでAD変換を行なうと、カウンタ部254でCDS処理を同時に行なうことはできず、P相処理結果とD相処理結果を後段の処理部へ渡し、後段の処理部でk倍のゲイン補正とCDS処理をする必要がある。
P相処理時にADクロックCKcnt をx倍にしないでAD変換を行なうと、カウンタ部254でCDS処理を同時に行なうことはできず、P相処理結果とD相処理結果を後段の処理部へ渡し、後段の処理部でk倍のゲイン補正とCDS処理をする必要がある。
この場合、P相処理では、カウンタ部254とDA変換部270には、D相処理時のADクロックCKcnt1,DACクロックCKdac1に対して、x倍の周波数のADクロックCKcntx,DACクロックCKdacxが供給される。そのため、AD変換ゲインに関わらず、P相処理では、D相処理時に対してx倍で動作するため、レイアウトの仕方によってはクロックの高周波ノイズの影響を受けることが懸念される。しかし、P相レンジRange_P を従来よりも拡大しているので、レイアウトの仕方に関わらず、参照信号SLP_ADC_P は、このノイズに対する耐性を強くできる。
つまり、P相処理時のADクロックCKcnt の周波数が高くなるが、第1実施形態を適用しない場合と比較して、同じP相計数期間Trmでも参照信号SLP_ADC_P の振幅(P相レンジRange_P1)をより広げられる。同じP相計数期間Trmでも、P相レンジRange_P をリセットレベルSrst が外れてしまう問題に対して耐性が増す。
カウンタ部254とDA変換部270の駆動周波数を上げるのがP相処理時のみであり、P相・D相ともに周波数を上げて使用する場合に比べてカウンタ部254のD相処理時の瞬時消費電流が少なくノイズの影響が第1実施形態を適用しない場合よりも低くなる。後述の第2実施形態とは異なり、ゲイン連動させるロジックの機能が不要なため、内部に制御回路が不要になる利点もある。
<第2実施形態>
図6および図6Aは、第2実施形態を説明する図である。図6は、第2実施形態の動作を説明するタイミングチャートである。図6Aは、第2実施形態を実現するためのクロック供給手法を説明する図である。何れも、ゲイン設定が1倍と2倍の場合について示す。
図6および図6Aは、第2実施形態を説明する図である。図6は、第2実施形態の動作を説明するタイミングチャートである。図6Aは、第2実施形態を実現するためのクロック供給手法を説明する図である。何れも、ゲイン設定が1倍と2倍の場合について示す。
第2実施形態は、通常ゲイン(ゲイン設定値=1)時は従来と同じにし、ゲイン設定値kを1を超える値に設定したとき(ゲインアップするとき)に限って、P相とD相で参照信号SLP_ADC の傾きを独立に設定して、ΔSLP_P =k・ΔSLP_D を満たすようにする。ゲインアップするときに限って第1実施形態の手法を適用するという考え方である。
好ましくは、P相処理時には、ゲイン設定値に関わらず、参照信号SLP_ADC の傾きΔSLP_P をΔSLP_0 で固定し、P相レンジRange_P2=ΔSLP_0 ・Drmを維持する。
第2実施形態を適用しないとゲイン設定値kに応じて参照信号SLP_ADC の傾きΔSLP_P をΔSLP_0 /kとするが、それをしないのでゲインアップ時のP相レンジRange_P2がk倍され、リセットレベルSrst のレンジ外れの問題に対して耐性が増す。
一方、D相については、ゲイン設定値kに応じて、参照信号SLP_ADC の傾きΔSLP_D をΔSLP_0/kとする。
第2実施形態を適用しないとゲイン設定値kに応じて参照信号SLP_ADC の傾きΔSLP_P をΔSLP_0 /kとするが、それをしないのでゲインアップ時のP相レンジRange_P2がk倍され、リセットレベルSrst のレンジ外れの問題に対して耐性が増す。
一方、D相については、ゲイン設定値kに応じて、参照信号SLP_ADC の傾きΔSLP_D をΔSLP_0/kとする。
好ましくは、ゲインアップ時にP相レンジRange_P2をk倍に拡大したことに伴う1/k倍へのAD変換ゲインの低下を補うように、ADクロックCKcnt をk倍にするのがよい。CDS処理をカウンタ部254で行なうことができるからである。
ADクロックCKcntをk倍にしないままAD変換を行なう場合、カウンタ部254でCDS処理を同時に行なうことはできず、P相処理結果とD相処理結果を後段のデジタル演算部へ渡し、デジタル演算部でk倍のゲイン補正とCDS処理をする必要がある。
ADクロックCKcntをk倍にしないままAD変換を行なう場合、カウンタ部254でCDS処理を同時に行なうことはできず、P相処理結果とD相処理結果を後段のデジタル演算部へ渡し、デジタル演算部でk倍のゲイン補正とCDS処理をする必要がある。
たとえば、D相処理時にADクロックCKcnt の周波数を変更せずにゲインを2倍にするため、DA変換部270の基準電流値や電圧変換抵抗値を変更して1クロック当たりの電圧変化分ΔSLP を1/2にすることで参照信号SLP_ADC_D の傾きを1/2にする。
P相処理時には、D相処理時の基準電流値や電圧変換抵抗値で、ゲイン1倍時と同じP相計数期間Trmにてゲイン1倍時と同じP相レンジRange_P を維持するため、DA変換部270用のDACクロックCKdac の周波数を2倍にする。つまり、DACクロックCKdac1からDACクロックCKdac2に切り替える。
DACクロックCKdac の1クロック当たりの電圧変化分ΔSLP はP相・D相ともに同じであるが、DACクロックCKdac の周波数が2倍になる。このことで、単位時間当たりの傾きはD相処理時に対して2倍になり、ゲイン2倍時の従来例に対してP相レンジRange_Pを2倍にできる。
DACクロックCKdac の1クロック当たりの電圧変化分ΔSLP はP相・D相ともに同じであるが、DACクロックCKdac の周波数が2倍になる。このことで、単位時間当たりの傾きはD相処理時に対して2倍になり、ゲイン2倍時の従来例に対してP相レンジRange_Pを2倍にできる。
このままでは、P相処理時のAD変換ゲインがD相処理時(ゲイン2倍)に対して1/2(ゲイン2倍)になってしまうため、カウンタ部254用のADクロックCKcnt の周波数を2倍にする。つまり、ADクロックCKcnt1からADクロックCKcnt2に切り替える。このため、P相処理時にも、D相処理時と同じようにAD変換ゲインは2倍になる。
結果的には、P相処理時とD相処理時のそれぞれについて、ゲイン1倍時とゲイン2倍時の何れも、ADクロックCKcnt とDACクロックCKdac は、同じ周波数でよい。
この例では、AD変換ゲインを2倍にする例であるが、さらに4倍・8倍にした場合でも、そのゲイン設定に応じた処理をすればよい。結果的には、D相処理時の参照信号SLP_ADC_D の傾きΔSLP_D は、ゲイン設定に応じて変化させるが、P相処理時の参照信号SLP_ADC_Pの傾きΔSLP_P は、ゲイン設定に関わらず一定に維持される。
また、この例では、ゲイン2倍時のP相レンジRange_P2を、従来例に対して2倍にしているが、これは一例に過ぎず、従来よりも拡大するものであればよい。たとえば、ゲイン2倍時に、P相レンジRange_P を従来よりも3倍や4倍にしてもよい。つまり、ゲインアップ時には、P相処理時の参照信号SLP_ADC_P の単位時間当たりの傾き(ΔSLP_P )を、D相処理時の参照信号SLP_ADC_D の単位時間当たりの傾き(ΔSLP_D )よりも大きく設定するものであればよいと言うことである。
これにより、ゲイン設定値に関わらず、画素信号電圧Vxの読み出しからAD変換するまでの時間は変わらず、P相レンジRange_P のみ従来例に対してk倍にすることができ、AD変換ゲインをさらに高ゲインで使用することができる。
ゲインk倍時のP相処理では、カウンタ部254とDA変換部270には、ADクロックCKcntk,DACクロックCKdackが供給される。ゲインk倍時のP相処理では、ゲイン1倍時に対してk倍で動作するため、レイアウトの仕方によってはクロックの高周波ノイズの影響を受けることが懸念される。しかしながら、第2実施形態では、AD変換ゲインに連動させて、P相処理でのカウンタ部254とDA変換部270の駆動周波数を切り替えているので、レイアウトの仕方に関わらず、ノイズの影響を最小限に抑えられる。
カウンタ部254とDA変換部270の駆動周波数を上げるのがゲインアップ時のP相処理時のみであり、ノイズの影響が第1実施形態よりも低減される。ゲインアップ時には、P相処理時のADクロックCKcnt の周波数が高くなるが、第1実施形態と同様に、P相計数期間Trmを変更することなく、P相レンジRange_P を拡大できる利点がある。
第2実施形態におけるADクロックCKcnt とDACクロックCKdac の供給方法を図6Aに示す。
図6では、P相処理時とD相処理時のそれぞれについて、ゲイン1倍時とゲイン2倍時の何れも、ADクロックCKcnt とDACクロックCKdac は同じ周波数になる。この点に着目して、本構成例では、クロック変換部20aは、ADクロックCKcnt とDACクロックCKdac の元となるクロックを供給する位相同期部502(PLL)、分周部504、セレクタ506を有する。位相同期部502と分周部504には、システム制御部20bからAD変換ゲインの設定情報が通知される。セレクタ506には、システム制御部20bから、AD変換ゲインの設定情報と、P相処理時とD相処理時を区別するP−D相切替パルスが供給される。
図6では、P相処理時とD相処理時のそれぞれについて、ゲイン1倍時とゲイン2倍時の何れも、ADクロックCKcnt とDACクロックCKdac は同じ周波数になる。この点に着目して、本構成例では、クロック変換部20aは、ADクロックCKcnt とDACクロックCKdac の元となるクロックを供給する位相同期部502(PLL)、分周部504、セレクタ506を有する。位相同期部502と分周部504には、システム制御部20bからAD変換ゲインの設定情報が通知される。セレクタ506には、システム制御部20bから、AD変換ゲインの設定情報と、P相処理時とD相処理時を区別するP−D相切替パルスが供給される。
位相同期部502は、AD変換ゲインの設定情報に従った周波数のクロックCLK を生成し、分周部504とセレクタ506の一方の入力端に供給する。たとえば、位相同期部502は、AD変換ゲインが1倍時には通常の周波数のクロックCLK1を生成し、AD変換ゲインがk倍時には通常時に対してk倍の周波数のクロックCLKk(2倍時にはクロックCLK2)を生成する。分周部504は、AD変換ゲインの設定情報に従ってクロックCLK を1/kに分周してセレクタ506の他方の入力端に供給する。セレクタ506は、AD変換ゲインの設定情報とP−D相切替パルスに従って、2つの入力端の何れかのクロックを選択して、これをADクロックCKcnt やDACクロックCKdac として出力する。
たとえば、AD変換ゲインを1倍にする場合、P相・D相の何れでも、位相同期部502で通常の周波数のクロックCLK1を生成し、このクロックCLK1をセレクタ506で選択して、ADクロックCKcnt1やDACクロックCKdac1として使う。因みに、この場合、セレクタ506は、どちらの入力端のクロックCLK を選択してもよい。
一方、AD変換ゲインをk倍にする場合、先ず、位相同期部502で通常時に対してk倍の周波数のクロックCLKkを生成する。
P相処理時にはクロックCLKkをセレクタ506で選択してADクロックCKcntkやDACクロックCKdackとして使用する。D相処理時には分周部504で分周したクロックCLK1をセレクタ506で選択して、ADクロックCKcnt1やDACクロックCKdac1として使用する。
P相処理時にはクロックCLKkをセレクタ506で選択してADクロックCKcntkやDACクロックCKdackとして使用する。D相処理時には分周部504で分周したクロックCLK1をセレクタ506で選択して、ADクロックCKcnt1やDACクロックCKdac1として使用する。
本構成例では、カウンタ部254とDA変換部270は、ゲインk(>1)倍のP相処理時のみ駆動周波数がk倍で動作する。従来方式に対して、分周部504とセレクタ506を追加する構成で対処が可能なため、回路規模に殆ど影響がなく実現できる。
<第3実施形態>
図7は、第3実施形態を説明する図(その動作を説明するタイミングチャート)である。ここでは、ゲイン設定が1倍と2倍の場合について示している。
図7は、第3実施形態を説明する図(その動作を説明するタイミングチャート)である。ここでは、ゲイン設定が1倍と2倍の場合について示している。
第3実施形態は、ゲイン設定に関わらず、P相とD相で参照信号SLP_ADC の傾きを同じ(ΔSLP_P =ΔSLP_D )にする。また、AD変換ゲインの設定値に連動させて、P相処理期間(P相計数期間Trm)を変化させる。
たとえば、ゲインをk倍にするときには、P相とD相で参照信号SLP_ADC の傾きを同じようにΔSLP_P /k=ΔSLP_D /kにし、かつ、P相計数期間Trmをk倍にする。
第3実施形態を適用しないと、ゲイン設定値kに関わらずP相計数期間Trmは一定でありP相レンジRange_P0が1/k倍となりゲイン設定値kに応じて狭くなる。
第3実施形態を適用しないと、ゲイン設定値kに関わらずP相計数期間Trmは一定でありP相レンジRange_P0が1/k倍となりゲイン設定値kに応じて狭くなる。
これに対して、第3実施形態を適用すると、傾きがΔSLP_P /kになるがP相計数期間Trmがk倍されるので、P相レンジRange_P3が一定に維持される。ゲインアップ時のP相レンジRange_P3がk倍され、ゲインアップ時におけるリセットレベルSrst のレンジ外れの問題に対して耐性が増す。
AD変換時間に余裕がある場合に、P相処理時のカウンタ部254(好ましくはDA変換部270も)の駆動周波数を変えずに、AD変換ゲイン設定に連動させてP相計数期間Trmを延長させることでP相レンジRange_P を拡大する方法である。AD変換ゲイン設定に連動させてP相レンジRange_P を変更する点では第2実施形態と同じであるが、その実現の仕組みが異なる。
第3実施形態では、ゲインアップ時には、第1および第2実施形態(従来も)よりもP相計数期間Trmが長くなるが、第1および第2実施形態とは異なり、ADクロックCKcnt の周波数を変更することなく、P相レンジRange_Pを拡大できる利点がある。
[第1〜第3実施形態とその他の変形例との対比]
他の手法としては、P相・D相とも、ゲインアップ時に参照信号SLP_ADC の傾きを変化させずに通常ゲイン時と参照信号レンジを同じにしつつ、ADクロックCKcnt の周波数を高くすることが考えられる。
しかしながら、この手法では、カラムAD変換部26の各カウンタ部254が、P相・D相の何れでも通常時よりも高速動作をすることになり消費電力増加やノイズの問題が起こる。
本実施形態の仕組みは、第1〜第3の各手法にもよるが、カウンタ部254の駆動周波数を上げる場合であってもP相処理時に限られるので、P相・D相ともに周波数を上げて使用する場合に比べてカウンタのD相時の瞬時消費電流が少なく、ノイズの影響も少ない。
他の手法としては、P相・D相とも、ゲインアップ時に参照信号SLP_ADC の傾きを変化させずに通常ゲイン時と参照信号レンジを同じにしつつ、ADクロックCKcnt の周波数を高くすることが考えられる。
しかしながら、この手法では、カラムAD変換部26の各カウンタ部254が、P相・D相の何れでも通常時よりも高速動作をすることになり消費電力増加やノイズの問題が起こる。
本実施形態の仕組みは、第1〜第3の各手法にもよるが、カウンタ部254の駆動周波数を上げる場合であってもP相処理時に限られるので、P相・D相ともに周波数を上げて使用する場合に比べてカウンタのD相時の瞬時消費電流が少なく、ノイズの影響も少ない。
<撮像装置:第4実施形態>
図8は、第4実施形態を説明する図である。
第4実施形態は、前述の固体撮像装置1の各実施形態に採用していたAD変換処理の仕組みを、物理情報取得装置の一例である撮像装置に適用したものである。図8は、その撮像装置8の概略構成図である。主要な構成要素について説明すると次の通りである(主要なもの以外は説明を割愛する)。
図8は、第4実施形態を説明する図である。
第4実施形態は、前述の固体撮像装置1の各実施形態に採用していたAD変換処理の仕組みを、物理情報取得装置の一例である撮像装置に適用したものである。図8は、その撮像装置8の概略構成図である。主要な構成要素について説明すると次の通りである(主要なもの以外は説明を割愛する)。
撮像装置8は、光学系としての撮影レンズ802、光学ローパスフィルタ804、色フィルタ群812、画素アレイ部10、駆動制御部7、カラムAD変換部26、参照信号生成部27、カメラ信号処理部810を備えている。
図中に破線で示しように、光学ローパスフィルタ804と合わせて、赤外光成分を低減させる赤外光カットフィルタ805を設けることもできる。
カラムAD変換部26の後段に設けられたカメラ信号処理部810は、撮像信号処理部820と、撮像装置8の全体を制御する主制御部として機能するカメラ制御部900を有する。撮像信号処理部820は、信号分離部822と、色信号処理部830と、輝度信号処理部840と、エンコーダ部860を有する。
図中に破線で示しように、光学ローパスフィルタ804と合わせて、赤外光成分を低減させる赤外光カットフィルタ805を設けることもできる。
カラムAD変換部26の後段に設けられたカメラ信号処理部810は、撮像信号処理部820と、撮像装置8の全体を制御する主制御部として機能するカメラ制御部900を有する。撮像信号処理部820は、信号分離部822と、色信号処理部830と、輝度信号処理部840と、エンコーダ部860を有する。
本実施形態のカメラ制御部900は、マイクロプロセッサ(microprocessor)902、読出専用の記憶部であるROM(Read Only Memory)904、RAM(Random Access Memory)906、図示を割愛したその他の周辺部材を有している。マイクロプロセッサ902は、コンピュータが行なう演算と制御の機能を超小型の集積回路に集約させたCPU(Central Processing Unit )を代表例とする電子計算機の中枢をなすものと同様のものである。RAM906は、随時書込みおよび読出しが可能であるとともに揮発性の記憶部の一例である。マイクロプロセッサ902、ROM904、およびRAM906を纏めて、マイクロコンピュータ(microcomputer)とも称する。
カメラ制御部900は、システム全体を制御するものであり、本実施形態の2回AD変換処理との関係においては、カウントクロックCKcnt1,CKdac1の周波数や、参照信号SLP_ADC の傾きなどを調整する機能を有している。ROM904にはカメラ制御部900の制御プログラムなどが格納されているが、特に本例では、カメラ制御部900によって、参照信号の傾き変更でゲイン変更を行なう参照信号比較型のAD変換処理を制御するためのプログラムが格納されている。RAM906にはカメラ制御部900が各種処理を行なうためのデータなどが格納されている。
カメラ制御部900は、メモリカードなどの記録媒体924を挿脱可能に構成し、またインターネットなどの通信網との接続が可能に構成している。たとえば、カメラ制御部900は、マイクロプロセッサ902、ROM904、およびRAM906の他に、メモリ読出部907および通信I/F(インタフェース)908を備える。
記録媒体924は、マイクロプロセッサ902にソフトウェア処理をさせるためのプログラムデータや、輝度信号処理部840からの輝度系信号に基づく測光データDLの収束範囲や露光制御処理(電子シャッタ制御を含む)を登録するなどのために利用される。特に、本実施形態では、参照信号の傾き変更でゲイン変更を行なうための各種の制御情報の設定値などの様々なデータを登録するためにも利用される。メモリ読出部907は、記録媒体924から読み出したデータをRAM906に格納(インストール)する。通信I/F908は、インターネットなどの通信網との間の通信データの受け渡しを仲介する。
撮像装置8は、駆動制御部7およびカラムAD変換部26を、画素アレイ部10と別体にしてモジュール状のもので示しているが、これらが画素アレイ部10と同一の半導体基板上に一体的に形成されたワンチップものを利用してもよい。図は、画素アレイ部10や駆動制御部7やカラムAD変換部26や参照信号生成部27やカメラ信号処理部810の他に、撮影レンズ802、光学ローパスフィルタ804、あるいは赤外光カットフィルタ805などの光学系をも含む状態で撮像装置8を示している。この態様は、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態とする場合に好適である。このような撮像装置8は、「撮像」を行なうための、たとえば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。
このような構成の撮像装置8も、P相レンジRange_P を拡大する前記実施形態の仕組みを適用することで、リセットレベルSrst がP相レンジRange_P 外となってしまう問題を解決できる。この際、AD変換ゲイン設定やカウントクロックCKcnt の周波数設定や参照信号SLP_ADC の傾き設定などの制御は、外部の主制御部(カメラ制御部900)において、制御用の指示情報を通信・タイミング制御部20に対するデータ設定で指定する。
本発明の技術的範囲は前記実施形態に記載の範囲には限定されず、発明の要旨を逸脱しない範囲で実施形態に多様な変更・改良を加えてよく、そのような変更・改良を加えた形態も本発明の技術的範囲に含まれる。前記実施形態は、請求項に係る発明を限定するものではなく、また実施形態中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明が抽出される。実施形態に示される全構成要件から幾つかの構成要件が削除されても、本発明が得ようとする効果が得られる限りにおいて、この幾つかの構成要件が削除された構成も発明として抽出され得る。
第1・第2実施形態では、P相計数期間Trmを従来と同じに維持し、少なくともゲインアップ時にΔSLP_P >ΔSLP_D とする際に、ΔSLP はP相とD相で同じにし、P相のDACクロックCKdac の周波数をゲイン連動で高くしたが、これは一例に過ぎない。
ΔSLP =I_0×R_340であるから、DACクロックCKdac の周波数はP相とD相で同じにし、規定電流I_0や抵抗値R_340の切替えでP相のΔSLP をゲイン連動で大きくしてもよい。
ΔSLP =I_0×R_340であるから、DACクロックCKdac の周波数はP相とD相で同じにし、規定電流I_0や抵抗値R_340の切替えでP相のΔSLP をゲイン連動で大きくしてもよい。
また、P相計数期間Trmを従来と同じに維持しつつΔSLP_P >ΔSLP_D とする第1・第2実施形態の仕組みと、ΔSLP_P =ΔSLP_D としつつP相計数期間Trmをゲイン連動で変化させる第3実施形態の仕組みを組み合わせてもよい。
また、ゲイン1倍以下では第2実施形態を適用してΔSLP_P =ΔSLP_D にし、1倍を超えたら第1実施形態を適用してΔSLP_P >ΔSLP_D とすることが考えられる。装置構成としては、参照信号生成部27を固体撮像装置1の外部に設けた構成でもよい。
また、ゲイン1倍以下では第2実施形態を適用してΔSLP_P =ΔSLP_D にし、1倍を超えたら第1実施形態を適用してΔSLP_P >ΔSLP_D とすることが考えられる。装置構成としては、参照信号生成部27を固体撮像装置1の外部に設けた構成でもよい。
第1〜第4実施形態では、参照信号比較型のAD変換処理を採用した固体撮像装置1や撮像装置8におけるP相レンジRange_P の問題点を解決する例で説明したが、その適用範囲は、固体撮像装置などに限らない。
参照信号比較型のAD変換処理を採用する一般的な電子機器に適用可能である。相対的にレベルの小さい方の電圧レベルと相対的にレベルの大きい方の電圧レベルとの差のデジタルデータを取得するものが適用対象となり得る。
参照信号比較型のAD変換処理を採用する一般的な電子機器に適用可能である。相対的にレベルの小さい方の電圧レベルと相対的にレベルの大きい方の電圧レベルとの差のデジタルデータを取得するものが適用対象となり得る。
ここで、「相対的にレベルの小さい方の電圧レベル」は基準側であり、「相対的にレベルの大きい方の電圧レベル」は求めようとする差分の成分を含む側である。
参照信号比較型のAD変換処理を適用して2つのアナログ信号レベルの差をデジタルデータに変換する際に、次のような問題があれば、その対処として前記実施形態の仕組みを適用可能である。
すなわち、ノイズの影響や比較部252におけるオートゼロ機能の弊害などで基準側の電圧レベルが参照信号SLP_ADC の変換レンジ外となってしまう問題があれば、その対処として前記実施形態の仕組みを適用可能である。
参照信号比較型のAD変換処理を適用して2つのアナログ信号レベルの差をデジタルデータに変換する際に、次のような問題があれば、その対処として前記実施形態の仕組みを適用可能である。
すなわち、ノイズの影響や比較部252におけるオートゼロ機能の弊害などで基準側の電圧レベルが参照信号SLP_ADC の変換レンジ外となってしまう問題があれば、その対処として前記実施形態の仕組みを適用可能である。
1…固体撮像装置、3…単位画素、7…駆動制御部、8…撮像装置、10…画素アレイ部、12…水平走査部、14…垂直走査部、20…通信・タイミング制御部、26…カラムAD変換部、27…参照信号生成部、250…AD変換部、252…比較部、253…カウント動作期間制御部、254…カウンタ部、256…データ記憶部、270…DA変換部、900…カメラ制御部。
Claims (13)
- レベルが漸次変化する参照信号を生成する参照信号生成部から前記参照信号の供給を受けて、当該参照信号とアナログの処理対象信号を比較する比較部およびAD変換用のカウントクロックの供給を受けて前記比較部の比較結果に基づきカウント動作を行なうカウンタ部を有し、前記カウンタ部の出力データに基づき前記処理対象信号のデジタルデータを取得するAD変換部と、
前記比較部の比較結果に基づき各処理期間における前記カウンタ部の動作期間を制御するカウント動作期間制御部と、
前記参照信号生成部および前記AD変換部を制御する駆動制御部と、
を備え、
前記駆動制御部は、
差分処理に供される基準側を対象とする処理期間における単位時間当たりの前記参照信号の傾きが、差分処理で取得される差分を含む側を対象とする処理期間における単位時間当たりの前記参照信号の傾きよりも大きくなるように前記参照信号生成部を制御する
電子機器。 - 前記駆動制御部は、
前記差分を含む側を対象とする処理期間時のAD変換用のカウントクロックの周波数はAD変換ゲインの設定値に関わらず同じものを用いるように前記AD変換部を制御し、
前記基準側の前記参照信号の傾きと前記差分を含む側の前記参照信号の傾きをAD変換ゲインの設定値に応じて変化させるとともに、AD変換ゲインの設定値に関わらず前記基準側の前記参照信号の傾きが前記差分を含む側の前記参照信号の傾きよりも大きくなるように前記参照信号生成部を制御する
請求項1に記載の電子機器。 - 前記駆動制御部は、
前記差分を含む側を対象とする処理期間時のAD変換用のカウントクロックの周波数はAD変換ゲインの設定値に関わらず同じものを用いるように前記AD変換部を制御し、
前記参照信号生成部を制御して、前記参照信号の傾きの変更によりAD変換ゲインを変更し、
AD変換ゲインが1倍のときには、前記基準側の前記参照信号の傾きと前記差分を含む側の前記参照信号の傾きが同じになるように前記参照信号生成部を制御し、
AD変換ゲインが1倍を超えるときには、前記基準側の前記参照信号の傾きが前記差分を含む側の前記参照信号の傾きよりも大きくなるように前記参照信号生成部を制御する
請求項1に記載の電子機器。 - 前記駆動制御部は、
前記差分を含む側を対象とする処理期間時のAD変換用のカウントクロックの周波数はAD変換ゲインの設定値に関わらず同じものを用いるように前記AD変換部を制御し、
前記差分を含む側の前記参照信号の傾きをAD変換ゲインの設定値に応じて変化させるとともに、前記基準側の前記参照信号の傾きをAD変換ゲインの設定値に関わらず一定値に維持するように前記参照信号生成部を制御する
請求項1に記載の電子機器。 - 前記駆動制御部は、
前記基準側を対象とする処理期間時のAD変換用のカウントクロックはAD変換ゲインの設定値に応じた周波数のものを用いるように前記AD変換部を制御する
請求項2〜4の内の何れか一項に記載の電子機器。 - レベルが漸次変化する参照信号を生成する参照信号生成部から前記参照信号の供給を受けて、当該参照信号とアナログの処理対象信号を比較する比較部およびAD変換用のカウントクロックの供給を受けて前記比較部の比較結果に基づきカウント動作を行なうカウンタ部を有し、前記カウンタ部の出力データに基づき前記処理対象信号のデジタルデータを取得するAD変換部と、
前記比較部の比較結果に基づき各処理期間における前記カウンタ部の動作期間を制御するカウント動作期間制御部と、
前記参照信号生成部および前記AD変換部を制御する駆動制御部と、
を備え、
前記駆動制御部は、
差分処理に供される基準側を対象とする処理期間をAD変換ゲインの設定値に応じて変化させるとともに、
前記基準側を対象とする処理期間と差分処理で取得される差分を含む側を対象とする処理期間時のAD変換用のカウントクロックの周波数はAD変換ゲインの設定値に関わらず同じものを用いるように前記AD変換部を制御し、
前記基準側を対象とする処理期間における単位時間当たりの前記参照信号の傾きと前記差分を含む側を対象とする処理期間における単位時間当たりの前記参照信号の傾きがAD変換ゲインの設定値に関わらず同じになるように前記参照信号生成部を制御する
電子機器。 - 電荷生成部および当該電荷生成部で生成された電荷に応じたリセットレベルと信号レベルを含む処理対象信号を出力するトランジスタを具備した単位画素が行列状に配置されている画素アレイ部をさらに備えている
請求項1〜6の内の何れか一項に記載の電子機器。 - 前記電荷生成部は、光電変換機能を有し、
前記画素アレイ部に対して入射光を導く光学系と、
前記AD変換された信号に所定の処理を施す信号処理部と、をさらに含む
請求項7記載の電子機器。 - 前記駆動制御部を制御する主制御部をさらに備えている
請求項7または8に記載の電子機器。 - レベルが漸次変化する参照信号を生成する参照信号生成部と、
アナログの処理対象信号と前記参照信号生成部から出力される参照信号を比較する比較部と、
AD変換用のカウントクロックの供給を受けて前記比較部の比較結果に基づきカウント動作を行なうカウンタ部と、
前記比較部の比較結果に基づき各処理期間における前記カウンタ部の動作期間を制御するカウント動作期間制御部と、
前記参照信号生成部および前記カウンタ部を制御する制御部と、
を備え、
前記制御部は、
差分処理に供される基準側を対象とする処理期間における単位時間当たりの前記参照信号の傾きが、差分処理で取得される差分を含む側を対象とする処理期間における単位時間当たりの前記参照信号の傾きよりも大きくなるように前記参照信号生成部を制御する
AD変換装置。 - レベルが漸次変化する参照信号を生成する参照信号生成部と、
アナログの処理対象信号と前記参照信号生成部から出力される参照信号を比較する比較部と、
AD変換用のカウントクロックの供給を受けて前記比較部の比較結果に基づきカウント動作を行なうカウンタ部と、
前記比較部の比較結果に基づき各処理期間における前記カウンタ部の動作期間を制御するカウント動作期間制御部と、
前記参照信号生成部および前記カウンタ部を制御する制御部と、
を備え、
前記制御部は、
差分処理に供される基準側を対象とする処理期間をAD変換ゲインの設定値に応じて変化させるとともに、
前記基準側を対象とする処理期間と差分処理で取得される差分を含む側を対象とする処理期間時のAD変換用のカウントクロックの周波数はAD変換ゲインの設定値に関わらず同じものを用いるように前記カウンタ部を制御し、
前記基準側を対象とする処理期間における単位時間当たりの前記参照信号の傾きと前記差分を含む側を対象とする処理期間における単位時間当たりの前記参照信号の傾きがAD変換ゲインの設定値に関わらず同じになるように前記参照信号生成部を制御する
AD変換装置。 - レベルが漸次変化する参照信号とアナログの処理対象信号を比較部により比較し、AD変換用のカウントクロックの供給を受けて前記比較の結果に基づきカウント動作をカウンタ部で行ない、前記カウンタ部の出力データに基づき前記処理対象信号のデジタルデータを取得する際に、
差分処理に供される基準側を対象とする処理期間における単位時間当たりの前記参照信号の傾きが、差分処理で取得される差分を含む側を対象とする処理期間における単位時間当たりの前記参照信号の傾きよりも大きく設定する
AD変換方法。 - レベルが漸次変化する参照信号とアナログの処理対象信号を比較部により比較し、AD変換用のカウントクロックの供給を受けて前記比較の結果に基づきカウント動作をカウンタ部で行ない、前記カウンタ部の出力データに基づき前記処理対象信号のデジタルデータを取得する際に、
差分処理に供される基準側を対象とする処理期間をAD変換ゲインの設定値に応じて変化させるとともに、
前記基準側を対象とする処理期間と差分処理で取得される差分を含む側を対象とする処理期間時のAD変換用のカウントクロックの周波数はAD変換ゲインの設定値に関わらず同じものを使用し、
前記基準側を対象とする処理期間における単位時間当たりの前記参照信号の傾きと前記差分を含む側を対象とする処理期間における単位時間当たりの前記参照信号の傾きは、AD変換ゲインの設定値に関わらず同じにする
AD変換方法。
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WO2018011877A1 (ja) * | 2016-07-12 | 2018-01-18 | オリンパス株式会社 | Ad変換回路、撮像装置、および内視鏡システム |
US10742919B2 (en) | 2016-08-30 | 2020-08-11 | Sony Corporation | Image sensor and electronic device |
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