JP5466874B2

JP5466874B2 - 固体撮像装置

Info

Publication number: JP5466874B2
Application number: JP2009116364A
Authority: JP
Inventors: 義雄萩原
Original assignee: Olympus Corp
Current assignee: Olympus Corp
Priority date: 2009-05-13
Filing date: 2009-05-13
Publication date: 2014-04-09
Anticipated expiration: 2029-05-13
Also published as: US20120043456A1; US8476570B2; JP2010268106A; WO2010131418A1

Description

本発明は、イメージ入力装置等として広範に用いられる固体撮像装置に関する。

固体撮像装置は、これまでにＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒｔｒａｎｓｉｓｔｏｒ、金属酸化膜半導体）型やＣＣＤ（ＣｈａｒｇｅＣｏｕｐｌｅｄＤｅｖｉｃｅ、電荷結合素子）型など様々な方式が提案され、実用化に至っている。また、ＭＯＳ型の中には、電荷生成手段で生成された信号電荷に応じた画素信号を生成する画素信号生成手段に、増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ、ＡｃｔｉｖｅＰｉｘｅｌＳｅｎｓｏｒ）構成の画素を備えた、所謂増幅型固体撮像装置がある。（Ｃ）ＭＯＳ（（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ、シーモス）型固体撮像装置の多くはそのような構成をなしている。

さらに、カラム部にＡＤ（アナログ−デジタル）変換機能を内蔵した、所謂カラムＡＤＣ（ＡＤコンバータ）方式固体撮像装置も開発・商品化されている。ＡＤ変換方式としては、１．逐次比較ＡＤ変換方式、２．シングルスロープＡＤ変換方式、３．サイクリックＡＤ変換方式等以外に、画素からの信号に応じて「電圧-周波数変換」機能を有するＴｉｍｅｔｏＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ（ＴＤＣ、時間デジタル変換器）をカラム部に有するカラムＡＤＣ方式固体撮像装置（例えば、特許文献１参照）が提案されている。特許文献１には、ＴＤＣを用いることにより、画素からの信号を、比較的容易かつ高Ｓ／Ｎ（ＳｉｇｎａｌｔｏＮｏｉｓｅｒａｔｉｏ）に、ＡＤ変換することが可能であることが記載されている。

ここで、一般に、（Ｃ）ＭＯＳ型固体撮像装置の画質を決めるＳ／Ｎに関して説明する。信号Ｓは画素に蓄積された電荷をフローティング・ディフュージョン（ＦＤ）部で電圧に変換した値である。ノイズＮとしては、１．光ショットノイズ、２．１／ｆノイズ、３．熱雑音、４．電源／グランドの電位変動による回路ノイズといったものが存在する。一般的には、１／ｆノイズと、熱雑音と、電源／グランド変動による回路ノイズを低減することがＳ／Ｎ向上のキーポイントとなる。

１／ｆノイズを低減するためには、トランジスタのサイズを大きくすることやサンプリング周波数を狭くすることが一般的である。また、熱雑音を低減するためには、信号の通過帯域を狭くすることが一般的である。また、電源／グランド変動による回路ノイズを低減するためには、配線の抵抗値を小さくすることで電位変動（の影響）を低減することが一般的である。

特開２００６−２７０２９３号公報

しかしながら、ＴＤＣをカラムＡＤＣ方式固体撮像装置に適用する場合、ＴＤＣのコアを構成する周波数変換部であるＶＣＯ（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ、電圧制御発振器）またはＲＤＬ（ＲｉｎｇＤｅｌａｙＬｉｎｅ、リングディレイライン）回路に供給される電源電圧の変動に起因するストリーク現象（横引きノイズ）発生の問題がある。

この問題は、ＶＣＯ回路またはＲＤＬ回路を構成する反転回路の伝播遅延時間が電源電圧（反転回路に接続される上側電源端子と下側電源端子の各々に供給される電位差）に大きく依存するため、電源／グランドの電位変動がノイズとして見えてくるものである。

ここで、図７に示すように、Ａ列での画素信号Ａが大きく周波数変換器に流れる電流値Ｉａが大きく、隣接するＢ列での画素信号Ｂが小さく周波数変換器に流れる電流値Ｉｂが小さい状況を想定してみる。ちなみに、Ｒは配線抵抗、ＶＳＳはグランドである。端子ｂには、主としてＡ列に流れる電流Ｉａ（＞Ｉｂ）による電圧降下（ΔＶ≒Ｒ×Ｉａ）の影響が現れ、グランド電位が変動することになる。特に、カラムＡＤＣ型固体撮像装置においては、１列につき、例えばＴＤＣが１個ずつ存在するために、ＴＤＣ１個当りは小さな電源／グランドの電位変動であったとしても全体ではその変動が大きくなり、ノイズとして問題となる。

本発明は、上記事情に鑑みてなされたものであり、電源／グランドの電位変動による回路ノイズを低減可能な固体撮像装置を提供することを目的とする。

本発明は、入射される電磁波の大きさに応じた画素信号を出力する画素が複数、行列状に配された撮像部と、前記画素信号をサンプルホールドするためのスイッチ素子と容量素子とを各々有する、各列に配されたサンプルホールド部と、入力信号と出力信号との遅延時間が、第１の電源端子と第２の電源端子の各々に供給される信号の電位差に応じて変化する反転回路が複数段連結され、前記画素信号が前記第１の電源端子に供給されると共に、前記反転回路の１つに対して、クロックの生成を開始させる起動信号と所定の段の前記反転回路からの出力信号とが入力され、前記画素信号の大きさに応じた周波数のクロックを生成する、各列に配された周波数変換部と、前記周波数変換部から出力される前記クロックのカウント処理を行う、各列に配されたカウント部と、を備え、前記スイッチ素子に接続された前記容量素子の第１の端子と前記第１の電源端子との間にバッファ回路を有し、前記第２の電源端子に前記容量素子の第２の端子が接続されたことを特徴とする固体撮像装置である。

本発明の固体撮像装置によれば、電源／グランドの電位変動による回路ノイズを低減することができる。

本発明の第１の実施の形態における周波数変換部の構成を示した構成図である。本発明の第１の実施の形態における周波数変換部の回路の一部を示した部分拡大図である。本発明の第１の実施の形態における周波数変換部の回路の一部を示した部分拡大図である。本発明の第２の実施の形態における固体撮像装置の概略構成を示した構成図である。本発明の第２の実施の形態における読出電流源部の回路の一例を示した図である。本発明の第２の実施の形態における電圧補正部の回路の一例を示した図である。従来例における電圧降下を説明するための回路図である。

以下、本発明の実施の形態について図を参照しながら説明する。
（第１の実施の形態）
図１は、本実施形態における周波数変換部の構成を示した構成図である。周波数変換部は、電源端子に入力される信号の大きさに応じて遅延量が変動する反転回路を複数個連結して構成されるＲＤＬ（ＲｉｎｇＤｅｌａｙＬｉｎｅ、リングディレイライン）である。

ＲＤＬは、起動信号であるＳｔａｒｔパルスが入力されるＮＡＮＤ２０１（否定論理積回路）と、ＮＡＮＤ２０１に接続される３０個のＩＮＶ２０２〜２２１，２２３〜２３２（インバータ回路）と、ＮＡＮＤ２２２とで構成されている。ＮＡＮＤ２２２の入力には、ＩＮＶ２２１およびＩＮＶ２０９の出力がそれぞれ入力される。これは、Ｓｔａｒｔパルスが入力されている間、各遅延素子（ＮＡＮＤ２０１，２２２とＩＮＶ２０２〜２２１，２２３〜２３２）の遅延時間に応じた周期で各遅延素子の出力が発振するようにするためである。

ＲＤＬの動作としては、ＳｔａｒｔパルスがＬｏｗ状態からＨｉｇｈ状態に変化することにより反転動作が開始され、ＳｔａｒｔパルスのＨｉｇｈ状態と略等しい期間反転動作が継続される。

図２は、図１に示したＲＤＬの部分拡大図（図１における符号１０１１の部分）と、本提案の構成である電圧補正部（サンプルホールド部）との第１の例を具体的に示した図である。以下、第１の例について説明する。電圧補正部８は、入力信号Ｖｓｉｇ．をサンプルホールドするためのスイッチ素子ＳＷと、スイッチ素子ＳＷに第１の端子aが接続され、ＲＤＬ１０１の下側電源端子１ｂ（第２の電源端子）に第２の端子ｂが接続された容量素子Ｃと、入力信号Ｖｓｉｇ．に応じた電圧をＲＤＬ１０１の上側電源端子１ａ（第１の電源端子）に供給するバッファ回路ｂｆとで構成される。なお、バッファ回路ｂｆの出力インピーダンスは低く、入力インピーダンスは高い。

次に、電圧補正部８の動作について説明する。まず、スイッチ素子ＳＷをＯＮにすることで入力信号Ｖｓｉｇ．を容量素子Ｃにサンプリングし、次にスイッチ素子ＳＷをＯＦＦとする。その後、容量素子Ｃにホールドした入力信号Ｖｓｉｇ．のＡＤ変換（アナログ−デジタル変換）を実施する。

ＡＤ変換中に、例えば、ＲＤＬ１０１の下側電源端子１ｂに電圧上昇ΔＶ１が生じた場合、当然容量素子Ｃの第２の端子ｂにもその電圧上昇ΔＶ１が生じる。容量素子Ｃを、各第１の端子ａと第２の端子ｂとに付加される寄生容量と比較してある程度大きく構成することにより、容量素子Ｃの第１の端子ａには電圧上昇ΔＶ１に略等しい電圧分ΔＶ２（≒ΔＶ１）だけ昇圧されることになる。つまり、ＲＤＬ１０１に供給される上側電源端子１ａと下側電源端子１ｂとの間の電位差は、電圧上昇ΔＶ１の影響をほとんど受けない。

これにより、下側電源端子の電位が変動することによる上側電源端子と下側電源端子との間の電位差の変動を抑圧することが可能となる。

図３は、図１に示したＲＤＬの部分拡大図（図１における符号１０１１の部分）と、本提案の構成である電圧補正部との第２の例を具体的に示した図である。以下、第２の例について説明する。電圧補正部８は、入力信号Ｖｓｉｇ．をサンプルホールドするためのスイッチ素子ＳＷと、スイッチ素子ＳＷに第１の端子ａが接続され、ＲＤＬ１０１の上側電源端子１ａ（第２の電源端子）に第２の端子ｂが接続された容量素子Ｃと、入力信号Ｖｓｉｇ．に応じた電圧をＲＤＬ１０１の下側電源端子１ｂ（第１の電源端子）に供給するバッファ回路ｂｆとで構成される。なお、バッファ回路ｂｆの出力インピーダンスは低く、入力インピーダンスは高い。

次に、電圧補正部８の動作について説明する。まず、スイッチ素子ＳＷをＯＮにすることで入力信号Ｖｓｉｇ．を容量素子Ｃにサンプリングし、次にスイッチ素子ＳＷをＯＦＦとする。その後、容量素子Ｃにホールドした入力信号Ｖｓｉｇ．のＡＤ変換を実施する。

ＡＤ変換中に、例えば、ＲＤＬ１０１の上側電源端子１ａに電圧降下ΔＶ１が生じた場合、当然容量素子Ｃの第２の端子ｂにもその電圧降下ΔＶ１が生じる。容量素子Ｃを、各端子ａ，ｂに付加される寄生容量と比較してある程度大きく構成することにより、容量素子Ｃの第１の端子ａには電圧変化ΔＶ１に略等しい電圧分ΔＶ２（≒ΔＶ１）だけ降圧されることになる。つまり、ＲＤＬ１０１に供給される上側電源端子１ａと下側電源端子１ｂとの間の電位差は、電圧降下ΔＶ１の影響をほとんど受けない。

これにより、上側電源端子の電位が変動することによる上側電源端子と下側電源端子との間の電位差の変動を抑圧することが可能となる。

（第２の実施の形態）
図４は、本実施形態における固体撮像装置の概略構成を示した構成図である。この固体撮像装置は（Ｃ）ＭＯＳ（（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ、シーモス）を用いている。以下、図を参照して固体撮像装置の構成について説明する。

固体撮像装置１は、撮像部２と、垂直選択部１２と、読出電流源部５と、電圧補正部８と、ＡＤ変換部９と、水平選択部１４と、出力部１７と、制御部２０とを備える。

撮像部２には、入射される電磁波の大きさに応じた画素信号を出力する単位画素３（画素）が複数、行列状に配置されている。垂直選択部１２は、撮像部２に配置されている単位画素３の各行の読み出しを選択する。読出電流源部５は、撮像部２が出力する信号を電圧信号として読み出す。

電圧補正部８は、第１の実施の形態で説明した電圧補正部８と同様であり、ＡＤ変換部９が備えるＲＤＬ１０１の上側電源端子と下側電源端子との間の電位差の変動を抑圧する。ＡＤ変換部９は、電圧補正部８が出力する信号をＡＤ変換する。水平選択部１４は、ＡＤ変換部９が備えるメモリー１０５が記憶するデータを選択し読み出す。出力部１７は、水平選択部１４に読み出された信号を出力する。制御部２０は、固体撮像装置１が備える各部を制御する。

なお、図４に示した固体撮像装置１は、図を簡略にするため４行×６列の単位画素３から構成される撮像部２の場合について説明しているが、現実には、撮像部２の各行や各列には、数十から数千の単位画素３が配置されている。なお、図示を割愛するが、撮像部２を構成する単位画素３は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子、及び、トランジスタ回路によって構成されている。

単位画素３は、行選択のための垂直制御線１１＿１〜４を介して垂直選択部１２と接続されている。また、選択された各行を構成する単位画素３から出力される各信号は、各垂直信号線１３＿１〜６を介して読出電流源部５および電圧補正部８と接続されている。

図５は読出電流源部５の回路の一例を示した図である。図示する例は、ＮＭＯＳトランジスタを用いて読出電流源部５を構成したものである。ドレイン端子には撮像部２からの垂直信号線１３が接続され、制御端子には適宜所望の電圧が印加され、ソース端子はＧＮＤに接続された構成となっている。これにより、画素からの信号が電圧モードとして出力されることになる。なお、図５に示した例では、読出電流源部５としてＮＭＯＳトランジスタを用いた場合で説明しているがこれに限る必要はない。

図６は、電圧補正部８の回路の一例を示した図である。撮像部２からの画素信号をサンプルホールドするためのスイッチ素子ＳＨ、スイッチ素子ＳＨに第１の端子ａが接続され、ＲＤＬ１０１の下側電源端子１ｂに第２の端子ｂが接続された容量素子Ｃｓｈ、画素信号に応じた電圧をＲＤＬ１０１の上側電源端子１ａに供給するバッファ回路ｂｆ、とで構成される。なお、バッファ回路ｂｆの出力インピーダンスは低く、入力インピーダンスは高い。

次に、電圧補正部８の動作について説明する。まず、スイッチ素子ＳＨをＯＮにすることで画素信号に応じた電圧を容量素子Ｃｓｈにサンプリングし、次にスイッチ素子ＳＨをＯＦＦとする。その後、容量素子Ｃｓｈにホールドした電圧のＡＤ変換を実施する。

ＡＤ変換中に、例えば、ＲＤＬ１０１の下側電源端子１ｂに電圧上昇ΔＶ１が生じた場合、当然容量素子Ｃｓｈの第２の端子ｂにもその電圧上昇ΔＶ１が生じる。容量素子Ｃｓｈを、第１の端子ａと第２の端子ｂとに付加される寄生容量と比較してある程度大きく構成することにより、容量素子Ｃｓｈの第１の端子ａには電圧上昇ΔＶ１に略等しい電圧分ΔＶ２（≒ΔＶ１）だけ昇圧されることになる。つまり、ＲＤＬ１０１に供給される上側電源端子１ａと下側電源端子１ｂとの間の電位差は、電圧上昇ΔＶ１の影響をほとんど受けない。

これにより、下側電源端子の電位が変動することによる上側電源端子と下側電源端子との間の電位差の変動を抑圧することが可能となる。なお、電圧補正部８の前段にはＣＤＳ機能や増幅機能などを有するアナログ処理部を設けても構わない。

以下、図４の説明に戻る。ＡＤ変換部９は、カラム部１０で構成されており、カラム部１０は、上側電源端子１ａおよび下側電源端子１ｂの電圧差に応じて周波数変調される周波数変換部であるＲＤＬ１０１と、ＲＤＬ１０１から出力されるクロックをカウント処理するためのカウント部であるカウンタ１０３と、カウンタ１０３の値を保持するためのメモリー部であるメモリー１０５とで構成される。

なお、カラム部１０は、ＲＤＬ１０１を構成する複数個の反転回路の各々からの出力信号を検出する検出手段およびその値を保持するメモリー手段を内蔵するようにしても構わない。また、カウンタ１０３としては、制御が容易な非同期型カウンタ回路を用いることが望ましいが、同期型カウンタ回路を用いるようにしても構わない。

なお、撮像部２から出力される画素信号は、リセットレベルなどの基準レベルとリセットレベルに重畳された真の信号レベルとで表されるので、真の信号レベルを抽出するには、リセットレベルと信号レベルとの差分処理することが必要となる。この差分処理には、カウンタ１０３を構成するとカウンタ回路として、アップカウントモードとダウンカウントモードを有する所謂アップ／ダウンカウンタを用いることにより容易に行われる。

例えば、リセットレベルを読み出す時はアップカウントモードでカウント処理を行い、信号レベルを読み出す時はダウンカウントモードでカウント処理を行うようにすればよい。もちろん、リセットレベルを読み出す時はダウンカウントモードでカウント処理を行い、信号レベルを読み出す時はアップカウントモードでカウント処理をしても構わない。なお、差分処理は、必ずしもカウンタ１０３で実施する必要はないので、カウンタ１０３を構成するカウンタ回路としてアップ／ダウンカウンタを用いることに限る必要はない。

垂直選択部１２や水平選択部１４は、制御部２０から与えられる駆動パルスに応答して選択動作を実施するようになっている。なお、各垂直制御線１１＿１〜４には、単位画素３を駆動するための種々のパルス信号が含まれる。

垂直選択部１２は、図示を割愛するが、信号を読み出す行の基本的な制御を行う垂直シフトレジスタあるいはデコーダで構成されており、電子シャッタ用の行制御を行うシフトレジスタあるいはデコーダを有していても構わない。また、水平選択部１４も同様に、図示を割愛するが、水平シフトレジスタあるいはデコーダを有して構成されており、ＡＤ変換部９を構成するカラム回路１０内にメモリーされたデータを所定の順に選択し、その選択した画素情報を水平信号線１５に出力する選択手段としての機能を有する。

制御部２０は、図示を割愛するが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するＴＧ（ＴｉｍｉｎｇＧｅｎｅｒａｔｏｒ、タイミングジェネレータ）の機能ブロックと、前記ＴＧと通信を行うための機能ブロックとを備える。なお、制御部２０は、撮像部２や垂直選択部１２および水平選択部１４など、他の機能要素とは独立して、別の半導体集積回路として提供されても構わない。その場合、撮像部２や垂直選択部１２および水平選択部１４などからなる撮像デバイスと制御部２０とにより、半導体システムの一例である撮像装置が構築される。この撮像装置は、周辺の信号処理や電源回路なども組み込まれた撮像モジュールとして提供されても構わない。

出力部１７は、撮像部２から水平信号線１５を介して出力される各単位画素３の画素信号を適当なゲインで増幅した後、撮像信号として外部回路に出力する。この出力部１７は、例えば、バッファリングだけする場合もあるし、その前に黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵しても構わない。更に、ｎビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。その場合、例えばＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ、位相同期回路）等の逓倍回路を固体撮像装置１に内蔵するようにしても構わない。

上述したとおり、本構成を用いることにより電源／グランドの電位変動が生じた場合でも、その影響を受けることがない、或いは、低減することができる固体撮像装置を実現できる。

以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。

１・・・固体撮像装置、２・・・撮像部、３・・・単位画素、５・・・読出電流源部、８・・・電圧補正部、９・・・ＡＤ変換部、１０・・・カラム部、１１・・・垂直制御線、１２・・・垂直選択部、１３・・・垂直信号線、１４・・・水平選択部、１５・・・水平信号線、１７・・・出力部、２０・・・制御部、１０１・・・ＲＤＬ、１０３・・・カウンタ、１０５・・・メモリー、２０１，２２２・・・ＮＡＮＤ、２０２〜２２１，２２３〜２３２・・・ＩＮＶ

Claims

入射される電磁波の大きさに応じた画素信号を出力する画素が複数、行列状に配された撮像部と、
前記画素信号をサンプルホールドするためのスイッチ素子と容量素子とを各々有する、各列に配されたサンプルホールド部と、
入力信号と出力信号との遅延時間が、第１の電源端子と第２の電源端子の各々に供給される信号の電位差に応じて変化する反転回路が複数段連結され、前記画素信号が前記第１の電源端子に供給されると共に、前記反転回路の１つに対して、クロックの生成を開始させる起動信号と所定の段の前記反転回路からの出力信号とが入力され、前記画素信号の大きさに応じた周波数のクロックを生成する、各列に配された周波数変換部と、
前記周波数変換部から出力される前記クロックのカウント処理を行う、各列に配されたカウント部と、
を備え、
前記スイッチ素子に接続された前記容量素子の第１の端子と前記第１の電源端子との間にバッファ回路を有し、前記第２の電源端子に前記容量素子の第２の端子が接続されたこと
を特徴とする固体撮像装置。