JPS60229532A - 集積データ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 本発明は、データ変換回路に関するものであり、更に詳
しく云うとマイクロプロセッサとデータ変換回路に供給
されるマーチアナログ入力電圧との間のインタフェーシ
ングを提供するためのマイクロプロセッサ制御データ変
換回路に関する。

具体的に云うと、データ変換回路は１対のユーザ制御ジ
ョイスイツクとマイクロプロセッサとの間にインタフェ
ーシングを備えなければならないパーソナルコンピュー
タおよび／又はマイクロプロセッサ制御ビデオゲームシ
ステムに利用してもよい。更に、変換回路がマイクロプ
ロセッサと力（３） セットレコーダとの間に、またソフトウェア音響発生の
間に、音響出力に対してインタフェーシングを与える装
置がある。データ変換回路が音響出力に外部音響の多重
化を与えることが望ましいこともある。

上述の機能を与えるには、マイクロプロセッサ制御論理
とともにＤ−Ａ変換およびＡ−Ｄ変換の両方が必要にな
る。ホームビデオゲームシステムに用いるのに適したも
のとするためには、データ変換回路をモノシリツク集積
回路の形で天童生産するのに適したものとすることが望
ましい。

従って、モノシリツク集積回路の形で製造した場合に歩
留υ率が高く比較的に安価であって、比較的単純な複雑
性を有する単純な変換回路に対する必要性がある。

発明の概要 本発明は、Ｄ−Ａ変換器とＡ−Ｄ変換器とを含み、マイ
クロプロセッサと印加されたアナログ電圧との間のイン
タフェースをとるデータ変換回路である。このＤ−Ａ変
換器は複数の２進重みつき（４） 電流を与えるため相互接続されたコレクタのうちの特定
のコレクタを有する組合せられた多重コレクタＰＮＰ　
）ランジスタ構造を含む。

発明の要約 従って、本発明の目的は、改良された集積データ変換回
路を提供することである。

本発明のもう１つの目的は、マイクロプロセッサ制御コ
ンピュータに利用できる改良された集積データ変換回路
を提供することである。

本発明の更にもう１つの目的は、Ｄ−ＡおよびＡ−Ｄ変
換を与えるためのマイクロプロセッサ制御データ変換回
路を提供することである。

本発明の更にもう１つの目的は、マイクロブＩｆｆセッ
サ制御ビデオゲームシステムに用いられる改良された集
積データ変換回路を提供することで４うる。

上述の、およびその他の目的に従って、Ｄ−Ａ変換器と
Ａ−Ｄ変換器を含むデータ変換回路が提供されている。

本発明の特徴は、インタフェーシングがデジタル入力信
号をデータ変換回路へ供給（５） スルマイクロプロセッサとアナログ電圧入力音Ａ−り変
換器へ供給する１対のユーザが操作するジョイスティッ
ク（ｊｏｙｓｔｌｃｋ　）との間に備えられていること
である。Ｄ−Ａ変換器はマルチコレクタラテラルＰＮＰ
トランジスタを含み、デジタル入力信号のビット数に対
応する複数の２進重みつき電流（ｂｉｒａｒｙ　ｗｅｉ
ｇｈｔｅｄ　ｃｕｒｒｅｎｔｓ　）　ｆ発生させる。

好ましい実施例の詳細説明 第１図をみると、マイクロプロセッサ（ＭＰＵ）１２と
ともに機能しマイクロプロセッサ（ＭＰＵ）１２によっ
て制御される本発明のデータ変換回路１０が示されてい
る。データ変換回路１０は標準バイポーラ集積回路プロ
セスを用いてモノシリツク集積回路の形で製造するのに
適している。ＭＰＵ制御データ変換回路１０の機能につ
いては下記に詳述する。しかし簡単に云うと、データ変
換回路１０は６ビツ）Ｄ−Ａ変換器（ＤＡＣ）１４およ
びＡ−Ｄ変換器（ＡＤＣ）１６を含む。ＤＡＣ１４は抵
抗のない２進重みつき電流源１Ｂ　、基準増幅器２０お
よびビットスイッチ２２を含む。

ＤＡＣ１４は緩衝増幅器２６′（ｉ−介してＤＡＣ１４
の出力２５に（６） おいて結合されているオーディオカセット（図示されて
いない）を介してプログラムおよびデータを記憶すると
ともに、緩衝増幅器間を介して出力２８において音響の
ソフトウェア発生を行うために正弦波の近似値を見いだ
す（ａｐｐｒｏｘｉｍａｔｅ）のに用いられる。Ａ−Ｄ
変換はＤＡＣ１４の機能とともにアナログ入力端子３２
　、３４　、３６および羽、アナログ入力増幅器４０．
制御電流源４２および出力端子４６への比較器４４の間
で行われる。

代表的な応用例では、データ変換回路１０は大衆向けの
コンピュータシステムとともに用いられ、コンピュータ
（ＭＰＵ　１２　）　１２と１対のユーザ制御ジョイス
テ４・フクカらびに上述したカセット機能とインタフェ
ーシングを与える。適当なソフトウェアを用いてデジタ
ル符号化信号はＭＰＵ　１２から６ビツトＤＡＣ１４の
入力４８　、５０　、５２　、５４　、５６および露へ
供給される。ＭＰＵ　１２はまた論理制御入力信号をデ
ータ変換回路１０の入力端子間、６２および６４へ与え
、アナログスイッチ６６および選択論理回路６８ヲドラ
イブし、このスイッチ６６および回路部は後述するよう
にデ（７） 一夕変換回路１０によって行われる相異なるルーチンを
制御する。例えば、入力（イ）へ供給される音響イネー
ブル論理制御信号と選択論理回路部への入力６２および
６４において供給される所定の論理制御信号との組合せ
によって、出力２８への入カフ０又は７２へ供給される
２つの外部オーディオ入力信号のいづれかを選択するた
めに多重化を行うことができる。

上述した諸機能を第１図〜第４図を参照して下記に更に
詳しく説明する。

Ａ−Ｄ変換 Ａ−Ｄ変換はＭＰＵ１２内のファームウェアに記憶され
ている逐次近似ルーチンを利用することによって行われ
る。増幅器４０へ供給されるアナログ電圧信号は変換中
に選択論理回路部を介して逐次周期的に選択されて電流
源４２を制御する。サンプリングされる特定の印加アナ
ログ電圧信号の振幅は、総和ノード７８から供給される
代表的な電流ＩＡＤＣを生じさせる。変換期間中に、Ｍ
ＰＵ１２からのデジタル符号化信号はＤＡＣ１４を介し
てアナログ電流信号（８） Ｉ　ＤＡＣへ変換され、総和ノード７８へ供給される。

従って、ＤＡＣ１４の出力はアナログ入力と比較され、
２つの電流ＩＡＤＣ，ＩＤＡＣの相対的振幅に応じて比
較器４４の出力は電流ＩＤＡＣが電流Ｉ　ＡＤＣより大
きいことに対応する低又は高状態におかれる。比較器４
４の出力状態は出力端末４６をそこへ戻すことによって
ＭＰＵ　１２によってサンプリングされ感知されるので
、ＭＰＵ　１２からのデジタル符号化出力信号は比較器
４４の出力に応じて変化し、電流Ｘ　ＡＤｃＯ値に近似
するＩ　ＤＡＣに対する電流値を生じさせる。これら２
つの電流が一致すると、比較器材の出力はＭＰＵ１２に
よって認識される高状態に切換わシ、増幅器■へ供給さ
れた次のアナログ入力信号が逐次比較される。

さて第２図を参照すると、ＤＡＣ１４およびＡＤＣが更
に詳しく示されている。データ変換回路１０およびＭＰ
Ｕ１２がビデオゲームシステムとして用いられる場合に
は、単位利得構成増幅器４００Å力３２−３８へ供給さ
れるアナログ入力信号は１対のユーザ制御ジョイスティ
ックから供給される。６対のジョイスティックは電源Ｖ
ｃｃと接地基準との間に接続（９） された１対の電位差計７２．７４　：　７６．７８から
なる。

ジョイスティックの各電位差計のワイパーアームは図示
されているように緩衝増幅器７９のそれぞれの入力に接
続されている。上述したように、増幅器４０への各入力
はＭＰＵ　１２からの論理選択入力によって制御される
比較器４４によって逐次検索される。

例えば、変換ルーチンの期間中の特定の時間において、
電位差計７２から入力３２へ供給された入力信号は選択
論理回路部からの出力によって選択され、出力器におい
て対応する出力電圧を生じさせる。

これは抵抗８２両端に電圧を生じさせ代表的な電流をト
ランジスタ８４を介して供給する。この電流はトランジ
スタ８４に接続したトランジスタ８４によってミラー（
ｍｉｒｒｏｒ　）され、そのコレクタを介してノード７
８から電流ＩＡＤＣを供給する。

変換ルーチンの期間中に、ＭＰＵ１２からのデジタル符
号化入力信号は、トランジスタ１００・１０２．１０４
゜１０６、１０８および１１０のそれぞれの２進電流重
みつき出力コレクタに接続したインバータ８Ｂ　、　９
０　、９２　。

９４　、９６および９８からなるビットスイッチ２２へ
供給さく１０） れる。入力４８が最下位のピッ）　（ＬＳＢ）であり入
力部が最上位のピッ）　（ＭＳＢ）であるデジタル符号
の各ビットの論理状態に応じて、ダイオード１１２，１
１４１１６、１１８．１２０および１２２は電流ＩＤＡ
Ｃをノード１２４へ供給するため導通状態又は非導通状
態になる。

電流Ｉ　ＤＡＣはダイオード１２６およびトランジスタ
１２８からなる電流ミラーによってミラー（ｍｉｒｒｏ
ｒ　）され、上述したように総和ノード７８へ供給され
る。

ＭＰＵ　１２の逐次近似ルーチンは先づＩ　ＤＡＣをＤ
ＡＣ１４のＭＳＢにセットし、ＤＡＣ１４が６ビツト変
換器である場合には、３２ビツトの大きさの２進電流が
総和ノード７８へ供給される。Ｉ　ＤＡＣの値がＩ　Ａ
ＤＣの値より大きいと、比較器４４の出力は低状態に々
る。この状態はＭＰＵ　１２によって感知され、それは
ＭＳＢ電流をオフにするが、さもなければＭＳＢはセッ
トされたま＼になっている。ＭＳＢをセットするために
は、入力部を低にセットし、デジタル符号化入力信号の
他のすべてのビットを高にセットする。この結果トラン
ジスタ１１０は３２ビツトの電流をダイオード１２２を
介してノード１２４へ供給し、この電流は（１１） ダイオード１２６　、　）ランジスタ１２８および電流
ミラー１２９によってミラー（ｍｉｒｒｏｒ　）されて
総和ノード７８へ送られる。

従って、逐次近似ルーチンの期間中に、ＤＡＣ１４のＭ
ＳＢがセットされ、比較器４４の出力はＭＰＵ１２によ
ってチェックされ、その出力状態および次にとられるス
テップの両方を決定する。例えば、比較器４４の出力が
低であれば、ＤＡＣ１４のＭＳＢはオフになる。さもな
ければ、ＭＳＢはセットされたま＼になり、このことは
比較器４４の出力状態が高になっていることを意味する
。より低い各ビットは、すべてのビットがチェックされ
てしまうまで同じ動作を受けとる。従って、比較器４４
の出力が出力状態を切換えると、この切換えを生じさせ
たＤＡＣ１４のビット出力はＭＰＵ１２によってセット
されたま＼になっており、次にＭＰＵ１２はそこへ次に
より低いビットを加算してＩ　ＤＡＣの大きさを増大さ
せる。この方法によって、よりＡｃはＩＡＤＣの大きさ
に近似するまで２進的に増大する。一般的には６回の反
復回数以内に最終決定に達する。最終決定に達する（１
２） と、理解されるようにＭＰＵ　１２は何らかの事象を起
こさせる。例えば、ＩＤＡＣとＩＡＤＣの一致は、ユー
ザが遊んでいるビデオゲームに必要とされる正しい位置
にジョイスティックを動かしたことを意味する。

比較器４４の基本的構造を第２図に示しであるか、比較
器４４の一般的なバイアス成分には具体的に数字を付し
て彦い。比較器４４は出力端子４６におけるローディン
グには関係のないヒステリシスを有する。比較器祠は２
つの相互接続しているＮＰＮ　ｔ、流ミラー１３４およ
び１３６をそれぞれドライブするＮＰＮ差動対トランジ
スタ１３０および１３２を含む。

それぞれのミラーのトランジスタ１３８および１４０の
エミッタは、それぞれのダイオード１４２および１４４
に関連して成る量”Ｘ″によって面積がスケールされる
（但し、Ｘは任意の正の数）。従って、比較器４４が１
つの状態に切換えられると、比較器躬はそれをもう一方
の状態に切換えるにはＸ倍もの多くの電流を必要とする
。このヒステリシスは基準電流ＩＲＥＦおよび電流ＩＡ
ＤＣを追跡するので、（１３） もし電源電圧が上昇してそれらの電流が増大すると、ヒ
ステリシスもまた増大する。電流Ｉ　ＤＡＣが電流ＩＡ
ＤＣよシ大きくなることによって比較器４４は低出力状
態におかれ、これは抵抗１４６を流れる電流を生じさせ
、トランジスタ１３０をオンにする。このことはトラン
ジスタ１３２を導通状態にして電流をミラーダイオード
１４４に供給し、この電流は次にトランジスタ１４０を
導通状態にする。従って、トランジスタ１４８にはベー
ス電流ドライブが与えられてオンになり、それによって
電流が電源から抵抗１５０を介してトランジスタ１４８
のコレクタを通って流れるので出力端子１５０を低に引
っばる。

同様に、ＩＡＤＣかＩＤＡＣの値を上回ると、電流は反
対方向に抵抗１４６を通って流れ、トランジスタ１３２
をオフにし、トランジスタ１３０をオンにする。従って
ミラー１３６はオフになり、このことはトランジスタ１
４８をオフにして端子４６が高い値、即ち電源ｖｃｃに
近い値に達することができるようにする。

ＤＡＣ１４の基準電流ＩＲＥＦは基準増幅器２０によっ
て供給され、この基準増幅器２０は単位利得増幅器と（
１４） して接続された差動増幅器１５２および“ｂ”ビットの
電流を抵抗１５６を介して供給するように構成されてい
るトランジスタ１５４を含む。”ｂ”ビットの電流を供
給するためにトランジスタ１５４をスケールする目的に
ついてはトランジスタ１５８の機能とともに更に詳しく
後述するが、このトランジスタ１５８は値″ａ”の電流
をノード１２４に供給する。

Ｄ−Ａ変換 ＤＡＣ１４の動作および根本原理を第２図、第３図およ
び第４図を参照して説明する。ＤＡＣ１４は、標準的な
バイポーラ集積回路プロセスを用いて２４のエミッタと
９６のコレクタを有するラテラルＰＮＰ　）ランジスタ
から作られている点で独特のものである。ラテラルＰＮ
Ｐ　）ランジスタを用いることによって、ＤＡＣ１４は
ＤＡＣに一般にみられる抵抗ラダーを必要とせずに機能
し、アナログ出力信号を発生させるのに用いられる２進
重みつき出力電流を生じさせる。ＰＮＰ　）ランジスタ
１６０のコレクタのうちの所定のコレクタは相互接続さ
れ、誤り平均化技術を用いて重みつき出力電流を与える
。図示さ＋（１５） れているように、ＰＮＰトランジスタ１６０はベース−
エピタキシャル層２１０内にＵのエミッタ（１６２−２
０８）を形成することによって実現される。各エミッタ
はそれに対応づけられた４つのコレクタを有し、これら
のコレクタもまたベース−エピタキシャル領域２１０に
形成されている。（第４図の斜線を引いた領域で示され
ている）共通接続コレクタ領域は併合され（ｙｙｙｅｒ
ｇｅ　）相互接続されて重みつき出力電流を与える。エ
ミッタ１６２．１６４．１６６゜１６８、１７０．１８
２．１８４．１８６．１８８．１９０．２０２および２
０４は金属製の相互接続導線２１２によって相互接続さ
れ、抵抗２１４によって電源電圧ＶＣＣにバイアスされ
る。同様に、エミッタ１７２．１７４．１７６、１７８
．１８０゜１９２、１９４．１９６．１’１８．２００
．２０６および２０８は金属導線により抵抗２１６を介
してＶｃｃに相互接続されている。トランジスタ１６０
の共通ベース領域は導線２１８によってノード２２０に
おいて基準増幅器２０の出力に接続されている。′ 誤差を減らすために、トランジスタ１６０の上方のエミ
ッタ列の一部コレクタはトランジスタ１６０（１６） の下方のエミッタ列の特定のコレクタに相互接続されて
いる。例えば、ＤＡＣ１４のＭＢＳは上方の列のエミッ
タ１６４に関連した２つのコレクタ、エミッタ１６６に
関連した４つのコレクタ、エミッタ１６８に関連した２
つのコレクタ、エミッタ１７４に関連した２つのコレク
タ、エミッタ１７６に関連した４つのコレクタ、エミッ
タ１７８に関連した２つのエミッタを下方の列のエミッ
タ１８４に関連した２つのコレクタ、エミッタ１８６に
関連した４つのコレクタ、エミッタ１８８に関連した２
つのコレクタ。

エミッタ１９４に関連した２つのコレクタ、エミッタ１
９６に関連した４つのコレクタおよびエミッタ１９８に
関連した２つのコレクタに相互接続することによって実
現される。従って、導線２２２における電流は、ＭＳＢ
である３２ビット重みつき出力電流を生じさせるために
３２の一致したコレクタから流れる電流でできている。

個々のコレクタがそれらの誤差とともに一緒に加算され
ると、コレクタの一部は一般に正の誤差を有し、その他
のコレクタはそれに関連した負の誤差を有する。これら
の誤（１７） 差の和の平方根に等しい誤差を生じる。同様な方法によ
ｐ、ＤＡＣ１４のその他の２進重みつき出力電流、即ち
１６，８．４．２および１はトランジスタ１６０の個々
の特定のコレクタを相互接続することによって生じる。

従って、第３図および第４図に示すように、４ビット出
力重みつき電流を生じさせるためには、エミッタ２０４
に関連したコレクタのうちの３つをエミッタ１８２に関
連した１つのコレクタと組合せ（ｍｅｒｇｅ）　＋導線
２２４を介してダイオード１１６に接続する（第２図）
。

上述したようにＤＡＣ１４電流は、抵抗１９および２１
からなる分圧器によって増幅器１５２の非反転入力に設
けられる電圧に等しい標準抵抗１５６両端の電圧を基準
電流が発生させるまで、差動増幅器１５２から組合せら
れたトランジスタ１６０のベースをドライブすることに
よって設定される。従ってＩＲＥＦは下記に等しくなる
。

ＩＲＥＦ＝（ＶＣＣ）（Ｒ２１）／（Ｒ１９＋Ｒ２１）
Ｒ１５６（１）（１８） 出力アナログ信号は、ノード１２４に供給されるＤＡＣ
１４の出力電流から誘導されたカセット出力２４におい
て与えられる。この出力電流はダイオード１２６および
トランジスタ２０６を介してミラーされ負荷抵抗２３６
を介して代表的な電圧に変換される。

この電圧は緩衝増幅器２２８をドライブしてそこから出
力電圧を生じさせ、この出力電圧は抵抗２３２および２
３４からなる抵抗分割器によってスケールダウンされ、
緩衝増幅器２３０の入力に印加されて出力２４に現われ
る。従って、適当なソフトウェア発生ルーチンの期間中
に、ＤＡＣ１４は電流ミラーおよび緩衝増幅器を介して
出力を発生させ、出力２４に取付けられたオーディオカ
セットレコーダヲ介してデータを記憶し、また増幅器（
９）を介して出力２８において音響出力を与えるのに用
いられる（第１図）。

ジョイスティック不感帯 上述したように、データ変換回路１０は１対のジョイス
ティックとＭＰＵ１２との間にインタフェーシングを備
えることができる。第２図に示しである（１９） ように、各ジョイスティックは緩衝増幅器７９に印加さ
れたアナログ電圧を変化させる１対の電位差計を含む。

４つの電位差計７２　、７４　、７６および７８の各科
への導線および接点は何らかの有限抵抗を有し、この抵
抗により電位差計両端に電圧低下が生じる。

これらの電圧低下はジョイスティックの最大エクスカー
ション範囲から減算を行う。ジョイスティックがＤＡＣ
１４のフルスケール範囲を超える範囲を確実に有するよ
うにするために、ＤＡＣはその範囲が使用される任意の
ジョイスティックの範囲内に常にあるように設計されて
いる。例えば、ジョイスティックの電位差計両端の電圧
がひとたび２５０ミリボルト以下になると、ワイパアー
ムのそれ以上の動きがデータ変換回路１０の動作に影響
を与えナイようにＤＡＣ１４を設計することができる。

ジョイスティックのこの点又はそれ以下の範囲はジョイ
スティックの″底部不感帯（ｂｏｔｔｏｍ　ｄｅａｄｂ
ｅｎｄ）”と云われる。同様に、ひとたび電位差計両端
の電圧が動作電位Ｖｃｃを下回る成る所定の最大値に達
すると、データ変換回路１０はもはや影響をうけな（２
０） い。この点はジョイスティックの“頂部不感帯（ｔｏｐ
　ｄａａｄｂａｎｄ）”と云われる。これらの不感帯を
設ける方法をこ＼で第２図および第３図を参照して説明
することにする。基準電流ＩＲＥＦ’は“ｂ″′′アン
ペアに等しいものとして示されている。製作されている
ＤＡＣ１４の実施例において、ＩＲＥＦは１００８／Ｎ
に等しくされた。但し、ＮはＰＮＰ　）ランジスタ１６
０の基準コレクタの数である。例えばＮ＝１６とすると
、ＤＡＣ１４の６つの出力電流のフルスケール重量は６
３．又は６ビツト変換器に対して予期されるものに等し
い。しかし、好ましい実施例においては、例えばＮを１
８に等しくしてもよい。即ちその場合にはトランジスタ
１６０の１８のコレクタを相互接続してＩ　ＲＥＦを設
ける。こうするとフルスケール重量電流は６３の代わり
に５６の値に減少する。

従ってひとたび電位差計両端の電位低下がＩＲＥＦの減
少した最大値５６を超えるＩ　ＡＤＣの値を設けると、
もはや何も起きない。従って、ＤＡＣ１４のフルスケー
ル重みつき出力電流を減少させることによって（利用可
能なＩＲＥＦを減少させることによって）頂（２１） 部不感帯が設けられる。同様にトランジスタ１５８はノ
ード１２４に値”ａ″単位重みつき電流を供給するもの
として示されている。この“賦活電流（ｋｅｅｐ−ａｌ
ｉｖｅ　ｃｕｒｒｅｎｔ）”は上述したように底部不感
帯を設ける。賦活電流の値は一般に”Ｍ″単位セットす
ることができる。ＮおよびＭを変えることにより、それ
に応じて不感帯の値をシフトすることができる。

ジョイスティック緩衝増幅器 第２図に示しであるように、増幅器４ｏは、その反転入
力をノード（資）においてその出力に接続させそれぞれ
のアナログ入力電圧が供給される４つの非反転入力（３
２，３４，３６，３８）を含むことによって、単位利得
緩衝増幅器として構成された演算増幅器を含む。さて第
５図を参照すると、例えば入力３２（２２） に供給された入力アナログ電圧を受けとる演算増幅器７
９の差動増幅器３００が示されている。差動増幅器３０
０はＰＮＰ　）ランジスタ対３０６および３０８ととも
に電流源３１０に差動的に接続されているＰＮＰトラン
ジスタ対３０２　、３０４を含む。トランジスタ３０６
は多重エミッタトランジスタとして示すれており、その
理由については後述する。内部ＰＮＰ　）ランジスタ３
０４および３０６のコレクタは、トランジスタ３１２お
よび３１４からなる電流ミラー回路に結合されている。

トランジスタ３０２および３０８のコレクタは接地基準
に戻されている。差動増幅器３００の反転入力はトラン
ジスタ３０８のベースと一致しており、一方弁反転入力
はトランジスタ３０２のベースである。上述した差動増
幅器３００の構成および動作は周知であり、例えば米国
特許第３．６４９，８４６号に説明されている。

Ａ−Ｄ変換ルーチンの期間中に、差動増幅器３００はマ
イクロプロセッサ１２によって選択され、このマイクロ
プロセッサは適当な論理コマンド信号を選択論理回路部
の入力６２および６４に供給して入力（２３） ３２をサンプリングさせる。論理選択回路６８は制御ノ
ード３１６および３１８に高インピーダンスをおくこと
によって差動増幅器３００を動作状態にする。

この状態は電流源３１０から供給された差動テール（ｔ
ａｉｌ　）電流が差動増幅器３００をドライブできるよ
うにし、一方、ＮＰＮ）ランジスタ３２０を通り多重エ
ミッタトランジスタ３２２のエミッタに至る伝導路が備
えられている。トランジスタ３２０および３２２は差動
増幅器３００の反転側においてトランジスタ３２４およ
び３２６によってミラーされている。

トランジスタ３２２および３２６のベース電極は電流源
３２８によってバイアスされ、トランジスタ３２７によ
って１ダイオード電圧の電位でクランプされる。このこ
とは、入力３２におけるアナログ入力が接地電位に近い
場合には、トランジスタ３２２および３２６が飽和状態
にドライブされることを防ぐ。

同様に、トランジスタ３４５は電流源３４４が飽和する
のを防ぐ。トランジスタ３４５はそのコレクタに接続さ
れたノードをＶ、を下回る１ダイオード電圧低下にクラ
ンプするのに用いられる。但し、■８は（２４） Ｖｃｃ　−２ＶＢＫに等しくすることができ、ＶＢＥは
標準バイポーラトランジスタのベース−エミッタ接合両
端の電圧低下である。

動作すると、入力３２に印加されたアナログ電圧はＶｃ
ｃと接地との間の範囲内になり、理解されるように差動
増幅器３００が動作し、ダイオード３１４とトランジス
タ３１２からなる電流ミラーから差動−年端出力電流を
与えてトランジスタ３３０のベースをドライブする。同
時に、入力３２におけるアナログ入力電流はトランジス
タ３２０および抵抗３２１を介して電流の流れを発生さ
せてＰＮＰ　）ランジスタ３２２をドライブし、このＰ
ＮＰ　）ランジスタ３２２はミラーされた等個物（ｃｏ
ｕｎｔｅｒｐａｒｔａ　）　＋即ちトランジスタ３２４
および３２６および抵抗３２７とともに第２差動増幅器
を形成し、差動増幅器３００と同じ方法でダイオード３
１４とトランジスタ３１２からなる電流ミラーをドライ
ブする。この動作が今度はＮＰＮ　）ランジスタ３３２
のベースをドライブするが、このＮＰＮ　）ランジスタ
３３２は、ＮＰＮトランジスタ３３６のコレクタ電流が
入力３２に印加されたジ（２５） ヨイスティックアナログ電圧に等しいノード（資）にお
ける負荷抵抗８２両端の電圧低下を生じさせるまでＮＰ
Ｎ　）ランジスタ３３６のベースをドライブするような
方法でトランジスタ３３０のエミッタおよび電流源３３
４に接続されている。従って、ジョイスティックアナロ
グ電圧は等価電流に変換される。

ＮＰＮ　）ランジスタ３３８はトランジスタ３３６を通
って流れる電流をミラーし総和ノード７８から電流ＩＡ
ＤＣを供給する。

端子３２におけるアナログ入力電圧が接地基準電位を上
回る３ダイオード電圧低下以下である場合には、トラン
ジスタ３２０．３２２．３２４および３２６からなる差
動増幅器が必ず非導通状態になる。しかし、差動増幅器
３００は尚動作していて電流ＩＡＤＣを発生させる。同
様に、入力３２におけるアナログ電圧がＶｃｃを下回る
はｙ３ダイオード電圧低下の電位に達すると、差動増幅
器３３０は非導通状態になるが、トランジスタ３２０．
３２２．３２４および３２６からなる差動増幅器は動作
して電流ＩＡＤＣを与える。

例えば入力詞におけるジョイスティック入力電（２６） 圧をサンプリングできるようにするために入力３２がデ
セレク）　（ｄｅｓｅｌｅｃｔ　）される場合には、制
御点３１６および３１８が選択論理回路間によって低イ
ンピーダンスに結合される。従って、電流源３１０から
のテール電流は差動的に接続されたトランジスタ３０４
および３０５から分路される。また、トランジスタ３２
０を流れる入力電流もトランジスタ３２２から分路され
る。従って上述したように入力３２に関連した差動増幅
器は非導通状態になる。

図示したように、ジョイスティック増幅器４０は４人力
組合せ構造によって実現され、各入力讃。

３６　、３８は入力３２について上述したのと同じ方法
でノード７８に結合されている。例えば、入力詞は、ト
ランジスタ対３０６および３０８に、更に第２テール電
流源３４４に差動的に接続されたＰＮＰ　）ランジスタ
３４２を含む差動増幅器の非反転入力であるＰＮＰ　）
ランジスタ３４０に接続されて示されている。

上述したように、Ａ−Ｄ変換ルーチンにおいて入力３２
　、３４　、３６およびあは逐次選択され、各入力が選
択されるとそれぞれそこに現われるアナログ電（２７） 圧を対応する電流ＩＡＤＣに変換する。入力３２がデセ
レクト（ｄｅａｅｌｅｃｔ　）され入力３４が選択され
ると、制御点３１６および３１８が同時に低インピーダ
ンスレベルにドライブされ、制御点３４６および３４８
は選択論理回路６８によって高インピーダンスレベルに
結合される。次にテール電流が電流源３４４によって供
給され、トランジスタ３４０　、３４２および３０６　
、３０８からなる差動増幅器をトランジスタ３５０とと
もに作動状態にし、入力あにおいて供給されるアナログ
電圧に応答してトランジスタ３２２に電流を供給する。

従って、トランジスタ３３６のベースは、ノード８３に
おける電圧が入力調において供給される電圧に等しくな
るまで、差動増幅器３００について上述したのと同じ方
法でドライブされる。

同様な方法で、入力間および関は入力３２および讃につ
いて示したように多重トランジスタ３０６および３２２
のエミッタに結合されている。増幅器４０の組合片構造
は、集積回路チップ上の使用面積が他の場合より少ない
構造を結果的に生じさせる。

（２８） 音響多重化 入力６０（第６図）に供給された音響使用可能制御信号
に応答して、データ変換回路１０の出力２４および詔は
使用可能にされ、そこからオーディオ出力信号が供給で
きるようにする。従って、アナログスイッチ（資）の入
力釦において供給される制御信号は抵抗４００および４
０２からなる抵抗分割器両端に順バイアスされた電圧を
発生させてトランジスタ４０４を導通状態にする。この
結果トランジスタ４０６および４０８は非導通状態にな
る。従って、増幅器３０のドライバ増幅器４１４に対す
る電流源負荷エミッタフォロア出力段を形成するトラン
ジスタ４１０および４１２は使用可能になる。そのベー
スを抵抗４１８を介してダイオード４１６に結合させて
いるトランジスタ４１２は、ダイオード４１６両端に生
じた電圧によって順バイアスされるので導通状態になる
。バイアス電流は電流源４２０からダイオード４１６へ
供給される。音響出力を使用禁止にするためにハ、トラ
ンジスタ４０４をオフにし、電流源４０９によってベー
ス電流を供給されるトランジス（２９） り４０６および４０８を使用可能にする。トランジスタ
４０６および４０８がオンになると、トランジスタ４１
０および４１２はオフになる。従って、ＤＡＣ１４の出
力２５に現われるアナログ出力信号は増幅器側を介して
出力２８において供給される。

音響多重化モードの期間中に、外部信号が入カフ０に供
給されると、選択論理回路間からの制御信号が制御人力
４２８において供給され、この信号は出力トランジスタ
４３０を使用可能にする。従って、入カフ０に供給され
たいかなる外部オーディオ信号も、電流源４３４および
抵抗４３６および４３８からなるベースバイアス回路を
介してＰＮＰ　）ランジスタ４３２のベースをドライブ
する。トランジスタ４３２および電流源４４０が特定の
音響入力信号によってドライブされるとベースにおける
電圧が変化するので、トランジスタ４３０は出力２８を
ドライブする。

出力羽へのオーディオを多重化するために入カフ２に結
合した入力を有する同じ第２音響チヤネルが備えられて
いる。

同様に、トランジスタ４２２はトランジスタ４２４（３
０） とともに電流源負荷エミッタフォロア出力段として動作
し、ＤＡＣ１４がバッファ４２６に結合した入力部に入
力信号を供給するとカセット出力端子冴において出力信
号を与える。

論理選択コマンド さて第７図をみると、上述した論理制御信号を発生させ
る選択論理回路部が示されている。選択論理回路部は当
業者には周知の標準的なＩ”Ｌゲートを含む。論理選択
回路部はトランジスタ５００および５０２によって形成
されている１対のインジェクタのない（ｉｎｊｅｃｔｏ
ｒｌｅｓｇ　）入力ゲートを含み、これらのトランジス
タの各々はそれぞれ抵抗分割器５０４を介してそれぞれ
の入力６２および６４に結合されている。トランジスタ
５００によって形成されているゲートの２出力はそれぞ
れトランジスタ５０８および５１０によって形成された
Ｉ”Ｌゲートに結合されている。トランジスタ５０８に
よって形成されているゲートの出力はそれぞれＮＰＮ　
）ランジスタ５１２および５１４のベースに結合され、
ペースプルアップ電流はそれぞれ電流源５１６および５
１８によ（３１） つてこれら２つの後者のトランジスタに供給される。ト
ランジスタ５１０によって形成されているゲートの出力
はトランジスタ５２０によって形成されているゲートに
結合されトランジスタ５２０の出力はそれぞれトランジ
スタ５２２　、５２４および５２６のペースに結合され
ている。

動作すると、例えば音響多重化をしようとする場合には
、トランジスタ５２２をオフにすることによって使用可
能にする音響チャネルを選択する。

こうすると制御点４２Ｂにおいて高インピーダンス出力
が生じ、トランジスタ４３０（第６図）を使用可能にす
る。トランジスタ５２２はＭＰＵ　１２によってオフに
され、入力６２に論理１を入力６４に論理０を供給する
。このモードにおいては、トランジスタ／ゲート５００
がオフになると、インジェクタ電流がインジェクタ電流
源５２８からトランジスタ／ゲ−）　５１０に供給でき
るようになる。同様に、トランジスタ／ゲート５０２が
オフになシ、インジェクタ電流源５３２はトランジスタ
／ゲート５２０１にドライブできるようになる。トラン
ジスタ／ゲート５２０（３２） はそれによシ導通状態になり、電流源５３４から利用で
きるすべてのペースプルアップ電流をシンク（５ｉｎｋ
）　Ｌ、従ってトランジスタ５２２は使用禁止になる。

従って音響チャネルは使用可能になる。

Ａ−Ｄ変換モード期間中に、上述したように入力３２が
制御点３１６および３１８に高インピーダンスをおくこ
とによって選択される。これらの制御点に高インピーダ
ンスを設けるために、適当な論理信号を入力６２および
６４に供給することによってトランジスタ５１２および
５１４をオフにする。例えば論理０を両方の入力６２お
よび個に供給すると、トランジスタ／ゲート５００およ
び５０２はオフになる。

それによってトランジスタ／ゲート５０８はオンになシ
、電流源５１６および５１８から利用できるすべてのペ
ースプルアップ電流をシンク（ｓｉｎｋ）ｌ、、それぞ
れトランジスタ５１２および５１４をオフにする。同時
に、入力側、３６および羽はそれぞれの制御点を低イン
ピーダンスにドライブすることによってデセレクト（ｄ
ａｓａｌｅｃｔ　）される。例えば、入力側について説
明したように、制御点３４６および（３３） ３４８はトランジスタ／ゲート５００をオフにすること
によってドライブされる。従ってゲート５１０は使用可
能になり、インジェクタ電流源５３６および５３２から
供給されたインジェクタ電流をシンク（ａＩｎｋ）する
。この動作はトランジスタ／ゲート５２０をオフにし、
ベース電流ドライブがトランジスタ５２４および５２６
に供給されるようにする。トランジスタ５２４および５
２６はそこに供給されたベース電流ドライブによって導
通状態になるので、そのコレクタ出力は低インピーダン
スにドライブされる。同様に、入力３２が上述した変換
モードの期間中に選択されると、入力側および関に関連
した制御点はデセレクトされる。

以上説明したのは、マイクロプロセッサ制御Ｄ−Ａ変換
およびＡ−Ｄ変換の両方を行うためにマイクロプロセッ
サとともに利用できる新規なデータ変換回路である。こ
のデータ変換回路の独特の特徴は、組合せられた９６の
コレクタのＰＮＰ　）ランジスタと４チャネル緩衝増幅
器で作られた６ビツ）　ＤＡＣを含む。

（３４）

【図面の簡単な説明】

第１図は、本発明のデータ変換回路の部分略ブロック図
である。 第２図は、第１図のデータ変換回路の更に詳細な略ブロ
ック図である。 第３図は、本発明のデータ変換回路に用いられるマルチ
コレクタＰＮＰ　）ランジスタの概略図である。 第４図は、集積回路に組立てられた第３図のマルチコレ
クタトランジスタの平面図である。 第５図は、本発明の好ましい実施例に用いられている増
幅器の概略図である。 第６図は、本発明のデータ変換回路のアナログ回路部分
を示す概略図である。 第７図は、本発明のデータ変換回路の論理選択回路を示
す部分概略図である。 第１図において １０はデータ変換回路、１２はマイクロプロセッサ、１
８は重みつき電流源、２０は基準増幅器、２２はビット
スイッチ、６６はアナログスイッチ、６８は選択論（３
５） 理回路。 特許出願人　モトローラ・インコーボレーテッド代理人
弁理士　玉　蟲　久　五　部 （３６） ６０７０７２　６２６４ Ｆ’ｌＧニー、　７ ＦＩＧ、３ 丘１６０ノ　Ｆ”ｌＧ、４

Claims (1)

1. 【特許請求の範囲】 １、複数の２進重みつき出力電流を与える組合せられた
   多重コレクタトランジスタ、およびデジタル入力信号に
   応答して前記出力電流のうちの選択された電流を加算し
   てアナログ信号を発生させる電流スイッチとを含む、複
   数のビットからなるデジタル入力信号をアナログ信号に
   変換するＤ−Ａ変換回路と、 供給されたアナログ電圧を表わす電流を発生させる回路
   、および前記代表的電流と前記Ｄ−Ａ回路から供給され
   たアナログ電流とを比較しそのレベルが前記代表的電流
   と前記アナログ電流との相対的大きさに応じて切りかわ
   る前記デジタル信号を発生させる比較器とを含む、アナ
   ログ電圧をデジタル信号に変換するＡ−Ｄ変換器と、を
   具えることを特徴とする 集積データ変換回路。 （１） ２、　相互接続された前記多重コレクタのうちの所定の
   コレクタを有し、複数の２進重みつき電流を発生させる
   ＰＮＰ多重コレクタトランジスタと、前記ＰＮＰ多重コ
   レクタトランジスタの前記の相互接続したコレクタに結
   合され、複数の入力を有し、その各入力はそこに供給さ
   れるデジタル信号の特定のビラトラ受けとり、出力総和
   ノードにおいて前記複数の２進重みつき電流のうちの特
   定の電流を加算して前記アナログ出力信号を発生させる
   スイッチ回路と、を具えることを特徴とするデジタル入
   力信号をアナログ出力信号に変換する集積Ｄ−Ａ変換器
   回路。 ３、　加算ノードにおいて基準電流を設けるバイアス電
   流回路と、 入力アナログ電圧に応答し、入力アナログ電圧を表わす
   出力電流を発生させる演算増幅器と、前記演算増幅器と
   前記加算ノードとの間に結合され、前記演算増幅器の前
   記出力電流にはソ等しい電流を前記加算ノードにおいて
   設ける電流ミラーと、 （２） 前記加算モードに結合した入力およびＡ−Ｄ変換器回路
   の出力に結合した出力を有しそこにおいてデジタル出力
   信号を発生させ、前記基準電流と前記電流ミラー回路に
   よって設けられた前記電流の相対的大きさに応答する比
   較器とを含む、入力アナログ電圧をデジタル出力信号に
   変換する集積Ａ−Ｄ変換回路。