JPH0744454B2

JPH0744454B2 - Ａ／ｄコンバータ

Info

Publication number: JPH0744454B2
Application number: JP58167885A
Authority: JP
Inventors: 仁竹田; 武男関野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1983-09-12
Filing date: 1983-09-12
Publication date: 1995-05-15
Anticipated expiration: 2010-05-15
Also published as: JPS6059813A

Description

【発明の詳細な説明】産業上の利用分野この発明はA/Dコンバータに関する。

背景技術とその問題点高速のA/Dコンバータには、主として第１図に示すよう
な並列型と、第２図に示すような直並列型とがある。

すなわち、第１図の並列型A/Dコンバータは８ビツトのA
/D変換を行う場合であるが、255個の電圧比較回路A₁〜A
₂₅₅を有し、この比較回路A₁〜A₂₅₅において、アナログ
入力電圧V_inが255ステツプの基準電圧（V₁〜V₂₅₅）とそ
れぞれ電圧比較され、その比較出力がエンコーダ（１）
に供給されて８ビツトのデジタル出力D₀〜D₇が取り出さ
れる。

また、第２図の直並列型A/Dコンバータも８ビツトのA/D
変換を行うものであるが、入力電圧V_inが前段の４ビツ
トの並列型A/Dコンバータ（２）に供給されて上位４ビ
ツトのデジタル出力D₇〜D₄が取り出される。そして、こ
の４ビツトD₇〜D₄がD/Aコンバータ（３）に供給されて
アナログ電圧V_mに変換され、差動アンプ（４）で得た電
圧V_inと電圧V_mとの差の電圧（V_in−V_m）が後段の４ビツ
トの並列型A/Dコンバータ（５）に供給されて下位４ビ
ツトのデジタル出力D₃〜D₀が取り出される。

しかし、第１図の並列型A/Dコンバータでは、アナログ
入力電圧V_inをｎビツトのデジタル出力に変換する場
合、（2ⁿ−１）個の電圧比較回路を必要とし、素子数が
多くなつてIC化した場合のチツプサイズが大きくなると
共に、消費電力が大きくなつてしまう。

その点、第２図の直並列型A/Dコンバータでは、（ｍ＋
ｎ）ビツトのデジタル出力に変換する場合でも、電圧比
較回路は（2^m＋2ⁿ−２）個でよく、従つて、チツプサイ
ズや消費電力を小さくできる。

しかし、このコンバータでは、D/Aコンバータ（３）が
必要である。しかも、上位ビツト変換用の前段のA/Dコ
ンバータ（２）と、D/Aコンバータ（３）との間に誤差
があると、これがそのまま変換誤差として現れ、上位ビ
ツトと下位ビツトとの接なぎ目で誤差を生じてしまう。
すなわち、アナログ入力電圧V_inが例えば単調増加して
いくとき、デジタル出力の下位ビツトから上位ビツトへ
桁上げがある点で、デジタル出力がデイツプし、単調増
加しなくなつてしまう。

この直並列型A/Dコンバータの欠点を除去するものとし
て、本出願人は先に第３図に示すような改良型のA/Dコ
ンバータを提案した。この改良されたA/DコンバータはD
/Aコンバータ（３）及び差動アンプ（４）を夫々省略し
て構成したもので、下位４ビツト用のA/Dコンバータ
（５）は上位４ビツト用のA/Dコンバータ（２）のコン
バート出力によつて形成されたコントロールパルスによ
り制御される。

第４図はその具体例で、この例は４ビツト変換の場合で
ある。図において、上位２ビツト用のA/Dコンバータ
（６）は３個の電圧比較回路M₁〜M₃とエンコーダ（７）
とで構成され、下位２ビツト用のA/Dコンバータ（８）
もまた、３個の電圧比較回路N₁〜N₃とエンコーダ（９）
とで構成される。

端子（11），（12）間には所定の電圧が印加され、これ
らの間には抵抗値の等しい15個の分圧用抵抗器Ｒが直列
接続されると共に、４個ずつの抵抗器Ｒ毎にジグザグに
屈曲されて４行×４列の抵抗器Ｒの行列からなる基準電
圧発生回路が構成され、その各抵抗器Ｒの接続中点に得
られた16ステツプの基準電圧V₁₅〜V₀がV₁₅〜V₁₂,V₁₁〜V
₈,V₇〜V₄,V₃〜V₀の４組に分割され、その組を代表する
電圧V₁₂,V₈,V₄（及びV₀）とアナログ入力電圧V_inとが電
圧比較されてデジタル出力の上位２ビツトD₃,D₂が取り
出される。そして、この上位２ビツトD₃,D₂に対応して
電圧の組V_k−V_k-3（ｋ＝15,11,7）が選択され、この選
択された組の電圧V_k−V_k-3と入力電圧V_inが電圧比較さ
れてデジタル出力の下位２ビツトD₁,D₀が取り出され
る。

電圧の組V_k〜V_k-3の選択はエンコーダ（７）、具体的に
はこれに入力される電圧比較回路M₁〜M₃の出力P₃〜P₁に
よつて行なわれる。また選択された電圧の組を下位２ビ
ツト変換用の電圧比較回路N₁〜N₃に供給するため、図示
のような差動スイツチSWが設けられる。このスイツチSW
は差動アンプで構成される。

第５図は差動スイツチSWを含めた直並列型A/Dコンバー
タの具体例である。

なお、第５図では、紙面の都合により回路図を第５図Ａ
とＢとに分割して示す。比較回路M₃〜M₁は、それぞれ、
トランジスタQ_m1,Q_m2のエミツタが定電流源S_mに共通接
続されて構成され、比較回路N₃〜N₁は、それぞれ、トラ
ンジスタQ_n1,Q_n2のエミツタが定電流源S_nに共通接続さ
れて構成される。差動スイツチSWは電圧比較回路A
_ij（ｉ＝４〜1,j＝３〜１）で構成される。この比較回
路A_ijは、それぞれ、トランジスタQ₁,Q₂のエミツタが電
流スイツチ用のトランジスタQ₃のコレクタに共通接続さ
れて構成される。なお、比較回路A_i3〜A_i1は、本来、比
較回路N₃〜N₁の初段として働くものである。

また、入力端子（11）及び接地間に所定電圧Vrが印加さ
れ、その間に抵抗値の等しい15個の抵抗器Ｒが直列接続
されると共に、４個ずつの抵抗器Ｒ毎にジグザグに屈曲
されて４行×４列の抵抗器Ｒの行列からなる基準電圧発
生回路が構成され、その各抵抗器Ｒの接続中点に得られ
た16ステツプの基準電圧V₁₅〜V₀のうち、４ステツプご
との電圧V₁₂,V₈,V₄が比較回路M₃〜M₁のトランジスタQ_m1
のベースに供給され、電圧V₁₅〜V₁₃,V₇〜V₅が比較回路A
_4j,A_2jのトランジスタQ₂のベースに供給されると共に、
残る電圧V₉〜V₁₁,V₁〜V₃が比較回路A_3j,A_1jのトランジ
スタQ₂のベースに供給される。さらに、比較回路M₃〜M₁
のトランジスタQ_m2のベースと、比較回路A_ijのトランジ
スタQ₁のベースとに、アナログ入力電圧V_inが供給され
る。

また、比較回路M₃のトランジスタQ_m1のコレクタ出力P₃
が比較回路A_4jのトランジスタQ₃のベースに供給され、
比較回路M₃のトランジスタQ_m2と比較回路M₂のトランジ
スタQ_m1とのワイアードアンド出力P₂が比較回路A_3jのト
ランジスタQ₃のベースに供給され、比較回路M₂のトラン
ジスタQ_m2と比較回路M₁のトランジスタQ_m1とのワイヤー
ドアンド出力P₁が比較回路A_2jのトランジスタQ₃のベー
スに供給され、比較回路M₁のトランジスタQ_m2のコレク
タ出力P₀が比較回路A_1jのトランジスタQ₃のベースに供
給される。

そして、比較回路A_i3〜A_i1のトランジスタQ₃のエミツタ
が定電流源S₃〜S₁にそれぞれ共通接続される。また、比
較回路M₃〜M₁の出力P₃〜P₁が上位ビツト用のエンコーダ
（７）に供給されてデジタル出力の上位２ビツトD₃,D₂
が取り出される。

さらに、比較回路A_i3〜A_i1のトランジスタQ₁,Q₂のコレ
クタが、それぞれ比較回路N₃〜N₁のトランジスタQ_n1,Q
_n2のベースに共通接続される。そして、比較回路N₃のト
ランジスタQ_n1のコレクタ出力B₃、比較回路N₃のトラン
ジスタQ_n2と比較回路N₂のトランジスタQ_n1とのワイアー
ドアンド出力B₂、比較回路N₂のトランジスタQ_n2と比較
回路N₁のトランジスタQ_n1とのワイアードアンド出力B₁
が下位ビツト用のエンコーダ（９）に供給されると共
に、エンコーダ（７）からビツトD₂がエンコーダ（９）
に供給され、エンコーダ（９）からはデジタル出力の下
位２ビツトD₁,D₀が取り出される。なお、エンコーダ
（７），（９）の真理値表の一例を第６図及び第７図に
示す。

このような構成において、例えば第５図にとして示す
ように、アナログ入力電圧V_inが、V₇＞V_in＞V₆であると
する（以下、信号のレベルを示す“H",“L"にはに対
応してサフイツクス１をつける）。

すると、V₁₂＞V₈＞V_inなので、比較回路M₃,M₂のトラン
ジスタQ_m1のベースは“H₁"、トランジスタQ_m2のベース
は“L₁"となつてトランジスタQ_m1のコレクタは“L₁"、
トランジスタQ_m2のコレクタは“H₁"となる。また、V_in
＞V₄なので、比較回路M₁のトランジスタQ_m1のベースは
“L₁"、トランジスタQ_m2のベースは“H₁"となつてトラ
ンジスタQ_m1のコレクタは“H₁"、トランジスタQ_m2のコ
レクタは“L₁"となる。従つて、P₃＝“L₁",P₂＝“L₁",P
₁＝“H₁",P₀＝“L₁"となるので、第６図からD₃＝“0",D
₂＝“1"となる。

また、P₃＝“L₁",P₂＝“L₁",P₁＝“H₁",P₀＝“L₁"なの
で、比較回路A_2jのトランジスタQ₃だけがオンとなり、
比較回路A_2jにおいて入力電圧V_inと基準電圧V₇〜V₅とが
比較される。そして、V₇＞V_in＞V₆なので、比較回路A₂₃
のトランジスタQ₁のベースは“L₁",トランジスタQ₂のベ
ースは“H₁"となつてトランジスタQ₁のコレクタは
“H₁",トランジスタQ₂のコレクタは“L₁"となると共
に、比較回路A₂₂,A₂₁のトランジスタQ₁のベースは
“H₁",トランジスタQ₂のベースは“L₁"となつてトラン
ジスタQ₁のコレクタは“L₁",トランジスタQ₂のコレクタ
は“H₁"となる。

そして、これら出力が比較回路N₃〜N₁に供給されている
ので、比較回路N₃のトランジスタQ_n1のコレクタは
“L₁"、トランジスタQ_n2のコレクタは“H₁"となると共
に、比較回路N₂,N₁のトランジスタQ_n1のコレクタは
“H₁"、トランジスタQ_n2のコレクタは“L₁"となる。従
つて、B₃＝“L₁"、B₂＝“H₁"、B₁＝“L₁"となると共
に、D₂＝“1"なので、第７図からD₁＝“1",D₀＝“0"と
なる。

従つて、アナログ入力電圧V_inがとして示すように、V
₇＞V_in＞V₆のときには、デジタル出力D₃〜D₀として“01
10"が得られる。そして、このときの入力電圧V_inは端数
を切り捨てて量子化すれば、接地側から数え第６番目の
ステツプのレベルであり（接地電位を第０番目とす
る）、６＝“0110"であるから、D₃〜D₀＝“0110"は正し
いデジタル出力である。

また、例えば第５図にとして示すように、アナログ入
力電圧V_inが、V₁₀＞V_in＞V₉であるとする（以下、信号
のレベルを示す“H",“L"にはに対応してサフイツク
ス２をつける）。

すると、V₁₂＞V_inなので、比較回路M₃のランジスタQ_m1
のベースは“H₂"、トランジスタQ_m2のベースは“L₂"と
なつてトランジスタQ_m1のコレクタは“L₂"、トランジス
タQ_m2のコレクタは“H₂"となる。また、V_in＞V₈＞V₄な
ので比較回路M₂,M₁のトランジスタQ_m1のベースは
“L₂"、トランジスタQ_m2のベースは“H₂"となつてトラ
ンジスタQ_m1のコレクタは“H₂"、トランジスタQ_m2のコ
レクタは“L₂"となる。従つて、P₃＝“L₂",P₂＝“H₂",P
₁＝“L₂",P₀＝“L₂"となるので、第６図からD₃＝“1",D
₂＝“0"となる。

また、P₃＝“L₂",P₂＝“H₂",P₁＝“L₂"＝P₀＝“L₂"なの
で、比較回路A_3jのトランジスタQ₃だけオンとなり、比
較回路A_3jにおいて入力電圧V_inと基準電圧V₉〜V₁₁とが
比較される。そして、V₉＜V_in＜V₁₀なので、比較回路A
₃₃のトランジスタQ₁のベースは“L₂"、トランジスタQ₂
のベースは“H₂"となつてトランジスタQ₁のコレクタは
“H₂"、トランジスタQ₂のコレクタは“L₂"となると共
に、比較回路A₃₂,A₃₁のトランジスタQ₁のベースは
“H₂"、トランジスタQ₂のベースは“L₂"となつてトラン
ジスタQ₁のコレクタは“L₂"、トランジスタQ₂のコレク
タは“H₂"となる。

そして、これら出力が比較回路N₃〜N₁に供給されている
ので、比較回路N₃のトランジスタQ_n1のコレクタは
“L₂"、トランジスタQ_n2のコレクタは“H₂"となると共
に、比較回路N₂,N₁のトランジスタQ_n1のコレクタは
“H₂"、トランジスタQ_n2のコレクタは“L₂"となる。従
つて、B₃＝“L₂",B₂＝“H₂",B₁＝“L₂"となると共に、D
₂＝“0"なので、第７図からD₁＝“0",D₀＝“1"となる。

従つて、アナログ入力電圧V_inがとして示すように、V
₁₀＞V_in＞V₉のときには、デジタル出力D₃〜D₀として“1
001"が得られる。そして、このときの入力電圧V_inは端
数を切り捨てて量子化すれば、接地側から数えて第９番
目のステツプのレベルであり、９＝“1001"であるか
ら、D₃〜D₀＝“1001"は正しいデジタル出力である。

ところで、上述した下位ビツト用のA/Dコンバータ
（８）に設けられる比較回路N₃〜N₁を上述したような差
動アンプだけで構成するのではなく、この差動アンプの
出力である比較出力B₃〜B₁を一旦ラツチし、そのラツチ
出力をエンコーダ（９）に供給するように構成する場合
には、比較回路N₃〜N₁の代りにラツチドコンパレータが
使用される。

第８図はその一例を示す構成図であつて、図は比較回路
N₂に対応した回路構成図である。ラツチドコンパレータ
（20）は図のように電圧比較回路N₂のほかにこの比較回
路N₂の出力をラツチするラツチ回路（21）が設けられ
る。

ラツチ回路（21）は一対のトランジスタQ_a,Q_bを有し、
夫々のエミツタが共通に接続されると共に、一方のトラ
ンジスタのベースと他方のトランジスタのコレクタとが
接続されたもので、比較回路N₂のトランジスタQ_n1のコ
レクタ出力（比較出力）B₂がトランジスタQ_bのベースに
供給され、他方のコレクタ出力B₁が一方のトランジスタ
Q_aのベースに供給される。

比較回路N₂とラツチ回路（21）とはその動作が相補的に
制御される。そのため、図のように一対のトランジスタ
Q_c,Q_dよりなるスイツチング用差動アンプ（22）が設け
られ、夫々に供給されるパルスP_c,▲▼（サンプリ
ングパルスに同期したもの）でスイツチング制御され
る。（23）は電流源、R_a,R_Lはコレクタ抵抗器である。

この構成において、パルスP_c（第９図Ｂ）がハイレベル
のとき、比較動作が行なわれ、ローレベルのときその比
較出力がラツチされる（同図Ｃ）。

さて、このようにラツチドコンパレータ（20）を使用す
る場合には電圧比較器A_i2で入力電圧V_inと基準電圧V
_n（ｎ＝14,10,6,2）との電圧比較が行なわれたのち（第
９図Ａ）、再び比較回路N₂で電圧比較動作が行なわれる
ものであるから、後段の比較回路N₂で必要な比較動作時
間だけ比較出力B₁,B₂が遅れる。

さらに、このように比較回路N₂の入力段に複数の電圧比
較器A_i2を並列接続した場合には、電圧比較器A_i2のコレ
クタ寄生容量C_s（コレクタ・基板間の容量、配線容量な
どを並列合成した容量）が相当大きくなるため、コレク
タ寄生容量C_sとコレクタ抵抗器R_aの値とで決まる積分時
定数（線路時定数）が大きくなつて比較回路N₂に伝達さ
れる電圧比較出力が時間Ｔだけさらに遅延することにな
る（第９図Ｄ）。

そのため、A/Dコンバータのサンプリング周期を速くす
ることができず、A/D変換の高速化が阻害される。

発明の目的本発明は、D/Aコンバータを不用とし、上位ビット及び
下位ビットのつなぎ目で誤差の生じるおそれのないA/D
コンバータにおいて、A/D変換の一層の高速化を実現す
ることのできるものを提案しようとするものである。

発明の概要本発明の概要を、第５図及び第10図の実施例の符号を付
して説明する。

本発明によるA/Dコンバータは、直列接続され、隣接す
る行との境界において夫々屈曲部を有するように行列状
に配列された抵抗列により、所定電圧が分割されて基準
電圧群を発生する基準電圧発生回路と、基準電圧群のう
ち屈曲部における基準電圧と入力電圧とを比較して、上
位ビットの電圧比較を行うために、各屈曲部に設けられ
た第１の差動アンプ群M₃〜M₁と、基準電圧群のうち、抵
抗列の屈曲部を除く箇所の基準電圧群に対応して行列状
に配置され、入力電圧と基準電圧群の基準電圧の夫々と
電圧比較動作を行い、その電圧比較動作により信号を出
力するための差動信号出力端子対を有し、その差動信号
出力端子対が下位ビット毎に共通に接続された、第２の
差動アンプ群A_ij（ｉ＝４〜1,j＝３〜１）と、第２の差
動アンプ群A_ijの各列に対応して設けられたラッチ回路
群N₃〜N₁と、第１の差動アンプ群M₃〜M₁の各出力信号を
エンコードして、上位ビットを出力する第１のエンコー
ダ（７）と、ラッチ回路群N₃〜N₁の各出力信号をエンコ
ードして、下位ビットを出力する第２のエンコーダ
（９）と、相補的にオンオフする第１及び第２のスイッ
チング回路（30），（31）とを有し、第２の差動アンプ
群A_ijが、第１の差動アンプ群M₃〜M₁の出力により選択
的にその１行が活性化される。

そして、ラッチ回路群N₃〜N₁の各ラッチ回路は、第１及
び第２の電源端子間に接続され、各ラッチ回路は第１の
電源端子側に入力及び出力を共通とする入出力端子対
（35A），（35B）を備え、各ラッチ回路は定電流源対
（33），（32）を通じて第２の電源端子に接続され、入
出力端子対（35A），（35B）及び差動信号出力端子対間
に第１のスイッチング回路対（30）が接続され、各ラッ
チ回路及び定電流源対（33），（32）間に第２のスイッ
チング回路対（31）が接続されると共に、第２のスイッ
チング回路（31）及び定電流源対（33），（32）間の接
続中点対に差動信号対が接続される。

実施例続いて、この発明の一例を上述したA/Dコンバータ用の
コンパレータに適用した場合につき第10図を参照して詳
細に説明する。

この発明では第10図にその一例を示すように、並列接続
された複数の電圧比較器A_i2の差動出力段と負荷抵抗器R
_Lとの間に第１のスイツチング回路（30）が接続され
る。第１のスイツチング回路（30）は図のようにトラン
ジスタ（30A），（30B）で構成され、これらの各ベース
にはスイツチングパルスP_cが共通に供給される。トラン
ジスタ（30A），（30B）の各コレクタは、それぞれ負荷
抵抗器R_L,R_Lを通じて電源電圧がV_ccの電源端子（第１の
電源端子）に接続される。

並列接続された複数の電圧比較器A_i2の差動出力段と負
荷抵抗器R_Lとの間には、さらに第２のスイツチング回路
（31）とラツチ回路（21）とが直列に接続される。第２
のスイツチング回路（31）も夫々トランジスタ（31
A），（31B）で構成され、これらの各ベースには位相反
転されたスイツチングパルス▲▼が共通に供給され
る。トランジスタ（31A），（31B）の各コレクタは、そ
れぞれ電流源（定電流源）（33），（32）を通じて接地
され、即ち、接地端子（第２の電源端子）に接続され
る。従つて、トランジスタ（30A）と（31A）及び（30
B）と（31B）とで夫々差動アンプが構成される。

また、入力電圧V_inが供給される差動トランジスタQ₁と
スイツチングトランジスタ（30A）及びQ₁と（31A）は夫
々カスコード接続されたことになり、同様に基準電圧V_n
（ｎ＝14,10,6,2）が供給される差動トランジスタQ₂と
スイツチングトランジスタ（30B）及びQ₂と（31B）は夫
々カスコード接続されたことになる。

電流源（32），（33）の電流値は共に等しくI₀′に選ば
れる。この場合、電圧比較器A_i2の電流スイツチ用トラ
ンジスタQ₃を流れる電流I₀″と上述した電流I₀′の和
は、第８図に示す電流源（23）に流れ込む電流I₀に等し
くなるように、I₀′とI₀″の関係が選定される。ラツチ
出力B₁,B₂のピークツウピーク値が例えば300mVで、負荷
抵抗器R_Lの値が3KΩであるときには、I₀＝100μＡでよ
く、また、I₀′＝I₀″に定めると、I₀′は50μＡでよ
い。この電流I₀′はスイツチング用のトランジスタ（30
A）〜（31B）のアイドリング電流となる。

ラツチ回路（21）は上述の場合と同じく構成され、その
ため、トランジスタQ_aは一方の負荷抵抗器R_Lに、トラン
ジスタQ_bは他方の負荷抵抗器R_Lに夫々接続され、これら
トランジスタQ_a,Q_bのコレクタより出力端子（35A），
（35B）が導出される。

このように構成した場合、第１のスイツチング回路（3
0）がオンすると、負荷抵抗器R_Lには電圧比較器A_i2の差
動出力電流が流れるので、この負荷抵抗器R_Lによつて電
圧に変換される。第２のスイツチング回路（31）がオン
すると、第１のスイツチング回路（30）がオフすると共
に、ラツチ回路（21）が動作するので、電圧比較出力
B₁,B₂はこのラツチ回路（21）にラツチされる。

そして、スイツチツグトランジスタ（30A）〜（31B）の
各エミツタ抵抗r_eは、26×10^-3/I₀′（Ω）となるか
ら、差動出力段における積分時定数はr_e・C_sとなる。エ
ミツタ抵抗r_eは負荷抵抗器R_Lよりも十分小さいから（上
述の設例では約1/6）、積分時定数を十分小さくするこ
とができる。そのため、電圧比較器A_i2の差動出力段に
得られる電圧比較出力の遅延時間が短かくなり、電圧比
較出力の遅れを改善できる（第９図Ｃ）。

なお、第１及び第２のスイツチング回路（30），（31）
を接続すれば、それに伴つてコレクタ寄生容量C_s′が発
生するので、このコレクタ寄生容量C_s′と負荷抵抗器R_L
とによる積分時定数のため電圧比較出力たる差動出力電
圧に若干の時間遅れが生ずる。しかし、この時間の遅れ
は差動出力電流の時間遅れに比べれば無視できる程度の
ものである。

また、上述の構成で電圧比較器A_i2の電流源用のトラン
ジスタQ₃と電流源（32），（33）とには第１及び第２の
スイツチング回路（30），（31）のオン、オフにかかわ
らず常に電流が流れているので、第８図の場合に比べ、
電圧比較器A_i2の電流源を有効に利用でき電流効率が改
善される。

上述のトランジスタ（30A），（30B）から構成されるス
イッチング回路（30）にはスイッチングパルスPcが共通
に供給され、且つ、トランジスタ（31A），（31B）で構
成されるスイッチング回路（31）にはスイッチングパル
スPcの補信号が共通に供給されて、これらスイッチング
回路（30），（31）は相補的にオンオフする。一方、負
荷抵抗器R_L、R_Lに接続されたラッチ回路（21）を構成す
るトランジスタQa,Qbの一方は常時低導通状態にあるの
で、スイッチング回路（30），（31）は相補的にオンオ
フする。このため、電源電圧がVccの電源端子から負荷
抵抗器R_L,R_L及びスイッチング回路（30）を介してトラ
ンジスタ（30A），（30B）のエミッタに至る電流経路
と、電源電圧がVccの電源端子から負荷抵抗器R_L,R_L、ラ
ッチ回路（21）及びスイッチング回路（31）を介してト
ランジスタ（30A），（30B）のエミッタに至る電流経路
の一方は常に導通する。以上により、トランジスタ（30
A），（30B）のエミッタの電圧が所定電圧に達する速度
が速くなる。

すなわち、第８図の場合、電圧比較回路N₂とラッチ回路
（21）とで電流源I₀を制御信号P_cにより切り換えている
ため、ラッチ動作時に電圧比較器A_i2に流れる電流を利
用できないからである。また、第１のスイッチングトラ
ンジスタ（30A），（30B）にアイドリング電流I₀′を常
時流す場合には、これらトランジスタ（30A），（30B）
の立ち上がり速くなり、電圧比較動作を一層高速化する
ことができる。

なお、第11図に示すように、第１のスイツチング回路
（30）を構成する一対のトランジスタ（30A），（30B）
と電圧比較器A_i2の差動出力段との間にカスコードトラ
ンジスタ（37A），（37B）を接続してもよい。

また、これら２つの実施例において、アイドリング電流
I₀′は零にすることもできる。

発明の効果上述したこの発明によれば、D/Aコンバータを不用と
し、上位ビット及び下位ビットのつなぎ目で誤差の生じ
るおそれのないA/Dコンバータにおいて、A/D変換の一層
の高速化を実現することのできるものを得ることができ
る。

又、本発明によれば、下位ビットを得る第２のエンコー
ダ側に設けられたラッチ回路群に夫々並列接続された複
数の第２の差動アンプの内、動作するのは選択された１
行の第２の差動アンプ、即ち、各ラッチ回路に対し１個
ずつの第２の差動アンプであり、ラッチ回路群の各ラッ
チ回路に夫々第１及び第２のスイッチング回路対を接続
し、第１のスイッチング回路対の動作時に第２の差動ア
ンプ群による電圧の比較動作が行われ、第２のスイッチ
ング回路対の動作時にその電圧比較出力がラッチ回路に
ラッチされるので、ラッチ回路群に専用の電圧比較回路
を設ける必要がなくなるので、回路構成なA/Dコンバー
タを得ることができる。更に、第２の差動アンプ群夫々
の出力側の積分時定数が小さくなって、負荷回路に得ら
れる比較出力の遅延が少なくなるので、A/Dコンバータ
の一層の高速化が可能となる。

しかも、第１のスイツチングトランジスタ（30A），（3
0B）にはアイドリング電流I₀′を常時流す場合には、こ
れらトランジスタ（30A），（30B）の立上りが速くなり
電圧比較動作を一層高速化することができる。

【図面の簡単な説明】

第１図は並列型A/Dコンバータの説明図、第２図は直並
列型A/Dコンバータの説明図、第３図はこの発明の説明
に供する改良された直並列型A/Dコンバータの一例を示
す説明図、第４図はその具体例を示す要部のブロツク
図、第５図は第４図の構成をより具体的に示した接続
図、第６図及び第７図はエンコーダの真理値を示す図、
第８図はこの発明の説明に供するラツチドコンパレータ
の接続図、第９図はその動作説明に供する波形図、第10
図及び第11図は夫々この発明に係るラツチドコンパレー
タの一例を示す接続図である。（２），（５），（６），（９）はA/Dコンバータ、
A_ij,N₁〜N₃,M₁〜M₃は電圧比較回路、（20）はラツチド
コンパレータ、（21）はラツチ回路、（30），（31）は
第１及び第２のスイッチング回路である。

Claims

【特許請求の範囲】

【請求項１】直列接続され、隣接する行との境界におい
て夫々屈曲部を有するように行列状に配列された抵抗列
により、所定電圧が分割されて基準電圧群を発生する基
準電圧発生回路と、上記基準電圧群のうち上記屈曲部における基準電圧と入
力電圧とを比較して、上位ビットの電位比較を行うため
に、上記各屈曲部に設けられた第１の差動アンプ群と、上記基準電圧群のうち、上記抵抗列の上記屈曲部を除く
箇所の基準電圧群に対応して行列状に配置され、上記入
力電圧と上記基準電圧群の基準電圧の夫々と電圧比較動
作を行い、該電圧比較動作により信号を出力するための
差動信号出力端子対を有し、該差動信号出力端子対が下
位ビット毎に共通に接続された、第２の差動アンプ群
と、上記第２の差動アンプ群の各列に対応して設けられたラ
ッチ回路群と、上記第１の差動アンプ群の各出力信号をエンコードし
て、上位ビットを出力する第１のエンコーダと、上記ラッチ回路群の各出力信号をエンコードして、下位
ビットを出力する第２のエンコーダと、相補的にオンオフする第１及び第２のスイッチング回路
対と、とを有し、上記第２の差動アンプ群が、上記第１の差動アンプ群の
出力により選択的にその１行が活性化され、上記ラッチ回路群の各ラッチ回路は、第１及び第２の電
源端子間に接続され、上記各ラッチ回路は上記第１の電
源端子側に入力及び出力を共通とする入出力端子対を備
え、上記各ラッチ回路は定電流源対を通じて上記第２の
電源端子に接続され、上記入出力端子対及び上記差動信
号出力端子対間に上記第１のスイッチング回路対が接続
され、上記各ラッチ回路及び上記定電流源対間に上記第
２のスイッチング回路対が接続されると共に、上記第２
のスイッチング回路対及び上記定電流源対間の接続中点
対に上記差動信号対が接続されてなることを特徴とする
A/Dコンバータ。