JPS6059813A - ラツチドコンパレ−タ - Google Patents
ラツチドコンパレ−タInfo
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- JPS6059813A JPS6059813A JP58167885A JP16788583A JPS6059813A JP S6059813 A JPS6059813 A JP S6059813A JP 58167885 A JP58167885 A JP 58167885A JP 16788583 A JP16788583 A JP 16788583A JP S6059813 A JPS6059813 A JP S6059813A
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- Japan
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- voltage
- transistor
- circuit
- output
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は高速のＡ／Ｄコンバータなどに適用して好適
なラッチドコンパレータに関する。
なラッチドコンパレータに関する。
背景技術とその問題点
高速のＡ／Ｄコンバータには、主として第１図に示すよ
うな並列型と、第２図に示すような直並列型とがある。
うな並列型と、第２図に示すような直並列型とがある。
すなわち、第１図の並列型Ａ／Ｄコンバータは８ビツト
のＡ／Ｄ変換を行う場合であるが、２５５個の電圧比較
回路Ａ１〜Ａ２５５を有し、この比較回路Ａ１〜Ａ２５
５において、アナログ入力電圧Ｖｉｎが２５５ステツプ
の基準電圧（ｖ１〜Ｖ２５５ ）とそれぞれ電圧比較さ
れ、その比較出力がエンコーダ（１）に供給されて８ビ
ツトのデジタル出力Ｄｏ−Ｄ７が取り出される。
のＡ／Ｄ変換を行う場合であるが、２５５個の電圧比較
回路Ａ１〜Ａ２５５を有し、この比較回路Ａ１〜Ａ２５
５において、アナログ入力電圧Ｖｉｎが２５５ステツプ
の基準電圧（ｖ１〜Ｖ２５５ ）とそれぞれ電圧比較さ
れ、その比較出力がエンコーダ（１）に供給されて８ビ
ツトのデジタル出力Ｄｏ−Ｄ７が取り出される。
また、第２図の直並列型Ａ／Ｄコンバータも８ビツトの
Ａ／Ｄ変換を行うものであるが、入力電圧Ｖｉｎが前段
の４ビツトの並列型Ａ／Ｄコンバータ（２）に供給され
て上位４ビツトのデジタル出力Ｄ７〜Ｄ４が取シ出され
る。そして、この４ビツトＤ７〜Ｉ）４がＤ／Ａコンバ
ータ（３）に供給されてアナログ電圧ｖｍに変換され、
差動アンｆ（４）で得た電圧ｖｉｎと電圧Ｖｍとの差の
電圧（Ｗｉｎ Ｖｍ ）が後段の４ビツトの並列型Ａ／
Ｄコン・ぐ−タ（５）に供給されて下位４ビツトのデジ
タル出力Ｄ３〜Ｄｏが取シ出される。
Ａ／Ｄ変換を行うものであるが、入力電圧Ｖｉｎが前段
の４ビツトの並列型Ａ／Ｄコンバータ（２）に供給され
て上位４ビツトのデジタル出力Ｄ７〜Ｄ４が取シ出され
る。そして、この４ビツトＤ７〜Ｉ）４がＤ／Ａコンバ
ータ（３）に供給されてアナログ電圧ｖｍに変換され、
差動アンｆ（４）で得た電圧ｖｉｎと電圧Ｖｍとの差の
電圧（Ｗｉｎ Ｖｍ ）が後段の４ビツトの並列型Ａ／
Ｄコン・ぐ−タ（５）に供給されて下位４ビツトのデジ
タル出力Ｄ３〜Ｄｏが取シ出される。
しかし、第１図の並列型Ａ／Ｄコンバータでは、アナロ
グ入力電圧Ｖｉｎをｎビットのデジタル出力に変換する
場合、（２ｎ−１）個の電圧比較回路を必要とし、素子
数が多くなってＩＣ化した場合のチップサイズが大きく
なると共に、消費電力が大きくなってしまう。
グ入力電圧Ｖｉｎをｎビットのデジタル出力に変換する
場合、（２ｎ−１）個の電圧比較回路を必要とし、素子
数が多くなってＩＣ化した場合のチップサイズが大きく
なると共に、消費電力が大きくなってしまう。
その点、第２図の直並列型Ａ／Ｄコンバータでは、（ｍ
＋ｎ）ビットのデジタル出力に変換する場合でも、電圧
比較回路は（２ｍ＋２”−２）個でよく、従って、チッ
プサイズや消費電力を小さくできる。
＋ｎ）ビットのデジタル出力に変換する場合でも、電圧
比較回路は（２ｍ＋２”−２）個でよく、従って、チッ
プサイズや消費電力を小さくできる。
しかし、このコンバータでは、Ｄ／Ａコンノ々−タ（３
）が必要である。しかも、上位ビット変換用の前段のＡ
／Ｄコンバータ（２）と、Ｄ／Ａコン・ぐ−タ（３）と
の間に誤差があると、これがそのまま変換誤差として現
れ、上位ビットと下位ビットとの接なぎ目で誤差を生じ
てしまう。すなわち、アナログ入力電圧Ｖｉｎが例えば
単調増加していくとき、デジタル出力の下位ビットから
上位ビットへ桁上げがある点で、デジタル出力がディッ
ノし、単調増加しなくなってしまう。
）が必要である。しかも、上位ビット変換用の前段のＡ
／Ｄコンバータ（２）と、Ｄ／Ａコン・ぐ−タ（３）と
の間に誤差があると、これがそのまま変換誤差として現
れ、上位ビットと下位ビットとの接なぎ目で誤差を生じ
てしまう。すなわち、アナログ入力電圧Ｖｉｎが例えば
単調増加していくとき、デジタル出力の下位ビットから
上位ビットへ桁上げがある点で、デジタル出力がディッ
ノし、単調増加しなくなってしまう。
この直並列型Ａ／Ｄコン・ぐ−夕の欠点を除去するもの
として、本出頭人は先に第３図に示すような改良型のＡ
／Ｄコンバータを提案した。この改良されたＡ／Ｄコン
バータはＤ／Ａコンバータ（３）及び差動アンプ（４）
を夫々省略して構成したもので、下位４ビツト用のＡ／
Ｄコンバータ（５）は上位４ビツト用のＡ／Ｄコンバー
タｆ２）のコンバート出力によって形成サレタコン）ｏ
−ルパルスによシ制御される。
として、本出頭人は先に第３図に示すような改良型のＡ
／Ｄコンバータを提案した。この改良されたＡ／Ｄコン
バータはＤ／Ａコンバータ（３）及び差動アンプ（４）
を夫々省略して構成したもので、下位４ビツト用のＡ／
Ｄコンバータ（５）は上位４ビツト用のＡ／Ｄコンバー
タｆ２）のコンバート出力によって形成サレタコン）ｏ
−ルパルスによシ制御される。
第４図はその具体例で、この例は４ビツト変換の場合で
ある。図において、上位２ビツト用のＡ／Ｄコンバータ
（６）は３個の電圧比較回路Ｍ１〜Ｍ３とエンコーダ（
７）とで構成され、下位２ビツト用のＡ／Ｄコンバータ
（８）もまた、３個の電圧比較回路Ｎ工〜Ｎ３とエンコ
ーダ（９）とで構成される。
ある。図において、上位２ビツト用のＡ／Ｄコンバータ
（６）は３個の電圧比較回路Ｍ１〜Ｍ３とエンコーダ（
７）とで構成され、下位２ビツト用のＡ／Ｄコンバータ
（８）もまた、３個の電圧比較回路Ｎ工〜Ｎ３とエンコ
ーダ（９）とで構成される。
端子旧） 、 （１２）間には所定の電圧が印加され、
これらの間には抵抗値の等しい１５個の分圧用抵抗器Ｒ
が直列接続され、これら抵抗器Ｒによって形成された１
６ステツプの基準電圧ｖ１５〜ＶｏがＶ１５〜Ｖ１２゜
■１１〜Ｖ８．ｖ７〜Ｖ４．■３〜ｖｏノ４組ニ分割サ
レ、その組を代表する電圧Ｖ１２ ｒ Ｖｓ Ｔ Ｖ４
（及び■。）とアナログ入力電圧Ｖ ｉ ｎとが電圧
比較されてデジタル出力の上位２ピツ） Ｄ３ 、 Ｄ
２が取シ出される。
これらの間には抵抗値の等しい１５個の分圧用抵抗器Ｒ
が直列接続され、これら抵抗器Ｒによって形成された１
６ステツプの基準電圧ｖ１５〜ＶｏがＶ１５〜Ｖ１２゜
■１１〜Ｖ８．ｖ７〜Ｖ４．■３〜ｖｏノ４組ニ分割サ
レ、その組を代表する電圧Ｖ１２ ｒ Ｖｓ Ｔ Ｖ４
（及び■。）とアナログ入力電圧Ｖ ｉ ｎとが電圧
比較されてデジタル出力の上位２ピツ） Ｄ３ 、 Ｄ
２が取シ出される。
そして、この上位２ビットＤ３．Ｄ２に対応して電圧の
組■に−Ｖｋ−３（ｋ ＝ １５ 、１１−７ ）が選
択され、この選択された組の電圧Ｖｋ−Ｖｋ−ａと入力
電圧Ｖｉｎが電圧比較されヤデジタル出力の下位２ビッ
トＤＩ、Ｄｏが取シ出される。
組■に−Ｖｋ−３（ｋ ＝ １５ 、１１−７ ）が選
択され、この選択された組の電圧Ｖｋ−Ｖｋ−ａと入力
電圧Ｖｉｎが電圧比較されヤデジタル出力の下位２ビッ
トＤＩ、Ｄｏが取シ出される。
電圧の組■に〜Ｖｋ−３の選択はエンコーダ（７）、具
体的にはこれに入力される電圧比較回路Ｍ１〜Ｍ３の出
力Ｐ３〜Ｐ１によって行なわれる。また選択された電圧
の組を下位２ビツト変換用の電圧比較回路Ｎ１〜Ｎ３に
供給するため、図示のような差動スイッチＳＷが設けら
れる。このスイッチＳＷは差動アンプで構成される。
体的にはこれに入力される電圧比較回路Ｍ１〜Ｍ３の出
力Ｐ３〜Ｐ１によって行なわれる。また選択された電圧
の組を下位２ビツト変換用の電圧比較回路Ｎ１〜Ｎ３に
供給するため、図示のような差動スイッチＳＷが設けら
れる。このスイッチＳＷは差動アンプで構成される。
第５図は差動スイッチＳＷを含めた直並列型Ａ／Ｄコン
・マークの具体例である。
・マークの具体例である。
々お、第５図では、紙面の都合によシ回路図を第５図Ａ
とＢとに分割して示す。比較回路Ｍ３〜Ｍ１は、それぞ
れ、トランジスタＱｍ１＊ Ｑｍｚのエミッタが定電流
源Ｓｍに共通接続されて構成され、比較回路Ｎ３〜Ｎｌ
は、それぞれ、トランジスタＱｎｘ＋Ｑｎ ２のエミッ
タが定電流源Ｓｎに共通接続されて構成される。差動ス
イッチＳＷは電圧比較回路Ａｉｊ（ｉ＝４〜１ ｅ ３
＝３〜１）で構成される。との比較回路Ａｉｊは、そ
れぞれ、トランジスタＱｌ 。
とＢとに分割して示す。比較回路Ｍ３〜Ｍ１は、それぞ
れ、トランジスタＱｍ１＊ Ｑｍｚのエミッタが定電流
源Ｓｍに共通接続されて構成され、比較回路Ｎ３〜Ｎｌ
は、それぞれ、トランジスタＱｎｘ＋Ｑｎ ２のエミッ
タが定電流源Ｓｎに共通接続されて構成される。差動ス
イッチＳＷは電圧比較回路Ａｉｊ（ｉ＝４〜１ ｅ ３
＝３〜１）で構成される。との比較回路Ａｉｊは、そ
れぞれ、トランジスタＱｌ 。
Ｑ２のエミッタが電流スイッチ用のトランジスタＱ３の
コレクタに共通接続されて構成される。なお、比較回路
Ａｉ３〜Ａｉ１は、本来、比較回路Ｎ３〜Ｎ１の初段と
して４動くものである。
コレクタに共通接続されて構成される。なお、比較回路
Ａｉ３〜Ａｉ１は、本来、比較回路Ｎ３〜Ｎ１の初段と
して４動くものである。
また、１６ステツプの基準電圧Ｖ１５〜■０のうち、４
ステツプごとの電圧Ｖ１２ Ｊ ｖｓ ｌ ｖ４が比較
回路Ｍ３〜Ｍ１のトランジスタＱｒｒ１１のベースに供
給され、電圧ｖ１５〜■１３．■７〜■５カ比較回路Ａ
、ｉｊ ｒ Ａ２ｊのトランジスタＱ２のベースに供給
されると共に、残ル％Ｅ圧Ｖ９〜Ｖｌｌ ｌ Ｖｉ 〜
Ｖａカ比較回路Ａａｊ ｌＡ１．のトランジスタＱ１の
ベースに供給される。さらに、比較回路Ｍ３〜Ｍ１のト
ランジスタＱｍ２のベースと、比較回路Ａｉｊのトラン
ジスタＱｌ−Ｑ２のうち、電圧ｖ１５〜Ｖ１が供給され
なかったトランジスタのベースとに、アナログ入力電圧
Ｖｉｎが供給される。
ステツプごとの電圧Ｖ１２ Ｊ ｖｓ ｌ ｖ４が比較
回路Ｍ３〜Ｍ１のトランジスタＱｒｒ１１のベースに供
給され、電圧ｖ１５〜■１３．■７〜■５カ比較回路Ａ
、ｉｊ ｒ Ａ２ｊのトランジスタＱ２のベースに供給
されると共に、残ル％Ｅ圧Ｖ９〜Ｖｌｌ ｌ Ｖｉ 〜
Ｖａカ比較回路Ａａｊ ｌＡ１．のトランジスタＱ１の
ベースに供給される。さらに、比較回路Ｍ３〜Ｍ１のト
ランジスタＱｍ２のベースと、比較回路Ａｉｊのトラン
ジスタＱｌ−Ｑ２のうち、電圧ｖ１５〜Ｖ１が供給され
なかったトランジスタのベースとに、アナログ入力電圧
Ｖｉｎが供給される。
丑だ、比較回路Ｍ３のトランジスタＱｍｉのコレクタ出
力Ｐ３が比較回路Ａ４．のトランジスタＱ３のベースに
供給され、比較回路Ｍ３のトランジスタＱｒｎ２と比較
回路Ｍ２のトランジスタＱｍｉとのワイアードアンド出
力Ｐ２が比較回路Ａ３ＪのトランジスタＱ３のベースに
供給され、比較回路Ｍ２のトランジスタＱｍ２と比較回
路ＭｌのトランジスタＱｍｉとのワイヤードアンド出力
Ｐｌが比較回路に２ｊのトランジスタＱ３のベースに供
給され、比較回路Ｍ１のトランジスタＱｍｚのコレクタ
出力Ｐｏが比較回路Ａ１ｊのトランジスタＱ３のベース
に供給される。
力Ｐ３が比較回路Ａ４．のトランジスタＱ３のベースに
供給され、比較回路Ｍ３のトランジスタＱｒｎ２と比較
回路Ｍ２のトランジスタＱｍｉとのワイアードアンド出
力Ｐ２が比較回路Ａ３ＪのトランジスタＱ３のベースに
供給され、比較回路Ｍ２のトランジスタＱｍ２と比較回
路ＭｌのトランジスタＱｍｉとのワイヤードアンド出力
Ｐｌが比較回路に２ｊのトランジスタＱ３のベースに供
給され、比較回路Ｍ１のトランジスタＱｍｚのコレクタ
出力Ｐｏが比較回路Ａ１ｊのトランジスタＱ３のベース
に供給される。
そして、比較回路Ａｉａ〜ＡｉｉのトランジスタＱ３の
エミッタが定電流源８３〜Ｓ１にそれぞれ共通接続され
る。また、比較回路Ｍ３〜Ｍ１の出力Ｐ３〜Ｐ］が上位
ビット用のエンコータ責７）に供給されてデシタル出力
の上位２ピツ）Ｂ３−、Ｂ２が取シ出される。
エミッタが定電流源８３〜Ｓ１にそれぞれ共通接続され
る。また、比較回路Ｍ３〜Ｍ１の出力Ｐ３〜Ｐ］が上位
ビット用のエンコータ責７）に供給されてデシタル出力
の上位２ピツ）Ｂ３−、Ｂ２が取シ出される。
さらに、比較回路Ａｉ３〜ＡｉｘのトランジスタＱｌ
−Ｑ２のコレクタが、それぞれ比較回路Ｎ３〜Ｎ１のト
ランジスタＱ。１ ｒ Ｑｒ＋ｚのベースに共通接続さ
れる。そして、比較回路Ｎ３のトランジスタＱｎｉのコ
レクタ出力Ｂ３、比較回路Ｎ３のトランジスタＱｎｚと
比較回路Ｎ２のトランジスタＱｎ １とのワイアードア
ンド出力Ｂ２、比較回路Ｎ２のトランジスタＱｎ２ト比
較回路Ｎ工のトランジスタＱｎ １とのワイアードアン
ド出力Ｂ１が下位ビット用のエンコーダ（９）に供給さ
れると共に、エンコーダ（７）からビットＤ２がエンコ
ーダ（９）に供給され、エンコーダ（９）かラバデジタ
ル出力の下位２ビットＤ１．Ｄｏが取シ出される。なお
、エンコーダ（７） 、 （９）の真理値表の一例を第
６図及び第７図に示す。
−Ｑ２のコレクタが、それぞれ比較回路Ｎ３〜Ｎ１のト
ランジスタＱ。１ ｒ Ｑｒ＋ｚのベースに共通接続さ
れる。そして、比較回路Ｎ３のトランジスタＱｎｉのコ
レクタ出力Ｂ３、比較回路Ｎ３のトランジスタＱｎｚと
比較回路Ｎ２のトランジスタＱｎ １とのワイアードア
ンド出力Ｂ２、比較回路Ｎ２のトランジスタＱｎ２ト比
較回路Ｎ工のトランジスタＱｎ １とのワイアードアン
ド出力Ｂ１が下位ビット用のエンコーダ（９）に供給さ
れると共に、エンコーダ（７）からビットＤ２がエンコ
ーダ（９）に供給され、エンコーダ（９）かラバデジタ
ル出力の下位２ビットＤ１．Ｄｏが取シ出される。なお
、エンコーダ（７） 、 （９）の真理値表の一例を第
６図及び第７図に示す。
このような構成において、例えば第５図に■として示す
ように、アナログ入力電圧Ｖｉｎが、Ｂ７〉Ｖｉｎ＞Ｂ
６であるとする（以下、信号のレベルを示す′Ｈ” ａ
Ｌ ＃には■に対応してサフィックスｌをつける）。
ように、アナログ入力電圧Ｖｉｎが、Ｂ７〉Ｖｉｎ＞Ｂ
６であるとする（以下、信号のレベルを示す′Ｈ” ａ
Ｌ ＃には■に対応してサフィックスｌをつける）。
すると、Ｂ１２ ＞ Ｖｓ ＞ Ｖｉｎなので、比較回
路Ｍ３゜Ｂ２のトランジスタＱｍ１のベースは１■五″
、トランジスタＱｍ２のベースは′Ｌ１＃となってトラ
ンジスタＱｒｒ＋１のコレクタはＬ１＃、トランジスタ
ｑ１のコレクタは“Ｈｌ”となる。また、Ｖｉｎ ＞
Ｂ４なので、比較回路Ｍ１のトランジスタＱ＋ｒｏのベ
ースは６Ｌ１′、トランジスタＱｍ２のベースは１■（
１”となってトランジスタＱ、１１のコレクタは”■有
”、トランジスタＱｍ２のコレクタは“Ｌ１″と々る。
路Ｍ３゜Ｂ２のトランジスタＱｍ１のベースは１■五″
、トランジスタＱｍ２のベースは′Ｌ１＃となってトラ
ンジスタＱｒｒ＋１のコレクタはＬ１＃、トランジスタ
ｑ１のコレクタは“Ｈｌ”となる。また、Ｖｉｎ ＞
Ｂ４なので、比較回路Ｍ１のトランジスタＱ＋ｒｏのベ
ースは６Ｌ１′、トランジスタＱｍ２のベースは１■（
１”となってトランジスタＱ、１１のコレクタは”■有
”、トランジスタＱｍ２のコレクタは“Ｌ１″と々る。
従って、Ｐ３＝”Ｌ１″。
Ｐ２＝“Ｌ１″、 ｐｌ、、＝ ”Ｈｌ″、ＰＯ＝“Ｌ
１＃となるので、第６図からＢ３−“Ｑ”、Ｉ）２＝＝
″′１″となる。
１＃となるので、第６図からＢ３−“Ｑ”、Ｉ）２＝＝
″′１″となる。
また、Ｂ３−“Ｌ１″＋ ｒ’２−Ｌ１″、Ｐ１＝“Ｈ
１＃。
１＃。
Ｐｏ−“Ｌｌ”汝ので、比較回路Ａ２ｊのトラン・ゾス
タＱ３だけがオンとなり、比較回路Ａ２ｊにおいて入力
電圧Ｖ ｉ ｎと基準電圧■７〜■５とが比較される。
タＱ３だけがオンとなり、比較回路Ａ２ｊにおいて入力
電圧Ｖ ｉ ｎと基準電圧■７〜■５とが比較される。
そして、Ｂ７ ＞Ｖｉｎ ＞Ｂ６ ｉノーｃ、比較回路
Ａ２３のトランジスタＱ１のベースは”Ｌｌ ’ ＋
）ランゾスタＱ２のベースは６Ｈ１”となってトランジ
スタＱ１のコレクタはＨ１’ ｒ ）ランジスタＱ２の
コレクタは・Ｌ１″となると共に、比較回路Ａ２２・Ａ
２１のトランジスタＱ１のベースは１■有”、トランジ
スタＱ２のベースは６ＬビとなってトランジスタＱ１の
コレクタハ″Ｌ１″、トランジスタＱ２のコレクタはＨ
１＃となる。
Ａ２３のトランジスタＱ１のベースは”Ｌｌ ’ ＋
）ランゾスタＱ２のベースは６Ｈ１”となってトランジ
スタＱ１のコレクタはＨ１’ ｒ ）ランジスタＱ２の
コレクタは・Ｌ１″となると共に、比較回路Ａ２２・Ａ
２１のトランジスタＱ１のベースは１■有”、トランジ
スタＱ２のベースは６ＬビとなってトランジスタＱ１の
コレクタハ″Ｌ１″、トランジスタＱ２のコレクタはＨ
１＃となる。
そして、これら出力が比較回路Ｎ３〜Ｎｌに供給されて
いるので、比較回路Ｎ３のトランジスタＱｎ ｉのコレ
クタは＠Ｌ１”、トランジスタＱｎ２のコレクタはＨ１
＃となると共に、比較回路Ｎ２． Ｎ１のトランジスタ
Ｑｎｘのコ・レクタは“■有”、トランジスタＱｎ ２
のコレクタはＬ１”となる。従って、Ｂ３＝”Ｌ１″１
Ｂ２−“Ｈｌ”１ Ｂ１−”Ｌ１″となると共に〜Ｄ
２＝”ｌ’なので、第７図からＤ１＝−１’、Ｄｏ：０
”となる。
いるので、比較回路Ｎ３のトランジスタＱｎ ｉのコレ
クタは＠Ｌ１”、トランジスタＱｎ２のコレクタはＨ１
＃となると共に、比較回路Ｎ２． Ｎ１のトランジスタ
Ｑｎｘのコ・レクタは“■有”、トランジスタＱｎ ２
のコレクタはＬ１”となる。従って、Ｂ３＝”Ｌ１″１
Ｂ２−“Ｈｌ”１ Ｂ１−”Ｌ１″となると共に〜Ｄ
２＝”ｌ’なので、第７図からＤ１＝−１’、Ｄｏ：０
”となる。
従って、アナログ入力電圧Ｖｉｎが■として示すように
、Ｂ７ ＞ Ｖｉｎ ＞ Ｂ６のときには、デシタル出
力Ｄ３〜Ｄｏとして“” ０１１０ ’が得られる。そ
して、このときの入力電圧Ｖｉｎは端数を切り捨てて量
子化すれば、接地側から数えて第６番目のステツプのレ
ベルであり（接地電位を第０番目とする）、６＝″’
０１１０ ”であるから、Ｄ３〜Ｄ、 ＝ ” ０１１
０ ’は正しいデジタル出力である。
、Ｂ７ ＞ Ｖｉｎ ＞ Ｂ６のときには、デシタル出
力Ｄ３〜Ｄｏとして“” ０１１０ ’が得られる。そ
して、このときの入力電圧Ｖｉｎは端数を切り捨てて量
子化すれば、接地側から数えて第６番目のステツプのレ
ベルであり（接地電位を第０番目とする）、６＝″’
０１１０ ”であるから、Ｄ３〜Ｄ、 ＝ ” ０１１
０ ’は正しいデジタル出力である。
また、例えば第５図に■として示すように、アナログ入
力電圧Ｖｉｎが、ＶＩＯ＞ Ｖｉｎ ＞ Ｂ９であると
する（以下、信号のレベルを示す”Ｈ”、“Ｌ”には■
に対応してサフィックス２をつける）。
力電圧Ｖｉｎが、ＶＩＯ＞ Ｖｉｎ ＞ Ｂ９であると
する（以下、信号のレベルを示す”Ｈ”、“Ｌ”には■
に対応してサフィックス２をつける）。
すると、Ｖｘ２＞Ｖｉｎなので、比較回路Ｍ３のトラン
ジスタＱｍｘのベースはＨ２”、トランジスタＱｍ２の
ベースは′Ｌ２＃となってトランジスタＱｍｘのコレク
タは′Ｌ２”、トランジスタＱｍ２のコレクタｄ’Ｈ２
”、！＝なる。マタ、Ｖｉｎ ＞ Ｖｓ ＞ Ｖ４ ｆ
ｘ Ｏテ比較回路Ｍ２２Ｍ１のトランジスタＱｍ １の
ベースは′Ｌ２”、トランジスタＱｒｎ２０ベースはＨ
２”となってトランジスタｑ酊のコレクタは”Ｎ２”、
）ランジスタＱＩＴ１２のコレクタは“Ｂ２”となる。
ジスタＱｍｘのベースはＨ２”、トランジスタＱｍ２の
ベースは′Ｌ２＃となってトランジスタＱｍｘのコレク
タは′Ｌ２”、トランジスタＱｍ２のコレクタｄ’Ｈ２
”、！＝なる。マタ、Ｖｉｎ ＞ Ｖｓ ＞ Ｖ４ ｆ
ｘ Ｏテ比較回路Ｍ２２Ｍ１のトランジスタＱｍ １の
ベースは′Ｌ２”、トランジスタＱｒｎ２０ベースはＨ
２”となってトランジスタｑ酊のコレクタは”Ｎ２”、
）ランジスタＱＩＴ１２のコレクタは“Ｂ２”となる。
従って、Ｂ３−”Ｂ２ ” 、 Ｂ２ ＝”Ｎ２”ｌ
ｅｉ ＝＝−Ｂ２” ＋ ＰＯ＝”Ｎ２″となるので、
第６図から１）３＝“１”、Ｄ２＝″０″となる。
ｅｉ ＝＝−Ｂ２” ＋ ＰＯ＝”Ｎ２″となるので、
第６図から１）３＝“１”、Ｄ２＝″０″となる。
まだ、Ｂ３：Ｌ２”、Ｐ２＝″′Ｈ２”、Ｐ１＝“Ｎ２
″−Ｐｏ−” Ｂ２”なので、比較回路Ａ３ｊのトラン
ジスタＱ３だけがオンとなシ、比較回路Ａ３ｊにおいて
入力電圧ｖｉｎと基準電圧■９〜Ｖｌｌとが比較される
。そシテ、Ｖ９ ＜ Ｖｉｎ ＜ ＶＩＯＩｆ）テ、比
較回路Ａ３３（７）トランジスタＱ１のベースは′Ｌ２
”、トランジスタＱ２のベースは−Ｈ２”となってトラ
ンジスタＱｔのコレクタは”Ｎ２’、）ランジスタＱ２
のコレクタは”Ｎ２″となると共に、比較回路Ａ３２１
Ａ３１のトランジスタＱ１のベースはＩ′Ｈ２”、ト
ランジスタＱ２のベースはＬ２＃となってトランジスタ
Ｑ１のコレクタはＬ２”、トランジスタＱ２のコレクタ
はＨ２＃となる。
″−Ｐｏ−” Ｂ２”なので、比較回路Ａ３ｊのトラン
ジスタＱ３だけがオンとなシ、比較回路Ａ３ｊにおいて
入力電圧ｖｉｎと基準電圧■９〜Ｖｌｌとが比較される
。そシテ、Ｖ９ ＜ Ｖｉｎ ＜ ＶＩＯＩｆ）テ、比
較回路Ａ３３（７）トランジスタＱ１のベースは′Ｌ２
”、トランジスタＱ２のベースは−Ｈ２”となってトラ
ンジスタＱｔのコレクタは”Ｎ２’、）ランジスタＱ２
のコレクタは”Ｎ２″となると共に、比較回路Ａ３２１
Ａ３１のトランジスタＱ１のベースはＩ′Ｈ２”、ト
ランジスタＱ２のベースはＬ２＃となってトランジスタ
Ｑ１のコレクタはＬ２”、トランジスタＱ２のコレクタ
はＨ２＃となる。
そして、これら出力が比較回路Ｎ３〜Ｎ１に供給されて
いるので、比較回路Ｎ３のトランジスタＱｎ１のコレク
タは″Ｌ２＃、トランジスタＱｎ２のコレクタは′Ｈ２
”となると共に、比較回路Ｎ２． Ｎ１のトランジスタ
Ｑｎｉのコレクタは６Ｈ２′″、トランジスタＱｎ２の
コレクタは′Ｌ２″となる。従って、Ｂ３＝”Ｎ２″、
Ｂ２−”Ｎ２″、Ｂ１＝＝”Ｂ２”となると共に、Ｊ）
２＝＝ ＠ ｏ ＃なので、第７図から］）１＝−Ｑ”
、］）（、＝＝″１″′となる。
いるので、比較回路Ｎ３のトランジスタＱｎ１のコレク
タは″Ｌ２＃、トランジスタＱｎ２のコレクタは′Ｈ２
”となると共に、比較回路Ｎ２． Ｎ１のトランジスタ
Ｑｎｉのコレクタは６Ｈ２′″、トランジスタＱｎ２の
コレクタは′Ｌ２″となる。従って、Ｂ３＝”Ｎ２″、
Ｂ２−”Ｎ２″、Ｂ１＝＝”Ｂ２”となると共に、Ｊ）
２＝＝ ＠ ｏ ＃なので、第７図から］）１＝−Ｑ”
、］）（、＝＝″１″′となる。
従って、アナログ入力電圧Ｖｉｎが■として示すように
、Ｖｔｏ ＞ Ｖｉｎ ＞ Ｖ９のときには、デジタル
出力Ｄ３〜Ｄｏとして”１００１”が得られる。そして
、このときの入力電圧Ｖｉｎは端数を切り捨てて量子化
すれば、接地側から数えて第９番目のステップのレベル
であり、９＝”１００１”であるから、Ｄ３〜Ｄｏ＝“
１００１”（ｄ正しいデジタル出力である。
、Ｖｔｏ ＞ Ｖｉｎ ＞ Ｖ９のときには、デジタル
出力Ｄ３〜Ｄｏとして”１００１”が得られる。そして
、このときの入力電圧Ｖｉｎは端数を切り捨てて量子化
すれば、接地側から数えて第９番目のステップのレベル
であり、９＝”１００１”であるから、Ｄ３〜Ｄｏ＝“
１００１”（ｄ正しいデジタル出力である。
ところで、上述した下位ビット用のＡ／Ｄコン・ぐ−タ
（８）に設けられる比較回路Ｎ３〜Ｎ１を上述したより
な差動アンプだけで構成するのではなく、との差動アン
プの出力である比較出力Ｂ３〜Ｂ１を一旦ラッチし、そ
のラッチ出力をエンコーダ（９）に供給するように構成
する場合には、比較回路Ｎ３〜Ｎ１の代シにラッチドコ
ンノやレータが使用される。
（８）に設けられる比較回路Ｎ３〜Ｎ１を上述したより
な差動アンプだけで構成するのではなく、との差動アン
プの出力である比較出力Ｂ３〜Ｂ１を一旦ラッチし、そ
のラッチ出力をエンコーダ（９）に供給するように構成
する場合には、比較回路Ｎ３〜Ｎ１の代シにラッチドコ
ンノやレータが使用される。
第８図はその一例を示す構成図であって、図は比較回路
Ｎ２に対応した回路構成図である。ラッチドコンノ４レ
ータ（イ）は図のように電圧比較回路Ｎ２のほかにこの
比較回路Ｎ２の出力をラッチするラッチ回路（２１）が
設けられる。
Ｎ２に対応した回路構成図である。ラッチドコンノ４レ
ータ（イ）は図のように電圧比較回路Ｎ２のほかにこの
比較回路Ｎ２の出力をラッチするラッチ回路（２１）が
設けられる。
ラッチ回路Ｃυは一対のトランジスタＱａ 、Ｑｂを有
し、夫々のエミッタが共通に接続されると共に、一方の
トランジスタのベースと他方のトランジスタのコレクタ
とが接続されたもので、比較回路Ｎ２のトランジスタＱ
ｎｌのコレクタ出力（比較出力）Ｂ２がトランジスタＱ
ｂのベースに供給され、他方のコレクタ出力Ｂ１が一方
のトランジスタＱａのベースに供給される。
し、夫々のエミッタが共通に接続されると共に、一方の
トランジスタのベースと他方のトランジスタのコレクタ
とが接続されたもので、比較回路Ｎ２のトランジスタＱ
ｎｌのコレクタ出力（比較出力）Ｂ２がトランジスタＱ
ｂのベースに供給され、他方のコレクタ出力Ｂ１が一方
のトランジスタＱａのベースに供給される。
比較回路Ｎ２とラッチ回路（２０とはその動作が相補的
に制御される。そのため、図のように一対のトランジス
タＱｃ −Ｑａよシなるスイッチング用差動アング（２
２１が設けられ、夫々に供給される／ぐルスＰｃｅ Ｐ
ｃ （サンプリングパルスに同期したもの）でスイッチ
ング制御される。（２３１は電流源、％、 ＲＬはコレ
クタ抵抗器である。
に制御される。そのため、図のように一対のトランジス
タＱｃ −Ｑａよシなるスイッチング用差動アング（２
２１が設けられ、夫々に供給される／ぐルスＰｃｅ Ｐ
ｃ （サンプリングパルスに同期したもの）でスイッチ
ング制御される。（２３１は電流源、％、 ＲＬはコレ
クタ抵抗器である。
この構成において、パルスＰｃ （第９図Ｂ）がハイレ
ベルのとき、比較動作が行々われ、ローレベルのときそ
の比較出力がラッチされる（同図Ｃ）。
ベルのとき、比較動作が行々われ、ローレベルのときそ
の比較出力がラッチされる（同図Ｃ）。
さて、このようにラッチドコンパレータ（イ）を使用す
る場合には電圧比較器Ａｉ２で入力電圧Ｖｉｎと基準電
圧Ｖｎとの電圧比較が行なわれたのち（第９図Ａ）、再
び比較回路Ｎ２で電圧比較動作が行なわ□れるものであ
るから、後段の比較回路Ｎ２で必要々比較動作時間だけ
比較出力Ｂ１． Ｂｚが遅れる。
る場合には電圧比較器Ａｉ２で入力電圧Ｖｉｎと基準電
圧Ｖｎとの電圧比較が行なわれたのち（第９図Ａ）、再
び比較回路Ｎ２で電圧比較動作が行なわ□れるものであ
るから、後段の比較回路Ｎ２で必要々比較動作時間だけ
比較出力Ｂ１． Ｂｚが遅れる。
さらに、このように比較回路Ｎ２の入力段に複数の電圧
比較器Ａｉｚを並列接続した場合には、電圧比較器Ａｉ
ｚのコレクタ寄生容量Ｃｓ （コレクタ・基板間の容量
、配線容量などを並列合成した容量）が相当大きくなる
ため、コレクタ寄生容量Ｃ８とコレクタ抵抗器ＲａＯ値
とで決まる積分時定数（線路時定数）が大きくなって比
較回路Ｎ２に伝達される電圧比較出力が時間Ｔだけさら
に遅延することになる（第９図Ｄ）。
比較器Ａｉｚを並列接続した場合には、電圧比較器Ａｉ
ｚのコレクタ寄生容量Ｃｓ （コレクタ・基板間の容量
、配線容量などを並列合成した容量）が相当大きくなる
ため、コレクタ寄生容量Ｃ８とコレクタ抵抗器ＲａＯ値
とで決まる積分時定数（線路時定数）が大きくなって比
較回路Ｎ２に伝達される電圧比較出力が時間Ｔだけさら
に遅延することになる（第９図Ｄ）。
そのため、Ａ／Ｄコンバータのサンプリング周期を速く
することができず、Ａ／Ｄ変換の高速化が阻害される。
することができず、Ａ／Ｄ変換の高速化が阻害される。
発明の目的
そこで、この発明では電圧比較器が複数、並列に接続さ
れた場合でも、電圧比較動作が遅延しないようにしたも
のである。
れた場合でも、電圧比較動作が遅延しないようにしたも
のである。
発明の概要
そのため、この発明ではラッチドコンパレータを構成す
る電圧比較回路をその前段に接続されるべき並列接続さ
れた複数の電圧比較器で兼用すると共に、負荷抵抗器Ｒ
Ｌと直列にスイッチング手段を設けて複数の電圧比較器
の出力段における積分時定数が小さくなるようにしたも
のである。
る電圧比較回路をその前段に接続されるべき並列接続さ
れた複数の電圧比較器で兼用すると共に、負荷抵抗器Ｒ
Ｌと直列にスイッチング手段を設けて複数の電圧比較器
の出力段における積分時定数が小さくなるようにしたも
のである。
実施例
続いて、この発明の一例を上述したＡ／Ｄコンバータ用
のコンパレータに適用した場合につき第１０図を参照し
て詳細に説明する。
のコンパレータに適用した場合につき第１０図を参照し
て詳細に説明する。
この発明では第１０図にその一例を示すように、並列接
続された複数の電圧比較器Ａｉｚの差動出力段と負荷抵
抗器ＲＬとの間に第１のスイッチング回路（７）が接続
される。第１のスイッチング回路（至）は図のようにト
ランジスタ（３０Ａ） 、 （３０Ｂ）で構成され、こ
れらにはスイッチングパルスＰＣが共通に供給される。
続された複数の電圧比較器Ａｉｚの差動出力段と負荷抵
抗器ＲＬとの間に第１のスイッチング回路（７）が接続
される。第１のスイッチング回路（至）は図のようにト
ランジスタ（３０Ａ） 、 （３０Ｂ）で構成され、こ
れらにはスイッチングパルスＰＣが共通に供給される。
並列接続された複数の電圧比較器Ａｉ２の差動出力段と
負荷抵抗器ＲＬとの間には、さらに第２のスイッチング
回路０υとラッチ回路Ｃυとが直列に接続される。第２
のスイッチング回路Ｇυも夫々トランジスタ（３１Ａ）
、 （３１Ｂ）で構成され、これらには位相反転され
たスイッチングパルスＰｃが共通に供給される。従って
、トランジスタ（３ｏＡ） 、！＝ （３１Ａ） 及び
（３０Ｂ）と（３１Ｂ）とで夫々差動アンプが構成され
る。
負荷抵抗器ＲＬとの間には、さらに第２のスイッチング
回路０υとラッチ回路Ｃυとが直列に接続される。第２
のスイッチング回路Ｇυも夫々トランジスタ（３１Ａ）
、 （３１Ｂ）で構成され、これらには位相反転され
たスイッチングパルスＰｃが共通に供給される。従って
、トランジスタ（３ｏＡ） 、！＝ （３１Ａ） 及び
（３０Ｂ）と（３１Ｂ）とで夫々差動アンプが構成され
る。
また、入力電圧Ｖｉｎが供給される差動トランジスタＱ
１とスイッチングトランジスタ（３０Ａ）及びＱｌと（
３１Ａ）は夫々カスコード接続されたことになシ、同様
に基準電圧Ｖ。ｎが供給される差動トランジスタＱ２と
スイッチングトランジスタ（３０Ｂ）及びＱｌと（３１
Ｂ）は夫々カスコード接続されたことになる。
１とスイッチングトランジスタ（３０Ａ）及びＱｌと（
３１Ａ）は夫々カスコード接続されたことになシ、同様
に基準電圧Ｖ。ｎが供給される差動トランジスタＱ２と
スイッチングトランジスタ（３０Ｂ）及びＱｌと（３１
Ｂ）は夫々カスコード接続されたことになる。
Ｃ３３、（，３３）は夫々電流源であって、電流値は共
に等しくＩｏ’に選ばれる。この場合、電圧比較器Ａｉ
２の電流スイッチ用トランジスタＱ３を流れる電流工０
″と上述した電流■ｏ′の和は、第８図に示す電流源（
２階に流れ込む電流工０に等しくなるように、工０′と
工♂の関係が選定される。ラッチ出力Ｂ１． Ｂ２のピ
ークツウビーク値が例えば３００ ｍＶで、負荷抵抗器
ＲＥ。
に等しくＩｏ’に選ばれる。この場合、電圧比較器Ａｉ
２の電流スイッチ用トランジスタＱ３を流れる電流工０
″と上述した電流■ｏ′の和は、第８図に示す電流源（
２階に流れ込む電流工０に等しくなるように、工０′と
工♂の関係が選定される。ラッチ出力Ｂ１． Ｂ２のピ
ークツウビーク値が例えば３００ ｍＶで、負荷抵抗器
ＲＥ。
の値が３にΩであるときには、工０＝１ｏｏμＡでよく
、まだ、■ｏ′＝■ｏ″に定めると、■ｏ′は５０μＡ
でよい。
、まだ、■ｏ′＝■ｏ″に定めると、■ｏ′は５０μＡ
でよい。
この電流■ｏ′はスイッチング用のトランジスタ（３０
Ａ）〜（３１Ｂ）のアイドリング電流となる。
Ａ）〜（３１Ｂ）のアイドリング電流となる。
ラッチ回路０１）は上述の場合と同じく構成され、その
ため、トランジスタＱａは一方の負荷抵抗器九に、トラ
ンジスタＱｂは他方の負荷抵抗器Ｒ，Ｌに夫々接続され
、これらトランジスタＱａ、Ｑｂのコレクタよシ出力端
子（３５Ａ） 、 （３５Ｂ）が導出される。
ため、トランジスタＱａは一方の負荷抵抗器九に、トラ
ンジスタＱｂは他方の負荷抵抗器Ｒ，Ｌに夫々接続され
、これらトランジスタＱａ、Ｑｂのコレクタよシ出力端
子（３５Ａ） 、 （３５Ｂ）が導出される。
このように構成した場合、第１のスイッチング回路（（
４）がオンすると、負荷抵抗器ＲＬには電圧比較器Ａｉ
２の差動出力電流が流れるので、この負荷抵抗器ＲＬに
よって電圧に変換される。第２のスイッチング回路（３
υがオンすると、第１のスイッチング回路（３０）がオ
フすると共に、ラッチ回路（財）が動作するので、電圧
比較出力Ｂ１． Ｂ２はこのラッチ回路０υにラッチさ
れる。
４）がオンすると、負荷抵抗器ＲＬには電圧比較器Ａｉ
２の差動出力電流が流れるので、この負荷抵抗器ＲＬに
よって電圧に変換される。第２のスイッチング回路（３
υがオンすると、第１のスイッチング回路（３０）がオ
フすると共に、ラッチ回路（財）が動作するので、電圧
比較出力Ｂ１． Ｂ２はこのラッチ回路０υにラッチさ
れる。
そして、スイッチングトランジスタ（３０Ａ）〜（３１
Ｂ）の各エミッタ抵抗ｒｅは、２６／ＩＯ’（Ω）とな
るから、差動出力段における積分時定数はｒｅ−Ｃ３と
なる。エミッタ抵抗ｒ６は負荷抵抗器ＲＩ、よシも十分
小さいから（上述の設例では約１７６ ） 、積分時定
数を十分小さくすることができる。そのため、電圧比較
器Ａｉｚの差動出力段に得られる電圧比較出力の遅延時
間が短かくなシ、電圧比較出力の遅れを改善できる（第
９図Ｃ）。
Ｂ）の各エミッタ抵抗ｒｅは、２６／ＩＯ’（Ω）とな
るから、差動出力段における積分時定数はｒｅ−Ｃ３と
なる。エミッタ抵抗ｒ６は負荷抵抗器ＲＩ、よシも十分
小さいから（上述の設例では約１７６ ） 、積分時定
数を十分小さくすることができる。そのため、電圧比較
器Ａｉｚの差動出力段に得られる電圧比較出力の遅延時
間が短かくなシ、電圧比較出力の遅れを改善できる（第
９図Ｃ）。
なお、第１及び第２のスイッチング回路（３０） 、
＜３１）を接続すれば、それに伴ってコレクタ寄生容量
ＣＩが発生するので、このコレクタ寄生容量Ｃ５′と負
荷抵抗器Ｒ１とによる積分時定数のだめ電圧比較出力た
る差動出力電圧に若干の時間遅れが生ずる。しかし、こ
の時間の遅れは差動出力電流の時間遅れに比べれば無視
できる程度のものである。
＜３１）を接続すれば、それに伴ってコレクタ寄生容量
ＣＩが発生するので、このコレクタ寄生容量Ｃ５′と負
荷抵抗器Ｒ１とによる積分時定数のだめ電圧比較出力た
る差動出力電圧に若干の時間遅れが生ずる。しかし、こ
の時間の遅れは差動出力電流の時間遅れに比べれば無視
できる程度のものである。
また、上述の構成で電圧比較器Ａｉ２の電流源用のトラ
ンジスタＱ３と電流源０ツ、（至）とには第１及び第２
のスイッチング回路（７）、（３〃のオン、オフにｔ）
かわらず常に電流が流れているので、第８図の場合に比
べ、電圧比較器Ａｉ２の電流源を有効に利用でき電流効
率が改善される。すなわち、第８図の場合、電圧比較動
作時には電圧比較器Ａｉｚ用の電流源が完全に遮断され
てしまうからである。
ンジスタＱ３と電流源０ツ、（至）とには第１及び第２
のスイッチング回路（７）、（３〃のオン、オフにｔ）
かわらず常に電流が流れているので、第８図の場合に比
べ、電圧比較器Ａｉ２の電流源を有効に利用でき電流効
率が改善される。すなわち、第８図の場合、電圧比較動
作時には電圧比較器Ａｉｚ用の電流源が完全に遮断され
てしまうからである。
なお、第１１図に示すように、第１のスイッチング回路
（３０１を構成する一対のトランジスタ（３０Ａ） 。
（３０１を構成する一対のトランジスタ（３０Ａ） 。
（３０Ｂ）と電圧比較器Ａｉ２の差動出力段との間にカ
スコードトランジスタ（３７Ａ） 、 （３７Ｂ）を接
続してもよい。
スコードトランジスタ（３７Ａ） 、 （３７Ｂ）を接
続してもよい。
また、これら２つの実施例において、アイドリング電流
工ｏ′は零にすることもできる。
工ｏ′は零にすることもできる。
発明の詳細
な説明したようにこの発明によれば、ラッチドコンノ４
レータ用の電圧比較回路をこれに接続される並列入力の
電圧比較器で兼用できるから回路構成を簡略化できると
共に、電圧比較器の差動出力段における積分時定数が小
さくなって差動出力電流従って負荷抵抗器ＲＬに得られ
る電圧比較出力Ｂｌ、 Ｂ２の遅延が受力くなるから、
Ａ／Ｄ変換の高速化を図るー°−ことができる。
レータ用の電圧比較回路をこれに接続される並列入力の
電圧比較器で兼用できるから回路構成を簡略化できると
共に、電圧比較器の差動出力段における積分時定数が小
さくなって差動出力電流従って負荷抵抗器ＲＬに得られ
る電圧比較出力Ｂｌ、 Ｂ２の遅延が受力くなるから、
Ａ／Ｄ変換の高速化を図るー°−ことができる。
しかも、第１のスイッチングトランジスタ（３０Ａ）
。
。
（３０Ｂ）にはアイドリング電流Ｉｏ′を常時流す場合
には、これらトランジスタ（３０Ａ） 、 （３０Ｂ）
の立上りが速くな、！ｌｌｌ電圧比較動作を一層高速化
することができる。
には、これらトランジスタ（３０Ａ） 、 （３０Ｂ）
の立上りが速くな、！ｌｌｌ電圧比較動作を一層高速化
することができる。
第１図は並列型Ａ／Ｄコンバータの説明図、第２図は直
並列型Ａ／Ｄコンバータの説明図、第３図はこの発明の
説明に供する改良された直並列型Ａ／Ｄコンバータの一
例を示す説明図、第４図はその具体例を示す要部のブロ
ック図、第５図は第４図の構成をよシ具体的に示した接
続図、第６図及び第７図はエンコーダの真理値を示す図
、第８図はこの発明の説明に供するラッチドコン／やレ
ータの接続図、第９図はその動作説明に供する波形図、
第１０図及び第１１図は夫々この発明に係るラツチドコ
ン・ぐレータの一例を示す接続図である。 （２１、（５） 、 ｆ６） 、 （９）はＡ／Ｄコン
・マーク、Ａｉ ｊ ＋ Ｎ１〜Ｎ３２Ｍ１〜Ｍ３は電
圧比較回路、（２０１はラツチドコンパレータ、（２υ
はラッチ回路、（３０） 、 Ｃ３υは第１及び第２の
スイッチング回路でアル。 第９図 第 Ｖ〜 第１１図 と口Ｌ
並列型Ａ／Ｄコンバータの説明図、第３図はこの発明の
説明に供する改良された直並列型Ａ／Ｄコンバータの一
例を示す説明図、第４図はその具体例を示す要部のブロ
ック図、第５図は第４図の構成をよシ具体的に示した接
続図、第６図及び第７図はエンコーダの真理値を示す図
、第８図はこの発明の説明に供するラッチドコン／やレ
ータの接続図、第９図はその動作説明に供する波形図、
第１０図及び第１１図は夫々この発明に係るラツチドコ
ン・ぐレータの一例を示す接続図である。 （２１、（５） 、 ｆ６） 、 （９）はＡ／Ｄコン
・マーク、Ａｉ ｊ ＋ Ｎ１〜Ｎ３２Ｍ１〜Ｍ３は電
圧比較回路、（２０１はラツチドコンパレータ、（２υ
はラッチ回路、（３０） 、 Ｃ３υは第１及び第２の
スイッチング回路でアル。 第９図 第 Ｖ〜 第１１図 と口Ｌ
Claims (1)
- 並列接続された入力電圧比較用の複数の差動アンプと、
これら差動アンプの出力段と負荷抵抗器との間に接続さ
れた第１のスイッチング回路と、に直列接続された第２
のスイッチング回路及びラッチ回路とよシなシ、上記第
１のスイッチング回路は電圧比較動作時に動作し、第２
のスイッチング回路はラッチ動作時に動作して上記負荷
抵抗器に得られる電圧比較出力が上記ラッチ回路にラッ
チされるようになされたラッチドコンノやレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58167885A JPH0744454B2 (ja) | 1983-09-12 | 1983-09-12 | Ａ／ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58167885A JPH0744454B2 (ja) | 1983-09-12 | 1983-09-12 | Ａ／ｄコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6059813A true JPS6059813A (ja) | 1985-04-06 |
| JPH0744454B2 JPH0744454B2 (ja) | 1995-05-15 |
Family
ID=15857874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58167885A Expired - Lifetime JPH0744454B2 (ja) | 1983-09-12 | 1983-09-12 | Ａ／ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744454B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6265521A (ja) * | 1985-09-13 | 1987-03-24 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | アナログ−デイジタル変換回路 |
| WO1989001262A2 (en) * | 1987-07-29 | 1989-02-09 | Fujitsu Limited | High-speed electronic circuit having a cascode configuration |
| JPH02500238A (ja) * | 1987-07-29 | 1990-01-25 | 富士通株式会社 | カスコード構成の高速電子回路 |
| JPH03140016A (ja) * | 1989-10-26 | 1991-06-14 | Sharp Corp | Ａ／ｄ変換器 |
| US5510745A (en) * | 1987-07-29 | 1996-04-23 | Fujitsu Limited | High-speed electronic circuit having a cascode configuration |
| US5920209A (en) * | 1995-06-13 | 1999-07-06 | Matsushita Electric Industrial Co., Ltd. | Time counting circuit, sampling circuit, skew adjusting circuit, and logic analyzing circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57164618A (en) * | 1981-04-01 | 1982-10-09 | Matsushita Electric Ind Co Ltd | Comparator circuit |
-
1983
- 1983-09-12 JP JP58167885A patent/JPH0744454B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57164618A (en) * | 1981-04-01 | 1982-10-09 | Matsushita Electric Ind Co Ltd | Comparator circuit |
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| JPH03140016A (ja) * | 1989-10-26 | 1991-06-14 | Sharp Corp | Ａ／ｄ変換器 |
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| US5973523A (en) * | 1995-06-13 | 1999-10-26 | Matsushita Electric Industrial Co., Ltd. | Time counting circuit, sampling circuit, skew adjusting circuit, and logic analyzing circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744454B2 (ja) | 1995-05-15 |
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