JPS6265521A - アナログ−デイジタル変換回路 - Google Patents
アナログ−デイジタル変換回路Info
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- JPS6265521A JPS6265521A JP61214188A JP21418886A JPS6265521A JP S6265521 A JPS6265521 A JP S6265521A JP 61214188 A JP61214188 A JP 61214188A JP 21418886 A JP21418886 A JP 21418886A JP S6265521 A JPS6265521 A JP S6265521A
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- Japan
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- circuit
- comparator
- output terminals
- circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/366—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type using current mode circuits, i.e. circuits in which the information is represented by current values rather than by voltage values
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数個のタップを有している分圧器を具え、こ
れらタップの各々を複数個の比較回路から成る各比較回
路群の各比較回路の第１入力端子に接続し、各群の比較
回路の第２入力端子を相互接続し、前記分圧器のタップ
を前記比較回路の群数と同数に群別し、これらの連続タ
ップ群の同じ順番を有するタップを前記比較回路の群を
成す各比較回路の第１入力端子に接続し、各比較回路群
の各比較回路は逆の作動をする一対の出力端子を有して
おり、前記各比較回路群の連続する比較回路の逆の作動
をする出力端子間を相互接続するようにしたアナログ−
ディジタル変換回路に関するものである。
れらタップの各々を複数個の比較回路から成る各比較回
路群の各比較回路の第１入力端子に接続し、各群の比較
回路の第２入力端子を相互接続し、前記分圧器のタップ
を前記比較回路の群数と同数に群別し、これらの連続タ
ップ群の同じ順番を有するタップを前記比較回路の群を
成す各比較回路の第１入力端子に接続し、各比較回路群
の各比較回路は逆の作動をする一対の出力端子を有して
おり、前記各比較回路群の連続する比較回路の逆の作動
をする出力端子間を相互接続するようにしたアナログ−
ディジタル変換回路に関するものである。
斯種のアナログ−ディジタル変換回路は「アイ・イー・
イー・イー インターナショナル ソリッド ステート
ザーキッッ コンフエレンス」（ＩＥＥＥ Ｉｎｔｅ
ｒｎａｔｉｏｎａｌ ５ｏｌｉｄ−８ｔａｔｅ Ｃ１ｒ
ｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ） （１９８４年２
月）の第２９４〜２９５頁の技術論文の要約から既知で
ある。
イー・イー インターナショナル ソリッド ステート
ザーキッッ コンフエレンス」（ＩＥＥＥ Ｉｎｔｅ
ｒｎａｔｉｏｎａｌ ５ｏｌｉｄ−８ｔａｔｅ Ｃ１ｒ
ｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ） （１９８４年２
月）の第２９４〜２９５頁の技術論文の要約から既知で
ある。
１群を成す比較回路の各々の２個の出力端子は、その群
のつぎの比較回路の互いに逆の作動をする２つの出力端
子に接続する。斯種のアナログ−ディジタル変換回路は
、例えばディジタル信号サンプルを高いサンプリング周
波数にして得る必要のあるビデオ信号の如き大きな帯域
幅を有している信号を変換するのに好適である。
のつぎの比較回路の互いに逆の作動をする２つの出力端
子に接続する。斯種のアナログ−ディジタル変換回路は
、例えばディジタル信号サンプルを高いサンプリング周
波数にして得る必要のあるビデオ信号の如き大きな帯域
幅を有している信号を変換するのに好適である。
本発明の目的は上述したタイプのアナログ−ディジタル
変換回路をさらに改善することにある。
変換回路をさらに改善することにある。
本発明は冒頭にて述べた種類のアナログ−ディジタル変
換回路において、１群を成す各比較回路の一方の出力端
子のみを前記１群を成すっぎの比較回路の逆に作動する
一方の出力端子のみに接続すると共に、斯くして群別さ
れる出ツノ端子の内の奇数番目の出力端子の各々を第１
トランジスタ群を成す各トランジスタのベースに接続し
、これらのトランジスタの各エミッタを相互接続して差
動増幅器の第１入力端子に接続し、がっ偶数番目の出力
端子の各々を第２トランジスタ群の各トランジスタのベ
ースに接続し、これら第２トランジスタ群を成すトラン
ジスタのエミッタを相互接続して前記差動増幅器の第２
入力端子に接続するようにしたことを特徴とする。
換回路において、１群を成す各比較回路の一方の出力端
子のみを前記１群を成すっぎの比較回路の逆に作動する
一方の出力端子のみに接続すると共に、斯くして群別さ
れる出ツノ端子の内の奇数番目の出力端子の各々を第１
トランジスタ群を成す各トランジスタのベースに接続し
、これらのトランジスタの各エミッタを相互接続して差
動増幅器の第１入力端子に接続し、がっ偶数番目の出力
端子の各々を第２トランジスタ群の各トランジスタのベ
ースに接続し、これら第２トランジスタ群を成すトラン
ジスタのエミッタを相互接続して前記差動増幅器の第２
入力端子に接続するようにしたことを特徴とする。
このようにすれば、連続比較回路の出力端子の接続点当
りのキャパシタンスが低減され、かつ群当りの全比較回
路の総電流が全く同一の負荷抵抗を流れなくなる。
りのキャパシタンスが低減され、かつ群当りの全比較回
路の総電流が全く同一の負荷抵抗を流れなくなる。
以下図面につき本発明を説明する。
第１図に示す本発明によるアナログ−ディジタル変換回
路は参照番号１〜１６にて示す１６個の比較回路を有し
ており、これら比較回路の上側の入力端子はすべて変換
回路の入力端子１７に接続し、この入力端子１７には変
換すべき信号を供給することができる。
路は参照番号１〜１６にて示す１６個の比較回路を有し
ており、これら比較回路の上側の入力端子はすべて変換
回路の入力端子１７に接続し、この入力端子１７には変
換すべき信号を供給することができる。
各比較回路の下側の入力端子は基準電圧Ｖ ｒｅｆに接
続されている分圧器１９のタップに接続し、これらのタ
ップの順番は比較回路１〜１６の順番に対応させる。。
続されている分圧器１９のタップに接続し、これらのタ
ップの順番は比較回路１〜１６の順番に対応させる。。
本例では便宜上簡単化のために４つずつのタップを含む
４つのタップ群がある。連続する各タップ群の内の最初
のタップは第１群を成す比較回路１，５，９．１３の下
側の入力端子に接続する。連続タップ群の内の第２番目
のタップは第２群を成す比較回路２ 、６ 、１０．１
４の下側入力端子に接続する。各タップ群の第３番目の
タップは第３群を成す比較回路３，７．１１．１５の下
側入力端子に接続し、連続する各タップ群を構成する第
４番目のタップは第４群を成す比較回路４．８゜１２、
１６の下側入力端子に接続する。
４つのタップ群がある。連続する各タップ群の内の最初
のタップは第１群を成す比較回路１，５，９．１３の下
側の入力端子に接続する。連続タップ群の内の第２番目
のタップは第２群を成す比較回路２ 、６ 、１０．１
４の下側入力端子に接続する。各タップ群の第３番目の
タップは第３群を成す比較回路３，７．１１．１５の下
側入力端子に接続し、連続する各タップ群を構成する第
４番目のタップは第４群を成す比較回路４．８゜１２、
１６の下側入力端子に接続する。
各比較回路は上側及び下側出力端子を有しており、これ
らの両出力端子は互いに逆の作動、即ち比較器の上側入
力端子がその下側人ツノ端子よりも高電位を受電する場
合には、その上側出力がその下側出力に較べて高くなり
、これとは逆に、比較器の上側入力端子がその下側入力
端子よりも低電位を受電する場合には、その下側出力が
その上側出力に較べ高くなるように作動する。これは比
較回路の出力端子を後に詳述するようにして、−緒に接
続しないようにする場合について云えることである。
らの両出力端子は互いに逆の作動、即ち比較器の上側入
力端子がその下側人ツノ端子よりも高電位を受電する場
合には、その上側出力がその下側出力に較べて高くなり
、これとは逆に、比較器の上側入力端子がその下側入力
端子よりも低電位を受電する場合には、その下側出力が
その上側出力に較べ高くなるように作動する。これは比
較回路の出力端子を後に詳述するようにして、−緒に接
続しないようにする場合について云えることである。
第１．第２．第３及び第４群をそれぞれ構成する比較回
路１．５．９．１３ ；２．６．１０．１４ ；３゜７
．１１．１５及び４．８．１２．１６では、比較回路ｌ
。
路１．５．９．１３ ；２．６．１０．１４ ；３゜７
．１１．１５及び４．８．１２．１６では、比較回路ｌ
。
５．９及び２，６，１０； ３，７．１１及び４，８
゜１２の各上側出力端子をつぎの比較回路５，９．１３
及び６．１０．１４ ；７．１１．１５及び８，１２．
１６のそれぞれ反対の作動をする下側の出力端子に接続
する。
゜１２の各上側出力端子をつぎの比較回路５，９．１３
及び６．１０．１４ ；７．１１．１５及び８，１２．
１６のそれぞれ反対の作動をする下側の出力端子に接続
する。
本例の場合、各比較回路群毎に５つの出力端子があり、
これらの出力端子の内の奇数番目の出力端子は３つずつ
トランジスタ２１．２３．２４及び２５゜２７、２８；
２９．３１．３２． 及び３３．３５．３６の内の
各トランジスタのベースにそれぞれ接続し、これら３つ
で１組を成すトランジスタの各エミッタは相互接続して
差動増幅器４５．４７．４９及び５１の第１入力端子３
７．３９．４１及び４３にそれぞれ接続すると共に電流
＃５３．５５．５７及び５９にもそれぞれ接続する。
これらの出力端子の内の奇数番目の出力端子は３つずつ
トランジスタ２１．２３．２４及び２５゜２７、２８；
２９．３１．３２． 及び３３．３５．３６の内の
各トランジスタのベースにそれぞれ接続し、これら３つ
で１組を成すトランジスタの各エミッタは相互接続して
差動増幅器４５．４７．４９及び５１の第１入力端子３
７．３９．４１及び４３にそれぞれ接続すると共に電流
＃５３．５５．５７及び５９にもそれぞれ接続する。
各比較回路群の出力端子の内の偶数番目の出力端子は２
つずつのトランジスタ６１ ６３； ６５．６７；６９
、７１及び７３．７５の各一方のトランジスタのベース
にそれぞれ接続し、これら２つずつのトランジスタのエ
ミッタは相互接続して差動増幅器４５．４７゜４９及び
５１の第２入力端子７７、７９．８１及び８３にそれぞ
れ接続すると共に電流源８５．８７．８９及び９１にも
それぞれ接続する。
つずつのトランジスタ６１ ６３； ６５．６７；６９
、７１及び７３．７５の各一方のトランジスタのベース
にそれぞれ接続し、これら２つずつのトランジスタのエ
ミッタは相互接続して差動増幅器４５．４７゜４９及び
５１の第２入力端子７７、７９．８１及び８３にそれぞ
れ接続すると共に電流源８５．８７．８９及び９１にも
それぞれ接続する。
差動増幅器４５．４７．４９及び５１の出力端子９３．
９５゜９７及び９９はそれぞれコード変換器１０１ に
接続する。
９５゜９７及び９９はそれぞれコード変換器１０１ に
接続する。
このコード変換器は前記各差動増幅器の出力端子及び２
個の粗比較回路１０７と１０９の２つの出力端子１０３
と１０５から得られる信号を４ビツトコードに変換して
、この４ビツトコードをコード変換器１０１の組合せ出
力端子１１１から供給せしめる。
個の粗比較回路１０７と１０９の２つの出力端子１０３
と１０５から得られる信号を４ビツトコードに変換して
、この４ビツトコードをコード変換器１０１の組合せ出
力端子１１１から供給せしめる。
粗比較回路１０７及び１０９は、これら回路の下側入力
端子に供給される変換すべき信号のレベルが分圧器１９
の各軍２及び第４タップ群における第２タツプの電位レ
ベルに対して高くなるレベルを検出する。
端子に供給される変換すべき信号のレベルが分圧器１９
の各軍２及び第４タップ群における第２タツプの電位レ
ベルに対して高くなるレベルを検出する。
コード変換器１０１ には、粗及び細密比較回路からの
出力信号の組合せにより申し分のないディジタルビット
を得るために米国特許第４．４５６．９０４号に記載さ
れているような他の回路を設けることができる。
出力信号の組合せにより申し分のないディジタルビット
を得るために米国特許第４．４５６．９０４号に記載さ
れているような他の回路を設けることができる。
回路の入力端子１７における電圧が最小から最大変換可
能電圧値にまで変化する場合に、斯かる電圧が分圧器１
９の連続枝路（タップ点）におけるレベルを順次越える
際に差動増幅器４５．４７．４９及び５１の出力端子９
３．９５．９７及び９９に現われる各出力信号は次表に
示すような値を有し、このことについては後に詳述する
。
能電圧値にまで変化する場合に、斯かる電圧が分圧器１
９の連続枝路（タップ点）におけるレベルを順次越える
際に差動増幅器４５．４７．４９及び５１の出力端子９
３．９５．９７及び９９に現われる各出力信号は次表に
示すような値を有し、このことについては後に詳述する
。
入力端子１７における電圧 出力端子における信号値ゼ
ロ ０ ０ ０ ０〉タップ ｌ
１０，００〉タップ ２
１１００ 〉タッ゛ブ ３ １１１０〉タップ ４
１１１１ 〉タップ ５ ０１１１ 〉タップ ６ ００１１ 〉タップ ７ ０００１ 〉タップ ８ ００００ 〉タップ ９ １０００ 〉タップ１０ １ １ ０ ０〉タ
ップ１１ １ １ １ ０〉タップ
１２ １ １ １ １〉タップ１３
０ １ １ １〉タップ１４
０ ０ １ １〉タップ１５
０ ０ ０ １〉タップ１６
０ ０ ０ ０この表から明らかなように、８
つの異なる可能なビット組合せは４つの比較回路群で得
ることができ、したがってこれら４つの比較回路群によ
ってコード変換器１０１の出力信号の３ビツトを供給す
ることができ、また第４ビツトは比較回路１０７と１０
９を用いて得られる。
ロ ０ ０ ０ ０〉タップ ｌ
１０，００〉タップ ２
１１００ 〉タッ゛ブ ３ １１１０〉タップ ４
１１１１ 〉タップ ５ ０１１１ 〉タップ ６ ００１１ 〉タップ ７ ０００１ 〉タップ ８ ００００ 〉タップ ９ １０００ 〉タップ１０ １ １ ０ ０〉タ
ップ１１ １ １ １ ０〉タップ
１２ １ １ １ １〉タップ１３
０ １ １ １〉タップ１４
０ ０ １ １〉タップ１５
０ ０ ０ １〉タップ１６
０ ０ ０ ０この表から明らかなように、８
つの異なる可能なビット組合せは４つの比較回路群で得
ることができ、したがってこれら４つの比較回路群によ
ってコード変換器１０１の出力信号の３ビツトを供給す
ることができ、また第４ビツトは比較回路１０７と１０
９を用いて得られる。
従って、（ｎ＋１）個の細密ビットは一般に２″′個ず
つの比較回路から成る２ｈ個の比較回路群と２２″個の
タップを有する１個の分圧器とで得ることができ、かつ
（ｍ−１）個の粗ビットは粗比較回路を用いて作る必要
があり、このためには例えば２１−１個の粗比較回路を
用いることができる。
つの比較回路から成る２ｈ個の比較回路群と２２″個の
タップを有する１個の分圧器とで得ることができ、かつ
（ｍ−１）個の粗ビットは粗比較回路を用いて作る必要
があり、このためには例えば２１−１個の粗比較回路を
用いることができる。
１つの比較回路群の作動を第２図につき説明する。なお
、この第２図において第１図の素子に対応するものには
第１図と同一符号をもって示しである。この第２図では
比較回路１．５．９及び１３を含む第１群を選定した。
、この第２図において第１図の素子に対応するものには
第１図と同一符号をもって示しである。この第２図では
比較回路１．５．９及び１３を含む第１群を選定した。
各比較回路はトランジスタ対１１３．１１５； １１７
．１１９； １２１１２５及び１２７．１２ＣＪをもっ
てそれぞれ形成する。これらのトランジスタ対の各エミ
ッタは電流源１３１．１３３．１３５及び１３７にそれ
ぞれ接続する。トランジスタ１１３．１１５゜１１７、
１１９． １２１．１２５． １２７及び１２９のコ
レクタはそれぞれ抵抗１３９．１４１．１４３．１４５
．１４７．１５１及び１５３を介して正電圧に接続する
。これらの抵抗の内、抵抗１３９と１５３以外の抵抗の
抵抗値はすべて同じとし、抵抗１３９と１５３の抵抗値
は他の抵抗の抵抗値の半分とする。
．１１９； １２１１２５及び１２７．１２ＣＪをもっ
てそれぞれ形成する。これらのトランジスタ対の各エミ
ッタは電流源１３１．１３３．１３５及び１３７にそれ
ぞれ接続する。トランジスタ１１３．１１５゜１１７、
１１９． １２１．１２５． １２７及び１２９のコ
レクタはそれぞれ抵抗１３９．１４１．１４３．１４５
．１４７．１５１及び１５３を介して正電圧に接続する
。これらの抵抗の内、抵抗１３９と１５３以外の抵抗の
抵抗値はすべて同じとし、抵抗１３９と１５３の抵抗値
は他の抵抗の抵抗値の半分とする。
トランジスタ１１３． １１７． １２１ 及び１２７
のベースは信号入力端子１７に接続し、トランジスタ１
１５． １１９、１２５及び１２９のベースは分圧器１
９の第１．第５、第９及び第１３番タップにそれぞれ接
続する。
のベースは信号入力端子１７に接続し、トランジスタ１
１５． １１９、１２５及び１２９のベースは分圧器１
９の第１．第５、第９及び第１３番タップにそれぞれ接
続する。
トランジスタ１１５及び１１７のコレクタは相互接続し
、同様にトランジスタ１１９及び１２１ のコレクタも
相互接続し、またトランジスタ１２５及び１２７のコネ
クタも相互接続する。
、同様にトランジスタ１１９及び１２１ のコレクタも
相互接続し、またトランジスタ１２５及び１２７のコネ
クタも相互接続する。
トランジスタ２Ｌ ２３．２４．６１及び６３のベース
はトランジスタ１１３． １２１．１２９． １１７及
び１２７のコレクタにそれぞれ接続する。
はトランジスタ１１３． １２１．１２９． １１７及
び１２７のコレクタにそれぞれ接続する。
差動増幅器４５はトランジスタ対１５５．１５７を有し
ており、これらトランジスタのエミッタは電流源１５９
に接続し、コレクタは抵抗１６１．１６３を介して正電
圧に接続し、ベースは差動増幅器４５の入力端子７７及
び３７に接続する。差動増幅器４５の出力端子９３はト
ランジスタ１５７のコレクタに接続する。
ており、これらトランジスタのエミッタは電流源１５９
に接続し、コレクタは抵抗１６１．１６３を介して正電
圧に接続し、ベースは差動増幅器４５の入力端子７７及
び３７に接続する。差動増幅器４５の出力端子９３はト
ランジスタ１５７のコレクタに接続する。
トランジスタ１１３． １１５． １１７． １１９．
１２１． １２５゜１２７、 １２９のコレクク抵抗
１３９． １４１． １４３． １４５゜１４７、１４
９．１５１．１５３の抵抗値は、電流源１３１．１３３
゜Ｉ（５，１３７の内の成る電流源からの電流が当該コ
レクタを流れる際に、この当該コレクタの電圧が低くな
るような高い値とする。斯かる電流が抵抗１４１及び１
４３．１４５及び１４７又は１４９及び１５１の並列回
路を経て流れると、当該コレクタにおける電圧レベルは
前記低レベルと供給電圧のレベルとの間のレベルとなる
。
１２１． １２５゜１２７、 １２９のコレクク抵抗
１３９． １４１． １４３． １４５゜１４７、１４
９．１５１．１５３の抵抗値は、電流源１３１．１３３
゜Ｉ（５，１３７の内の成る電流源からの電流が当該コ
レクタを流れる際に、この当該コレクタの電圧が低くな
るような高い値とする。斯かる電流が抵抗１４１及び１
４３．１４５及び１４７又は１４９及び１５１の並列回
路を経て流れると、当該コレクタにおける電圧レベルは
前記低レベルと供給電圧のレベルとの間のレベルとなる
。
トランジスタ２１．２３．２４の群のエミッタ電位は、
これらトランジスタのベースに接続される当該コレクタ
の最高レベルの電圧となる。このことはトランジスタ６
１．６３の群についても言えることである。
これらトランジスタのベースに接続される当該コレクタ
の最高レベルの電圧となる。このことはトランジスタ６
１．６３の群についても言えることである。
回路の種々の点における電圧分布を次表を参照して考察
する。なおこの表で記号Ｈは供給電圧レベルを示し、記
号りは低レベルの電圧を示す。
する。なおこの表で記号Ｈは供給電圧レベルを示し、記
号りは低レベルの電圧を示す。
ト一＝ｊ ！ −
Ｒ
＜ 、エ 、エ 、工
Ｎ−−シシ−
Ｎシーシー−
へ 釜 ｊ ｊ ：！： ｊ ｊへ
これと同じような表は第１図の比較回路の他の各群に対
しても形成することができる。
しても形成することができる。
便宜上コレクタ抵抗１４１及び１４３． １４５及び１
４７゜１４９及び１５１から成る並列回路を別々の抵抗
をもって示しであるが、一般にこれらは抵抗値が半分の
単一抵抗と置換し得ることは勿論である。
４７゜１４９及び１５１から成る並列回路を別々の抵抗
をもって示しであるが、一般にこれらは抵抗値が半分の
単一抵抗と置換し得ることは勿論である。
粗ビット用に多数の比較回路を用いる場合には：これら
の比較回路を細密ビット用の比較回路につき上述した所
と同じように群別して、接続すれば良いことは勿論であ
る。
の比較回路を細密ビット用の比較回路につき上述した所
と同じように群別して、接続すれば良いことは勿論であ
る。
第１図は本発明による単純化したアナログ−ディジタル
変換回路の一例を示すブロック線図；第２図は同じく本
発明による単純化したアナログ−ディジタル変換回路の
原理説明用回路図である。 １〜１６・・・比較回路 １７・・・変換信号入力
端子１９・・・分圧器 ２１、２３．２４．２５．２７．２８．２９．３１．３
２．３３．３５．３６・・・トランジスタ ４５、４７．４９．５１・・・差動増幅器５３、５５．
５７．５９・・・電流源 ６１、６３．６５．６７、６９．７１．７３．７５・・
・トランジスタ８５、８７．８９．９１・・・電流源 ｌｏｔ・・・コード変換器 １０７、１０９・・・粗比較回路 １１３．１１５； １１７，１１９； １２１，１２５
； １２７，１２９・・・比較回路構成用トランジスタ １３１、１３３．１３５．１３７・・・電流源１３９、
１４１．１４３．１４５．１４７．１５１．１５３・・
・コレクタ抵抗１５５、１５７・・・差動増幅器構成用
トランジスタ１５９・・・電流源 １６１、１６３・・・抵抗
変換回路の一例を示すブロック線図；第２図は同じく本
発明による単純化したアナログ−ディジタル変換回路の
原理説明用回路図である。 １〜１６・・・比較回路 １７・・・変換信号入力
端子１９・・・分圧器 ２１、２３．２４．２５．２７．２８．２９．３１．３
２．３３．３５．３６・・・トランジスタ ４５、４７．４９．５１・・・差動増幅器５３、５５．
５７．５９・・・電流源 ６１、６３．６５．６７、６９．７１．７３．７５・・
・トランジスタ８５、８７．８９．９１・・・電流源 ｌｏｔ・・・コード変換器 １０７、１０９・・・粗比較回路 １１３．１１５； １１７，１１９； １２１，１２５
； １２７，１２９・・・比較回路構成用トランジスタ １３１、１３３．１３５．１３７・・・電流源１３９、
１４１．１４３．１４５．１４７．１５１．１５３・・
・コレクタ抵抗１５５、１５７・・・差動増幅器構成用
トランジスタ１５９・・・電流源 １６１、１６３・・・抵抗
Claims (1)
- 【特許請求の範囲】 １、複数個のタップを有している分圧器を具え、これら
タップの各々を複数個の比較回路から成る各比較回路群
の各比較回路の第１入力端子に接続し、各群の比較回路
の第２入力端子を相互接続し、前記分圧器のタップを前
記比較回路の群数と同数に群別し、これらの連続タップ
群の同じ順番を有するタップを前記比較回路の群を成す
各比較回路の第１入力端子に接続し、各比較回路群の各
比較回路は逆の作動をする一対の出力端子を有しており
、前記各比較回路群の連続する比較回路の逆の作動をす
る出力端子間を相互接続するようにしたアナログ−ディ
ジタル変換回路において、１群を成す各比較回路（１、
５、９、１３）の一方の出力端子（それぞれ１１５、１
１９、１２５のコレクタ）のみを前記１群を成すつぎの
比較回路の逆に作動する一方の出力端子（それぞれ１１
７、１２１、１２７）のコレクタのみに接続すると共に
、斯くして群別される出力端子の内の奇数番目の出力端
子（１１３、１１９、１２１、１２９のコレクタ）の各
々を第１トランジスタ群 （２１、２３、２４）を成す各トランジスタのベースに
接続し、これらのトランジスタの各エミッタを相互接続
して差動増幅器（４５）の第１入力端子（３７）に接続
し、かつ偶数番目の出力端子（１１５、１１７、１２５
、１２７のコレクタ）の各々を第２トランジスタ群（６
１、６３）の各トランジスタのベースに接続し、これら
第２トランジスタ群を成すトランジスタのエミッタを相
互接続して前記差動増幅器（４５）の第２入力端子（７
７）に接続するようにしたことを特徴とするアナログ−
ディジタル変換回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8502510 | 1985-09-13 | ||
| NL8502510A NL8502510A (nl) | 1985-09-13 | 1985-09-13 | Analoog-digitaalomzetschakeling. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6265521A true JPS6265521A (ja) | 1987-03-24 |
| JPH0787370B2 JPH0787370B2 (ja) | 1995-09-20 |
Family
ID=19846552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61214188A Expired - Lifetime JPH0787370B2 (ja) | 1985-09-13 | 1986-09-12 | アナログ−デイジタル変換回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4686508A (ja) |
| EP (1) | EP0214703B1 (ja) |
| JP (1) | JPH0787370B2 (ja) |
| DE (1) | DE3672051D1 (ja) |
| NL (1) | NL8502510A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03140016A (ja) * | 1989-10-26 | 1991-06-14 | Sharp Corp | Ａ／ｄ変換器 |
| JPH03140017A (ja) * | 1989-10-26 | 1991-06-14 | Sharp Corp | 並列型ａ／ｄ変換器 |
| US5117742A (en) * | 1989-04-28 | 1992-06-02 | Iwata Air Compressor Mfg. Co. Ltd. | Piston of composite material with c-shaped ring groove |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4922251A (en) * | 1988-11-30 | 1990-05-01 | American Telephone And Telegraph Company | Analog to digital interface circuit |
| JP3216830B2 (ja) * | 1992-06-30 | 2001-10-09 | ソニー株式会社 | アナログ信号比較回路 |
| US7286072B2 (en) * | 2005-02-15 | 2007-10-23 | Sanyo Electric Co., Ltd. | Analog-to digital converter and analog-to digital conversion apparatus |
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|---|---|---|---|---|
| JPS6059813A (ja) * | 1983-09-12 | 1985-04-06 | Sony Corp | ラツチドコンパレ−タ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS589426A (ja) * | 1981-07-10 | 1983-01-19 | Sony Corp | Ａ／ｄコンバ−タ |
-
1985
- 1985-09-13 NL NL8502510A patent/NL8502510A/nl not_active Application Discontinuation
-
1986
- 1986-09-02 US US06/903,046 patent/US4686508A/en not_active Expired - Fee Related
- 1986-09-10 EP EP86201562A patent/EP0214703B1/en not_active Expired - Lifetime
- 1986-09-10 DE DE8686201562T patent/DE3672051D1/de not_active Expired - Lifetime
- 1986-09-12 JP JP61214188A patent/JPH0787370B2/ja not_active Expired - Lifetime
Patent Citations (1)
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| JPH03140017A (ja) * | 1989-10-26 | 1991-06-14 | Sharp Corp | 並列型ａ／ｄ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0787370B2 (ja) | 1995-09-20 |
| US4686508A (en) | 1987-08-11 |
| NL8502510A (nl) | 1987-04-01 |
| DE3672051D1 (de) | 1990-07-19 |
| EP0214703B1 (en) | 1990-06-13 |
| EP0214703A1 (en) | 1987-03-18 |
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