JPS5935530B2 - アナログ・デジタル変換器 - Google Patents

Description

【発明の詳細な説明】 本発明はアナログ・デジタル変換器、特に高速でかつ簡
単な構成のアナログ・デジタル変換器に関する。

従来構成が簡単で消費電力の少ない種々の高速アナログ
・デジタル変換器（以下Ａ−Ｄ変換器とする）の製作が
試みられた。

その中で簡単な構成のＡ−Ｄ変換器として、数個のステ
ージを縦続接続したいわゆる連続したステージの２進符
号変換器であり、各ステージ毎に１ビツトのデジタル信
号を発生する。

しかしこの構成にすると、前段のステージでのデジタル
信号発生後の前段からの残余出力に基づき動作し、全デ
ジタル出力信号は各ステージ毎に発生するので、変換速
度が遅くなる。

２進符号化回路を極めて簡単にできるので、折り返し符
号又は交番２進符号（グレー・コード）を用いるＡ−Ｄ
変換器が一般に用いられている。

ここで交番２進符号とは連続した符号において、ある時
点での符号がその前時点での符号と常に１ビツトしか異
ならないように構成した符号である。

従来のＡ−Ｄ変換器の変換速度は２．５ＭＨｚ を超え
たが、今日の技術水準では、この速度でさえも遅すぎる
。

変換速度が１０ＭＨｚを超える他のＡ−Ｄ変換器は複数
の比較器を含む複雑な回路を必要とし、この比較器の数
は符号変換するビット数に応じて指数関数的に増加する
。

本発明によるＡ−Ｄ変換器は変換速度が高速で構成が簡
単であり、交番２進符号を発生する。

アナログ入力信号は相補差電流に変換され、この相補差
電流が複数個積み重ねた変換セルの内１番目の変換セル
を駆動する。

各変換セルは比較器を含み１ビツト・デジタル信号を発
生する。

また絶対値増幅器を含み次段の変換セルへ送る°相補差
電流全発生する。

フルスケールのアナログ入力電圧が加わると、各変換セ
ルはその前段の変換セルによってデジタル信号が発生す
る前にその前段の変換セルからの相補差電流に応答し始
めるので、デジタル出力はビット当り７ナノ秒の高速で
最上位桁から最下位桁迄変換される。

従って４ビツトの交番２進符号は約３６ＭＨｚのサンプ
ル速度で出力できる。

変換セルはすべて同一構成なので、（Ｎ−１）個の変換
セルを積み重ねることによりＮビットのデジタル出力が
得られる。

機能拡張の為に分解能を向上させるには変換速度を犠性
にしなければならないことに注意すべきである。

本発明によるＡ−Ｄ変換器で多くの場合充分な分解能で
ある８ビツトのデジタル出力を有するＡ−Ｄ変換器の変
換速度はほぼ９ ＭＨｚである。

故に本発明の目的は改良した高速Ａ−Ｄ変換器を提供す
ることである。

本発明の他の目的は使用回路素子数の少ない安価な高速
Ａ−Ｄ変換器を提供することである。

本発明の更に他の目的は積み重ねて接続し得る同一構成
の変換セルを用いるＡ−Ｄ変換器を提供することにより
ＮビットのＡ−Ｄ変換器を経済的に実現させることであ
る。

本発明の別の目的はマルチステージのＡ−Ｄ変換器、特
に各ステージがその前段のステージのデジタル判定前に
その前段のステージからのアナログ信号に応答し始める
ことにより、全体としての変換速度が個々のステージの
変換速度の和よりも高速のＡ−Ｄ変換器を提供すること
である。

本発明の目的及び利点は添付図に関連した以下の説明に
より轟業者にとって明らかになるであろう。

以下図面を参照して本発明の詳細な説明する。

第１図は本発明によるＡ−Ｄ変換器のブロック図を示す
。

アナログ入力信号は入力端子１を経て差動増幅器３へ加
えられる。

差動増幅器３はアナログ入力信号に対応する相補差電流
１１及び１−１１を発生し、この相補差電流は変換セル
５を駆動する。

相補差電流１１及び１−１１の動作領域の中間即ち、ｉ
ｌ：１−ｉｌの時点で、変換セル５内の比較器はその出
力状態を切換え、デジタル・ビットを端子７へ出力する
。

変換セル５は相補差電流１２及び１−１２を発生する電
流発生器を含み、この相補差電流１２及び１−１２は変
換セル９を駆動する。

この電流発生器は差動増幅器３からの相補差電流１１及
び１１１によって制御される定電流源絶対値増幅器であ
る。

故に相補差電流１２及びｌ １２は相補電流１１及び
１−１１の１サイクル毎に２サイクル終了する如く折り
返される。

この様子を第４図に示す。

変換セル９は変換セル５と同一構成である。

相補差電流１２及び１−１２が等しい時、変換セル９内
の比較器はその出力状態を切換え、端子１１にデジタル
・ビットを出力する。

残余の相補差電流１Ｎ−１及び１−ｉＮ−ｔは上述と同
様に作られ、変換セル５及び９と同じ後続の変換セル１
３を駆動する。

変換セル１３はデジタル・ビットを出力端子１５にに出
力し、相補差電流ｉＮ及び１−１Ｎを発生する。

この相補差電流ｉＮ及び１− ｉ Ｎは各々負荷抵抗１
７及び１９を流れ、それによって付加的な変換セルと同
じ負荷を接続したことになる。

比較器２１は抵抗１７及び１９に生ずる電圧降下の差を
検知する如く接続され、相補差電流ｉＮ及び１−ｉＮが
等しい時その比較器２１の出力状態を切換え、デジタル
・ビットを出力端子２３に出力する。

第４図の電流波形図と共に第１図のブロック図を考慮す
ると次のことがわかる。

つまりアナログ入力信号がその最小値から最大値迄変化
するにつれて種々の電流は後続した変換セルを経て折り
返され、交番２進符号を出力端子７，１１，１５及び２
３に出力する。

第４図に示した波形は折り返しくリツプール）型Ａ−Ｄ
変換器の原理を説明するために理想化したので三角波と
して示されている。

しかし、Ａ−Ｄ変換器の周波数上限を超えない限り最小
及び最大値内の任意の波形及び振幅を用いることが可能
であるということが理解できよう。

更に、すべての比較器はそれに加えられる相補差電流が
互に等しい時、その出力状態を切換えるということも理
解できよう。

しかし、比較器が出力状態を切換える点からデジタル・
ビット出力の変化する前縁に引いた垂直破線は各比較器
の最初の切換時点のみを示している。

尚、４ピツ）Ａ−Ｄ変換器のみ示したが、変換セルを追
加することにより更に高分解能を有するＡ−Ｄ変換器を
作ることもできる。

例えば、８ビツトの分解能を必要とすれば、更に４個の
変換セルを追加することにより８ビツトのＡ−Ｄ変換器
が作れる。

第１図のブロック図に示したＡ−Ｄ変換器へフルスケー
ルのアナログ入力電圧を加えると、各変換セルはその前
段の変換セルによってデジタル判定される前に相補差電
流に応答を開始するので、出力端子７，１１，１５及び
２３における出力は端子７の最上位桁から端子２３の最
下位桁布ビット当り７ナノ秒で連続して変換される。

変換セル数（Ｎ−１）を増加してビット数Ｎを増加する
と分解能が向上し変換速度が低下したＡ−Ｄ変換器が得
られる。

第２図は前述した変換セルの１つの詳細ブロック図を示
す。

便宜上第２図の変換セルは変換セル５で、端子３０及び
３１に加えられる電流は相補差電流１１及び１−１１で
あると仮定する。

比較器３３は絶対値増幅器３５の入力線間に接続され、
相補差電流ｉ□及び１−１１が等しい時比較器３３の出
力状態を切換えて端子７にデジタル信号を出力する。

相補差電流１１及び１−１１は絶対値増幅器３５へ加え
られ、相補絶対値電流１１１１及びｌｌ−１，Ｉとなる
。

換言すれば、アナログ入力信号がその最小値から最大値
まで上昇するにつれて、第４図の相補絶対値電流１ｌ−
ｉｌ ｌはその最高値から破線で示される中間まで下降
しその後最大値迄上昇する。

同時に相補絶対値電流！ｉ１ ｌは最小値から中間布上
昇しその後最小値迄下降する。

これらの相補絶対値電流はオフセット電流発生器３７及
Ｕ３９によって生じる電流値（ｉｍａｘ−１ｍｉＨ）／
４だけレベルシフトされる。

この結果を第４図に示す。

このシフトされた相補絶対値電流を後続変換セルへの相
補差電流とするには所望電流値の半分の値でしかないの
で、その相補絶対値電流を絶対値増幅器３５の一部また
はそれと分離した電流マルチプライヤで２倍にする。

この２倍された出力は各々端子４１及び４３で相補差電
流１２及び１−１２となる。

第３図に変換セルの詳細を示す。

便宜上再び、この変換セルも変換セル５であると仮定し
て述べることにし、前に説明した部分には同−参照付量
を付す。

トランジスタ５０及び５２のエミッタは抵抗５４で結合
され差動増幅器を形成する。

定電流源５５及び５７を各々トランジスタ５０及び５２
のエミッタに接続する。

トランジスタ５２のベースは接地し、アナログ入力信号
は入力端子１を経てトランジスタ５０のベースに加える
。

この回路ではアナログ入力信号が最小値の時、エミッタ
電流の大半がトランジスタ５２を流れる。

アナログ入力信号が最小値から最大値まで上昇するにつ
れてトランジスタ５０の電流が直線的に増加し、逆にト
ランジスタ５２の電流は減少し、ついには電流の大半が
トランジスタ５０を流れる。

この作用によって相補差電流１１及び１−１１が各々端
子３０及び３１に発生する。

これらの電流はあらかじめ定めた任意値でよい。

トランジスタ６１，６３，６５及び６７は米国特許第３
６８９７５２号明細書に開示されたギルバート・ゲイン
セル、即ち四象限マルチプライヤを構成する。

トランジスタ６１及び６３はベース接地で駆動され、そ
の両トランジスタのコレクタ間に電位差を生じさせ、比
較器３３の出力状態を切換える。

トランジスタ６５及び６７のエミッタは定電流源７３に
共通接続されている。

そこで各端子３０及び３１を流れる相補差電流はトラン
ジスタ６５及び６７のコレクタで２倍になる。

その後これら２倍された電流は絶対値増幅器を構成する
トランジスタ７５，７７．７９及び８１へ加えられる。

絶対値増幅器は、第１のエミッタ結合トランジスタ７５
及び７７、第２のエミッタ結合トランジスタ７９及び８
１を含む。

トランジスタ７７及び７９のベースは互に接続され、ト
ランジスタ６１のコレクタ信号で制御される。

同様に、トランジスタ７５及び８１のベースも互に接続
され、トランジスタ６３のコレクタ信号で制御される。

相補差電流１−１１が１１ よりも犬であるダイナミッ
クレンジの前半では、トランジスタ６３のコレクタ電位
はトランジスタ６１のコレクタ電位よりも負である。

故に、トランジスタ７７及び７９は導通となり、トラン
ジスタ７５及び８１は非導通となる。

その後トランジスタ６５及び６７のコレクタからの２倍
された相補差電流は各々トランジスタ７７及び７９を流
れて端子４１及び４３へ出力される。

相補差電流１１が１−１１よりも大であるダイナミック
レンジの後半では、トランジスタ７７及び７９は非導通
となり、トランジスタ７５及び８１は導通となる。

故に端子１におけるアナログ入力信号が最小値から最大
値まで変化すれば、その増加電流によってトランジスタ
７５が導通、トランジスタ７７が非導通となり、逆にそ
のアナログ入力信号による減少電流によってトランジス
タ７９が非導通、トランジスタ８１が導通となる。

この作用により出力端子４１及び４３での極性を切換え
るので、相補入力電流の絶対値が得られる。

オフセット電流発生器３７及び３９は相補出力電流をシ
フトして電流レベル１２及び１−１２を使用可能レベル
となす。

必要なシフト量は全ダイナミック・レンジの１／４であ
り、電流１−１２及び１２は次のステージの電圧比較器
用の相補差電流となる。

トランジスタ６１及び６３のコレクタ間に適当な電圧を
発生させ比較器３３の出力状態を切換える他の方法は、
個々のステージについてこの両トランジスタに流れる電
流を倍にする代りに抵抗６９及び７１の値を倍にするこ
とである。

この方法によれば、変換セルを集積回路として実現した
場合、抵抗６９及び７１は外付けとし相互に極めて正確
に一致されることが必要となる。

以上要約すると、本発明のＡ−Ｄ変換器は積み重ねて接
続した複数の変換セルを含み、アナログ入力信号を差動
増幅器に加え、この差動増幅器は相補差動電流を発生し
、積み重ねて接続した複数の変換セルの第１変換セルを
駆動する。

各変換セルは前段のステージからの駆動電流に応じた残
余の相補差電流を発生し、アナログ信号電流は積み重ね
て接続した変換セルで折り返され、デジタル信号を発生
する。

各変換セルは２つの入力を有する比較器を含み、その入
力は相補差電流を受ける一対の入力端子へ接続されてい
る。

相補差電流が平衡すると比較器はその出力状態を切換え
、デジタル信号を出力する。

好適な実施例では各変換セルは更に絶対値回路を含み入
力駆動電流（相補差電流）を絶対値電流に変換する。

この絶対値電流は２倍されレベルシフトされ、その変換
セルへ加えられた駆動電流と同じダイナミック振巾レン
ジを有する後段への残余出力電流（相補差電流）となる
。

以上の説明より明らかな様に、本発明に係るアナログ・
デジタル変換器によると、入力相補電流を折返し、２倍
し且つレベルシフトさせて両型流が等しくなったとき比
較器によってデジタル出力を発生するので、量子化する
ための境界値を設置する必要がなく、境界値の変動によ
る誤差の虞れもない。

また、前段のステージのデジタル判定前に、その前段の
ステージからのアナログ信号に応答し始めるので、全体
としての変換速度が個々のステージの変換速度の和より
も速いという実用上の顕著な効果を有する。

更にオフセット電流発生器によって発生する実際の電流
値を全装置に適合し得る任意の値に選択し得る。

上記説明は本発明の好適な実施例についてのみ行ったが
、特許請求の範囲に記載した如き本発明の要旨を逸脱す
ることなく種々の変形、変更を成し得ることが当業者に
とって明らかであろう。

【図面の簡単な説明】

第１図は本発明の一実施例を示すＡ−Ｄ変換器のブロッ
ク図、第２図は第１図の変換セルの詳細なブロック図、
第３図は第１図の変換セルの詳細な回路図、第４図は第
１図乃至第３図の回路の動作原理を説明するための波形
図を示す。 図中、３は差動増幅器、５，９は夫々第１及び第２変換
セル、３３は比較器、３５は絶対値増幅器、３７．３９
は夫々第１及び第２オフセット電流発生器、６１．６３
，６５，６７．７５，７７゜７９及び８１は夫々第１．
第２．第３．第４．第５、第６．第７及び第８トランジ
スタを示す。

Claims (1)

1. 【特許請求の範囲】 １ アナログ込力信号を相補差電流に変換する差動増幅
   器と、該差動増幅器の出力端に接続した第１変換セル及
   び該第１変換セルの出力端に接続した第２変換セルとを
   具え、 上記各変換セルは、コレクタを夫々抵抗器を介して電圧
   源に接続したベース接地型第１及び第２トランジスタ並
   びに該第１及び第２トランジスタのエミッタに夫々ベー
   スを接続し、エミッタを共通に電流源に接続した第３及
   び第４トランジスタを含み、上記第１トランジスタのエ
   ミッタ及び上記第３トランジスタのベースの共通接続点
   並びに上記第２トランジスタのエミッタ及び上記第４ト
   ランジスタのベースの共通接続点に夫々前段からの相補
   差電流を受ける利得２のマルチプライヤと、上記第１及
   び第２トランジスタの両コレクタ出力を比較して、デジ
   タル出力を発生する比較器と、エミッタ結合した第５及
   び第６トランジスタ並びにエミッタ結合した第７及び第
   ８トランジスタを含み、上記第５及び第７トランジスタ
   のエミッタを夫々第３及び第４トランジスタのコレクタ
   に接続し、上記第５及び第８トランジスタのベースを互
   いに接続し、上記第６及び第７トランジスタのベースを
   互いに接続し、上記第５及び第６トランジスタのベース
   を夫々上記第２及び第１トランジスタのコレクタに接続
   し、上記第５及び第７トランジスタのコレクタを互いに
   接続し、上記第６及び第８トランジスタのコレクタを互
   いに接続し、上記第５及び第７トランジスタ並びに上記
   第６及び第８トランジスタのコレクタの各共通接続点か
   ら相補差電流を次段に供給する絶対値増幅器と、上記第
   ５及び第７トランジスタ運びに上記第６及び第８トラン
   ジスタのコレクタの各共通接続点に上記変換セルの全ダ
   イナミック・レンジの１／４のオフセット電流を夫々逆
   方向に供給する第１及び第２オフセット電流発生器と を有することを特徴とするアナログ・デジタル変換器。