JPH03140017A

JPH03140017A - 並列型ａ／ｄ変換器

Info

Publication number: JPH03140017A
Application number: JP27951889A
Authority: JP
Inventors: Masashi Yonemaru; 政司米丸
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1989-10-26
Filing date: 1989-10-26
Publication date: 1991-06-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、アナログ信号を対応するディジタルコード
に変換する並列型Ａ／Ｄ変換器に間する。

［従来の技術］アナログ信号を対応するディジタルコードに変換するＡ
／Ｄ変換器のひとつとして並列比較型Ａ／Ｄ変換器があ
る。第５図は、この並列比較型Ａ／Ｄ変換器の構成例を
示すものである。この例は、８個のコンパレータを有し
てなる３ビツトのＡ／Ｄ変換器である。

同図において、８個のコンパレータＣ１〜Ｃ８には、ア
ナログの入力信号Ｖｉｎが供給されると共に、高電位側
の基準電圧Ｖ　ｒｅｆ＋および低電位側の基準電圧Ｖ　
ｒｅｆ−が９個の抵抗器ＲＯ〜Ｒ８の直列回路によって
分圧されて形成された各々の基準電圧が供給される。こ
こで、抵抗器Ｒ１−Ｒ７の値はＲ１抵抗器ＲＯおよびＲ
８の値はＲ／２とされている。

コンパレータＣ１〜Ｃ８からは、それぞれ入力信号Ｖｉ
ｎが基準電圧以上のときには高レベル“１″となると共
に、入力信号Ｖｉｎが基準電圧より小さいときには低レ
ベル“０”となる信号ｓｃｌ〜ｓｃ８が出力される。

コンパレータＣ１−Ｃ８の出力信号ｓｃｌ〜ｓｃ８はデ
ータ記憶手段２を構成するＤフリップフロップＤ２１〜
Ｄ２Ｂを介して境界検出回路３に供給される。この境界
検出回路３では、基準電圧と入力信号Ｖｉｎとの大小関
係の逆転する境界が検出される。

第６図は、境界検出回路３の一例を示すものである。

同図において、境界検出回路３は８個のアントゲ−）Ａ
ｌ〜八８へもって構成され、下端のアントゲ−）ＡＩに
は、それに対応するコンパレータＣ１の出力信号ｓｃｌ
と、その上位のコンパレータＣ２の出力信号ｓｃ２の反
転されたものとが供給される。上端のアンドゲート八８
には、それに対応するコンパレータＣ８の出力信号ｓｃ
８と、その下位のコンパレータＣ７の出力信号ｓｃ７が
供給される。残りのアントゲ−）Ａ２〜Ａ７には、それ
に対応するコンパレータＣ２〜Ｃ７の出力信号ｓｃ２〜
ｓｃ７と、その上位のコンパレータＣ３〜Ｃ８の出力信
号ｓｃ３〜ｓｃ８の反転されたものと、その下位のコン
パレータＣ１−Ｃ６の出力信号５ｃｌ−ｓｃ６が供給さ
れる。

このように構成することにより、境界検出回路３では、
高レベル“″】”の信号を出力しているコンパレータと
低レベルｌｌ　０　？＋の信号を出力しているコンパレ
ータとの境界が検出される。つまり、高レベル“ｌ”の
信号を出力しているコンパレータのうち最上位のものに
対応するアンドゲートの出力信号のみが高レベル“ｌ”
となり、残りのアンドゲートの出力信号は低しベル″０
パとなる。

例えば、コンパレータＣ１−ＣＢの出力信号ｓｃｌ〜ｓ
ｃ８がｒｌ　１１１００００Ｊであるとき、アンドゲー
トＡｌ〜Ａ８の出力信号ｓａｌ　〜ｓａ８は「０００１
００００Ｊとなる。

第５図に戻って、境界検出回路３の出力信号ｓａ１〜ｓ
ａ８はエンコーダ４に供給され、３ビツトのディジタル
コードｒｂｌ　ｂ２　ｂ３Ｊに変換される。そして、こ
の３ビツトのディジタルコードｒｂｌｂ２ｂ３」は、デ
ータ記憶手段５を構成するＤフリップフロップＤ５１〜
Ｄ５３を介して出力される。

ところで、このようなＡ／Ｄ変換器においては、モノシ
リツク半導体集積回路として構成する場合、特にビット
数が多くなると、電圧分圧器を構成する抵抗器タリおよ
びコンパレータ列を数カ所で折り返して構成する必要を
生じる。

第７図は、その−例を示すものである。同図において、
高電位側基準電圧端子２１Ｈおよび低電位側基準電圧端
子２１Ｌの間の抵抗器列２０は、折り返し部２２ａ〜２
２ｃで折り返し配線される。

これにより、コンパレータ列は２３ａ〜２３ｄに分けら
れる。そして、コンパレータ列２３ａおよび２３ｂの出
力を受けてエンコーダ２４ａで符号化されると共に、コ
ンパレータ列２３ｃおよび２３ｄの出力を受けてエンコ
ーダ２４ｂで符号化される。

［発明が解決しようとする課ａ］しかし、第７図例に示すようなＡ／Ｄ変換器の場合は、
抵抗器列２０の折り返し部２２ａ、２２Ｃにおいて、そ
の形状が他の部分と大きく異なるようになることから、
誤差を発生し易くなる。

そこで、この発明では、上述したような誤差の発生を除
去することを目的とするものである。

［課題を解決するための手段］この発明は、各々基準電圧とアナログ入力信号とを比較
する複数のコンパレータを有し、アナログ入力信号をデ
ィジタルコードに変換するＡ／Ｄ変換器である。

そして、各コンパレータに基準電圧を与える抵抗器列を
複数列の折り返し配線として１つにまとめて構成し、こ
の抵抗器列の側面に各コンパレータを配置するものであ
る。

Ｃ作　用］上述構成においては、各コンパレータに基準電圧を与え
る抵抗器列が複数列の折り返し配線として１つにまとめ
て構成されると共に、各コンパレータは抵抗器列の両側
に配置され、抵抗器列の間に他の回路は構成されない、
したがって、例えばモノシリツク集積回路として構成す
るとき、抵抗器列の折り返し部における形状の変化を小
さくでき、この折り返し部での誤差の発生を防止でき、
直線性の向上を実現し得る。

［実　施　例］以下、第１図を参照しながら、この発明の一実施例につ
いて説明する。本例は、２５６個のコンパレータを有し
てなる８ビツトのＡ／Ｄ変換器である。

同図において、３１は抵抗器ＲＯ〜Ｒ２５６よりなる抵
抗器列である。この抵抗器列３１によって高電位側の基
準電圧Ｖ　ｒｅｆ＋および低電位側の基準電圧Ｖ　ｒｅ
ｆ−が分圧されて、基準電圧ｅｌ＝ｅ２５６が発生され
る。

この抵抗器列３１は、抵抗器Ｒ６４とＲ６４′の閏、抵
抗器ＲＩ２８とＲＩ２８’の間および抵抗器Ｒ１９２と
ＲＩ９２’の間で折り返され、４列の折り返し配線の抵
抗器列として１つにまとめて構成される。

ここで、抵抗器Ｒ１〜Ｒ６３，Ｒ６５〜ＲＩ２７．　　
ＲＩ２９〜Ｒ１９１、Ｒ１９３〜Ｒ２５５の抵抗値はＲ
とされ、ＲＯ，Ｒ６４，Ｒ６４’、　　ＲＩ２８．　　
Ｒ１２８’、　　ＲＩ９２゜Ｒ１９２’　、　　Ｒ２５
６の抵抗値はＲ／２とされる。

また、３２および３３は、それぞれコンパレータグルー
プＣＡＩ　−ＣＡ６４およびＣＡ６５〜ＣＡｌ２８を有
してなるコンパレータグループ列であり、それぞれ抵抗
器列３１の一方および他方の側面に配される。コンパレ
ータグループＣＡ１．ＣＡ２゜・・・、ＣＡ１２８には
、それぞれ基準電圧ｅ１およびｅ１２９．　　ｅ２およ
びｅ１３０．・・・ｅ１２８およびｅ２５６が供給され
ると共に、アナログの入力信号Ｖｉｎが供給される。

第２図は、第ｎ番目のコンパレータグループＣＡＤを示
している。

同図において、ＣｎおよびＣｎ＋１２８はコンパレータ
である。コンパレータＣｎには基準電圧ｅｎが供給され
ると共に、入力信号Ｖｉｎが供給される。

コンパレータＣｎ４１２８には基準電圧ｅｎ÷１２８が
供給されると共に、入力信号Ｖｉｎが供給される。この
場合、これらコンパレータＣｎおよびＣｎ＋１２８は、
対応する８ビツトのディジタルコードの下位６ビツトの
コードが等しくなるものである。

コンパレータＣｎおよびＣｎ＋１２８からは、それぞれ
入力信号Ｖｉｎが基準電圧ｅｎおよびｅ　ｎＬｆ２８以
上のときには高レベル“１”となると共に、入力信号Ｖ
ｉｎが基準電圧ｅｎおよびｅ　ｎ＋Ｉ２Ｂより小さいと
きには低レベル“０”となる信号ｓｃｎおよびｓ　ｃ　
ｎ＋Ｉ２８が出力される。

コンパレータＣｎおよびＣｎ＋１２８より出力される信
号ｓｃｎおよびｓ　ｃ　ｎ＋１２８はエクスクル−シブ
オアゲートＥｘに供給される。このゲートＥＸからは、
信号ｓｃｎおよびｓ　ｃ　ｎ＋Ｉ２Ｂが一致するときに
は低レベル゛０”　不一致のときには高レベル゛１゛′
の信号ｓｅｎが出力される。この信号５ｅｌｌは記ｔｆ
禦子を構成するＤフリップフロップＤＦＦを介して出力
される。

第１図に戻って、コンパレータグループ列３２のコンパ
レータグループＣＡＩ　−ＣＡ６４の出力信号ｓｅｌ〜
５ｅ８４は下位エンコーダ３４に供給される。下位エン
コーダ３４からは、信号ｓｅｌ〜５ｅ６４に基づいて下
位６ビツトのコードｒｂ６ｂ５ｂ４　ｂ３　ｂ２　ｂｌ
　Ｊが出力される。

第３図は、下位エンコーダ３４の具体構成を示すもので
ある。

同図において、コンパレータグループＣＡＩ〜ＣＡ６４
の出力信号ｓｅｔ〜５ｅ６４は、境界検出部３４Ａを構
成するエクスクル−シブオアゲートＥＸＩ−ＥＸ６３に
供給される。すなわち、ゲートＥＸＩ−ＥＸ６３には、
それに対応するコンパレータグループＣＡＩ　〜ＣＡ６
３の出力信号ｓ　ｅｌ　〜ｓ　ｅ６３と、その上位のコ
ンパレータグループＣＡ２〜ＣＡ６４の出力信号ｓｅ２
〜５ｅ６４が供給される。

このように構成することにより、高レベル“１′′の信
号を出力しているコンパレータグループと低レベル“０
”の信号を出力しているコンパレータグループとの境界
が検出される。つまり、コンパレータグループＣＡＩ−
ＣＡｎの出力信号ｓｅ１〜ｓｅｎが高レベル“１”また
は低レベル“０”で、コンパレータグループＣＡｎ＋１
〜ＣＡ６４の出力信号ｓｅｎ＋ｌ〜５ｅ６４が低レベル
“０”または高レベル１４１　ＩＴであるときには、コ
ンパレータグループＣＡｎに対応するゲー）ＥＸｎの出
力信号のみが高しベルパ１”となり、残りのゲートの出
力信号は低レベル“０”どなる。

ゲートＥＸＩ〜ＥＸ６３の出力信号はエンコーダ部３４
Ｂのアドレス線ＡＤＩ〜ＡＤ６３に供給される、そして
、ビット線８６〜Ｂｌより出力される信号がインバータ
ＩＮＶを介して下位６ビツトのコードｒｂ６　ｂ５　ｂ
４　ｂ３　ｂ２　ｂｌ　Ｊとして出力される。

第１図に戻って、コンパレータグループ列３３のコンパ
レータグループＣＡ６５〜ＣＡ　１２８の出力信号５ｅ
６５〜５ｅ１２８は下位エンコーダ３５に供給される。

下位エンコーダ３５も第３図に示すように構成され、こ
の下位エンコーダ３５からは、信号５ｅ６５〜５ｅ１２
８に基づいて下位６ビツトのコードｒｂ６　ｂ５　ｂ４
　ｂ３　ｂ２　ｂｌ　Ｊが出力される。

また、コンパレータグループＣＡ６４を構成するコンパ
レータＣ６４，Ｃ１９２の出力信号５ｃ６４．５ｃ１９
２およびコンパレータグループＣＡ’＋２８を構成する
コンパレータＣｌ２８．　　Ｃ２５６の出力信号ＳＣ１
２８，Ｓ　Ｃ２５６は上位エンコーダ３６に供給される
。

第４図は、上位エンコーダ３６の具体構成を示すもので
ある。

同図において、信号ｓ　ｃ　６４．　　ｓ　ｃ　１２Ｂ
、　　ｓ　ｃ　１９２゜５ｃ２５６は境界検出部３６Ａ
を構成するエクスクルーシブオアゲー）ＥＸＩＩ〜ＥＸ
１３に供給される。

すなわち、　ゲー）　Ｅ　Ｘ　１１．　　Ｅ　Ｘ　１２
．　　Ｅ　Ｘ　１３には、それぞれ信号ｓ　ｃ６４．　
　ｓ　ｃ　１２８．　１９２が供給されると共に、信号
ｓ　ｃ１２８．　　ｓ　ｃ１９２．　　ｓ　ｃ２５６が
供給される。

このように構成することにより、高レベル“１゛の信号
を出力しているコンパレータと低レベル“Ｏ″の信号を
出力しているコンパレータとの境界が検出される。

ゲートＥ　Ｘ　１１．　　Ｅ　Ｘ　１２．　　Ｅ　Ｘ　
１３の出力信号はエンコーダ部３６Ｂに供給され、上位
２ビツトのコードｒｂ８　ｂ７　Ｊが出力される０例え
ば、ゲートＥＸ　１１〜Ｅ　Ｘ　１３（７）出力信号が
「０００ノ、「００１」、ｒｏ　１０Ｊおよびｒｌｏｏ
」のとき、上位２ビツトのコードｒｂ８ｂ７」として、
例えばそれぞれ「００」、　「０１」、　「１０」およ
び「１１」が出力される。

以上の構成において、例えば、コンパレータＣ１〜Ｃ６
３の出力信号ｓｃｌ　〜５ｃ６３が高レベル１１１″で
、コンパレータＣ６３〜Ｃ２５６の出力信号５ｃ６３〜
５ｃ２５６が低レベル“ＯＩＩとなるときには、コンパ
レータグループＣＡＩ　−ＣＡ６３の出力信号ｓｅｌ〜
５ｅ６３は高レベル“Ｉ　１１となり、コンパレータグ
ループＣＡ６４〜ＣＡ　１２８の出力信号５ｅ６１１−
　ｓ　ｅ　１２８は低レベル“θ′となる。

このとき、第３図におけるゲー）ＥＸ６３の出力信号が
高レベル“１　＋１となるので、下位エンコーダ３４よ
り下位６ビツトのコードｒｂ６　ｂ５　ｂ４　ｂ３ｂ２
　ｂｌ　Ｊとしてｒｌ　１１１１１Ｊが出力される。

また、第４図におけるゲー）ＥＸＩＩ−ＥＸ１３の出力
信号は全て低レベル″０″となるので、上位エンコーダ
３６より上位２ビツトのコード「ｂ８ｂ７」として「０
０」が出力される。

また例えば、コンパレータＣ１〜Ｃ１９１の出力信号５
ｃｌ−ｓｃ１９１が高レベル“１”で、コンパレータＣ
１９２〜Ｃ２５６の出力信号５ｃ１９２〜５ｃ２５６が
低レベル“０°２となるときには、コンパレータグルー
プＣＡＩ　〜ＣＡ６３の出力信号ｓｅｌ〜５ｅ８３は低
レベル“０”となり、コンパレータグループＣＡ６４〜
ＣＡ　１２８の出力信号５ｅ６４〜５ｅ１２８は高レベ
ル“１゛となる。

このとき、第３図におけるゲートＥＸ６３の出力信号が
高レベル“１”となるので、下位エンコーダ３４より下
位６ビツトのコードｒｂ６　ｂ５　ｂ４　ｂ３ｂ２　ｂ
ｌ　Ｊとしてｒｌ　１１１１１Ｊが出力される。

また、第４図におけるゲートＥＸ１２が高レベル“１′
”となるので、上位エンコーダ３６より上位２ビツトの
コードｒｂ８　ｂ７　Ｊとして「１０」が出力される。

なお、上述せずも、下位エンコーダ３４および３５の出
力信号は、例えば論理和を採ることによって最終的に１
系統の信号とされる。

このように本例においては、各コンパレータＣ１〜０２
５６に基準電圧ｅｌ〜ｅ２５Ｇを与える抵抗器列３１が
４列の折り返し配線として１つにまとめて構成されると
共に、コンパレータグループ列３２および３３がその両
側に配置され、抵抗器列３１の各列間に他の回路は構成
されない。したがって、例えばモノシリツク集積回路と
して構成するとき、抵抗器列３１の折り返し部における
形状の変化を小さくでき、この折り返し部でのＭ差の発
生を防止でき、第７図例に比べて直線性を向上させるこ
とができる。

また、本例においては、上位ビットおよび下位ビットの
処理を分けて行なうと共に、対応するディジタルコード
の下位６ビツトが等しくなる２つのコンパレータをもっ
てグループを構成し、このグループ単位で処理して下位
６ビツトのコードを得るようにしているので、高速化の
ためにパイプライン処理を行なう際、コンパレータの比
較結果を記憶する記憶素子の数は、　（１２Ｂ＋３）個
だけ設ければよくなる。因みに、第５図例のように構成
するものによれば、コンパレータの個数に対応して記憶
素子が必要となり、８ビツトのＡ／Ｄ変換器では２５６
個だけ必要となる。

つまり、本例によれば、従来に比へてパイプライン処理
をする際に要する記憶素子の数を少なくでき、またそれ
らの記憶素子に供給されるクロックのドライバの負荷を
小さくでき、従来に比べて低消費電力および省面積を実
現することができる。

また、下位エンコーダ３４．３５は６４個のデータから
６ビツトのコードに変換すると共に、上位エンコーダ３
６は４個のデータから２ビツトのコードに変換するもの
であり、エンコーダ回路を簡略化できる。因みに、第５
図例のように構成するものによれば、８ビツトのＡ／Ｄ
変換器では２５６個のデータから８ビツトのコードに変
換するエンコーダ＠路が必要となる。

なお、上述実施例においては、８ビツトのＡ／Ｄ変換器
で、上位２ビツトと下位６ビツトに分けて処理を行なっ
たものであるが、Ａ／Ｄ変換器のビット数、上位および
下位のビット数の分配はこれに限定されるものではない
、また上述せずも、ＮＭＯＳ、ＣＭＯ５，Ｓｏｌ、バイ
ポーラ等の種々の回路素子をもって実現することができ
る。

［発明の効果］以上説明したように、この発明によれば、各コンパレー
タに基準電圧を与える抵抗器列が復数列の折り返し配線
として１つにまとめて構成されると共に、全てのコンパ
レータ列はその両側に配置され、抵抗器列の間に他の回
路は構成されないので、例えはモノシリツク集積回路と
して構成するとき、抵抗器列の折り返し部における形状
の変化を小さくでき、この折り返し部での峡差の発生を
防止でき、直線性の向上を図ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す構成図、第２図はコ
ンパレータグループの構成図、第３図は下位エンコーダ
の構成図、第４図は上位エンコーダの構成図、第５図お
よび第７図は従来例の構成図、第６図は境界検出回路の
構成図である。３１　・３２．３３　　・３４．３５　　・３６　・　・ＣＡＩ〜ＣＡ１２８　・１寺１午出願人代　　理　　人・・抵抗器列・・コンパレータグループ列・・下位エンコーダ・上位エンコーダ・・コンパレータグループシャ　−　プ株式会社

Claims

【特許請求の範囲】

（１）各々基準電圧とアナログ入力信号とを比較する複
数のコンパレータを有し、上記アナログ入力信号をディ
ジタルコードに変換するＡ／Ｄ変換器において、上記各コンパレータに基準電圧を与える抵抗器列を複数
列の折り返し配線として１つにまとめて構成し、この抵抗器列の側面に、上記各コンパレータを配置する
ことを特徴とする並列型Ａ／Ｄ変換器。