JP2597712B2 - ディジタル・アナログ変換器 - Google Patents
ディジタル・アナログ変換器Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ディジタル・アナログ変換器（以下、DA変
換器と略記する）に係り、特に二次元のセグメント配列
内部のセグメント配置に関する。
換器と略記する）に係り、特に二次元のセグメント配列
内部のセグメント配置に関する。
（従来の技術） 一般に、ビデオ信号処理用などの高速のDA変換器に
は、セグメント電流方式、重み付け電流方式および、そ
の２つの組合わせによる方式がある。
は、セグメント電流方式、重み付け電流方式および、そ
の２つの組合わせによる方式がある。
従来のセグメント電流方式は、第７図に示すように、
ｎビットのバイナコードのディジタル信号入力に対応し
て（2n−１）個の同じセグメント（定電流源）A1〜Ａ
（2n−１）を半導体チップ上に用意し、その各一端側を
接地電位に接続し、その各他端をそれぞれスイッチ回路
SW…により電流出力端子Ioutまたは▲▼に接続
し、電流出力端子Ioutまたは▲▼に接続すべき
定電流源をディジタル信号入力の増加に応じて定電流源
A1〜Ａ（2n−１）の一端側から他端側へ向かって１個づ
つ増加させるようにスイッチ回路SW…を制御するもので
ある。
ｎビットのバイナコードのディジタル信号入力に対応し
て（2n−１）個の同じセグメント（定電流源）A1〜Ａ
（2n−１）を半導体チップ上に用意し、その各一端側を
接地電位に接続し、その各他端をそれぞれスイッチ回路
SW…により電流出力端子Ioutまたは▲▼に接続
し、電流出力端子Ioutまたは▲▼に接続すべき
定電流源をディジタル信号入力の増加に応じて定電流源
A1〜Ａ（2n−１）の一端側から他端側へ向かって１個づ
つ増加させるようにスイッチ回路SW…を制御するもので
ある。
このセグメント電流方式では、変換精度を上げるため
には、各定電流源の電流値Ｉを揃えることが必要となる
が、電流出力端子Ioutまたは▲▼と各定電流源
A1〜Ａ（2n−１）との間の配線抵抗の差や、各定電流源
A1〜Ａ（2n−１）の素子特性のばらつきなどにより、各
電流値Ｉを揃えることが困難となり、この各電流値のば
らつきによる精度の劣化が生じる。
には、各定電流源の電流値Ｉを揃えることが必要となる
が、電流出力端子Ioutまたは▲▼と各定電流源
A1〜Ａ（2n−１）との間の配線抵抗の差や、各定電流源
A1〜Ａ（2n−１）の素子特性のばらつきなどにより、各
電流値Ｉを揃えることが困難となり、この各電流値のば
らつきによる精度の劣化が生じる。
この各定電流源A1〜Ａ（2n−１）の電流値のばらつき
による精度の劣化を抑制するためのセグメント配置が、
文献“An 80−MHz 8−bit CMOS D/A Converter",J.Soli
d State Circuits,Vol.SC−21,No.6,P.P.983−988,Dec.
1986に記述されている。これは、第８図に示すように形
成した定電流源A1〜Ａ（2n−１）の配列に対して、ディ
ジタル信号入力の増加に応じて１個づつ増加させるよう
に定電流源を選択する際、最初に定電流源配列の中心位
置の定電流源A1を選択し、次いで、この中心位置の定電
流源I1に対して両側の定電流源A2、A3…を交互に（対称
的に）選択することにより、配線抵抗Ｒの差などによる
電流値のばらつき分を抑制するものである。
による精度の劣化を抑制するためのセグメント配置が、
文献“An 80−MHz 8−bit CMOS D/A Converter",J.Soli
d State Circuits,Vol.SC−21,No.6,P.P.983−988,Dec.
1986に記述されている。これは、第８図に示すように形
成した定電流源A1〜Ａ（2n−１）の配列に対して、ディ
ジタル信号入力の増加に応じて１個づつ増加させるよう
に定電流源を選択する際、最初に定電流源配列の中心位
置の定電流源A1を選択し、次いで、この中心位置の定電
流源I1に対して両側の定電流源A2、A3…を交互に（対称
的に）選択することにより、配線抵抗Ｒの差などによる
電流値のばらつき分を抑制するものである。
一方、従来のセグメント電流方式と重み付け電流方式
との組合わせによる方式は、文献“An8−bit CMOS Vide
o DAC",ISSCC Dig.Tech.Papers,P.P.32−33,Feb.1985に
記述されている。これは、第９図に示すように、８ビッ
トのバイナリーコードのディジタル信号入力を上位４ビ
ットと下位４ビットとに分け、上位４ビットにより選択
される16個の定電流源A1〜A15の各電流値には下位４ビ
ットにより選択される16個の定電流源B1〜B15の各電流
値Ｉの16倍の重み付けを行って定電流源配列を形成し、
上位ビットと下位ビットとにそれぞれ前記したようなセ
グメント電流方式を採用したものである。
との組合わせによる方式は、文献“An8−bit CMOS Vide
o DAC",ISSCC Dig.Tech.Papers,P.P.32−33,Feb.1985に
記述されている。これは、第９図に示すように、８ビッ
トのバイナリーコードのディジタル信号入力を上位４ビ
ットと下位４ビットとに分け、上位４ビットにより選択
される16個の定電流源A1〜A15の各電流値には下位４ビ
ットにより選択される16個の定電流源B1〜B15の各電流
値Ｉの16倍の重み付けを行って定電流源配列を形成し、
上位ビットと下位ビットとにそれぞれ前記したようなセ
グメント電流方式を採用したものである。
この組合わせ方式は、前記したようなセグメント電流
方式と比べて、ディジタル信号入力をデコードしてセグ
メント選択信号を出力するためのデコーダをかなり簡略
化すると共に高分解能化が可能となる。
方式と比べて、ディジタル信号入力をデコードしてセグ
メント選択信号を出力するためのデコーダをかなり簡略
化すると共に高分解能化が可能となる。
しかし、この方式の場合も、従来のセグメント電流方
式と同様に、変換精度を上げるためには、上位ビットで
の各定電流源A1〜A15の電流値16Iを揃えると共に、下位
ビットでの各定電流源B1〜B15の電流値Ｉを揃えること
が必要となるが、電流出力端子IoutまたはIoutと各定電
流源との間の配線抵抗の差や、各定電流源の素子特性の
ばらつきなどにより、各電流値16IまたはＩを揃えるこ
とが困難となり、この各電流値のばらつきによる精度の
劣化が生じる。
式と同様に、変換精度を上げるためには、上位ビットで
の各定電流源A1〜A15の電流値16Iを揃えると共に、下位
ビットでの各定電流源B1〜B15の電流値Ｉを揃えること
が必要となるが、電流出力端子IoutまたはIoutと各定電
流源との間の配線抵抗の差や、各定電流源の素子特性の
ばらつきなどにより、各電流値16IまたはＩを揃えるこ
とが困難となり、この各電流値のばらつきによる精度の
劣化が生じる。
さらに、最悪の場合には、上位ビットの各定電流源A1
〜A15と下位ビットの各定電流源B1〜B15との電流値の比
率が揃わないと、第10図に示すように、上位ビットの変
化点でのDA変換出力レベルが上位ビットの内容の変化方
向（増加または減少）によって異なり、上位ビットの変
化点でDA変換出力レベルに段差が生じ、DA変換器の重要
な特性である単調増加性すら保証できなくなる。
〜A15と下位ビットの各定電流源B1〜B15との電流値の比
率が揃わないと、第10図に示すように、上位ビットの変
化点でのDA変換出力レベルが上位ビットの内容の変化方
向（増加または減少）によって異なり、上位ビットの変
化点でDA変換出力レベルに段差が生じ、DA変換器の重要
な特性である単調増加性すら保証できなくなる。
（発明が解決しようとする課題） 上記したように従来のセグメント電流方式と重み付け
電流方式との組合わせによる方式のDA変換器は、各定電
流源セグメントと電流出力端子との間の配線抵抗の差
や、各定電流源セグメントの素子特性のばらつきなどに
より、各電流値を揃えることが困難となり、この各電流
値のばらつきによる精度の劣化が生じ、さらに、最悪の
場合には、上位ビットの各定電流源セグメントと下位ビ
ットの各定電流源セグメントとの電流値の比率のばらつ
きにより、上位ビットの変化点でのDA変換出力レベルが
上位ビットの内容の変化方向によって異なり、上位ビッ
トの変化点でDA変換出力レベルに段差が生じ、DA変換器
の重要な特性である単調増加性すら保証できなくなると
いう問題がある。
電流方式との組合わせによる方式のDA変換器は、各定電
流源セグメントと電流出力端子との間の配線抵抗の差
や、各定電流源セグメントの素子特性のばらつきなどに
より、各電流値を揃えることが困難となり、この各電流
値のばらつきによる精度の劣化が生じ、さらに、最悪の
場合には、上位ビットの各定電流源セグメントと下位ビ
ットの各定電流源セグメントとの電流値の比率のばらつ
きにより、上位ビットの変化点でのDA変換出力レベルが
上位ビットの内容の変化方向によって異なり、上位ビッ
トの変化点でDA変換出力レベルに段差が生じ、DA変換器
の重要な特性である単調増加性すら保証できなくなると
いう問題がある。
本発明は、上記問題点を解決すべくなたれたもので、
その目的は、各セグメント群内におけるセグメントの位
置に依存する電流または電荷の値のばらつきによる精度
の劣化を抑制し得ると共に、複数のセグメント群間の電
流または電荷の値の比率のばらつきがあっても、単調増
加性を保証し得ると共に全体としての直線性がよく、高
精度、高分解能のディジタル・アナログ変換器を提供す
ることを目的とする。
その目的は、各セグメント群内におけるセグメントの位
置に依存する電流または電荷の値のばらつきによる精度
の劣化を抑制し得ると共に、複数のセグメント群間の電
流または電荷の値の比率のばらつきがあっても、単調増
加性を保証し得ると共に全体としての直線性がよく、高
精度、高分解能のディジタル・アナログ変換器を提供す
ることを目的とする。
［発明の構成］ （課題を解決するための手段） この発明のディジタル・アナログ変換器は、半導体チ
ップと、複数ビットで構成されるディジタル信号の上位
ビットに応じてアナログ信号を出力する前記半導体チッ
プ上の第１のセグメント群、および前記ディジタル信号
の下位ビットに応じてアナログ信号を出力する前記半導
体チップ上の第２のセグメント群とを有し、前記第１の
セグメント群が、複数のセグメントを一方向に配列した
複数のグループを有するとともに、前記各グループが前
記上位ビットの最低の位取りのビットに対応したグルー
プを中央にして、この中央のグループよりも位取りの高
いグループを順次交互に前記一方向と平行に配置された
ものであって、前記第２のセグメント群が、前記下位ビ
ットの最低の位取りのビットに対応したセグメントを中
央にして、この中央のセグメントよりも位取りの高いセ
グメントを順次交互に直線状の配列とされたもので、且
つ、前記第１のセグメント群の複数のグループを対称に
分割する位置に挿入されたものであることを特徴とす
る。
ップと、複数ビットで構成されるディジタル信号の上位
ビットに応じてアナログ信号を出力する前記半導体チッ
プ上の第１のセグメント群、および前記ディジタル信号
の下位ビットに応じてアナログ信号を出力する前記半導
体チップ上の第２のセグメント群とを有し、前記第１の
セグメント群が、複数のセグメントを一方向に配列した
複数のグループを有するとともに、前記各グループが前
記上位ビットの最低の位取りのビットに対応したグルー
プを中央にして、この中央のグループよりも位取りの高
いグループを順次交互に前記一方向と平行に配置された
ものであって、前記第２のセグメント群が、前記下位ビ
ットの最低の位取りのビットに対応したセグメントを中
央にして、この中央のセグメントよりも位取りの高いセ
グメントを順次交互に直線状の配列とされたもので、且
つ、前記第１のセグメント群の複数のグループを対称に
分割する位置に挿入されたものであることを特徴とす
る。
また、前記第１のセグメント群のセグメントは矩形状
に配列され、前記第２のセグメント群はこの矩形の相対
向する角の相互間に前記第１のセグメント群の複数のグ
ループを斜めに分割して挿入されることを特徴とする。
に配列され、前記第２のセグメント群はこの矩形の相対
向する角の相互間に前記第１のセグメント群の複数のグ
ループを斜めに分割して挿入されることを特徴とする。
さらに、この発明のディジタル・アナログ変換器は、
半導体チップと、複数ビットで構成されるディジタル信
号の上位ビットに応じてアナログ信号を出力する前記半
導体チップ上の第１のセグメント群、および前記ディジ
タル信号の下位ビットに応じてアナログ信号を出力する
前記半導体チップ上の第２のセグメント群とを有し、前
記第１のセグメント群が、複数のセグメントを一方向に
配列した複数のグループを有するとともに、前記各グル
ープが前記上位ビットの低い位取りのビットに対応した
複数のグループをほぼ中央にして、これら中央のグルー
プよりも位取りの高いグループを順次交互に配置された
ものであって、前記第２のセグメント群が、前記下位ビ
ットの低い位取りのビットに対応した複数のセグメント
をほぼ中央にして、これら中央のセグメントよりも位取
りの高いセグメントを順次交互に配列したもので、且
つ、前記第１のセグメント群の上記低い位取りのビット
に対応した複数のグループの間に挿入されたものである
ことを特徴とする。
半導体チップと、複数ビットで構成されるディジタル信
号の上位ビットに応じてアナログ信号を出力する前記半
導体チップ上の第１のセグメント群、および前記ディジ
タル信号の下位ビットに応じてアナログ信号を出力する
前記半導体チップ上の第２のセグメント群とを有し、前
記第１のセグメント群が、複数のセグメントを一方向に
配列した複数のグループを有するとともに、前記各グル
ープが前記上位ビットの低い位取りのビットに対応した
複数のグループをほぼ中央にして、これら中央のグルー
プよりも位取りの高いグループを順次交互に配置された
ものであって、前記第２のセグメント群が、前記下位ビ
ットの低い位取りのビットに対応した複数のセグメント
をほぼ中央にして、これら中央のセグメントよりも位取
りの高いセグメントを順次交互に配列したもので、且
つ、前記第１のセグメント群の上記低い位取りのビット
に対応した複数のグループの間に挿入されたものである
ことを特徴とする。
（作 用） この発明のディジタル・アナログ変換器によれば、個
々のセグメント群内での各セグメントの位置の相違によ
る電流あるいは電荷の値のばらつきとか、個々のセグメ
ント群間のセグメントの電流あるいは電荷の値の比率の
ばらつきがあっても、個々のセグメント群におけるオン
しているセグメント群の平均電流あるいは平均電荷はそ
れぞれ常にほぼ一定値になり、個々のセグメント群間の
ばらつきによる影響が抑制されることになる。これによ
り、上位側ビットの変化点でのDA変換出力レベルが上位
側ビットの内容の変化方向によらずにほぼ一定となり、
単調増加性が改善され、全体としての直線性が向上し、
高精度、高分解能が得られる。
々のセグメント群内での各セグメントの位置の相違によ
る電流あるいは電荷の値のばらつきとか、個々のセグメ
ント群間のセグメントの電流あるいは電荷の値の比率の
ばらつきがあっても、個々のセグメント群におけるオン
しているセグメント群の平均電流あるいは平均電荷はそ
れぞれ常にほぼ一定値になり、個々のセグメント群間の
ばらつきによる影響が抑制されることになる。これによ
り、上位側ビットの変化点でのDA変換出力レベルが上位
側ビットの内容の変化方向によらずにほぼ一定となり、
単調増加性が改善され、全体としての直線性が向上し、
高精度、高分解能が得られる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図は、この発明の一実施例に係るDA変換器を示し
ており、ｎビットコードのディジタル信号入力がビット
の重み（位取り）に応じて複数個にグループ分けされた
各グループのディジタル信号をそれぞれデコードした信
号により、それぞれ電流出力のためのセグメントが選択
されると共に、各グループに応じて電流出力の重み付け
がなされた２個のセグメント群が同じ半導体チップ上に
形成され、この２個のセグメント群の各セグメントが混
在するように配置されて全体として二次元のセグメント
配列が形成され、かつ個々のグループのセグメント群の
重心位置がそれぞれ上記全体のセグメント配列のほぼ中
心位置に一致するように配置されている。
ており、ｎビットコードのディジタル信号入力がビット
の重み（位取り）に応じて複数個にグループ分けされた
各グループのディジタル信号をそれぞれデコードした信
号により、それぞれ電流出力のためのセグメントが選択
されると共に、各グループに応じて電流出力の重み付け
がなされた２個のセグメント群が同じ半導体チップ上に
形成され、この２個のセグメント群の各セグメントが混
在するように配置されて全体として二次元のセグメント
配列が形成され、かつ個々のグループのセグメント群の
重心位置がそれぞれ上記全体のセグメント配列のほぼ中
心位置に一致するように配置されている。
即ち、例えば８ビットのバイナリーコードのディジタ
ル信号入力が上位４ビットのグループおよび下位４ビッ
トのグループに分けられ、上位４ビットのグループに対
応するDA変換器部は、デコードした信号S1〜S15により
各対応して電流出力が選択されるセグメントA1〜A15群
を有し、下位４ビットのグループに対応するDA変換器部
は、デコードした信号S1′〜S15′により電流出力が選
択されるセグメントB1〜B15群を有している。この場
合、上記セグメントA1〜A15は、それぞれセグメントB1
〜B15の電流値の16（＝24）倍の電流値を有するように
それぞれ16個のセグメントを並列に有している。
ル信号入力が上位４ビットのグループおよび下位４ビッ
トのグループに分けられ、上位４ビットのグループに対
応するDA変換器部は、デコードした信号S1〜S15により
各対応して電流出力が選択されるセグメントA1〜A15群
を有し、下位４ビットのグループに対応するDA変換器部
は、デコードした信号S1′〜S15′により電流出力が選
択されるセグメントB1〜B15群を有している。この場
合、上記セグメントA1〜A15は、それぞれセグメントB1
〜B15の電流値の16（＝24）倍の電流値を有するように
それぞれ16個のセグメントを並列に有している。
そして、セグメントB1〜B15が一列内に配置され、こ
のセグメントB1〜B15の列を中心にして、行方向の両側
にセグメントA1〜A15がそれぞれ８個づつ配置されてい
る。また、セグメントB1〜B15の列においては、B1の位
置を中心にして、列方向の両側へ、B9、B14、…が交互
に例えば図示の如く配置されている。そして、セグメン
トA1〜A15は、A1の行（B1を含む）を中心にして、列方
向の両側へ、A9の行、A14の行、…が交互に例えば図示
の如く配置されている。
のセグメントB1〜B15の列を中心にして、行方向の両側
にセグメントA1〜A15がそれぞれ８個づつ配置されてい
る。また、セグメントB1〜B15の列においては、B1の位
置を中心にして、列方向の両側へ、B9、B14、…が交互
に例えば図示の如く配置されている。そして、セグメン
トA1〜A15は、A1の行（B1を含む）を中心にして、列方
向の両側へ、A9の行、A14の行、…が交互に例えば図示
の如く配置されている。
なお、各セグメントA1〜A15（またはB1〜B15）は、そ
れぞれ例えば第２図あるいは第３図に示すように構成さ
れている。第２図、第３図では、セグメントA1〜A15
（またはB1〜B15）のうち、A1〜A7（B1〜B7）のみを示
している。すなわち、セグメントA1〜A7は、第２図に示
すように、それぞれ16個の定電流源A1′〜A7′（または
B1′〜B7′）と、デコードした信号S1〜S7あるいはS1′
〜S7′のうちの各対応する信号により制御され、定電流
源A1′〜A7′（またはB1′〜B7′）を電流出力端Ioutま
たはIoutに選択的に接続するスイッチ回路SW…とにより
構成されている。
れぞれ例えば第２図あるいは第３図に示すように構成さ
れている。第２図、第３図では、セグメントA1〜A15
（またはB1〜B15）のうち、A1〜A7（B1〜B7）のみを示
している。すなわち、セグメントA1〜A7は、第２図に示
すように、それぞれ16個の定電流源A1′〜A7′（または
B1′〜B7′）と、デコードした信号S1〜S7あるいはS1′
〜S7′のうちの各対応する信号により制御され、定電流
源A1′〜A7′（またはB1′〜B7′）を電流出力端Ioutま
たはIoutに選択的に接続するスイッチ回路SW…とにより
構成されている。
また、第３図に示す容量型セグメントは、それぞれ16
個の容量A1′〜A7′（またはB1′〜B7′）と、デコード
した信号S1〜S7あるいはS1′〜S7′のうちの各対応する
信号により制御され、容量A1′〜A7′（またはB1′〜B
7′）を電圧出力端Voutに選択的に接続するスイッチ回
路SW…とにより構成されている。この容量型セグメント
は、電荷再分布型のD/A変換器に用いられる。
個の容量A1′〜A7′（またはB1′〜B7′）と、デコード
した信号S1〜S7あるいはS1′〜S7′のうちの各対応する
信号により制御され、容量A1′〜A7′（またはB1′〜B
7′）を電圧出力端Voutに選択的に接続するスイッチ回
路SW…とにより構成されている。この容量型セグメント
は、電荷再分布型のD/A変換器に用いられる。
さらに、前記重心とはセグメントが電流源によって構
成されている場合は、セグメントグループの電流量の中
心を意味し、セグメントグループが容量型セグメントに
よる場合は、容量の中心となる。
成されている場合は、セグメントグループの電流量の中
心を意味し、セグメントグループが容量型セグメントに
よる場合は、容量の中心となる。
このように形成された二次元のセグメント配列を有す
るDA変換器によれば、個々のDA変換器部のセグメント群
A1〜A15およびB1〜B15の各重心位置がそれぞれ上記全体
のセグメント配列のほぼ中心位置に一致するように配置
されているので、各セグメントの位置の相違による電流
値のばらつき分が抑制される。しかも、個々のDA変換器
部に対して、それぞれ対応するディジタル信号入力の増
加に応じて電流出力を取り出すセグメントを１個づつ増
加させるように選択する際、最初にセグメント配列の中
心行のセグメントを選択し、次いで、中心行のセグメン
トに対して列方向の両側の行のセグメントを交互に（対
称的に）選択するようにすれば、順次選択されるセグメ
ント群の重心位置が、それぞれ上記全体のセグメント配
列のほぼ中心位置に一致する。
るDA変換器によれば、個々のDA変換器部のセグメント群
A1〜A15およびB1〜B15の各重心位置がそれぞれ上記全体
のセグメント配列のほぼ中心位置に一致するように配置
されているので、各セグメントの位置の相違による電流
値のばらつき分が抑制される。しかも、個々のDA変換器
部に対して、それぞれ対応するディジタル信号入力の増
加に応じて電流出力を取り出すセグメントを１個づつ増
加させるように選択する際、最初にセグメント配列の中
心行のセグメントを選択し、次いで、中心行のセグメン
トに対して列方向の両側の行のセグメントを交互に（対
称的に）選択するようにすれば、順次選択されるセグメ
ント群の重心位置が、それぞれ上記全体のセグメント配
列のほぼ中心位置に一致する。
即ち、上位４ビットが（0000）→（0001）→（0010）
→（0011）→（0100）…と進むにつれて、デコード信号
のS1〜S15が全てオフ→S1がオン→S1およびS2がオン→S
1〜S3がオン→S1〜S4がオン…となるように順次選択し
ていけば、オンしているセグメント群の平均電流はその
重心位置にあるセグメントA1の電流と等しいと考えられ
る。同様に、下位４ビットが（0000）→（0001）→（00
10）→（0011）→（0100）…と進むにつれて、デコード
信号のS1′〜S15′が全てオフ→S1′がオン→S1′およ
びS2′がオン→S1′〜S3′がオン→S1′〜S4′がオン…
となるように順次選択していけば、オンしているセグメ
ント群の平均電流はその重心位置にあるセグメントB1の
電流と等しいと考えられるからである。
→（0011）→（0100）…と進むにつれて、デコード信号
のS1〜S15が全てオフ→S1がオン→S1およびS2がオン→S
1〜S3がオン→S1〜S4がオン…となるように順次選択し
ていけば、オンしているセグメント群の平均電流はその
重心位置にあるセグメントA1の電流と等しいと考えられ
る。同様に、下位４ビットが（0000）→（0001）→（00
10）→（0011）→（0100）…と進むにつれて、デコード
信号のS1′〜S15′が全てオフ→S1′がオン→S1′およ
びS2′がオン→S1′〜S3′がオン→S1′〜S4′がオン…
となるように順次選択していけば、オンしているセグメ
ント群の平均電流はその重心位置にあるセグメントB1の
電流と等しいと考えられるからである。
従って、個々のDA変換器部内での各セグメントの位置
の相違による電流値のばらつきとか、上位ビットの各セ
グメントと下位ビットの各セグメントとの電流値の比率
のばらつきがあっても、上位ビットに対応してオンして
いるセグメント群の平均電流は常にほぼ一定値になり、
下位ビットに対応してオンしているセグメント群の平均
電流も常にほぼ一定値になるので、これらのばらつきに
よる影響が抑制されることになる。これにより、上位ビ
ットの変化点でのDA変換出力レベルが上位ビット数の変
化方向によらずにほぼ一定となり、第10図に示したよう
な非単調増加性をかなり防止することが可能になり、単
調増加性を保証し得ると共に全体としても直線性のよい
高精度、高分解能のディジタル・アナログ変換器が得ら
れる。
の相違による電流値のばらつきとか、上位ビットの各セ
グメントと下位ビットの各セグメントとの電流値の比率
のばらつきがあっても、上位ビットに対応してオンして
いるセグメント群の平均電流は常にほぼ一定値になり、
下位ビットに対応してオンしているセグメント群の平均
電流も常にほぼ一定値になるので、これらのばらつきに
よる影響が抑制されることになる。これにより、上位ビ
ットの変化点でのDA変換出力レベルが上位ビット数の変
化方向によらずにほぼ一定となり、第10図に示したよう
な非単調増加性をかなり防止することが可能になり、単
調増加性を保証し得ると共に全体としても直線性のよい
高精度、高分解能のディジタル・アナログ変換器が得ら
れる。
第４図は、第１図のDA変換器の変形例を示しており、
第１図のDA変換器と比べて、セグメントB1〜B15が斜め
の一直線上に配置され、このセグメントB1〜B15の列を
中心にして、行方向の両側にセグメントA1〜A15がそれ
ぞれ配置されている。そして、セグメントB1〜B15の列
内では、B1の位置を中心にして、一直線上の両側方向へ
B2、B3、…が交互に例えば図示の如く配置され、セグメ
ントA1〜A15は、A1の行（B1を含む）を中心にして、列
方向の両側へ、A2の行、A3の行、…が交互に例えば図示
の如く配置されている点が異なる。
第１図のDA変換器と比べて、セグメントB1〜B15が斜め
の一直線上に配置され、このセグメントB1〜B15の列を
中心にして、行方向の両側にセグメントA1〜A15がそれ
ぞれ配置されている。そして、セグメントB1〜B15の列
内では、B1の位置を中心にして、一直線上の両側方向へ
B2、B3、…が交互に例えば図示の如く配置され、セグメ
ントA1〜A15は、A1の行（B1を含む）を中心にして、列
方向の両側へ、A2の行、A3の行、…が交互に例えば図示
の如く配置されている点が異なる。
この第４図のDA変換器も、第１図のDA変換器とはセグ
メント配置およびセグメントの選択順序が異なるが、第
１図のDA変換器と同様の効果が得られる。
メント配置およびセグメントの選択順序が異なるが、第
１図のDA変換器と同様の効果が得られる。
第４図のDA変換器と同様に、第１図のDA変換器とはセ
グメント配置およびセグメントの選択順序が異なる各種
のDA変換器を実現することが可能である。
グメント配置およびセグメントの選択順序が異なる各種
のDA変換器を実現することが可能である。
第５図は、第１図のDA変換器の他の変形例を示してお
り、第１図のDA変換器と比べて、セグメントB1〜B15が
２列に並べられて配置され、この２列のセグメントB1〜
B15を中心にして、行方向の両側にセグメントA1〜A15が
８つのセグメントと７つのセグメントとに分かれてそれ
ぞれ配置されている。そして、２列のセグメントB1〜B1
5内では、B1およびB3の行を中心にして、列方向の両側
へ（B4およびB2）、（B7およびB5）…が交互に例えば図
示の如く配置され、この２列のセグメントB1〜B15の行
方向の一方側の８つのセグメントは、セグメントA1の行
（B1に隣接する）を中心にして、列方向の両側へ、A4の
行、A7の行、…が交互に例えば図示の如く配置され、２
列のセグメントB1〜B15の行方向の他方側の７つのセグ
メントは、セグメントA3の行（B3に隣接する）を中心に
して、列方向の両側へ、A2の行、A5の行、…が交互に例
えば図示の如く配置されている点が異なる。
り、第１図のDA変換器と比べて、セグメントB1〜B15が
２列に並べられて配置され、この２列のセグメントB1〜
B15を中心にして、行方向の両側にセグメントA1〜A15が
８つのセグメントと７つのセグメントとに分かれてそれ
ぞれ配置されている。そして、２列のセグメントB1〜B1
5内では、B1およびB3の行を中心にして、列方向の両側
へ（B4およびB2）、（B7およびB5）…が交互に例えば図
示の如く配置され、この２列のセグメントB1〜B15の行
方向の一方側の８つのセグメントは、セグメントA1の行
（B1に隣接する）を中心にして、列方向の両側へ、A4の
行、A7の行、…が交互に例えば図示の如く配置され、２
列のセグメントB1〜B15の行方向の他方側の７つのセグ
メントは、セグメントA3の行（B3に隣接する）を中心に
して、列方向の両側へ、A2の行、A5の行、…が交互に例
えば図示の如く配置されている点が異なる。
この第５図のDA変換器も、第１図のDA変換器とはセグ
メント配置およびセグメントの選択順序が異なるが、第
１図のDA変換器と同様の効果が得られる。
メント配置およびセグメントの選択順序が異なるが、第
１図のDA変換器と同様の効果が得られる。
また、第１図および第４図、第５図の実施例は、８ビ
ットのバイナリーコードのディジタル信号入力を上位４
ビットのグループおよび下位４ビットのグループに分け
た場合を示したが、一般に、ｎ（≧２）ビットのバイナ
リーコードのディジタル信号入力を、上位ａビット、下
位ｂ（ｎ−ａ）ビットに分けた場合にも上記実施例に準
じて実現できる。
ットのバイナリーコードのディジタル信号入力を上位４
ビットのグループおよび下位４ビットのグループに分け
た場合を示したが、一般に、ｎ（≧２）ビットのバイナ
リーコードのディジタル信号入力を、上位ａビット、下
位ｂ（ｎ−ａ）ビットに分けた場合にも上記実施例に準
じて実現できる。
さらに、ディジタル信号入力を、上位ビット、下位ビ
ットの２つのグループに分ける場合だけでなく、上位ビ
ット、中位ビット、下位ビットの３つのグループに分け
る場合とか、４つのグループに分ける場合にも、上記実
施例に準じて実現できる。
ットの２つのグループに分ける場合だけでなく、上位ビ
ット、中位ビット、下位ビットの３つのグループに分け
る場合とか、４つのグループに分ける場合にも、上記実
施例に準じて実現できる。
第６図のDA変換器は、６ビットのバイナリーコードの
ディジタル信号入力が上位２ビット、中位２ビット、下
位２ビットの３つにグループ分けされた各グループのデ
ィジタル信号をそれぞれデコードした信号により、それ
ぞれ電流出力のためのセグメントが選択されると共に、
各グループに応じて電流出力の重み付けがなされた３個
のセグメント群が同じ半導体チップ上に形成され、この
３個のセグメント群の各セグメントが混在するように配
置されて全体として二次元のセグメント配列が形成さ
れ、かつ個々のグループのセグメント群の重心位置がそ
れぞれ上記全体のセグメント配列のほぼ中心位置に一致
するように配置されている。
ディジタル信号入力が上位２ビット、中位２ビット、下
位２ビットの３つにグループ分けされた各グループのデ
ィジタル信号をそれぞれデコードした信号により、それ
ぞれ電流出力のためのセグメントが選択されると共に、
各グループに応じて電流出力の重み付けがなされた３個
のセグメント群が同じ半導体チップ上に形成され、この
３個のセグメント群の各セグメントが混在するように配
置されて全体として二次元のセグメント配列が形成さ
れ、かつ個々のグループのセグメント群の重心位置がそ
れぞれ上記全体のセグメント配列のほぼ中心位置に一致
するように配置されている。
即ち、上位２ビットのグループに対応するDA変換器部
は、デコードした信号S1〜S3により各対応して電流出力
が選択されるセグメントA1〜A3群を有し、中位２ビット
のグループに対応するDA変換器部は、デコードした信号
S1′〜S3′により各対応して電流出力が選択されるセグ
メントB1〜B3群を有し、下位２ビットのグループに対応
するDA変換器部は、デコードした信号S1″〜S3″により
電流出力が選択されるセグメントC1〜C3群を有してい
る。この場合、セグメントA1〜A3は、それぞれセグメン
トC1〜C3の電流値の16（＝24）倍の電流値を有するよう
にそれぞれ16個のセグメントを並列に有し、セグメント
B1〜B3は、それぞれセグメントC1〜C3の電流値の４（＝
22）倍の電流値を有するようにそれぞれ４個のセグメン
トを並列に有している。
は、デコードした信号S1〜S3により各対応して電流出力
が選択されるセグメントA1〜A3群を有し、中位２ビット
のグループに対応するDA変換器部は、デコードした信号
S1′〜S3′により各対応して電流出力が選択されるセグ
メントB1〜B3群を有し、下位２ビットのグループに対応
するDA変換器部は、デコードした信号S1″〜S3″により
電流出力が選択されるセグメントC1〜C3群を有してい
る。この場合、セグメントA1〜A3は、それぞれセグメン
トC1〜C3の電流値の16（＝24）倍の電流値を有するよう
にそれぞれ16個のセグメントを並列に有し、セグメント
B1〜B3は、それぞれセグメントC1〜C3の電流値の４（＝
22）倍の電流値を有するようにそれぞれ４個のセグメン
トを並列に有している。
そして、セグメントC1〜C3が一列内に配置され、この
セグメントC1〜C3の列を中心にして、行方向の両側にセ
グメントB1〜B3がそれぞれ２個づつ配置され、さらに、
この両側にセグメントA1〜A3がそれぞれ８個づつ配置さ
れている。また、セグメントC1〜C3の列においては、C1
の位置を中心にして、列方向の両側にC2、C3が分かれる
ように配置され、セグメントB1〜B3は、B1の行を中心に
して、列方向の両側にB2、B3が分かれるように配置さ
れ、同様に、セグメントA1〜A3は、A1の位置を中心にし
て、行方向の両側にA2、A3が分かれるように配置されて
いる。
セグメントC1〜C3の列を中心にして、行方向の両側にセ
グメントB1〜B3がそれぞれ２個づつ配置され、さらに、
この両側にセグメントA1〜A3がそれぞれ８個づつ配置さ
れている。また、セグメントC1〜C3の列においては、C1
の位置を中心にして、列方向の両側にC2、C3が分かれる
ように配置され、セグメントB1〜B3は、B1の行を中心に
して、列方向の両側にB2、B3が分かれるように配置さ
れ、同様に、セグメントA1〜A3は、A1の位置を中心にし
て、行方向の両側にA2、A3が分かれるように配置されて
いる。
この第６図のDA変換器も、第１図および第４図、第５
図のDA変換器と同様の効果が得られる。
図のDA変換器と同様の効果が得られる。
［発明の効果］ 上述したように本発明によれば、それぞれセグメント
電流方式を採用した複数のディジタル・アナログ変換器
における各セグメントの位置に依存する電流または電荷
の値のばらつきによる精度の劣化を抑制でき、複数のデ
ィジタル・アナログ変換器の特性を揃えることが可能な
高精度のディジタル・アナログ変換器を実現できる。
電流方式を採用した複数のディジタル・アナログ変換器
における各セグメントの位置に依存する電流または電荷
の値のばらつきによる精度の劣化を抑制でき、複数のデ
ィジタル・アナログ変換器の特性を揃えることが可能な
高精度のディジタル・アナログ変換器を実現できる。
また、本発明によれば、各セグメント群内におけるセ
グメントの位置に依存する電流または電荷の値のばらつ
きによる精度の劣化を抑制し得ると共に、複数のセグメ
ント群間のセグメントの電流または電荷の値の比率のば
らつきがあっても、単調増加性を保証し得ると共に全体
としての直線性がよく、高精度、高分解能のディジタル
・アナログ変換器を実現できる。
グメントの位置に依存する電流または電荷の値のばらつ
きによる精度の劣化を抑制し得ると共に、複数のセグメ
ント群間のセグメントの電流または電荷の値の比率のば
らつきがあっても、単調増加性を保証し得ると共に全体
としての直線性がよく、高精度、高分解能のディジタル
・アナログ変換器を実現できる。
第１図は本発明のDA変換器の一実施例を示す構成説明
図、第２図、第３図は第１図中のセグメントの相異なる
具体例を示す回路図、第４図、第５図はそれぞれこの発
明の他の実施例を示す構成説明図、第６図は本発明のDA
変換器のさらに他の実施例を示す構成説明図、第７図乃
至第９図はそれぞれ従来のDA変換器を示す構成説明図、
第10図は第９図のDA変換器の特性を示す図である。 A1〜A15,B1〜B15,C1〜C3……セグメント、A1′〜A15′,
B1′〜B15′……定電流源、SW……スイッチ回路、A1″
〜A15″……容量、Iout……電流出力端、Vout……電圧
出力端。
図、第２図、第３図は第１図中のセグメントの相異なる
具体例を示す回路図、第４図、第５図はそれぞれこの発
明の他の実施例を示す構成説明図、第６図は本発明のDA
変換器のさらに他の実施例を示す構成説明図、第７図乃
至第９図はそれぞれ従来のDA変換器を示す構成説明図、
第10図は第９図のDA変換器の特性を示す図である。 A1〜A15,B1〜B15,C1〜C3……セグメント、A1′〜A15′,
B1′〜B15′……定電流源、SW……スイッチ回路、A1″
〜A15″……容量、Iout……電流出力端、Vout……電圧
出力端。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 孝之 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (56)参考文献 特開 昭62−166622（ＪＰ，Ａ) 特開 昭61−120531（ＪＰ，Ａ) 特開 昭63−236414（ＪＰ，Ａ) 実開 昭63−198230（ＪＰ，Ｕ)
Claims (3)
- 【請求項１】半導体チップと、 複数ビットで構成されるディジタル信号の上位ビットに
応じてアナログ信号を出力する前記半導体チップ上の第
１のセグメント群、および前記ディジタル信号の下位ビ
ットに応じてアナログ信号を出力する前記半導体チップ
上の第２のセグメント群とを有し、 前記第１のセグメント群が、複数のセグメントを一方向
に配列した複数のグループを有するとともに、前記各グ
ループが前記上位ビットの最低の位取りのビットに対応
したグループを中央にして、この中央のグループよりも
位取りの高いグループを順次交互に前記一方向と平行に
配置されたものであって、 前記第２のセグメント群が、前記下位ビットの最低の位
取りのビットに対応したセグメントを中央にして、この
中央のセグメントよりも位取りの高いセグメントを順次
交互に直線状の配列とされたもので、且つ、前記第１の
セグメント群の複数のグループを対称に分割する位置に
挿入されたものであることを特徴とするディジタル・ア
ナログ変換器。 - 【請求項２】前記第１のセグメント群のセグメントは矩
形状に配列され、前記第２のセグメント群はこの矩形の
相対向する角の相互間に前記第１のセグメント群の複数
のグループを斜めに分割して挿入されることを特徴とす
る請求項１記載のディジタル・アナログ変換器。 - 【請求項３】半導体チップと、 複数ビットで構成されるディジタル信号の上位ビットに
応じてアナログ信号を出力する前記半導体チップ上の第
１のセグメント群、および前記ディジタル信号の下位ビ
ットに応じてアナログ信号を出力する前記半導体チップ
上の第２のセグメント群とを有し、 前記第１のセグメント群が、複数のセグメントを一方向
に配列した複数のグループを有するとともに、前記各グ
ループが前記上位ビットの低い位取りのビットに対応し
た複数のグループをほぼ中央にして、これら中央のグル
ープよりも位取りの高いグループを順位交互に配置され
たものであって、 前記第２のセグメント群が、前記下位ビットの低い位取
りのビットに対応した複数のセグメントをほぼ中央にし
て、これら中央のセグメントよりも位取りの高いセグメ
ントを順次交互に配列したもので、且つ、前記第１のセ
グメント群の上記低い位取りのビットに対応した複数の
グループの間に挿入されたものであることを特徴とする
ディジタル・アナログ変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128301A JP2597712B2 (ja) | 1989-05-22 | 1989-05-22 | ディジタル・アナログ変換器 |
| KR1019900007345A KR930010694B1 (ko) | 1989-05-22 | 1990-05-22 | 디지탈·아날로그변환기 |
| US07/526,904 US5057838A (en) | 1989-05-22 | 1990-05-22 | D/a converter having centered switching sequence and centered arrangement of converter segment groups |
| EP90109684A EP0399456B1 (en) | 1989-05-22 | 1990-05-22 | D/A converter having improved segment arrangement |
| DE69027892T DE69027892T2 (de) | 1989-05-22 | 1990-05-22 | D/A-Konverter mit Segmentanordnung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128301A JP2597712B2 (ja) | 1989-05-22 | 1989-05-22 | ディジタル・アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02306723A JPH02306723A (ja) | 1990-12-20 |
| JP2597712B2 true JP2597712B2 (ja) | 1997-04-09 |
Family
ID=14981405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1128301A Expired - Lifetime JP2597712B2 (ja) | 1989-05-22 | 1989-05-22 | ディジタル・アナログ変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5057838A (ja) |
| EP (1) | EP0399456B1 (ja) |
| JP (1) | JP2597712B2 (ja) |
| KR (1) | KR930010694B1 (ja) |
| DE (1) | DE69027892T2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992014336A1 (en) * | 1991-02-01 | 1992-08-20 | Analog Devices, Incorporated | System for developing crt color-intensity control signals in high resolution crt display equipment |
| KR930009431B1 (ko) * | 1991-12-31 | 1993-10-04 | 현대전자산업주식회사 | 2차원 대칭적 온도계형 매트릭스 디코더의 디지탈/아날로그 변환기 |
| US5332997A (en) * | 1992-11-04 | 1994-07-26 | Rca Thomson Licensing Corporation | Switched capacitor D/A converter |
| JPH06204879A (ja) * | 1992-12-28 | 1994-07-22 | Kawasaki Steel Corp | Ｄ／ａ変換器 |
| US5760725A (en) * | 1995-03-29 | 1998-06-02 | Kawasaki Steel Corporation | Current cell type digital-analog converter |
| US5781139A (en) * | 1996-03-19 | 1998-07-14 | Thomson Multimedia S.A. | Switched capacitor digital-to analog converter |
| DE19746950C2 (de) * | 1997-01-31 | 2003-11-06 | Lg Semicon Co Ltd | Digital-Analog-Umsetzer |
| JPH10276093A (ja) * | 1997-03-28 | 1998-10-13 | Sony Corp | Ｄ／ａ変換器 |
| JPH1188177A (ja) * | 1997-09-05 | 1999-03-30 | Rohm Co Ltd | デジタル／アナログ変換器 |
| ATE238631T1 (de) * | 1997-09-19 | 2003-05-15 | Cit Alcatel | Verfahren zur auswahl einer zellenfolge in einer zweidimensionalen matrixstruktur eines digital- analog-wandlers und nach diesem verfahren arbeitender wandler |
| GB2368209B (en) * | 1998-01-08 | 2002-06-12 | Fujitsu Ltd | Cell array circuitry |
| US6329941B1 (en) * | 1999-05-27 | 2001-12-11 | Stmicroelectronics, Inc. | Digital-to-analog converting device and method |
| DE10052944C2 (de) * | 2000-10-25 | 2003-04-17 | Infineon Technologies Ag | Digital/Analog-Wandler |
| US6621439B1 (en) * | 2001-04-30 | 2003-09-16 | Engim, Inc. | Method for implementing a segmented current-mode digital/analog converter with matched segment time constants |
| JP4674998B2 (ja) * | 2001-06-13 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | フォールディング型ａ／ｄ変換器 |
| US7023370B2 (en) * | 2002-02-28 | 2006-04-04 | Charles Douglas Murphy | Shared parallel digital-to-analog conversion |
| TW527782B (en) * | 2002-05-22 | 2003-04-11 | Ind Tech Res Inst | Improved capacitor selection method |
| KR100456830B1 (ko) * | 2002-10-22 | 2004-11-10 | 삼성전자주식회사 | 트랜지스터 어레이 및 이 어레이의 배치방법 |
| DE60306110D1 (de) * | 2003-04-07 | 2006-07-27 | St Microelectronics Srl | Verfahren zur Erzeugung einer Schaltsequenz für eine gleichförmig gewichtete Anordnung leitender Zweige und zugehöriger Thermometer-dekodierter Digital/Analog-Wandler |
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