KR930010694B1 - 디지탈·아날로그변환기 - Google Patents

디지탈·아날로그변환기 Download PDF

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KR930010694B1 KR1019900007345A KR900007345A KR930010694B1 KR 930010694 B1 KR930010694 B1 KR 930010694B1 KR 1019900007345 A KR1019900007345 A KR 1019900007345A KR 900007345 A KR900007345 A KR 900007345A KR 930010694 B1 KR930010694 B1 KR 930010694B1
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테츠야 아이다
다카유키 사토
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

디지탈·아날로그변환기
제1도는 본 발명에 따른 DA변환기의 1실시예를 도시한 구성설명도.
제2a도 및 b도는 제1도중 세그먼트의 상이한 구체예를 도시한 회로도.
제3도는 본 발명에 따른 DA변환기의 다른 실시예를 도시한 구성설명도.
제4도 및 제5도는 각각 제3도의 DA변환기의 변형예를 도시한 구성설명도.
제6도는 본 발명에 따른 DA변환기의 또 다른 실시예를 도시한 구성설명도.
제7도 내지 제9도는 각각 종래의 DA변환기를 도시한 구성설명도.
제10도는 제9도의 DA변환기의 특성을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
A1∼A15, B1∼B15, C1∼C3 : 세그먼트
A1'∼A15, B1'∼B15' : 정전류원(定電流源)
SW : 스위치회로 A1＂∼A15＂ : 용량
Iout : 전류출력단 Vout : 전압출력단
[산업상의 이용분야]
본 발명의 디지탈·아날로그변환기(이하, DA변환기로 표기한다)에 관한 것으로, 특히 2차원 세그먼트배열 내부의 세그먼트배치에 관한 것이다.
[종래의 기술 및 그 문제점]
일반적으로, 비디오신호처리 등의 고속 DA변환기에는 세그먼트 전류방식(segment current system), 웨이티드 전류방식(weighted current system) 및 이들 2개의 조합에 의한 방식이 있다.
종래의 세그먼트 전류방식은, 제7도에 도시된 바와 같이 n비트의 2진코드의 디지탈신호입력에 대응해서 (2n-1)개의 동일한 세그먼트(정전류원) A1∼A(2n-1)을 반도체칩상에 준비하고, 그 각 일단을 접지전위에 접지시키며, 그 각 타단을 각각 스위치회로(SW,…)에 의해 전류출력단자(Iout 또는
Figure kpo00001
)에 접속시키고, 전류출력단자(Iout 또는
Figure kpo00002
)에 접속시켜야 할 정전류원을 디지탈신호입력의 증가에 따라 정전류원[A1∼A(2n-1)]의 일단측으로부터 타단측으로 향하여 1개씩 증가시키도록 스위치회로(SW,…)를 제어하는 것이다.
이 세그먼트 전류방식에서는, 변환정밀도를 향상시키기 위해서는 각 정전류원의 전류값(I)을 일치시키는 것이 필요하지만, 전류출력단자(Iout 또는
Figure kpo00003
)와 각 정전류원[A1∼A(2n-1)]간의 배선저항의 차나 각 정전류원[A1∼A(2n-1)]의 소자특성의 오차 등에 의해 각 전류값(I)을 일치시키는 것이 곤란하게 되어, 이 각 전류값의 오차에 의한 정밀도의 열화가 생기게 된다.,
이 각 정전류원[A1∼A(2n-1)]의 전류값의 오차에 의한 정밀도의 열화를 억제하기 위한 세그먼트배치가 문헌 ＂An 80-MHz 8-bit COMS D/A Converter＂, J.Solid State Circuits, Vol.SC-21, NO.6, P.P.983-988, Dec.1986에 기술되어 있다. 이는 제8도에 도시된 바와 같이 형성한 정전류원[A1∼A(2n-1)]에 배열에 대해 디지탈신호입력이 증가에 따라 1개씩 증가시키도록 정전류원을 선택할 때, 최초로 정전류원 배열의 중심위치의 정전류원(A1)을 선택하고, 이어서 .이 중심위치의 정전류원(I1)에 대해 양측의 정전류원(A2,A3,…)을 교대로(대칭적으로) 선택함으로써, 배선저항(R)이 차 등에 의한 전류값의 오차분을 억제하는 것이다.
한편, 종래의 세그먼트 전류방식과 웨이티드 전류방식의 조합에 의한 방식은, 문헌 ＂An 8-bit CMOS Video DAC＂, ISSCC Dig.Tech.Papers, P.P.32-33, Feb.1985에 기술되어 있다. 이는 제9도에 도시된 바와 같이 8비트의 2진코드의 디지탈신호입력을 상위 4비트와 하위 4비트로 분할하고, 상위 4비트에 의해 선택되는 16개의 정전류원(A1∼A15)의 각 전류값에는 하위 4비트에 의해 선택되는 16개의 정전류원(B1∼B15)의 각 전류값(I)의 16배의 웨이트(weight)를 부여하여 정전류원배열을 .형성하며, 상위비트와 하위비트에 각각 상기한 바와 같은 세그먼트 전류방식을 채용한 것이다.
이 조합방식은, 상기한 바와 같은 세그먼트 전류방식과 비교하여, 디지탈신호입력을 디코드해서 세그먼트 선택신호를 출력하기 위한 디코더를 상당히 간략화함과 더불어 고분해능화(高分解能化)가 가능하게 된다.
그러나, 이 방식의 경우도 종래의 세그먼트 전류방식과 마찬가지로 변환정밀도를 향상시키기 위해서는, 상위비트에서의 각 정전류원(A1∼A15)의 전류값(16I)을 일치시킴과 더불어 하위비트에서의 각 정전류원(B1∼B15)의 전류값(I)을 일치시킬 필요가 있지만, 전류출력단자(Iout 또는
Figure kpo00004
)와 각 정전류원간의 배선저항의 차나 각 정전류원의 소자특성의 오차 등에 의해 각 전류값(16I 또는 I)을 일치시키는 것이 곤란하게 되어, 이 각 전류값의 오차에 의한 정밀도의 열화가 생기게 된다.
더욱이, 최악의 경우에는, 상위비트의 각 정전류원(A1∼A15)과 하위비트의 각 정전류원(B1∼B15)의 전류값의 비율이 일치하지 않으면, 제10도에 나타낸 바와 같이 상위비트의 변화점에서의 DA변환출력레벨이 상위비트의 내용의 변화방향(증가 또는 감소)에 따라 달라지게 되어 상위비트의 변화점에서 DA변환출력레벨에 단차(段差)가 생겨 DA변환기의 중요한 특성인 단조증가성(單調增加性)조차 보증할 수 없게 된다.
상기한 바와 같이 종래의 세그먼트 전류방식과 웨이티드 전류방식의 조합에 의한 방식의 DA변환기는, 각 정전류원 세그먼트와 전류출력단자간의 배선저항의 차나 각 정전류원 세그먼트의 소자특성의 오차 등에 의해 각 전류값을 일치시키는 것이 곤란하게 되어 이 각 전류값의 오차에 의한 정밀도의 열화가 생기게 되고, 더욱이 최악의 경우에는 상위비트의 각 정전류원 세그먼트와 하위비트의 각 정전류원 세그먼트의 전류값의 비율의 오차에 의해 상위비트의 변화점에서의 DA변환출력레벨이 상위비트의 내용의 변화방향에 따라 달라지게 되어 상위비트의 변화점에서 DA변환출력레벨에 단차가 생겨 DA변환기의 중요한 특성인 단조증가성조차 증가할 수 없게 된다는 문제가 있었다.
[발명의 목적]
본 발명은 상기 문제점을 해결하기 위해 발명된 것으로, 각각 세그먼트 전류방식을 채용한 복수의 디지탈·아날로그변환기에서의 각 세그먼트의 위치에 의존하는 전류 또는 전하값의 오차에 의한 정밀도의 열화를 억제할 수 있고, 복수의 DA변환기의 특성을 일치시키는 것이 가능한 고정밀도의 디지탈·아날로그변환기를 제공하고자 함에 그 목적이 있다.
또, 본 발명은 각 세그먼트군내에서의 세그먼트의 위치에 의존하는 전류 또는 전하값의 오차에 의한 절밀도의 열화를 억제함과 더불어, 복수의 세그먼트군간의 전류 또는 전하값의 비율의 오차가 있더라도 단조증가성을 보증함과 더불어 전체로서의 직선성이 좋은 고정밀도, 고분해능(高分解能)의 디지탈·아날로그변환기를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위해 제1발명의 디지탈·아날로그변환기는, 각 디지탈신호입력을 디코드한 신호에 의해 출력을 위한 세그먼트가 선택되는 세그먼트군을 갖춘 복수(m)개의 디지탈·아날로그변환기가 동일한 반도체칩상에 형성되고, 이 m개의 디지탈·아날로그변환기의 각 세그먼트가 혼재하도록 배치되어 전체로서 2차원의 세그먼트배열이 형성되며, 또 각각의 디지탈·아날로그변환기의 세그먼트군의 중심위치가 각각 상기 전체의 세그먼트배열의 거의 중심부에 일치하도록 배치되어 있는 것을 특징으로 한다.
제2발명의 디지탈·아날로그변환기는, n비트코드의 디지탈신호입력이 비트의 비중에 따라 복수(m)개의 그룹으로 분할된 각 그룹의 디지탈신호를 각각 디코드한 신호에 의해 각각 출력을 위한 세그먼트가 선택됨과 더불어 각 그룹에 따라 출력의 웨이팅이 이루어진 m개의 세그먼트군이 동일한 반도체칩상에 형성되고, 이 m개의 세그먼트군의 각 세그먼트가 혼재하도록 배치되어 전체로서 2차원의 세그먼트배열이 형성되며, 또 각각의 그룹의 세그먼트군의 중심위치가 각각 상기 전체의 세그먼트배열의 거의 중심위치에 일치하도록 배치되어 있는 것을 특징으로 한다.
[작용]
상기와 같이 구성된 제1발명의 디지탈·아날로그변환기에 의하면, 각각의 DA변환기의 세그먼트군의 중심위치가 각각 상기 전체의 세그먼트배열의 거의 중심위치에 일치하도록 배치되어 있으므로, 2개의 DA변환기의 특성은 칩상의 위치의 상위(相達)에 의한 오차가 발생하지 않고 거의 일치하게 된다.
제2발명의 디지탈·아날로그변환기에 의하면, 각각의 세그먼트군내에서의 각 세그먼트의 위치의 상위에 의한 전류 또는 전하값의 오차라던가, 각각의 세그먼트군간의 세그먼트전류 또는 전하값의 비율의 오차가 있더라도, 각각의 세그먼트군에서의 ON되어 있는 세그먼트군의 평균전류 또는 평균전하는 각각 항상 거의 일정값으로 되어 각각의 세그먼트군간의 오차에 의한 영향이 억제되게 된다. 이에 따라, 상위측비트의 변화점에서의 DA변환출력레벨이 상위측비트의 내용의 변화방향에 따르지 않고 거의 일정하게 되어 단조증가성이 개선되고 전체로서의 직선성이 향상됨으로써, 고정밀도 및 고분해능을 얻을 수 있게 된다.
[실시예]
이하, 도면을 참조해서 본 발명의 1실시예를 상세히 설명한다.
제1도에 도시한 DA변환기는, 각각 n(≥2)비트(예컨대 3비트)의 2진코드의 디지탈신호입력을 디코드한 신호에 의해 전류출력을 위한 세그먼트가 선택되는 세그먼트군을 갖춘 복수개(예컨대 2개)의 DA변환기가 동일한 반도체칩상에 형성되고, 이 2개의 DA변환기의 각 세그먼트가 혼재하도록 배치되어 전체로서 2차원 세그먼트배열이 형성되며, 또 각각의 DA변환기의 세그먼트군의 중심위치가 각각 상기 전체의 세그먼트배열의 거의 중심위치에 일치하도록 배치되어 있다.
즉, 제1DA변환기는 디코드한 신호(S1-S7)에 의해 각각 대응해서 전류출력이 선택되는 세그먼트(A1-A7)군을 갖추고 있고, 제2DA변환기는 디코드한 신호(S1'-S7')에 의해 전류출력이 선택되는 세그먼트(B1-B7)군을 갖추고 있다. 이 경우, 세그먼트 A1-A7 및 B1-B7은 각각 예컨대 4개의 세그먼트를 갖추고 있는 바, 각각 4개의 세그먼트 B2및 A2,A3 및 B3,…가 1행내에서 배치되어 있다. 그리고, 상기 A1 및 B1이 혼재하는 행을 중심으로 해서 열방향의 양측으로 B2 및 A2가 혼재하는 행, A3 및 B3가 혼재하는 행, …이 교대로 예컨대 도시된 바와 같이 배치되어 있다.
또한, 각 세그먼트 A1-A7(또는 B1-B7)은 각각 예컨대 제2a도 또는 제2b도에 도시된 바와 같이 구성되어 있다. 즉, 제2a도의 세그먼트(A1-A7)는 각각 4개의 정전류원 A1'-A7'(또는 B1'-B7')와, 디코드한 신호 S1-S7(또는 S1'-S7')중의 각각 대응하는 신호에 의해 제어되어 정전류원 A1'-A7'(또는 B1'-B7')를 전류출력단(Iout 또는
Figure kpo00005
)에 선택적으로 접속시키는 스위치회로(SW, …)로 구성되어 있다.
또, 제2b도의 용량형 세그먼트는, 각각 4개의 용량 A1＂-A7＂(또는 B1＂-B7＂)와, 디코드한 신호 S1-S7(또는 S1'-S7')중의 각각 대응하는 신호에 의해 제어되어 용량 A1＂-A7＂(또는 B1＂-B7＂)를 전압 출력단(Vout)에 선택적으로 접속시키는 스위치회로(SW,…)로 구성되어 있는데, 이것은 전하게분포(電荷再分布)형 DA변환기에 이용된다.
이하, 각 세그먼트 A1-A7(또는 B1-B7)로서는, 제2a도에 도시된 바와 같은 정전류원 A1'-A7'(또는 B1'-B7')가 이용되고 있는 것으로 가정하여 설명한다.
이와 같이 형성된 2차원 세그먼트배열을 갖는 DA변환기에 의하면, 각각의 DA변환기의 세그먼트된 A1-A7 및 B1-B7의 각 중심위치가 각각 상기 전체의 세그먼트배열의 거의 중심위치에 일치하도록 배치되어 있으므로, 2개의 DA변환기의 특성은 칩상의 위치의 상위(相達)에 의한 각 세그먼트의 전류값의 오차[위치에 의존하는 소자의 오차나, 각 세그먼트와 전류출력단(Iout)간의 배선저항의 차에 의한 오차등]가 발생하지 않고 거의 일치하게 된다.
게다가, 2개의 DA변환기에 대하여 각각 대응하는 디지탈신호입력의 증가에 따라 전류출력을 취출하는 세그먼트를 1개씩 증가시키도록 선택할 때, 최초로 세그먼트배열의 중심행의 세그먼트를 선택하고, 이어서 중심행의 세그먼트에 대해 열방향으로 양측행의 세그먼트를 교대로(대칭적으로) 선택하도록 하면, 순차선택되는 세그먼트군의중심위치가 각각 상기 전체의 세그먼트배열의 거의 중심위치에 일치하게 된다. 따라서, 각각의 DA변환기내에서의 각 세그먼트의 위치의 상위에 의한 전류값의 오차분이 억제되어 고정밀도의 DA변환기를 얻을 수 있게 된다.
제3도는 다른 실시예에 따른 DA변환기를 나타낸 것으로, n비트코드의 디지탈신호입력이 비트의 비중에 따라 복수개의 그룹으로 분할된 각 그룹의 디지탈신호를 각각 디코드한 신호에 의해 각각 전류출력을 위한 세그먼트가 선택됨과 더불어 각 그룹에 따라 전류출력의 웨이팅(weighting)이 이루어진 2개의 세그먼트군이 동일한 반도체칩상에 형성되고, 이 2개의 세그먼트군의 각 세그먼트가 혼재하도록 배치되어 전체로서 2차원 세그먼트배열이 형성되며, 또 각각의 그룹의 세그먼트군의 중심위치가 각각 상기 전체의 세그먼트배열의 거의 중심위치에 일치하도록 배치되어 있다.
즉, 예컨대 8비트의 2진코드의 디지탈신호입력이 상위 4비트 그룹 및 하위 4비트 그룹으로 분할되는 바, 상위 4비트 그룹에 대응하는 DA변환기부는 디코드한 신호(S1-S15)에 의해 각각 대응해서 전류출력이 선택되는 세그먼트(A1-A15)군을 갖추고 있고, 하위 4비트 그룹에 대응하는 DA변환기부는 디코드한 신호(S1'-S15')에 의해 전류출력이 선택되는 세그먼트(B1-B15)군을 갖추고 있다. 이 경우, 상기 세그먼트(A1-A15)는 각각 세그먼트(B1-B15)의 전류값의 16(=24)배의 전류값을 갖도록 각각 16개의 세그먼트를 병렬로 갖추고 있다.
그리고, 세그먼트(B1-B15)가 1열내에 배치되고, 이 세그먼트(B1-B15)의 열을 중심으로 해서 행방향의 양측에 세그먼트(A1-A15)가 각각 8개씩 배치되어 있다. 또, 세그먼트(B1-B15)의 열에 있어서는 B1의 위치를 중심으로 해서 열방향의 양측으로 B9, B14,…가 교대로 예컨대 도시된 바와 같이 배치되어 있다. 그리고, 세그먼트 (A1-A15)는 A1의 행(B1을 포함함)을 중심으로 해서 열방향의 양측으로 A9의 행 A14의 행, …이 교대로 예컨대 도시된 바와 같이 배치되어 있다.
이와 같이 형성된 2차원 세그먼트배열을 갖춘 DA변환기에 의하면, 각각의 DA변환기부의세그먼트군 A1-A15 및 B1-B15의 각 중심위치가 각각 상기 전체의 세그먼트배열의 거의 중심위치에 일치하도록 배치되어 있으므로, 각 세그먼트의 위치의 상위에 의한 전류값의 오차분이 억제된다. 게다가, 각각의 DA변환기에 대하여 각각 대응하는 디지탈신호입력의 증가에 따라 전류출력을 취출하는 세그먼트를 1개씩 증가시키도록 선택할 때, 최초로 세그먼트배열의 중심행의 세그먼트를 선택하고 이어서 중심행의 세그먼트에 대해 열방향의 양측행의 세그먼트를 교대로(대칭적으로) 선택하도록 하면, 순차선택된 세그먼트군의 중심위치가 각각 상기 전체의 세그먼트배열의 거의 중심위치에 일치하게 된다.
즉, 상위 4비트가 (0000)→(0001)→(0010)→(0011)→(0100)…로 진행함에 따라 디코드신호의 S1~S15가 전부 OFF→S1이 ON→S 및 S2가 ON→S1-S3가 ON→S1-S4가 ON…으로 되도록 순차선택되어 가면, ON되어 있는 세그먼트군의 평균전류는 그 중심위치에 있는 세그먼트(A1)의 전류와 동일하다고 생각된다. 마찬가지로, 하위 4비트가 (0000)→(0001)→(0010)→(0011)→(0100)…으로 진행함에 따라 디코드신호의 S1'-S15'가 전부 OFF→S1'가 ON→S1' 및 S2'가 ON→S1'-S3'가 ON→S1'-S4'가 ON…으로 되도록 순차선택되어 가면, ON되어 있는 세그먼트군의 평균전류는 그 중심위치에 있는 세그먼트(B1)의 전류와 동일하다고 생각되기 때문이다.
따라서, 각각의 DA 변환기부내에서의 각 세그먼트의 위치의 상위에 의한 전류값의 오차라던가, 상위비트의 각 세그먼트와 하위비트의 각 세그먼트의 전류값의 비율의 오차가 있더라도, 상위비트에 대응해서 ON되어 있는 세그먼트군의 평균전류는 항상 거의 일정값으로 되고, 하위비트에 대응해서 ON되어 있는 세그먼트군의 평균전류도 항상 거의 일정값으로 되므로, 이들 오차에 의한 영향이 억제되게 된다.
이에 따라, 상위비트의 변화점에서의 DA 변환출력레벨이 상위비트수에 변화방향에 따르지 않고 거의 일정하게 되어 제10도에 나타낸 바와 같이 비단조증가성(非單調增加性)을 상당히 방지할 수 있게 됨으로써, 단조증가성을 보증함과 더불어 전체로서도 직선성이 좋은 고정밀도, 고분해능의 디지탈·아날로그변화를 얻을 수 있게 된다.
제4도는 제3도의 DA변환기의 변형예를 나타낸 것으로, 제3도의 DA변환기와 비교하여 세그먼트(B1-B15)가 기울어진 일직선상에 배치되고, 이 세그먼트(B1-B15)의 열을 중심으로 해서 행방향의 양측에 세그먼트(A1-A15)가 각각 배치되어 있다.
그리고, 세그먼트(B1-B15)의 열내에서는, B1의 위치를 중심으로 해서 일직선상의 양측방향으로 B2,B3,…가 교대로 예컨대 도시된 바와 같이 배치되고, 세그먼트(A1-A15)의 A1의 행(B1을 포함함)을 중심으로 해성 행방향의 양측으로 A2의 행, A3의 행,…이 교대로 예컨대 도시된 바와 같이 배치되어 있는 점이 다르다.
이 제4도의 DA변환기도, 제3도의 DA변환기와는 세그먼트배치 및 세그먼트의 선택순서가 다르지만, 제3도의 DA변환기와 동일한 효과가 얻어진다.
제4도의 DA변환기와 마찬가지로, 제3도의 DA변환기와는 세그먼트배치 및 세그먼트이 선택순서가 다른 각종의 DA변환기를 실현하는 것이 가능하게 된다.
제5도는 제3도의 DA 변환기의 다른 변형예를 나타낸 것으로, 제3도의 DA 변환기와 배교하여 세그먼트(B1-B15)가 2열로 배열되어 배치되고, 이 2열의 세그먼트(B1~B15)를 중심으로 해서 행방향의 양측에 세그먼트(A1~A15)가 8개의 세그먼트와 7개의 세그먼트로 분할되어 각각 배치되어 있다. 그리고, 2열의 세그먼트 (B1~B15)내에서는 B1 및 B3의 행을 중심으로 해서 열방향의 양측으로(B4 및 B2), (B7 및 B5),..가 교대로 예컨대 도시된 바와 같이 배치되고, 이 2열의 세그먼트(B1-B15)의 행방향의 한쪽측의 8개의 세그먼트는 세그먼트 A1의 행(B1에 인접함)을 중심으로 해서 열방향의 양측으로 A4의 행, A7의 행, …이 교대로 예컨대 도시된 바와 같이 배치되며, 2열의 세그먼트(B1-B15)의 행방향의 다른쪽측의 7개의 세그먼트는 세그먼트 A3의 행(B3에 인접함)을 중심으로 해서 열방향의 양측으로 A2의 행, A5의 행, …이 교대로 예컨대 도시된 바와 같이 배치되어 있는 점이 다르다.
이 제5도의 DA 변환기도, 제3도의 DA 변환기와는 세그먼트배치 및 세그먼트의 선택순서가 다르지만, 제3도의 DA 변환기와 동일한 효과가 얻어진다.
또, 제3도 내지 제5도의 실시예는 8비트의 2진코드의 디지탈신호입력을 상위 4비트 그룹 및 하위 4비트 그룹으로 분할한 경우를 나타냈지만, 일반적으로 n(≥2)비트의 2진코드의 디지탈신호입력을 상위a비트, 하위(n-a)비트로 분할한 경우에도 상기 실시예에 준해서 실현할 수가 있다.
더욱이, 디지탈신호입력을 상위비트, 하위비트의 2개의 그룹으로 분할한 경우 뿐만 아니라, 상위비트, 중위비트, 하위비트의 3개의 그룹으로 분할한 경우라던가, 4개의 그룹으로 분할한 경우에도 상기 실시예에 준해서 실현할 수가 있다.
제6도의 DA 변환기는, 6비트의 2진코드의 디지탈신호입력이 상위 2비트, 하위 2비트의 3개의 그룹으로 분할된 각 그룹의 디지탈신호를 .각각 디코드한 신호에 의해 각각 전류출력을 위한 세그먼트가 선택됨과 더불어 각 그룹에 따라 전류출력이 웨이팅이 이루어진 3개의 세그먼트군이 동일한 반도체칩상에 형성되고, 이 3개의 세그먼트군의 각 세그먼트가 혼재하도록 배치되어 전체로서 2차원 세그먼트 배열이 형성되며, 또 각각의 그룹의 세그먼트군의 중심위치가 각각 상기 전체의 세그먼트배열의 거의 중심위치에 일치하도록 배치되어 있다.
즉, 상위 2비트의 그룹에 대응하는 DA 변환부는 디코드한 신호(S1-A3)에 의해 각각 대응해서 전류출력이 선택되는 세그먼트(A1-A3)군을 갖추고 있고, 중이ㅜ 2비트의 그룹에 대응하는 DA 변환기부는 디코드한 신호(S1'-S3')에 의해 각각 대응해서 전류출력이 선택되는 세그먼트(B1-B3)군을 갖추고 있으며, 하위 2비트의 그룹에 대응하는 DA 변환기부는 디코드한 신호(S1＂-S3＂)에 의해 전류출력이 선택되는 세그먼트(C1-C3)군을 갖추고 있다. 이 경우, 세그먼트(A1-A3)는 각각 세그먼트(C1-C3)의 전류값의 16(=24)배의 전류값을 갖도록 각각 16개의 세그먼트를 병렬로 갖추고 있고, 세그먼트(B1-B3)는 각각 세그먼트(C1-C3)의 전류값의 4(=24)배의 전류값을 갖도록 각각 4개의 세그먼트를 병렬로 갖추고 있다.
그리고, 세그먼트(C1-C3)가 1열내로 배치되고, 이 세그먼트(C1-C3)의 열을 중심으로 해서 행방향의 양측에 세그먼트(B1-B3)가 각각 2개씩 배치되며, 더욱이 이 양측에 세그먼트(A1-A3)가 각각 8개씩 배치되어 있다. 또, 세그먼트(C1-C3)의 열에 있어서는 C1의 위치를 중심으로 해서 열방향의 양측에 C2,C3가 분할되도록 배치되고, 세그먼트(B1-B3)는 B1의 행을 중심으로 해서 열방향의 양측에 B2,B3가 분할되도록 배치되며, 마찬가지로 세그먼트(A1-A3)는 A1의 위치를 중심으로해서 행방향의 양측에 A2,A3가 분할되도록 배치되어 있다.
이 제6도의 DA 변환기도, 제3도 내지 제5도의 DA 변환기와 동일한 효과가 어어진다.
한편, 본 발명의 특허청구의 범위의 각 구성요건에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상에서 설명한 바와 같이 본 발명에 의하면, 각각 세그먼트 전류방식을 채용한 복수의 디지탈·아날로그변환기에서의 각 세그먼트의 전위에 의존하는 전류 또는 전하값의 오차에 의한 정밀도의 열화를 억제할 수 있고, 복수의 디지탈·아날로그변환기의 특성을 일치시키는 것이 가능한 고정밀도의 디지탈·아날로그변환기를 실현할 수 있게 된다.
또, 본 발명에 의하면, 각 세그먼트군내에서의 세그먼트의 위치에 의존하는 전류 또는 저하값의 오차에 의한 정밀도의 열화를 억제함과 더불어, 복수의 세그먼트군간의 세그먼트의 전류 또는 전하값의 비율의 오차가 있더라도 단조증가성을 보증함과 더불어 전체로서의 직선성이 좋은 고정밀도, 고분해능의 디지탈·아날로그변환기를 실현할 수 있게 된다.

Claims (8)

  1. 디지탈신호를 아날로그신호로 변환하기 위한 디지탈·아날로그변환기에 있어서, 반도체칩과, 각각 디지탈신호입력을 디코드한 신호(S1-S7)에 의한 출력을 위한 세그먼트가 선택되는 세그먼트군(A1-A7,B1-B7)가 혼재하도록 배치되어 전체로서 2차원의 세그먼트배열이 형성되며, 또 각각의 세그먼트군의 중심 위치가 각각 상기 전체의 세그먼트배열의 거의 중심위치에 일치하도록 배치되어 복수(m)개의 디지탈·아날로그변환부(A1-A7,B1-B7)를 구비한 것을 특징으로 하는 디지탈·아날로그변환기.
  2. 제1항에 있어서, 상기 디지탈·아날로그변환부내의 각각의 세그먼트군(A1-A7,B1-B7)은 상기 디코드한 디지탈신호(S1-S7)에 따라 순차적으로 선택되고, 상기 순차선택되는 세그먼트(A1-A7,B1-B7)의 중심위치가 각각 상기 전체의 세그먼트배열의 거의 중심위치에 일치하도록 배치되어 있는 것을 특징으로 하는 디지탈·아날로그변환기.
  3. 제1항 또는 제2항에 있어서, 각 세그먼트는, 정전류원(A1',A6',A7')과, 상기 디코드한 신호에 의해 제어되어 상기 정전류원(A1',A6',A7')을 전류출력단에 선택적으로 접속시키는 스위치회로(SW)로 이루어진 것을 특징으로 하는 디지탈·아날로그변환기.
  4. 제1항 또는 제2항에 있어서, 각 세그먼트는 용량(A1＂,A6＂,A7＂)과, 상기 디코드한 신호에 의해 제어되어 상기 용량(A1＂,A6＂,A7＂)을 전압출력단에 선택적으로 접속시키는 스위치회로(SW)로 이루어진 것을 특징으로 하는 디지탈·아날로그변환기.
  5. 디지탈신호를 아날로그신호로 변환하기 위한 디지탈·아날로그변환기에 있어서, 반도체칩과, n비트코드의 디지탈신호입력이 비트의 비중에 따라 복수(m)개의 그룹으로 분할된 각 그룹의 디지탈신호를 각각 디코드한 신호(S1-S15,S1'-S15')에 의해 각각 출력을 위한 세그먼트가 선택됨과 더불어 각 그룹에 따라 출력의 웨이팅이 이루어진 m개의 세그먼트군(A1-A15,B1-B15)이 상기 반도체칩상에 형성되고, 이 m개의 세그먼트군(A1-A15,B1-B15)의 각 세그먼트가 혼재하도록 배치되어 전체로서 2차원의 세그먼트배열이 형성되며, 또 각각의 그룹의 세그먼트(A1-A15,B1-B15)의 중심위치가 각각 상기 전체의 세그먼트배열에 거의 중심위치에 일치하도록 배치되어 복수(m)개의 디지탈·아날로그변환부(A1-A15,B1-B15)를 구비한 것을 특징으로 하는 디지탈·아날로그변환기.
  6. 제5항에 있어서, 상기 디지탈·아날로그변환부내의 각각의 세그먼트군(A1-A15,B1-B15)은 상기 디코드한 디지탈신호(S1-S15,S1'-S15')에 따라 순차적으로 선택되고, 상기 순차선택되는 세그먼트군(A1-A15,B1-B15)의 중심위치가 각각 상기 전체의 세그먼트배열의 거의 중심위치에 일치하도록 배치되어 있는 것을 특징으로 하는 디지탈·아날로그변환기.
  7. 제5항 또는 제6항에 있어서, 각 세그먼트는, 정전류원(A1',A6',A7')과, 상기 디코드한 신호에 의해 제어되어 상기 정전류원(A1',A6',A7')을 전류출력단에 선택적으로 접속시키는 스위치회로(SW)로 이루어진 것을 특징으로 하는 디지탈·아날로그변환기.
  8. 제5항 또는 제6항에 있어서, 각 세그먼트는, 용량(A1＂,A6＂,A7＂)과, 상기 디코드한 신호에 의해 제어되어 상기 용량(A1＂,A6＂,A7＂)을 전압출력단에 선택적으로 접속시키는 스위치회로(SW)로 이루어진 것을 특징으로 하는 디지탈·아날로그변환기.
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