CN101179273B - 模拟-数字转换器 - Google Patents
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Abstract
公开了一种子域模拟-数字转换器。该转换器包括:分压生成电路,其均分预定电压的范围,并生成2m+1个分压;高阶转换电路,其通过比较模拟信号与2m+1个分压中的2m-1个或更少的分压,生成数字信号的高阶m位的信号;开关电路,其基于由高阶转换电路所提供的信息选择2m+1个分压中的至少两个;低阶转换电路,其通过比较模拟信号与是开关电路的选择结果的分压,生成数字信号的低阶n位(n=N-m)的信号;以及编码器,其基于由高阶转换电路所提供的信号和由低阶转换电路所提供的信号生成数字信号。
Description
技术领域
本发明涉及模拟-数字转换器。
背景技术
随着数字设备的广泛使用,已经在各种领域中使用用于把模拟信号转换成数字信号的模拟-数字(AD)转换器。
例如,这种AD转换器由于把进入的模拟信号转换成并行的N位(N=n+m)数字信号的并行AD转换器和转换为高阶m位和低阶n位的子域(subranging)AD转换器而闻名。
认为这种子域AD转换器优于并行AD转换器在于其更小的电路尺寸和更少的功率消耗。作为示例,参考专利文件1(JP-A-2004-7134)。
现在描述用于把模拟信号转换成N位数字信号的子域AD转换器。
配置这种子域AD转换器以包括:一系列电阻串、高阶转换电路和低阶转换电路。这一系列电阻均匀划分参考电压之间的范围,并以规律的间隔生成2N个分压。高阶转换电路基于以规律的间隔的2m-1个所划分的电压,来生成高阶m位数字信号。低阶转换电路基于通过参考从高阶转换电路中提供的信息从2N个分压中选择的2n个分压,来生成低阶n位数字信号。在子域AD转换器中,高阶和低阶转换电路把进入的模拟信号转换成N位数字信号。
此处的问题是,在高阶和低阶转换电路中的比较期间,可能给由采样保持电路(没有示出)所保持的模拟信号带来偏移电压。该偏移电压可能使AD转换在高阶位边界部分的线性方面恶化。作为示例,参考专利文件2(JP-A-9-162738)。在此,偏移电压是分别在用于高阶和低阶转换电路的高阶和低阶比较器中的模拟信号的电压保持时间中所观测到的误差电压之间的差值。
如此,在先前类型的子域AD转换器中,考虑到这种偏移电压,给分压提供了冗余以便用于低阶位比较器。
图10示出在其中给分压提供了冗余以便用于低阶位比较器的这种子域 AD转换器。在该AD转换器10中,高阶的三位经过由高阶转换电路13的转换,并且低阶的三位经过由低阶转换电路14的转换,以便把进入的模拟信号转换成六位数字信号。
如图10所示,配置AD转换器10以包括分压生成电路11、高阶转换电路13、MUX(多路复用器)12和低阶转换电路14。通过梯形电阻器配置分压生成电路11,用于通过划分预定电压的范围(Va-Vb)生成多个分压。高阶转换电路13用于把进入的模拟信号转换成高阶三位的数字信号。MUX 12是选择由分压生成电路11所提供的分压中的三个分压并输出的开关电路。低阶转换电路14用于基于由MUX 12所提供的三个分压,来把模拟信号转换成低阶三位的数字信号。
在高阶转换电路13中,在高阶位比较器COMP10-1到COMP10-7的一侧的输入端分别与七个分压V10-1到V10-7连接,并且在其另一侧的输入端分别与用于转换的模拟信号连接。该七个分压V10-1到V10-7是通过分压生成电路11把低阶参考电压(VRB)和高阶参考电压(VRT)之间的范围平均分成8份而生成的那些电压。
通过这些高阶位比较器COMP10-1到COMP10-7,高阶位转换电路13生成高阶三位的数字信号。
为了使用被输出到低阶转换电路14的分压,MUX 12基于由高阶转换电路13所提供的信息做出开关选择,即,选择开关SW10-1到SW10-8中的任意一个、开关SW11-1到SW11-8中的任意一个、以及开关SW12-1到SW12-8中的任意一个。也就是,MUX 12通过在其上的控制因而致使所选的三个开关短路,并向低阶转换电路14输出由分压生成电路11所生成的三个分压。
由高阶转换电路13所提供的信息指示进入的模拟信号的电压范围,即,在该范围内,模拟信号的电压位于分压V10-1到V10-7的任意两个之间。假定当进入的模拟信号的电压是在分压V10-2和V10-3之间的范围内时,通报指示这种情况的信息。在这种情况下,基于由高阶转换电路13所提供的这种信息,MUX 12选择开关SW10-3、SW11-3和SW12-3。
在该示例中,在基于由高阶转换电路13所提供的信息做出开关选择后,允许MUX 12选择在高阶转换电路13中的最小电压单位(unit)加上冗余成分的电压范围。这种电压单位表示在任意相邻的分压V10-1到V10-7之间的电压,并且下文中将其称作“LSB”。当由高阶转换电路13所提供的信息指 示模拟信号的电压是在分压V10-4到V10-5之间的范围内时,低阶转换电路14选择开关SW10-5、SW11-5和SW12-5,并致使这些开关短路。然后,对于在分压V10-4和V10-5之间的范围,低阶转换电路14选择被添加了冗余的第一和第二成分的电压范围和其间的中间电压,用于输出到低阶位比较器COMP11-1到COMP11-3。冗余的第一成分比分压V10-5高出预定值,并且冗余的第二成分比分压V10-4低了预定值。然后,低阶转换电路14生成关于基于来自低阶位比较器COMP11-1到COMP11-3的信号所提供的模拟信号的低阶三位的数字信号。在此注意,低阶转换电路14是由低阶位比较器COMP11-1到COMP11-3配置的,并且没有示出已知的插值电路。
发明内容
这种先前的AD转换器10具有的问题是,在低阶转换电路14中的冗余低于高阶转换电路13中的最小电压单位(LSB)。这因此会导致在高阶转换电路13中,需要分别向分压V10-1到V10-7提供高阶位比较器COMP10-1到COMP10-7,从而增加了功率消耗。
此外,需要MUX 12装配开关,用于每次改变来自高阶转换电路13的信息时,建立与低阶位比较器COMP11-1到COMP11-3的连接。这些开关增加了低阶转换电路14上的负荷,从而导致在低阶转换电路14中的比较期间在沉淀(settling)方面的缺点。
根据本发明的实施例,提供了一种子域模拟-数字(AD)转换器,其将进入的模拟信号转换成N位数字信号并输出。该转换器包括:分压生成电路,其均分预定电压的范围,并生成2m+1个分压;
高阶转换电路,其通过比较所述模拟信号与2m+1个分压中的2m-1个或更少的分压,生成用于数字信号的高阶m位的信号并输出;开关电路,其基于由所述高阶转换电路所提供的信息选择2m+1个分压中的至少两个分压,并输出;低阶转换电路,其通过比较所述模拟信号与作为所述开关电路的选择结果的分压,生成用于数字信号的低阶n位(n=N-m)的信号并输出;以及编码器,其基于由所述高阶转换电路所提供的信号和由所述低阶转换电路所提供的信号来生成数字信号。在该转换器中,所述开关电路从所述2m+1个分压中选择与最接近于模拟信号电压的任意两个分压相比高出预定值的第一分压,和与其相比低了预定值的第二分压。
根据本发明的另一实施例,在第一实施例中,当第一分压将要超过2m+1个分压中的任意一个成为最高的分压时,开关电路设置最高的分压作为第一分压,并且设置2m+1个分压中比第一分压低了r(r是2或更大的偶数)个分压的任意一个作为第二分压,并且当第二分压将要低至2m+1个分压中的任意一个以下成为最低的分压时,开关设置最低的分压作为第二分压,并且设置2m+1个分压中比第二分压高出r(r是2或更大的偶数)个分压的任意一个作为第一分压。
根据本发明的另一个实施例,在第一或第二实施例中,低阶转换电路包括第一低阶位比较器和第二低阶位比较器。开关电路包括:2m/2个第一开关,用于将所述2m+1个分压中位于从最低的分压开始的偶数号位置上的任意分压与所述第一低阶位比较器相连接;以及2m/2+1个第二开关,用于将所述2m+1个分压中位于从最低的分压开始的奇数号位置上的任意分压与所述第二低阶位比较器相连接,并且所述开关电路通过控制所述第一和第二开关来进行分压选择,并把选择结果输出到所述第一和第二低阶位比较器。
根据本发明的另一个实施例,在第一到第三实施例的任意一个中,高阶转换电路包括多个高阶比较器,用于比较模拟信号与至少不包括最高和最低分压的2m-1个分压中的任意分压。
在本发明的实施例中,将由开关电路选择的分压是包括第一分压和第二分压的分压,其中,该第一分压与最接近于进入的模拟信号的电压的两个分压相比高出了预定值,该第二分压与之相比低了预定值。这因此消除了给用于高阶转换电路中的高阶位的每个分压提供高阶位比较器的需要,以便阻止功率消耗的增加。而且,可以减少开关电路中的开关的数量。
附图说明
图1是示出在本发明的实施例中的模拟-数字(AD)转换器的示意配置的图;
图2是示出在本发明的实施例中的AD转换器的具体配置的图;
图3是用于图示图2中的高阶位比较器的图;
图4是用于图示编码器的编码处理方法的图;
图5是用于图示编码器的编码处理方法的另一个图;
图6是用于图示图2的MUX的图;
图7A到7C各是用于图示MUX和低阶位比较器之间的关系的图;
图8是用于图示另一MUX的图;
图9是用于图示图6的MUX和低阶位比较器之间的关系的图;以及
图10是示出先前AD转换器的具体配置的图。
具体实施方式
下面,通过参考附图描述实施例中的模拟-数字(AD)转换器。该AD转换器在输出前把进入的模拟信号Vin转换成N位数字信号。下面,举例说明五位子域AD转换器A,在其中,对数字信号的高阶三位检测已经由采样保持电路(没有示出)采样保持的模拟信号Vin,然后检测剩下的数字信号的低阶两位。高阶和低阶位的数量绝不限于此。
如图1所示,配置本实施例中的AD转换器A以包括分压生成电路1、高阶转换电路2、MUX(多路复用器)3、低阶转换电路4和编码器5。通过梯形电阻器配置分压生成电路1,用于通过划分预定电压之间的范围(VRT-VTB)生成九个分压。这九个分压包括参考电压。高阶转换电路2用来把进入的模拟信号Vin转换成高阶三位的信号Sig1,并输出。基于由分压生成电路1所提供的分压,即,基于不包括参考电压的七个或更少的分压进行该转换。MUX(多路复用器)3是选择由分压生成电路1所提供的九个分压中的两个分压并输出的开关电路。低阶转换电路4用来基于由MUX 3所提供的分压Vrn把模拟信号Vin转换成低阶两位的信号Sig2,并输出。编码器5生成对应于进入的模拟信号的五位数字信号。基于由高阶转换电路2所提供的信号Sig1和由低阶转换电路4所提供的信号Sig2进行该信号生成。
参考图2,具体描述了分压生成电路1、高阶转换电路2、MUX 3和低阶转换电路4之间的关系。
分压生成电路1均分都是参考电压的低阶参考电压(VRB)和高阶参考电压(VRT)之间的范围,并生成包括低阶参考电压(VRB)和高阶参考电压(VRT)的九个分压。
在高阶转换电路2中,在高阶位比较器COMP10-1到COMP10-7的一侧的输入端分别与七个分压V10-1到V10-7连接,并且在其另一侧的输入端分别与将被转换成数字信号的模拟信号连接。七个分压V10-1到V10-7是由分压生成电路1把低阶参考电压(VRB)和高阶参考电压(VRT)之间的范围 均分成八份而得到的九个分压的一部分。这七个分压V10-1到V10-7不包括低阶参考电压(VRB)和高阶参考电压(VRT)。
基于由分压和所提供的模拟信号Vin之间的那些高阶位比较器COMP1-1到COMP1-7产生的比较结果,高阶转换电路2生成高阶三位的信号Sig1。
基于是由高阶转换电路2所提供的信息的信号Sig1,MUX 3从参考开关SW1-1到SW1-6和SW2-1到SW2-6中做出选择,用于被输出到低阶转换电路4的分压。也就是,基于由所提供的模拟信号Vin和分压V1-1到V1-7之间的高阶转换电路2产生的比较结果,控制参考开关SW1-1到SW1-6中的一个以使其短路,并控制参考开关SW2-1到SW2-6中的一个以使其短路。通过这种控制,选择由分压生成电路1所生成的分压中的两个分压用于向低阶转换电路4的输出。
在此,由高阶转换电路2所提供的信号Sig1是指示进入的模拟信号的电压范围的信息,即,在该范围内,信号的电压位于分压V1-1到V1-7的任意两个之间。假定当进入的模拟信号的电压是在分压V1-4和V1-5之间的范围内时,该信号指示如下信息。这种信息是关于模拟信号的电压等于或高于分压V1-4但是低于分压V1-5,并且是作为由高阶位比较器COMP1-1到COMP1-7在分压V1-1到V1-7和所提供的模拟信号Vin之间产生的比较结果的信号。
在基于由高阶转换电路2所提供的信息做出开关选择后,允许MUX 3选择在高阶转换电路2中的最小电压单位加上±1LSB的冗余成分的电压范围。这种电压单位表示任意相邻的分压之间的电压,并且下文中将其称作“LSB”。当模拟信号的电压Vin是在分压V1-4到V1-5之间的范围内时,低阶转换电路4选择参考开关SW1-4和SW2-4,并且把这些开关接通。然后,低阶转换电路4选择把冗余成分和分压V1-4到V1-5之间的范围加起来的电压范围。也就是,低阶转换电路4选择分压V1-6作为冗余的第一成分的电压,即,比分压V1-5高1LSB的电压,并选择分压V1-3作为冗余的第二成分的电压,即,比分压V1-4低1LSB的电压。因此,把所选的电压分别转送到低阶位比较器COMP2-2和COMP2-1。
低阶转换电路使用任意已知的插值电路以从低阶位比较器COMP2-1和COMP2-2的输出生成低阶两位的信号Sig2。在高阶转换电路2的3个LSB的范围内进行该信号生成。注意,该插值电路包括比较器COMP3-1到 COMP3-13。
如此,给MUX 3提供了冗余,用于校正任意偏移,即,在高阶和低阶转换电路2和4对于模拟信号Vin和分压之间的比较期间由采样保持电路(没有示出)所保持的进入的模拟信号Vin引起的偏移电压。通过把冗余设置为±1 LSB,可以在数量上减少高阶转换电路2中的比较器,以便从而可以减少功率消耗。
也就是,给低阶转换电路4提供了如上的±1 LSB的冗余,并且能在高阶转换电路2的三个LSB的范围内转换任意的低阶位。如此,如图3所示,当模拟信号的电压等于或高于分压V1-6时,MUX 3致使开关SW1-6和SW2-6短路。这因此消除了对于高阶转换电路2中的高阶位比较器COMP1-7的需要。类似地,当模拟信号的电压低于分压V1-2时,MUX 3致使开关SW1-1和SW2-1短路。这因此消除了对于高阶转换电路2中的高阶位比较器COMP1-1的需要。
如此,通过把冗余设置为±1 LSB,并且通过在高阶转换电路2的三个LSB的范围内所进行的低位转换,消除了对于用于分压V1-1和V1-7的高阶位比较器COMP1-1和COMP1-7的需要。
现在描述当给低阶转换电路4提供了冗余时、对于编码器5中的数字信号的编码处理。图4是用于图示当该冗余是等于或高于分压V1-1并且低于分压V1-7的电压时的编码处理方法的图,并且图5是用于图示当该冗余是低于分压V1-1的电压或者是等于或高于分压V1-7的电压时的编码处理方法的图。
当冗余是等于或高于分压V1-1并且低于分压V1-7的电压时,编码器5将对应于由高阶转换电路2所提供的信号Sig1的三位数据加上“1”或减去“1”。例如,如图4所示,在高阶转换电路2中,当进入的信号电压Vin是在分压V1-4和V1-5之间的范围内时,对应于由高阶转换电路2所提供的信号Sig1的三位数据是二进制形式的“100”。在低阶转换电路4中,该冗余是在分压V1-3和V1-4之间的范围内的电压,和在分压V1-5和V1-6之间的范围内的电压。采用这种冗余,即,当低阶转换电路4中的进入的信号电压Vin是在分压V1-3和V1-4之间的冗余的第二成分的部分中时(参考图4中的(A)),编码器5从对应于由高阶转换电路2所提供的高阶位信号Sig1的三位数据中减去“1”,并得到用于高阶位的“011”(参考图4中的(a))。当低阶转换电路4中的进入的信号电压Vin是在分压V1-5和V1-6之间的冗余的 第一成分的部分中时(参考图4中的(C)),编码器5把对应于由高阶转换电路2所提供的信号Sig1的三位数据加上“1”,并得到用于高阶位的“101”(参考图4中的(c))。
类似地,在该冗余是低于分压V1-1的电压或者是等于或高于分压V1-7的电压的情况下也是如此,编码器5把对应于由高阶转换电路2所提供的信号Sig1的三位数据加上“1”或减去“1”。例如,如图5所示,在高阶转换电路2中,当进入的信号电压Vin是在分压V1-5和V1-6之间的范围内时,对应于由高阶转换电路2所提供的信号Sig1的三位数据是二进制形式的“110”。在低阶转换电路4中,该冗余是在分压V1-5和V1-6之间的范围内的电压,和在分压V1-5和高阶参考电压VRT之间的范围内的电压。采用这种冗余,即,当低阶转换电路4中的进入的信号电压Vin是在分压V1-7和高阶参考电压VRT之间的冗余的第一成分的部分中时(参考图5中的(C)),编码器5把对应于由高阶转换电路2所提供的信号Sig1的三位数据加上“1”,并得到用于高阶位的“111”(参考图5中的(c))。
如此,用本实施例中采用子域AD转换器A,当给低阶转换电路4提供了冗余时,编码器5将对应于由高阶转换电路2所提供的信号Sig1的信息加上“1”或减去“1”,用于生成进入的信号Vin的高阶位。这因而消除了对于用于分压V1-1和V1-7的高阶位比较器COMP1-1和COMP1-7的需要。
采用图6的配置,即,通过第一参考开关SW3-1到SW3-4、和第二参考开关SW4-1到SW4-5配置MUX 3,可以进一步程度地减少用于建立分压生成电路1和低阶位比较器COMP2-1和COMP2-2之间的连接的开关的数量。
也就是,通过四个第一参考开关SW3-1到SW3-4、和五个第二参考开关SW4-1到SW4-5配置MUX 3。第一参考开关SW3-1到SW3-4用于将从九个分压中最低的分压VRB开始在偶数号位置上的分压、即V1-1、V1-3、V1-5、和V1-7连接于第一低阶位比较器COMP2-2。第二参考开关SW4-1到SW4-5用于将从九个分压中最低的分压VRB开始在奇数号位置上的分压、即V1-2、V1-4、V1-6和VRT连接于第二低阶位比较器COMP2-1。控制这些第一和第二参考开关SW3-1到SW3-4和SW4-1到SW4-5,用于分压的选择,并且把选择结果分别输出到第一和第二低阶位比较器COMP2-2和COMP2-1。
在这种情况下,要被提供给第二低阶位比较器COMP2-1的分压可以高于要被提供给第一低阶位比较器COMP2-2的电压。如果是这种情况,那么编码 器5反转来自低阶转换电路的信号Sig2,用于电压校正。
也就是,如图7A所示,当模拟信号的电压Vin采用分压V1-2和V1-3之间的值时,给第二低阶位比较器COMP2-1提供分压V1-4,其高于用于输入到第一低阶位比较器COMP2-2的分压V1-1。如图7C所示,当模拟信号的电压Vin采用分压V1-4和V1-5之间的值时,给第二低阶位比较器COMP2-1提供分压V1-6,其高于用于输入到第一低阶位比较器COMP2-2的分压V1-3。另一方面,如图7B所示,当模拟信号的电压Vin采用分压V1-3和V1-4之间的值时,给第二低阶位比较器COMP2-1提供分压V1-2,其低于用于输入到第一低阶位比较器COMP2-2的分压V1-5。
如此,虽然编码器5需要电压校正,但是可以在数量上减少开关,即,在图2的配置中所需要的十二个开关被顺利地减少到九个。因而,在低阶转换电路4中,在低阶位比较器COMP2-1和COMP2-2中的比较期间,可以增加沉淀速度,从而实现了速度的提高。
在图2到7的配置中,把低阶转换电路4中的冗余设置为±1LSB。可替换地,如图8所示,其中的冗余也可以是±2LSB。
如此采用把冗余设置成±2LSB,可以在数量上减少高阶转换电路2中的高阶位比较器COMP1-1到COMP1-7,即,不再需要比较器COMP1-1、COMP1-2、COMP2-6、和COMP2-7,以便从而可以进一步程度地降低功率消耗。
此外,如图9所示,与图6中MUX 3的配置类似,给分压V1-1到V1-7每个提供了开关。采用这种配置,在低阶转换电路4中,在低阶位比较器中的比较期间,可以增加沉淀速度,从而实现了速度的提高。
如前所述,在实施例中的子域AD转换器把进入的模拟信号Vin转换成N位数字信号,并输出。该转换器包括:分压生成电路,其均分预定电压的范围,并生成2m+1个分压;高阶转换电路,其通过比较模拟信号Vin与2m+1个分压中的2m-1个或更少的分压来生成数字信号的高阶m位的信号Sig1,并输出;作为开关电路的MUX(多路复用器),其基于由高阶转换电路所提供的信息来选择2m+1个分压中的至少两个,并输出;低阶转换电路,其通过比较模拟信号Vin与作为开关电路的选择结果的分压来生成用于数字信号的低阶n位(n=N-m)的信号并输出;以及编码器,其基于由高阶转换电路所提供的信号和由低阶转换电路所提供的信号来生成数字信号。
开关电路从2m+1个分压中的选择与任意两个最接近模拟信号的电压Vin的分压相比高出预定值(高阶转换电路的1LSB×M,其中M是整数)的第一分压,和与其相比低了预定值(高阶转换电路的1LSB×M,其中M是整数)的第二分压。
这种配置顺利地消除了给用于高阶转换电路中的更高位的每个分压提供高阶位比较器的需要,从而使能够抑制功率消耗。
作为示例,在高阶转换电路中,通过至少排除用于在分压和模拟信号Vin之间比较的2m-1个分压中的最高和最低的分压,例如,在图2中分压V1-7是最高的,并且在图2中分压V1-1是最低的,可以在数量上减少用于生成数字信号的高阶m位而多数提供的高阶位比较器。从而,这种比较器的减少可以抑制功率消耗。
当第一分压将要超过2m+1个分压中的任意一个成为最高的(VRT)时,低阶转换电路设置该最高的分压作为第一分压,并且设置在2m+1个分压中比第一分压低了r(r是2或更大的偶数)个分压的任意一个分压(VRT-(r+1)×高阶转换电路的1LSB)作为第二分压,并且当第二分压将要低至低于2m+1个分压中的任意一个成为最低的(VRB)时,低阶转换电路设置该最低的分压作为第二分压,并且设置在2m+1个分压中比第二分压高出r(r是2或更大的偶数)个分压的任意一个分压(VRT+(r+1)×高阶转换电路的1LSB)作为第一分压。
如此,不再需要在分压生成电路中增加分压,并且在MUX中,可以减少用于建立分压生成电路和低阶位比较器之间的连接的开关的数量。
这种开关的减少可以增加在低阶位比较器中的比较期间的低阶转换电路中的沉淀速度,从而实现速度的提高。
此外,低阶转换电路包括第一低阶位比较器和第二低阶位比较器。MUX包括:2m/2个第一开关,用于将2m+1个分压中位于从最低的分压VRB开始的偶数号位置上的任意一个分压与第一低阶位比较器相连接;以及2m/2+1个第二开关,用于将2m+1个分压中位于从最低的分压VRB开始的奇数号位置上的任意一个分压与第二低阶位比较器相连接,并且MUX通过控制第一和第二开关来进行分压选择,并把选择结果输出到第一和第二低阶位比较器。
采用这种配置,可以进一步程度地减少用于建立分压生成电路和低阶位比较器之间的连接的开关的数量。
注意,在上述实施例中,低阶转换电路中的冗余是高阶转换电路的±1LSB或±2LSB。可替换地,±3LSB或更大的冗余也可以达到类似的效果。
此外,在上述中,描述了低阶位比较器作为在低阶转换电路中的两个输入。这绝不是局限于此,诸如三个输入或更多的多个输入可以达到类似的效果。
通过如此把高阶转换电路的冗余设置为±1LSB×M(M是整数),可以在数量上减少高阶转换电路中的比较器,并且可以降低功率消耗。此外,可以减少参考开关的数量,并且可以降低比较期间的负载,以便可以提高电路的速度。
本领域技术人员应该理解,在所附权利要求或其等效物的范围内,依据设计要求和其他因素,可以发生各种修改、组合、次组合和变更。
相关申请的交叉引用
本申请包括了与2006年11月8日在日本专利局提交的日本专利申请JP2006-303095相关的主题,其全部内容通过引用合并于此。
Claims (5)
1.一种子域模拟-数字AD转换器,其用于将进入的模拟信号转换成N位数字信号并输出,所述转换器包括:
分压生成电路,其均分预定电压的范围,并生成2m+1个分压;
高阶转换电路,其通过比较所述模拟信号与2m+1个分压中的2m-1个或更少的分压,生成用于数字信号的高阶m位的信号并输出;
开关电路,其基于由所述高阶转换电路所提供的信息选择2m+1个分压中的至少两个分压并输出;
低阶转换电路,其通过比较所述模拟信号与作为所述开关电路的选择结果的分压,生成用于数字信号的低阶n位的信号并输出,其中n=N-m;以及
编码器,其基于由所述高阶转换电路所提供的信号和由所述低阶转换电路所提供的信号来生成数字信号,其中
所述开关电路
从所述2m+1个分压中选择与最接近于模拟信号电压的任意两个分压中的较高分压相比高出预定值的第一分压,和与最接近于模拟信号电压的任意两个分压中的较低分压相比低了预定值的第二分压。
2.根据权利要求1所述的子域AD转换器,其中
当所述第一分压将要超过所述2m+1个分压中的任意一个成为最高的分压时,所述开关电路设置所述最高的分压作为第一分压,并且设置所述2m+1个分压中比所述第一分压低了r个分压的任意一个分压作为第二分压,其中r是2或更大的偶数,以及
当所述第二分压将要低至所述2m+1个分压中的任意一个以下成为最低的分压时,所述开关电路设置所述最低的分压作为第二分压,并且设置所述2m+1个分压中比所述第二分压高出r个分压的任意一个作为第一分压,其中r是2或更大的偶数。
3.根据权利要求1或2所述的子域AD转换器,其中
所述低阶转换电路包括第一低阶位比较器和第二低阶位比较器,以及
所述开关电路包括:
2m/2个第一开关,用于将所述2m+1个分压中位于从最低的分压开始的偶数号位置上的任意分压与所述第一低阶位比较器相连接;以及
2m/2+1个第二开关,用于将所述2m+1个分压中位于从最低的分压开始的奇数号位置上的任意分压与所述第二低阶位比较器相连接,以及
所述开关电路通过控制所述第一和第二开关来进行分压选择,并把选择结果输出到所述第一和第二低阶位比较器。
4.根据权利要求1或2的任意之一所述的子域AD转换器,其中
所述高阶转换电路包括
多个高阶比较器,用于比较所述模拟信号与至少不包括所述最高和最低分压的2m-1个分压中的任意分压。
5.根据权利要求3所述的子域AD转换器,其中
所述高阶转换电路包括
多个高阶比较器,用于比较所述模拟信号与至少不包括所述最高和最低分压的2m-1个分压中的任意分压。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006303095A JP4305491B2 (ja) | 2006-11-08 | 2006-11-08 | アナログ/デジタル変換器 |
JP303095/06 | 2006-11-08 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101179273A CN101179273A (zh) | 2008-05-14 |
CN101179273B true CN101179273B (zh) | 2010-12-01 |
Family
ID=39405390
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2007101850906A Expired - Fee Related CN101179273B (zh) | 2006-11-08 | 2007-11-08 | 模拟-数字转换器 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7564395B2 (zh) |
JP (1) | JP4305491B2 (zh) |
KR (1) | KR101414872B1 (zh) |
CN (1) | CN101179273B (zh) |
TW (1) | TWI345384B (zh) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20090088257A (ko) * | 2008-02-14 | 2009-08-19 | 주식회사 하이닉스반도체 | 플래쉬 아날로그 디지털 컨버터 |
CN105227186B (zh) * | 2011-08-12 | 2018-09-28 | 联发科技(新加坡)私人有限公司 | 模数转换器以及流水线模数转换器 |
CN102868405B (zh) * | 2012-09-13 | 2015-07-29 | 成都驰通数码系统有限公司 | 一种并联模数信号转换装置 |
RU2519523C1 (ru) * | 2012-11-06 | 2014-06-10 | Федеральное государственное унитарное предприятие "18 Центральный научно-исследовательский институт" Министерства обороны Российской Федерации | Аналого-цифровой преобразователь |
US10128865B1 (en) * | 2017-07-25 | 2018-11-13 | Macronix International Co., Ltd. | Two stage digital-to-analog converter |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5581255A (en) * | 1995-07-03 | 1996-12-03 | Industrial Technology Research Institute | Embedded subranging analog to digital converter |
US5748132A (en) * | 1995-07-17 | 1998-05-05 | Matsushita Electric Industrial Co., Ltd. | Interpolation type A/D converter |
JPH09162738A (ja) | 1995-12-04 | 1997-06-20 | Matsushita Electric Ind Co Ltd | 直並列型a/d変換器 |
JPH10261075A (ja) | 1997-03-21 | 1998-09-29 | Matsushita Electric Ind Co Ltd | 画像バッファ制御装置 |
JP3941208B2 (ja) | 1998-03-20 | 2007-07-04 | ソニー株式会社 | 画像信号再生装置及び方法 |
JP2001054066A (ja) | 1999-08-11 | 2001-02-23 | Toshiba Corp | 復号化装置および画像表示システム並びに画像表示方法 |
US6590518B1 (en) * | 2001-04-03 | 2003-07-08 | National Semiconductor Corporation | Apparatus and method for an improved subranging ADC architecture using ladder-flip bussing |
JP3880438B2 (ja) | 2002-04-16 | 2007-02-14 | キヤノン株式会社 | 画像通信装置 |
US6628224B1 (en) * | 2002-05-24 | 2003-09-30 | Broadcom Corporation | Distributed averaging analog to digital converter topology |
JP3932983B2 (ja) | 2002-05-31 | 2007-06-20 | ソニー株式会社 | 差動増幅器及び同差動増幅器を具備する2段増幅器並びに同2段増幅器を具備するアナログ/ディジタル変換器 |
JP2004040580A (ja) | 2002-07-04 | 2004-02-05 | Mitsubishi Electric Corp | 映像再生装置 |
JP4551194B2 (ja) | 2004-11-19 | 2010-09-22 | ローム株式会社 | アナログデジタル変換器 |
US7215274B2 (en) * | 2005-07-29 | 2007-05-08 | Agere Systems Inc. | Reference voltage pre-charge in a multi-step sub-ranging analog-to-digital converter |
-
2006
- 2006-11-08 JP JP2006303095A patent/JP4305491B2/ja not_active Expired - Fee Related
-
2007
- 2007-09-26 TW TW096135800A patent/TWI345384B/zh not_active IP Right Cessation
- 2007-11-07 US US11/936,428 patent/US7564395B2/en not_active Expired - Fee Related
- 2007-11-07 KR KR1020070113349A patent/KR101414872B1/ko not_active IP Right Cessation
- 2007-11-08 CN CN2007101850906A patent/CN101179273B/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20080180296A1 (en) | 2008-07-31 |
KR101414872B1 (ko) | 2014-07-03 |
CN101179273A (zh) | 2008-05-14 |
US7564395B2 (en) | 2009-07-21 |
JP2008124571A (ja) | 2008-05-29 |
TW200830725A (en) | 2008-07-16 |
KR20080042016A (ko) | 2008-05-14 |
JP4305491B2 (ja) | 2009-07-29 |
TWI345384B (en) | 2011-07-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20101201 Termination date: 20151108 |
|
EXPY | Termination of patent right or utility model |