KR20080042016A - 아날로그/디지털 변환기 - Google Patents

아날로그/디지털 변환기 Download PDF

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Abstract

직병렬형 아날로그/디지털 변환기(analog-to-digital converter)가 개시된다. 변환기는, 소정의 전압의 범위를 균등하게 분할해서, 2m+1개의 분압 전압을 생성하는 분압 전압 생성 회로; 2m-1개 또는 2m+1개 미만의 분압 전압을 갖는 아날로그 신호와 비교함으로써 디지털 신호의 상위 m비트용 신호를 생성하는 상위 변환 회로; 상위 변환 회로에 의해 제공되는 정보에 기초하여 2m+1개의 분압 전압 중의 적어도 2개를 선택하는 스위치 회로; 스위치 회로의 선택 결과인 분압 전압과 아날로그 신호를 비교함으로써 디지털 신호의 하위 n비트용(n = N - m) 신호를 생성하는 하위 변환 회로; 및 상위 변환 회로에 의해 제공되는 신호 및 하위 변환 회로에 의해 제공되는 신호에 기초하여 디지털 신호를 생성하는 인코더를 포함한다.
상위 변환 회로, 스위치 회로, 분압 전압 생성 회로, 하위-비트 비교기

Description

아날로그/디지털 변환기{ANALOG-TO-DIGITAL CONVERTER}
<관련 출원의 상호 참조>
본 발명은 2006년 11월 8일 일본 특허청에 출원된 일본 특허 출원 제JP-2006-303095호에 관한 서브젝트 매터를 포함하며, 그 전문이 본 명세서에 참조로 포함된다.
본 발명은, 아날로그/디지털 변환기에 관한 것이다.
디지털 기기의 보급에 따라, 아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털(A/D) 변환기가 광범위하게 사용되어 왔다.
그러한 AD 변환기는, 예를 들면 입력되는 아날로그 신호를 병렬로 N-비트(N = n + m)의 디지털 신호로 변환하는 병렬형의 AD 변환기, 및 상위 m비트와 하위 n비트와의 2단계로 나누어서 변환하는 직병렬(subranging)형의 AD 변환기가 알려져 있다.
직병렬형의 AD 변환기는, 병렬형의 AD 변환기에 비해서, 회로규모가 작고, 소비 전력을 작게 할 수 있다는 점에서 우수하다고 고려된다. 일례로서, 특허 문헌 1 참조(JP-A-2004-7134).
여기서, 아날로그 신호를 N-비트 디지털 신호로 변환하는 직병렬형의 AD 변환기에 대해 설명한다.
그러한 직병렬형의 AD 변환기는, 직렬 저항 열, 상위 변환 회로, 및 하위 변환 회로를 포함하도록 구성된다. 직렬 저항 열은 기준전압들을 사이의 범위를 균일하게 분할해서, 등 간격으로 2N 개의 분압 전압을 생성한다. 상위 변환 회로는 등 간격으로 2m-1개의 분압 전압에 기초한 디지털 신호의 상위 m비트를 생성한다. 하위 변환 회로는 상위 변환 회로로부터 제공된 정보를 참조함으로써 2N 개의 분압 전압으로부터 선택된 2n 개의 분압 전압에 기초하여 디지털 신호의 하위 n비트를 생성한다. 직병렬형의 AD 변환기에서, 상위 변환 회로 및 하위 변환 회로는 입력 아날로그 신호를 N-비트 디지털 신호로 변환한다.
여기서 문제는, 상위 및 하위 변환 회로와 비교시에, 샘플 홀드(sample hold) 회로(도시되지 않음)에 의해 유지되는 아날로그 신호에 대해서 유발될 수 있는 오프셋 전압이다. 오프셋 전압은 상위 비트의 경계 부분에서 AD 변환의 선형성을 악화시킬수 있다. 일례로서, 특허 문헌 2를 참조(JP-A-9-162738)한다. 여기서, 오프셋 전압은, 각각 상위 변환 회로의 상위 비트용 비교기가 아날로그 신호의 전압 유지시에 생기는 오차 전압과 하위 변환 회로의 하위 비트용 비교기가 아날로그 신호의 전압 유지시에 생기는 오차 전압과의 차이다.
그렇기 때문에, 종래의 직병렬형 AD 변환기에서는, 그러한 오프셋 전압을 고 려해서 하위-비트 비교기에서 이용하는 분압 전압에 용장(redundancy)을 갖도록 한다.
도 10은 하위-비트 비교기에서 이용하는 분압 전압에 용장을 갖게 한 직병렬형 AD 변환기를 나타낸다. 이러한 AD 변환기(10)에서, 상위 3비트를 상위 변환 회로(13)에 의해 변환하고, 하위 3비트를 하위 변환 회로(14)에 의해 변환해서, 입력 아날로그 신호가 6-비트 디지털 신호로 변환된다.
도 10에 나타난 바와 같이, AD 변환기(10)는 분압 전압 생성 회로(11), 상위 변환 회로(13), MUX(멀티플렉서)(12) 및 하위 변환 회로(14)를 포함하도록 구성된다. 분압 전압 생성 회로(11)는 소정 전압들(Va-Vb)의 범위를 분할해서 복수의 분압 전압을 생성하는 래더 저항으로 구성된다. 상위 변환 회로(13)는 입력 아날로그 신호를 상위 3비트의 디지털 신호로 변환하도록 한다. MUX(12)는 분압 전압 생성 회로(11)에 의해 제공되는 분압 전압의 3개를 선택해서 출력하는 스위치 회로이다. 하위 변환 회로(14)는 MUX(12)에 의해 제공되는 3개의 분압 전압에 기초하여 아날로그 신호를 하위 3비트의 디지털 신호로 변환하도록 한다.
상위 변환 회로(13)에서, 상위-비트 비교기(COMP10-1 내지 COMP10-7)의 한 쪽의 입력 단자들은 7개의 분압 전압(V10-1 내지 V10-7)과 각각 접속되며, 다른 쪽의 입력 단자들은 변환해야할 아날로그 신호와 각각 접속된다. 7개의 분압 전압(V10-1 내지 V10-7)은 하위 기준 전압(VRB)과 상위 기준 전압(VRT) 사이의 범위를 8등분 하는 분압 전압 생성 회로(11)에 의해 생성되는 것이다.
이러한 상위-비트 비교기(COMP10-1 내지 COMP10-7)에 의해서, 상위 변환 회 로(13)는 상위 3비트의 디지털 신호를 생성한다.
하위 변환 회로(14)에 분압 전압을 출력하는 용도로서, MUX(12)는 상위 변환 회로(13)에 의해 제공된 정보에 기초하여 스위치를 선택, 즉 스위치 SW10-1 내지 SW10-8 중 하나, 스위치 SW11-1 내지 SW11-8 중 하나, 및 스위치 SW12-1 내지 SW12-8 중의 하나를 각각 선택한다. 즉, MUX(12)는 선택된 3개의 스위치를 제어하여 단락 상태로 해서 분압 전압 생성 회로(11)에 의해 생성되는 3개의 분압 전압을 하위 변환 회로(14)로 출력한다.
상위 변환 회로(13)에 의해 제공되는 정보는, 입력되는 아날로그 신호의 전압의 범위, 즉 아날로그 신호의 전압이 분압 전압(V10-1 내지 V10-7)의 임의의 두 전압 사이에 위치한 범위를 표시한다. 입력 아날로그 신호의 전압이 분압 전압(V10-2 내지 V10-3) 사이의 범위에 있을 때에는 그 취지를 통지한다고 가정한다. 이 경우, 상위 변환 회로(13)에 의해 제공되는 정보에 기초하여, MUX(12)는 스위치들(SW10-3, SW11-3, 및 SW12-3)을 선택한다.
이 예시에서, MUX(12)는, 상위 변환 회로(13)에 의해 제공되는 정보에 기초한 스위치 선택 후에, 상위 변환 회로(13)에서의 최소 전압 단위에 용장분을 더한 전압의 범위를 선택하는 것이 가능하도록 하고 있다. 그러한 전압 단위는 임의의 인접한 분압 전압들(V10-1 내지 V10-7) 사이의 전압을 나타내고, 이하에서 "LSB"로 표시될 수 있다. 상위 변환 회로(13)에 의해 제공되는 정보가 아날로그 신호의 전압이 분압 전압들(V10-4 내지 V10-5) 사이의 범위 내에 있음을 나타내는 경우, 하위 변환 회로(14)는 스위치들(SW10-5, SW11-5, 및 SW12-5)을 선택하여, 이 스위치 들이 단락되도록 한다. 그 후, 하위 변환 회로(14)는, 분압 전압들(V10-4 및 V10-5)의 범위에 대해서, 제1 및 제2 용장분이 더해진 전압 범위, 및 하위-비트 비교기(COMP11-1 내지 COMP11-3)로의 출력에 대해서 그 사이의 중간 전압을 선택한다. 제1 용장분은 분압 전압(V10-5)보다 소정의 값만큼 더 높고, 제2 용장분은 분압 전압(V10-4)보다 소정의 값만큼 더 낮다. 그 후, 하위 변환 회로(14)는 하위-비트 비교기(COMP11-1 내지 COMP11-3)로부터 입력되는 신호들에 기초하여 제공되는 아날로그 신호에 대한 하위 3비트의 디지털 신호를 생성한다. 여기서 하위 변환 화로(14)는 하위-비트 비교기(COMP11-1 내지 COMP11-3)와 도시되지 않은 주지의 보간 회로에 의해 구성된다.
종래의 AD 변환기(10)에서의 문제점은, 하위 변환 회로(14)에서의 용장분이 상위 변환 회로(13)에서의 최소 전압 단위(LSB)보다 낮다는 것이다. 따라서, 이것은 상위-비트 비교기(COMP10-1 내지 COMP10-7)를 각각 상위 변환 회로(13) 내의 분압 전압(V10-1 내지 V10-7)에 제공할 필요가 있고, 이에 의해, 소비 전력의 증가를 야기한다.
더욱이, MUX(12)는 하위 변환 회로(13)로부터의 시간 정보가 바뀔 때마다 하위-비트 비교기(COMP11-1 내지 COMP11-3)에의 연결을 확립하기 위한 스위치가 장착될 것을 필요로 한다. 이러한 스위치들은 하위 변환 회로(14)의 부하를 증가시킴으로써, 하위 변환 회로(14)에서의 비교시에 세틀링(settling)의 면에서 불리해진다.
본 발명의 일 실시예에 따르면, 입력되는 아날로그 신호를 N-비트 디지털 신호로 변환해서 출력하는 직병렬형 AD 변환기가 제공된다. 변환기는 소정의 전압 범위를 균등하게 분할해서, 2m+1개의 분압 전압을 생성하는 분압 전압 생성 회로; 2m-1 또는 2m+1 미만의 분압 전압과 아날로그 신호를 비교함으로써 디지털 신호의 상위 m비트용 신호를 생성하여 출력하는 상위 변환 회로; 상위 변환 회로에 의해 제공되는 정보에 기초하여 2m+1개의 분압 전압 중의 적어도 2개를 선택하여 출력하 는 스위치 회로; 스위치 회로의 선택 결과인 분압 전압을 아날로그 신호와 비교함으로써 디지털 신호의 하위 n비트(n = N - m)용 신호를 생성하여 출력하는 하위 변환 회로; 및 상위 변환 회로에 의해 제공되는 신호와 하위 변환 회로에 의해 제공되는 신호에 기초하여 디지털 신호를 생성하는 인코더를 포함한다. 변환기에서, 스위치 회로는 2m+1개의 분압 전압으로부터, 아날로그 신호의 전압에 가장 가까운 임의의 2개의 분압 전압보다 소정의 값만큼 높은 제1 분압 전압 및 소정의 값만큼 낮은 제2 분압 전압을 선택한다.
본 발명의 다른 실시예에 따르면, 제1 실시예에서, 제1 분압 전압이 2m+1개의 분압 전압 중 최대의 분압 전압을 상회하는 경우, 스위치 회로는 최대 분압 전압을 제1 분압 전압으로서 설정함과 함께, 2m+1개의 분압 전압 중에서 제1 분압 전압보다 낮은 분압 전압으로서 r개분(r은 2 이상의 짝수) 차이를 둔 임의의 분압 전압을 제2 분압 전압으로서 설정하고, 제2 분압 전압이 2m+1개의 분압 전압 중 최소의 분압 전압을 하회하는 경우, 스위치 회로는 최소의 분압 전압을 제2 분압 전압으로서 설정함과 함께, 2m+1개의 분압 전압 중에서 제2 분압 전압보다 높은 분압 전압으로서 r개분(r은 2 이상의 짝수) 차이를 둔 임의의 분압 전압을 제1 분압 전압으로 설정한다.
본 발명의 다른 실시예에 따르면, 제1 및 제2 실시예에서, 하위 변환 회로는 제1 하위-비트 비교기 및 제2 하위-비트 비교기를 포함한다. 스위치 회로는, 2m+1 분압 전압 중 최소 분압 전압으로부터 짝수 번째에 위치한 임의의 분압 전압을 제1 하위-비트 비교기에 접속하는데 사용하기 위한 2m/2개의 제1 스위치; 및 2m+1 분압 전압 중 최소 분압 전압으로부터 홀수 번째에 위치한 임의의 분압 전압을 제2 하위-비트 비교기에 접속하는데 사용하기 위한 2m/2+1개의 제2 스위치를 포함하고, 스위치 회로는 제1 및 제2 스위치를 제어함으로써 분압 전압 선택을 행하며, 제1 및 제2 하위-비트 비교기에 선택 결과를 출력한다.
본 발명의 또 다른 실시예에 따르면, 제1 내지 제3 실시예 중의 어느 하나의 실시예에서, 상위 변환 회로는, 2m-1개의 분압 전압 중 적어도 최대 및 최소 분압 전압을 제외한 임의의 분압 전압과 아날로그 신호를 비교하기 위한 복수의 상위 비교기를 포함한다.
본 발명의 실시예에서, 스위치 회로에 의해 선택되는 분압 전압은 입력 아날로그 신호의 전압에 가장 가까운 분압 전압 중의 2개와 비교하여 소정의 값만큼 높은 제1 분압 전압, 및 소정의 값만큼 낮은 제2 분압 전압을 포함하는 것이다. 따라서, 상위 변환 회로 내의 상위 비트용 분압 전압 각각에 상위-비트 비교기를 제공할 필요를 제거하여 전력 소모가 증가하는 것을 막을 수 있다. 더 좋은 점은 스위치 회로 내의 스위치 수가 감소될 수 있다는 것이다.
이하에서, 첨부한 도면을 참조하여 실시예의 AD(analog-to-digital) 변환기를 기술한다. 이 AD 변환기는 출력 전에 입력 아날로그 신호(Vin)를 N-비트 디지털 신호로 변환한다. 이하에서는, 샘플 홀드 회로(sample hold circuit)(도시 생략)에 의해 샘플 홀드된 아날로그 신호(Vin)를 디지털 신호의 상위 3비트로 검출한 후, 잔존하는 디지털 신호의 하위 2비트를 검출하는 5-비트 직병렬형 AD 변환기(A)가 예시된다. 상위 및 하위 비트의 수는 반드시 이것에 한정된 것은 아니다.
도 1에 도시된 바와 같이, 본 실시예의 AD 변환기(A)는 분압 전압 생성 회로(1), 상위 변환 회로(2), MUX(multiplexer)(3), 하위 변환 회로(4) 및 인코더(5)를 포함하도록 구성된다. 분압 전압 생성 회로(1)는 소정의 전압(VRT - VTB) 사이의 범위를 분할해서 9개의 분압 전압을 생성하는 래더 저항으로 구성된다. 9개의 분압 전압은 기준 전압을 포함한다. 상위 변환 회로(2)는 입력 아날로그 신호(Vin)를 상위 3비트 신호(Sig1)로 변환하여 출력하도록 한다. 이 변환은 분압 전압 생성 회로(1)에 의해 제공되는 분압 전압에 기초하여, 즉 기준 전압을 포함하지 않는 7 이하의 분압 전압에 기초하여 수행된다. MUX(3)는 분압 전압 생성 회로(1)에 의해 제공되는 9개의 분압 전압 중의 2개를 선택하여 출력하는 스위치 회로이다. 하위 변환 회로(4)는, MUX(3)에 의해 제공되는 분압 전압(Vrn)에 기초하여 아날로그 신호(Vin)를 하위 2비트용 신호(Sig2)로 변환하여 출력하도록 한다. 인코더(5)는 입력 아날로그 신호에 대응하는 5비트 디지털 신호를 생성한다. 이 신호 발생은 상위 변환 회로(3)에 의해 제공되는 신호(Sig1), 및 하위 변환 회 로(4)에 의해 제공되는 신호(Sig2)에 기초하여 수행된다.
도 2를 참조함으로써, 분압 전압 생성 회로(1), 상위 변환 회로(2), MUX(3) 및 하위 변환 회로(4) 사이의 관계에 대해 구체적으로 설명된다.
분압 전압 생성 회로(1)는, 둘 다 기준 전압인 하위 참조 전압(VRB)과 상위 참조 전압(VRT) 사이의 범위를 균등하게 분할해서, 하위 참조 전압(VRB)과 상위 참조 전압(VRT)을 포함하는 9개의 분압 전압을 생성한다.
상위 변환 회로(2)에서, 상위-비트 비교기(COMP1-1 내지 COMP1-7)의 한 쪽의 입력 단자들이 7개의 분압 전압(V1-1 내지 V1-7)과 각각 접속되고, 이것들의 다른 쪽의 입력 단자들은 디지털 신호로 변환해야할 아날로그 신호(Vin)에 각각 접속된다. 7개의 분압 전압(V1-1 내지 V1-7)은 하위 참조 전압(VRB)과 상위 참조 전압(VRT) 사이의 범위를 분압 전압 생성 회로(1)에 의해 8개로 균등하게 분할한 결과인 9개의 분압 전압의 일부이다. 7개의 분압 전압(V1-1 내지 V1-7)은 하위 참조 전압(VRB) 및 상위 참조 전압(VRT)을 포함하지 않는다.
이들 상위-비트 비교기(COMP1-1 내지 COMP1-7)에 의한 분압 전압들과 입력되는 아날로그 신호(Vin)와의 비교 결과에 기초하여, 상위 변환 회로(2)는 상위 3비트 신호(Sig1)를 생성한다.
상위 변환 회로(2)에 의해 제공되는 정보인 신호(Sig1)에 기초하여, MUX(3)는 레퍼런스 스위치(SW1-1 내지 SW1-6, SW2-1 내지 SW2-6)로부터 하위 변환 회로(4)에 분압 전압을 출력하는 스위치 선택을 한다. 즉, 상위 변환 회로(2)에서의 제공되는 아날로그 신호(Vin)와 분압 전압(V1-1 내지 V1-7)과의 비교 결과에 기초 하여, 레퍼런스 스위치(SW1-1 내지 SW1-6) 중의 하나를 단락 상태로 되도록 제어하고, 레퍼런스 스위치(SW2-1 내지 SW2-6) 중의 하나를 단락 상태로 되도록 제어한다. 그러한 제어를 통해서, 분압 전압 생성 회로(1)에 의해 생성되는 분압 전압 중의 2개가 선택되어서 하위 변환 회로(4)에 출력된다.
여기서, 상위 변환 회로(2)에 의해 제공되는 신호(Sig1)는 입력 아날로그 신호의 전압의 범위, 즉 신호의 전압이 분압 전압들(V1-1 내지 V1-7) 중의 임의의 2개 사이의 어느 신호 전압 범위에 위치하는가를 나타내는 정보이다. 입력 아날로그 신호의 전압이 분압 전압들(V1-4 및 V1-5) 사이의 범위 내에 있다고 가정하면, 신호는 그러한 정보를 나타낸다. 그 취지의 정보는 아날로그 신호의 전압이 분압 전압 V1-4 이상 V1-5 미만인 경우에 관한 것이며, 분압 전압(V1-1 내지 V1-7)과 제공되는 아날로그 신호(Vin)를 상위-비트 비교기(COMP1-1 내지 COMP1-7)에 의해 비교한 결과인 신호이다.
MUX(3)는, 상위 변환 회로(2)에 의해 제공되는 정보에 기초한 스위치 선택 후, 상위 변환 회로(2)에서의 최소 전압 단위에 ±1 LSB의 용장분을 더한 분압 전압의 범위를 선택하도록 할 수 있다. 그러한 전압 단위는 임의의 인접한 분압 전압들 사이의 전압을 나타내며, 이하에서 "LSB"로 불릴 수 있다. 아날로그 신호(Vin)의 전압이 분압 전압들(V1-4 내지 V1-5) 사이의 범위에 있는 경우, 하위 변환 회로(4)는 레퍼런스 스위치(SW1-4 및 SW2-4)를 선택해서 이 스위치를 ON으로 한다. 그 다음, 하위 변환 회로(4)는 용장분을 더한 전압의 범위 및 분압 전압들(V1-4 내지 V1-5) 사이의 범위를 선택한다. 즉, 하위 변환 회로(4)는 제1 용장 분의 전압으로서 분압 전압(V1-6), 즉 분압 전압(V1-5)보다 1 LSB만큼 높은 전압, 및 제2 용장분의 전압으로서 분압 전압(V1-4), 즉 분압 전압(V1-4)보다 1 LSB만큼 낮은 전압을 선택한다. 이렇게, 선택된 전압들은 하위-비트 비교기들(COMP2-2 및 COMP2-1) 각각으로 전송된다.
하위 변환 회로(4)는 임의의 공지된 보간(interpolation) 회로를 이용하여 하위-비트 비교기(COMP2-1 및 COMP2-2)의 출력으로부터 하위 2비트용 신호(Sig2)를 생성한다. 이 신호 생성은 상위 변환 회로(2)의 3 LSB분의 범위에서 행해진다. 보간 회로는 비교기들(COMP3-1 내지 COMP3-13)을 포함한다는 점을 유의한다.
이렇게, MUX(3)는, 상위 및 하위 변환 회로(2 및 4)에서 아날로그 신호(Vin)와 분압 전압을 비교할 때 샘플 홀드 회로(도시 생략)에 의해 유지된 입력 아날로그 신호(Vin)에서 생기는 오프셋, 즉 오프셋 전압을 보정하기 위해 용장을 제공받는다. 이 용장을 ±1 LSB로 설정함으로써 상위 변환 회로(2) 내의 비교기의 수를 줄일 수 있어서, 그 만큼의 전력 소모를 줄일 수 있다.
즉, 하위 변환 회로(4)는 상기 ±1 LSB의 용장을 제공받아서, 상위 변환 회로(2)의 3 LSB의 범위에서 임의의 하위 비트의 변환이 가능하다. 그렇기 때문에, 도 3에 도시된 바와 같이, 아날로그 신호의 전압이 분압 전압(V1-6) 이상일 때, MUX(3)는 스위치들(SW1-6 및 SW2-6)을 단락 상태가 되도록 한다. 따라서, 이것은 상위 변환 회로(2) 내의 상위-비트 비교기(COMP1-7)에 대한 필요를 제거한다. 마찬가지로, 아날로그 신호의 전압이 분압 전압(V1-2)보다 낮은 경우, MUX(3)는 스위치(SW1-1 및 SW2-1)를 단락 상태가 되도록 한다. 따라서, 이것은 상위 변환 회 로(2) 내의 상위-비트 비교기(COMP1-1)에 대한 필요를 제거한다.
이렇게, 용장을 ±1 LSB로 하고, 상위 변환 회로(2)의 3 LSB의 범위에서 하위-비트 변환을 행함으로써, 분압 전압(V1-1 및 V1-7)에 대한 상위-비트 비교기(COMP1-1 및 COMP1-7)의 필요가 제거된다.
여기서, 하위 변환 회로(4)에 용장이 제공될 때의 인코더(5)에서의 디지털 신호 인코딩 처리에 대해 설명된다. 도 4는, 용장이 분압 전압(V1-1) 이상이고 분압 전압(V1-7) 미만인 경우의 인코딩 처리 방법을 도시하는 도면이고, 도 5는 용장이 분압 전압(V1-1) 미만 또는 분압 전압(V1-7) 이상인 경우의 인코딩 처리 방법을 도시하는 도면이다.
용장이 분압 전압(V1-1) 이상 분압 전압(V1-7) 미만인 경우, 인코더(5)는 상위 변환 회로(2)에 의해 제공되는 신호(Sig1)에 대응하는 3비트 데이터에 "1"을 가산 또는 감산한다. 예를 들면, 도 4에 도시된 바와 같이, 상위 변환 회로(2)에서, 입력 신호(Vin)의 전압이 분압 전압(V1-4 및 V1-5) 사이 범위 내에 있는 경우, 상위 변환 회로(2)에 의해 제공되는 신호(Sig1)에 대응하는 3비트의 데이터는 2진수로 "100"으로 한다. 하위 변환 회로(4)에서, 용장은 분압 전압(V1-3 및 V1-4) 사이 범위의 전압, 및 분압 전압(V1-5 및 V1-6) 사이 범위의 전압이다. 그러한 용장이 사용되는 경우, 즉 하위 변환 회로(4)에서 입력 신호(Vin)의 전압이 분압 전압(V1-3 및 V1-4) 사이의 제2 용장 부분에 있는 경우(도 4의 (A) 참조), 인코더(5)는 상위 변환 회로(2)에 의해 제공되는 상위 비트 신호(Sig1)에 대응하는 3비트의 데이터로부터 "1"을 감산하여, 상위 비트를 "011"로 한다(도 4의 (a) 참조). 하위 변환 회로(4)에서 입력 신호(Vin)의 전압이 분압 전압(V1-5 및 V1-6) 사이의 제1 용장 부분에 있는 경우(도 4의 (C) 참조), 인코더(5)는 상위 변환 회로(2)에 의해 제공되는 신호(Sig1)에 대응하는 3비트의 데이터에 "1"을 가산하여, 상위 비트를 "101"로 한다(도 4의 (c) 참조).
마찬가지로, 용장이 분압 전압(V1-1) 미만 또는 분압 전압(V1-7) 이상인 경우에도, 인코더(5)는 상위 변환 회로(2)에 의해 제공되는 신호(Sig1)에 대응하는 3비트의 데이터에 "1"을 가산 또는 감산한다. 예를 들면, 도 5에 도시된 바와 같이, 상위 변환 회로(2)에서 입력 신호(Vin)의 전압이 분압 전압(V1-5 및 V1-6) 사이의 범위에 있는 경우, 상위 변환 회로(2)에 의해 제공되는 신호(Sig1)에 대응하는 3비트의 데이터는 2진수로 "110"이다. 하위 변환 회로(4)에서, 용장은 분압 전압(V1-5 및 V1-6) 사이의 전압, 및 분압 전압(V1-7)과 상위 참조 전압(VRT) 사이의 전압이다. 그러한 용장을 갖지만, 즉 하위 변환 회로(4)에서 입력 신호(Vin)의 전압이 분압 전압(V1-7)과 상위 참조 전압(VRT) 사이의 제1 용장 부분에 있는 경우(도 5의 (C) 참조)에는, 인코더(5)는 상위 변환 회로(2)에 의해 제공되는 신호(Sig1)에 대응하는 3비트의 데이터에 "1"을 가산하여, 상위 비트를 "111"로 한다(도 5의 (c) 참조).
이와 같이, 본 실시예의 직병렬형 AD 변환기(A)에서는, 하위 변환 회로(4)가 용장을 갖는 경우, 인코더(5)는 상위 변환 회로(2)에 의해 제공되는 신호(Sig1)의 정보에 "1"을 가산 또는 감산하여 입력 신호(Vin)의 상위 비트를 생성한다. 따라서, 이것은 분압 전압(V1-1 및 V1-7)에 대한 상위-비트 비교기(COMP1-1 및 COMP1- 7)에 대한 필요를 제거한다.
도 6의 구성과 같이, 즉 MUX(3)가 제1 레퍼런스 스위치(SW3-1 내지 SW3-4) 및 제2 레퍼런스 스위치(SW4-1 및 SW4-5)에 의해 구성됨으로써, 분압 전압 생성 회로(1)와 하위-비트 비교기(COMP2-1 및 COMP2-2) 사이의 접속을 확립하기 위한 스위치의 수를 어느 정도 더 저감할 수 있다.
즉, MUX(3)는 4개의 제1 레퍼런스 스위치(SW3-1 내지 SW3-4), 및 5개의 제2 레퍼런스 스위치(SW4-1 내지 SW4-5)에 의해 구성된다. 제1 레퍼런스 스위치(SW3-1 내지 SW3-4)는, 9개의 분압 전압 중 최소인 분압 전압(VRB)으로부터 짝수 번째 위치의 분압 전압(즉, V1-1, V1-3, V1-5 및 V1-7)을, 제1 하위 비트 비교기(COMP2-2)에 접속하는데 이용된다. 제2 레퍼런스 스위치(SW4-1 내지 SW4-5)는, 9개의 분압 전압 중에서 최소인 분압 전압(VRB)으로부터 홀수 번째 위치의 분압 전압(VBT, V1-2, V1-4, V1-6 및 VRT)을, 제2 하위 비트 비교기(COMP2-1)에 접속하는데 이용된다. 이들 제1 및 제2 레퍼런스 스위치들(SW3-1 내지 SW3-4, 및 SW4-1 내지 SW4-5)을 제어하여 분압 전압을 선택하며, 선택 결과는 각각 제1 및 제2 하위-비트 비교기(COMP2-2 및 COMP2-1)로 출력된다.
이 경우, 제2 하위-비트 비교기(COMP2-1)에 제공될 분압 전압은 제1 하위-비트 비교기(COMP2-2)에 제공될 분압 전압보다 클 수 있다. 이 경우, 인코더(5)는 하위 변환 회로로부터의 신호(Sig2)를 반전시켜서 전압 보정을 행한다.
즉, 도 7a에 도시된 바와 같이, 아날로그 신호(Vin)의 전압이 분압 전압(V1-2 및 V1-3) 사이의 값을 취하는 경우, 제2 하위-비트 비교기(COMP2-1)에는 제1 하 위-비트 비교기(COMP2-2)에 입력되는 분압 전압(V1-1)보다 큰 분압 전압(V1-4)이 제공된다. 도 7c에 도시된 바와 같이, 아날로그 신호(Vin)의 전압이 분압 전압(V1-4 및 V1-5) 사이의 값을 취하는 경우, 제2 하위-비트 비교기(COMP2-1)에는 제1 하위-비트 비교기(COMP2-2)에 입력되는 분압 전압(V1-3)보다 큰 분압 전압(V1-6)이 제공된다. 한편, 도 7b에 도시된 바와 같이, 아날로그 신호(Vin)의 전압이 분압 전압(V1-3 및 V1-4) 사이의 값을 취하는 경우, 제2 하위-비트 비교기(COMP2-1)에는 제1 하위-비트 비교기(COMP2-2)에 입력되는 분압 전압(V1-5)보다 작은 분압 전압(V1-2)이 제공된다.
이와 같이, 인코더(5)에 의해 전압 보정이 요구되지만, 스위치는 수적인 면에서 감소될 수 있으므로, 즉 도 2의 구성에서 필요했던 12개의 스위치들이 알맞게 9개의 스위치로 감소된다. 따라서, 하위 변환 회로(4)에서, 하위-비트 비교기(COMP2-1 및 COMP2-2)에 있어서의 비교시의 세틀링 스피드가 증가하여, 이에 의해 고속화를 달성할 수 있다.
도 2 내지 도 7의 구성에서는, 하위 변환 회로(4)에서의 용장은 ±1 LSB로 설정된다. 대안적으로, 여기서의 용장은 도 8에 도시된 바와 같이 ±2 LSB일 수 있다.
이렇게 용장을 ±2 LSB로 설정함으로써, 상위 변환 회로(2) 내의 상위-비트 비교기(COMP1-1 내지 COMP1-7)는 수적으로 감소될 수 있고, 즉 비교기(COMP1-1, COMP1-2, COMP2-6, 및 COMP2-7)는 더 이상 필요하지 않으므로, 전력 소비는 그로 인해 더 감소될 수 있다.
더욱이, 도 9에 도시된 바와 같이, 도 6에서의 MUX(3)의 구성과 마찬가지로, 분압 전압(V1-1 내지 V1-7)에는 각각 스위치가 제공된다. 이러한 구성에 의해, 하위 변환 회로(4)에서, 하위-비트 비교기에서의 비교시 세틀링 스피드가 증가될 수 있고, 그로 인해 고속화를 달성할 수 있다.
전술한 바와 같이, 실시예에서의 직병렬형 AD 변환기는 입력 아날로그 신호(Vin)를 N-비트 디지털 신호로 변환하여 출력한다. 변환기는, 소정의 전압 범위를 균등하게 분할해서, 2m+1 개의 분압 전압을 생성하는 분압 전압 생성 회로와, 2m-1 또는 2m+1개 미만의 분압 전압과 아날로그 신호(Vin)를 비교함으로써 디지털 신호의 상위 m비트용 신호(Sig1)를 생성하여 출력하는 상위 변환 회로와, 상위 변환 회로에 의해 제공되는 정보에 기초하여 2m+1 개의 분압 전압 중의 적어도 2개를 선택하여 출력하는 스위치 회로로서의 MUX(multiplexer)와, 스위치 회로의 선택 결과인 분압 전압과 아날로그 신호(Vin)를 비교함으로써 디지털 신호의 하위 n비트(n = N - m)용 신호를 생성하여 출력하는 하위 변환 회로와, 상위 변환 회로에 의해 제공되는 신호 및 하위 변환 회로에 의해 제공되는 신호에 기초하여 디지털 신호를 생성하는 인코더를 포함한다.
스위치 회로는, 2m+1개의 분압 전압으로부터, 아날로그 신호(Vin)의 전압에 가장 가까운 분압 전압 중의 임의의 2개의 분압 전압과 비교하여 소정의 값(하위 변환 회로의 1 LSB × M, 여기서 M은 정수)만큼 높은 제1 분압 전압, 및 소정의 값(상위 변환 회로의 1 LSB × M, 여기서 M은 정수)만큼 낮은 제2 분압 전압을 선 택한다.
이러한 구성은 상위 변환 회로에서의 상위 비트용 분압 전압 각각에 대하여 상위-비트 비교기를 제공할 필요를 알맞게 제거함으로써, 전력 소비를 억제할 수 있다.
일례로서, 상위 변환 회로에서는, 분압 전압과 아날로그 신호(Vin)를 비교를 하는데 있어, 2m-1 분압 전압 중 적어도 최대의 분압 전압 예를 들면, 도 2의 분압 전압 V1-7 및 최소의 분압 전압 예컨대, 도 2의 분압 전압 V1-1을 제외함으로써, 디지털 신호용 상위 m비트를 생성하는데 제공되는 복수의 상위-비트 비교기의 수를 감소시킬 수 있다. 이러한 비교기의 감소로 인해 그로 인한 전력 소비를 억제할 수 있다.
하위 변환 회로는, 제1 분압 전압이 2m+1개의 분압 전압 중 최대 분압 전압(VRT)을 상회하는 경우, 이 최대의 분압 전압을 제1 분압 전압으로 설정, 2m+1 개의 분압 전압 중 제1 분압 전압보다 r개분(r은 2 이상의 짝수)의 차이만큼 낮은 분압 전압(VRT - (r+1) × 상위 변환 회로의 1 LSB)을 제2 분압 전압으로 하고, 제2 분압 전압이 2m+1개의 분압 전압 중 최소인 분압 전압(VRB)을 하회하는 경우, 하위 변환 회로는 최소 분압 전압을 제2 분압 전압으로서 설정함과 함께, 2m+1개의 분압 전압 중, 제2 분압 전압보다 r개분(r은 2 이상의 짝수)의 차이만큼 큰 분압 전압을, 제1 분압 전압(VRB + (r+1) × 상위 변환 회로의 1 LSB)으로 설정한다.
이렇게, 분압 전압 생성 회로 내에 분압 전압 증가에 대한 더 이상의 요구가 없고, MUX에서 분압 전압 생성 회로와 하위-비트 비교기의 접속 확립을 위한 스위치의 수가 감소될 수 있다.
그러한 스위치의 감소는 하위 변환 회로에서 하위-비트 비교기에서의 비교시의 세틀링 스피드를 증가시킴으로써, 고속화를 달성할 수 있다.
더욱이, 하위 변환 회로는 제1 하위-비트 비교기 및 제2 하위-비트 비교기 를 포함한다. MUX는, 2m+1개의 분압 전압 중 최소 분압 전압(VRB)으로부터 짝수 번째 위치의 분압 전압을 제1 하위-비트 비교기에 접속하기 위해 사용하는 2m/2개의 제1 스위치와, 2m+1개의 분압 전압 중 최소 분압 전압(VRB)로부터 홀수 번째 위치의 분압 전압을 제2 하위-비트 비교기에 접속하기 위해 사용하는 2m/2+1개의 제2 스위치를 포함하고, MUX는 제1 및 제2 스위치에 걸친 제어를 통해서 분압 전압 선택을 실행하여 제1 및 제2 하위-비트 비교기에 선택 결과를 출력한다.
그러한 구성으로, 분압 전압 생성 회로와 하위-비트 비교기 사이의 접속을 확립하기 위한 스위치의 수를 어느 정도 더욱 저감할 수 있다.
상술한 실시예에서, 하위 변환 회로에서의 용장은 상위 변환 회로의 ±1 LSB 또는 ±2 LSB이다. 대안적으로, ±3 LSB 이상의 용장도 또한 유사한 효과를 가져올 수 있다.
더욱이, 위에서, 하위 변환 회로에서 하위-비트 비교기는 2개의 입력으로 기 술된다. 이것은 반드시 제한적인 것이 아니며, 3입력 이상의 다중-입력(multiple-input)도 유사한 효과를 가져올 수 있다.
상위 변환 회로의 용장을 ±1 LSB × M(M은 정수)으로 설정함으로써, 상위 변환 회로의 비교기의 수가 감소될 수 있고, 전력 소비가 감소될 수 있다. 또한, 레퍼런스 스위치의 수가 감소될 수 있고, 비교시의 부하가 경감될 수 있어서 회로의 고속화가 가능하게 된다.
당업자라면, 첨부된 특허청구범위 또는 그 등가물의 범위 내에 있는 한 설계의 요구 및 다른 인자에 따른 다양한 변형, 조합, 부 조합 및 개조가 가능하다.
도 1은 본 발명의 일 실시예에서의 아날로그/디지털(AD) 변환기의 개략적인 구성을 도시하는 도면이다.
도 2는 본 발명의 실시예에서의 AD 변환기의 구체적인 구성을 도시하는 도면이다.
도 3은 도 2의 상위-비트 비교기를 도시하는 도면이다.
도 4는 인코더에 의한 인코딩 처리 방법을 도시하는 도면이다.
도 5는 인코더에 의한 인코딩 처리 방법을 도시하는 다른 도면이다.
도 6은 도 2의 MUX를 도시하는 도면이다.
도 7a 내지 도 7c는 MUX와 하위-비트 비교기 사이의 관계를 도시하는 각각의 도면이다.
도 8은 다른 MUX를 도시하는 도면이다.
도 9는 도 6의 MUX와 하위-비트 비교기 사이의 관계를 도시하는 도면이다.
도 10은 종래의 AD 변환기의 특정 구성을 도시하는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
1 … 래더 저항
2 … 상위 변환 회로
3 … MUX
4 … 하위 변환 회로
5 … 인코더
V1-1 내지 V1-7 … 분압 전압

Claims (4)

  1. 입력되는 아날로그 신호를 N-비트 디지털 신호로 변환하여 출력하는 직병렬형 AD(a subranging analog-to-digital) 변환기로서,
    소정의 전압 범위를 균등하게 나누어서 2m+1개의 분압 전압을 생성하는 분압 전압 생성 회로와,
    상기 2m+1개의 분압 전압 중 2m-1개 이하의 분압 전압과 상기 아날로그 신호를 비교함으로써, 상기 디지털 신호의 상위 m비트용 신호를 생성하여 출력하는 상위 변환 회로와,
    상기 상위 변환 회로에 의해 제공되는 정보에 기초하여 상기 2m+1개의 분압 전압 중의 적어도 2개를 선택하여 출력하는 스위치 회로와,
    상기 스위치 회로의 선택 결과인 상기 분압 전압과 상기 아날로그 신호를 비교함으로써, 상기 디지털 신호의 하위 n비트(n = N - m)용 신호를 생성하여 출력하는 하위 변환 회로와,
    상기 상위 변환 회로에 의해 제공되는 신호 및 상기 하위 변환 회로에 의해 제공되는 신호에 기초하여 상기 디지털 신호를 생성하는 인코더를 포함하고,
    상기 스위치 회로는 상기 2m+1개의 분압 전압 중에서, 상기 아날로그 신호의 전압에 가장 가까운 임의의 2개의 분압 전압과 비교하여 소정의 값만큼 높은 제1 분압 전압과, 상기 소정의 값만큼 낮은 제2 분압 전압을 선택하는 직병렬형 AD 변환기.
  2. 제1항에 있어서,
    상기 제1 분압 전압이 상기 2m+1개의 분압 전압 중의 최대인 임의의 분압 전압을 상회하는 경우, 상기 스위치 회로는 상기 최대 분압 전압을 상기 제1 분압 전압으로서 설정하고, 상기 2m+1개의 분압 전압 중 상기 제1 분압 전압보다 r개분(r은 2 이상의 짝수)의 차이만큼 낮은 임의의 분압 전압을 상기 제2 분압 전압으로 설정하고,
    상기 제2 분압 전압이 상기 2m+1개의 분압 전압 중 최소인 임의의 분압 전압을 하회하는 경우, 상기 스위치 회로는 상기 최소의 분압 전압을 상기 제2 분압 전압으로 설정하고, 상기 2m+1개의 분압 전압 중 상기 제2 분압 전압보다 r개분(r은 2 이상의 짝수)의 차이만큼 높은 임의의 분압 전압을 상기 제1 분압 전압으로 설정하는 직병렬형 AD 변환기.
  3. 제1항 또는 제2항에 있어서,
    상기 하위 변환 회로는 제1 하위-비트 비교기 및 제2 하위-비트 비교기를 포함하고,
    상기 스위치 회로는,
    상기 2m+1개의 분압 전압 중 상기 최소 분압 전압으로부터 짝수 번째 위치의 임의의 분압 전압을 상기 제1 하위-비트 비교기에 접속하기 위한 2m/2개의 제1 스위치;
    상기 2m+1개의 분압 전압 중 상기 최소 분압 전압으로부터 홀수 번째 위치의 임의의 분압 전압을 상기 제2 하위-비트 비교기에 접속하기 위한 2m/2+1개의 제2 스위치를 포함하고,
    상기 스위치 회로는 상기 제1 및 제2 스위치에 대한 제어를 통해서 분압 전압 선택을 행하여 선택 결과를 상기 제1 및 제2 하위-비트 비교기에 출력하는 직병렬형 AD 변환기.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 상위 변환 회로는, 상기 2m-1개의 분압 전압 중 적어도 최대 및 최소의 분압 전압을 제외한 임의의 분압 전압과 상기 아날로그 신호를 비교하는 복수의 상위 비교기를 포함하는 직병렬형 AD 변환기.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090088257A (ko) * 2008-02-14 2009-08-19 주식회사 하이닉스반도체 플래쉬 아날로그 디지털 컨버터
CN102931991B (zh) * 2011-08-12 2015-10-28 联发科技（新加坡）私人有限公司 模数转换器以及流水线模数转换器
CN102868405B (zh) * 2012-09-13 2015-07-29 成都驰通数码系统有限公司 一种并联模数信号转换装置
RU2519523C1 (ru) * 2012-11-06 2014-06-10 Федеральное государственное унитарное предприятие "18 Центральный научно-исследовательский институт" Министерства обороны Российской Федерации Аналого-цифровой преобразователь
US10128865B1 (en) * 2017-07-25 2018-11-13 Macronix International Co., Ltd. Two stage digital-to-analog converter

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5581255A (en) * 1995-07-03 1996-12-03 Industrial Technology Research Institute Embedded subranging analog to digital converter
US5748132A (en) * 1995-07-17 1998-05-05 Matsushita Electric Industrial Co., Ltd. Interpolation type A/D converter
JPH09162738A (ja) 1995-12-04 1997-06-20 Matsushita Electric Ind Co Ltd 直並列型ａ／ｄ変換器
JPH10261075A (ja) 1997-03-21 1998-09-29 Matsushita Electric Ind Co Ltd 画像バッファ制御装置
JP3941208B2 (ja) 1998-03-20 2007-07-04 ソニー株式会社 画像信号再生装置及び方法
JP2001054066A (ja) 1999-08-11 2001-02-23 Toshiba Corp 復号化装置および画像表示システム並びに画像表示方法
US6590518B1 (en) * 2001-04-03 2003-07-08 National Semiconductor Corporation Apparatus and method for an improved subranging ADC architecture using ladder-flip bussing
JP3880438B2 (ja) 2002-04-16 2007-02-14 キヤノン株式会社 画像通信装置
US6628224B1 (en) * 2002-05-24 2003-09-30 Broadcom Corporation Distributed averaging analog to digital converter topology
JP3932983B2 (ja) 2002-05-31 2007-06-20 ソニー株式会社 差動増幅器及び同差動増幅器を具備する２段増幅器並びに同２段増幅器を具備するアナログ／ディジタル変換器
JP2004040580A (ja) 2002-07-04 2004-02-05 Mitsubishi Electric Corp 映像再生装置
JP4551194B2 (ja) 2004-11-19 2010-09-22 ローム株式会社 アナログデジタル変換器
US7215274B2 (en) * 2005-07-29 2007-05-08 Agere Systems Inc. Reference voltage pre-charge in a multi-step sub-ranging analog-to-digital converter

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Publication number Publication date
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