KR100300240B1 - 직병렬형a/d변환기 - Google Patents

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Abstract

직병렬형 A/D 변환기의 정밀도 및 변환 속도를 향상시킨다.
기준 저항 소자(RO∼R63)는 풀스케일 전압을 분압한다. 상위 3비트 비교기군(2)은 상위 비트 참조 전압(Vr8,‥‥, Vr56)과 입력 전압(Vin)을 비교함과 동시에, 그 비교 결과에 기초하여 입력 전압(Vin) 부근의 전압을 포함하는 1개의 블록을 선택한다. 스위치군(S0∼S7)은 선택된 1개의 블록의 기준 저항 소자의 접속점의 각 전압을 하위 비트 참조 전압으로서 하위 참조 전압 라인(L0∼L8)으로 유도한다. 여기서, 블록 BL0이 선택된 경우에는 라인 L0에는 Vr0, 라인 L8에는 Vr8이 유도되고, 블록 BL1이 선택된 경우에는 라인 L0에는 Vr16, 라인 L8에는 Vr8이 유도되며, 라인 L8의 전압 변화는 없다.

Description

직병렬형 A/D 변환기{SERIAL-PARALLEL A/D CONVERTER}
본 발명은 직병렬형 A/D 변환기(analog digital converter)의 기준 전압 생성 회로에 관한 것이다.
종래의 A/D 변환기로서는 병렬형 A/D 변환기 또는 직병렬형 A/D 변환기 등이 알려져 있다.
병렬형 A/D 변환기는 2n(n은 분해능이고, 비트수로 표시된다)개의 비교기를 사용해서 2n개의 기준 저항에 의해 풀스케일 전압을 분압하고, 분압된 각 전압과 입력 전압을 비교기에 의해 비교함으로써, A/D 변환을 행하는 것이다.
이와 같은 병렬형 A/D 변환기에서는 일반적으로 고속이고, 고정밀도의 A/D 변환을 달성하기는 쉽지만, 분해능을 크게 하면 이 분해능에 따라서 소자수나 소비 전류가 증대하는 결점이 있다.
한편, 직병렬형 A/D 변환기는 아날로그 데이터로부터 디지탈 데이터로의 변환 동작을 상위 비트측과 하위 비트측으로 나누어서 행하기 때문에, 상위 비트를 얻기 위한 비교기의 비교 결과에 기초하여 하위 비트를 얻기 위한 참조 전압을 결정하고 있다.
이와 같은 직병렬형 A/D 변환기에서는 병렬형 A/D 변환기에 비해서 큰 폭으로 소자수를 감소시킬 수 있기 때문에, 저소비 전력 및 소형 크기 등을 달성할 수 있지만, 이 직병렬형 A/D 변환기는 변환 속도나 정밀도의 면에서 병렬형 A/D 변환기에 비해 열화되는 결점이 있다.
도 2는 6비트, 2단계 방식의 직병렬형 A/D 변환기의 구성을 나타내는 것이다.
본 예에서는 이하에서 설명을 간단히 하기 위해서, 아날로그 데이터를 6비트의 디지탈 데이터로 변환함으로써, 상위 3비트와 하위 3비트로 나누어서 변환 동작을 행하는 구성으로 하고 있다.
즉, 기준 전압 생성 회로(1)는 단자(11, 12)간에 직렬 접속된 64(=26)개의 기준 저항 소자(R0∼R63)를 가지고 있다. 기준 저항 소자(R0∼R63)는 모두 동일한 저항값을 가지며, 풀스케일 전압(VRT-VRB 사이)을 일정 간격으로 분압한다.
직렬 접속된 64개의 기준 저항 소자(R0∼R63)가 작성하는 라인은 직사각형 파형이 되도록 기준 저항 소자 4개마다 꺽여져 반복(折返)되어 있고, 기준 저항 소자(R0∼R63)는 전체로서 행열 형태로 배치되어 있다.
기준 저항 소자(R0∼R63)는 8(23)개의 블록(BL0∼BL7)을 구성하고 있다. 각 블록은 8개의 기준 저항 소자를 가지고 있다.
예컨대, 블록 BL0은 기준 저항 소자(R0∼R7)로 구성되고, 기준 저항 소자 R0은 단자(11)에 접속되며, 기준 저항 소자 R7은 상위 3비트 비교기군(2)의 비교기(CPM0)에 접속되어 있다. 또한, 블록 BL1은 기준 저항 소자(R8∼Rl5)로 구성되고, 기준 저항 소자 R8은 비교기군(2)의 비교기(CPM0)에 접속되며, 기준 저항 소자 R15는 비교기군(2)의 비교기(CPM1)에 접속되어 있다. 또한, 블록 BL7은 기준 저항 소자(R56∼R63)로 구성되고, 기준 저항 소자 R56은 비교기군(2)의 비교기(CPM6)에 접속되며, 기준 저항 소자 R63은 단자(12)에 접속되어 있다.
각 블록(BLO∼BL7)의 8개의 기준 저항 소자의 접속점 및 양단은 스위치군(S0∼S7)의 소정의 스위치를 경유하여 하위 3비트 비교기군(4)의 소정의 비교기(CPL0∼CPL8)에 접속되어 있다. 하위 3비트 비교기군(4)의 참조 전압은 각 블록(BL0∼BL7)에 있어서 1계조만 오버랩하도록 구성되어 있다.
이 오버랩은 상위 3비트 비교기군(2)의 비교 결과와 하위 3비트 비교기군(4)의 비교 결과와의 사이의 어긋남을 보상하기 위해서 설치되는 것이다.
1개의 블록 중의 스위치군은 모두 동시에 온 또는 오프가 된다. 또한, 각 블록 중의 스위치군의 온 및 오프는 상위 3비트 비교기군(2)의 비교 결과에 의해 제어된다. 즉, 상위 3비트 비교기군(2)에 있어서의 비교 결과에 기초하여, 소정의 1개의 블록 중의 스위치군만이 온이 되고, 나머지 모든 블록의 스위치군은 오프가 된다.
또한, 소정의 스위치군이 온이 되면, 소정의 참조 전압이 하위 참조 전압 라인(L0∼L8)을 경유하여 하위 3비트 비교기군(4)에 입력된다. 여기서, 하위 참조 전압 라인(L0∼L8)에 인가되는 참조 전압의 크기는 항상 L0 < L1 <‥‥< L8 이 되도록 구성되어 있다.
한편, 입력 전압(아날로그 데이터)(Vin)은 상위 3비트 비교기군(2)의 각 비교기(CPM0∼CPM6)에 입력됨과 동시에, 하위 3비트 비교기군(4)의 각 비교기(CPL0∼CPL8)에 입력된다.
상위 3비트 비교기군(2)의 출력은 상위 3비트 인코더(3)에 의해 인코드된 후에, 디지탈 보정 회로(6)에 입력된다. 또한, 하위 3비트 비교기군(4)의 출력은 하위 3비트 인코더(5)에 의해 인코드된 후에, 디지탈 보정 회로(6)에 입력된다. 6비트의 디지탈 데이터는 디지탈 보정 회로(6)로부터 출력된다.
다음에, 도 2의 직병렬형 A/D 변환기의 동작에 관해서 설명한다.
또, VRB < VRT로 하고, 기준 저항 소자(R0∼R63)에 의해서 분압된 전압을 Vr0(=VRB)∼Vr64(=VRT)로 한다.
상위 3비트 비교기군(2)에는 3비트의 분해능에 대응하는 참조 전압, 즉 풀스케일 전압을 8(=23)개의 기준 저항 소자로 분압하였다고 가정한 경우의 각 전압 Vr8, Vr16, Vr24, Vr32, Vr40, Vr48, Vr56이 각각 입력된다.
상위 3비트 비교기군(2)에서는 이들 7개의 참조 전압과 입력 전압(아날로그 데이터)(Vin)과의 비교가 행해진다. 그 결과, 참조 전압과 입력 전압(Vin)과의 대소 관계가 판명된다.
또한, 표 1에 도시된 바와 같이, 입력 전압(Vin)의 값(비교 결과)에 따라서, 상위 3비트 비교기군(2)은 소정의 1개의 블록의 스위치군만을 온 상태로 하고, 다른 블록의 스위치군을 오프 상태로 한다.
입력 전압 Vin 스위치군 S0∼S7의 상태
Vr8 > Vin → 스위치군 S0만 온(ON), 다른 것은 오프(OFF)
Vr16 > Vin > Vr8 → 스위치군 S1만 온(ON), 다른 것은 오프(OFF)
Vr24 > Vin > Vr16 → 스위치군 S2만 온(ON), 다른 것은 오프(OFF)
·· ··
Vin > Vr56 → 스위치군 S7만 온(ON), 다른 것은 오프(OFF)
예컨대, 입력 전압(Vin)의 값이 Vr16보다도 작고, Vr8보다도 큰 경우에는 블록 BL1의 스위치군 Sl을 온 상태로 하고, 다른 블록 BL0 및 BL2∼BL7의 스위치군 S0 및 S2∼S7을 오프 상태로 한다.
이 후, 하위 3비트 비교기군(4)에 있어서, 소정의 9개의 참조 전압과 입력 전압(Vin)과의 비교가 행해진다.
즉, 표 2에 도시된 바와 같이, 소정의 참조 전압이 하위 참조 전압 라인(L0∼L8)을 경유하여 하위 3비트 비교기군(4)에 입력된다. 여기서, 하위 참조 전압 라인(L0∼L8)에 인가되는 참조 전압의 크기는 항상 L0 < Ll <‥‥< L8 이 되도록 구성되어 있다.
온 상태의 스위치군 하위 3비트의 참조 전압 라인
L0 L1 L2 L3 L4 L5 L6 L7 L8
S7 Vr56 Vr57 Vr58 Vr59 Vr60 Vr61 Vr62 Vr63 Vr64
· · · · · · · · · ·
S3 Vr24 Vr25 Vr26 Vr27 Vr28 Vr29 Vr30 Vr31 Vr32
S2 Vr16 Vr17 Vr18 Vr19 Vr20 Vr21 Vr22 Vr23 Vr24
S1 Vr8 Vr9 Vr10 Vr11 Vr12 Vr13 Vr14 Vr15 Vr16
S0 Vr0 Vr1 Vr2 Vr3 Vr4 Vr5 Vr6 Vr7 Vr8
예컨대, 스위치군 Sl이 온 상태인 경우, 즉 입력 전압(Vin)의 값이 Vr8과 Vr16의 사이에 존재하는 경우, 하위 3비트 비교기군(4)에 있어서의 참조 전압은 Vr8∼Vr16이 된다. 또한, Vr8∼Vr16은 각각 하위 참조 전압 라인(L0∼L8)을 경유하여 하위 3비트 비교기군(4)에 유도된다.
상위 3비트 비교기군(2)의 비교 결과는 상위 3비트 인코더(3)에 입력되어, 상위 3비트 인코더(3)에서 상위 3비트의 디지탈 데이터로 변환된다. 또한, 하위 3비트 비교기군(4)의 비교 결과는 하위 3비트 인코더(5)에 입력되어, 하위 3비트 인코더(5)에서 하위 3비트의 디지탈 데이터로 변환된다.
디지탈 보정 회로(6)에서는 하위 오버 영역의 보정이 행해지고, 최종적으로 6비트의 디지탈 데이터를 얻게 된다.
전술한 A/D 변환기의 기준 전압 생성 회로(1)에서는 표 2에 도시된 바와 같이, 스위치군(S0∼S7)의 전환이 이루어지면(예컨대, 스위치군 S0이 온에서 오프, 스위치군 S1이 오프에서 온이 되면), 하위 참조 전압 라인(L0∼L8)에 인가되는 참조 전압은 8계조분 변화한다(이하, 단계 방식으로 한다).
이러한 단계 방식의 기준 전압 생성 회로(1)를 갖는 A/D 변환기에서는 특히 이하의 2 가지 문제점이 존재한다.
1. 아날로그 데이터로부터 디지탈 데이터로의 변환 동작을 상위 비트측과 하위 비트측으로 나누어서 행하고 있다. 즉, 하위 비트측의 참조 전압은 상위 비트측의 비교 결과에 따라서 변화시키지 않으면 안되고, 이 때문에 하위 참조 전압 라인(L0∼L8)과 스위치군(S0∼S7)을 설치하지 않으면 안된다.
따라서, 스위치군(S0∼S7)을 전환할 때마다 하위 참조 전압 라인(L0∼L8)의 기생 용량(C0∼C8)의 충방전이 발생되고, 그 충방전을 위한 설정 시간(settling time)을 위해 변환 속도가 느려진다.
2. 입력 전압(Vin)의 값이 상위 비트측의 참조 전압 부근에 존재하는 경우, 출력 결과(판정치)가 불확정하게 되는 경우가 있다. 예컨대, 입력 전압(Vin)이 상위 비트측의 참조 전압 Vr8 부근에 존재할 경우, 스위치군 S0 또는 S1이 선택된다. 스위치군 S0이 선택된 경우, 하위 비트측의 참조 전압 Vr8은 하위 참조 전압 라인 L8을 경유하여 비교기(CPL8)에 입력되지만, 스위치군 S1이 선택된 경우에는 하위 비트측의 참조 전압 Vr8은 하위 참조 전압 라인 L0을 경유하여 비교기(CPL0)에 입력된다.
따라서, 입력 전압(Vin)의 값이 상위 비트측의 참조 전압 Vri(i는 8, 16, ‥‥, 56) 부근에 존재하는 경우, 선택되는 스위치군에 따라서 하위 비트측의 참조 전압 Vri가 입력되는 비교기가 서로 상이하게 된다. 각 비교기에는 제조시의 조건의 격차에 의해서 특성에 오프셋이 발생되는 것이 보통이기 때문에, 출력 결과(판정치)가 불확정 상태가 되는 경우가 있었다.
본 발명은 상기 결점을 해결하기 위해 이루어진 것으로, 그 목적은 직병렬형 A/D 변환기에 있어서, 충방전을 위한 설정 시간에 의한 변환 속도의 저하를 방지하는 것 및 입력 전압의 값이 상위 비트측의 참조 전압 부근에 있어서도 출력 결과(판정치)를 불확정 상태가 되지 않도록 함으로써, 고속의 변환 속도 및 고정밀도의 직병렬형 A/D 변환기를 제공하는 것이다.
도 1은 본 발명의 실시예에 따른 직병렬형 A/D 변환기의 구성을 나타내는 도면.
도 2는 종래의 직병렬형 A/D 변환기의 구성을 나타내는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 기준 전압 생성 회로
2 : 상위 3비트 비교기군
3, 3A : 상위 3비트 인코더
4 : 하위 3비트 비교기군
5, 5A : 하위 3비트 인코더
6 : 디지탈 보정 회로
11∼13 : 단자
R0∼R63 : 기준 저항 소자
S0∼S7 : 스위치군
CPM0∼CPM6, CPL0∼CPL8 : 비교기
L0∼L8 : 하위 참조 전압 라인
C0∼C8 : 기생 용량
BL0∼BL7 : 블록
상기 목적을 달성하기 위해서, 본 발명의 직병렬형 A/D 변환기는, 입력 전압이 인가되는 입력 단자와, 제1 및 제2 단자의 사이에 인가되는 전압을 분압하여 복수의 블록을 구성하는 직렬 접속된 복수개의 기준 저항 소자와, 상기 복수개의 기준 저항 소자에 의해 분압된 전압 중 각 블록의 접속점의 상위 비트 참조 전압과 상기 입력 전압을 비교함과 동시에 그 비교 결과에 기초하여 상기 입력 전압 부근의 전압을 포함하는 1개의 블록을 선택하는 상위 비트 비교기와, 상기 상위 비트 비교기에 의해 선택된 1개의 블록의 기준 저항 소자의 접속점의 전압을 하위 비트 참조 전압으로서 하위 참조 전압 라인으로 유도하는 스위치군과, 상기 하위 참조 전압 라인으로 유도된 하위 비트 참조 전압과 상기 입력 전압을 비교하는 하위 비트 비교기와, 상기 상위 비트 비교기의 비교 결과 및 상기 하위 비트 비교기의 비교 결과에 기초하여 디지탈 데이터를 생성하는 인코드 수단을 구비하고 있다.
또, 상기 상위 비트 비교기에 의해 선택된 1개의 블록의 기준 저항 소자의 접속점의 전압을 Vri+0,‥‥,Vri+j(단, Vri+0 <‥‥< Vri+j)로 하며, 상기 하위 참조 전압 라인을 L0,‥‥, Lj로 한 경우(i 및 j는 블록마다 서로 다른 임의의 정수)에, 상기 스위치군은, 상기 상위 비트 비교기에 의해 선택되는 블록이 전환될 때마다 상기 하위 참조 전압 라인에, 다음의 전압, a) L0 = Vri+0,‥‥, Lj = Vri+j, 및 b) L0 = Vri+j,‥‥, Lj = Vri+0을 교대로 유도하도록 구성되어 있다.
상기 복수개의 기준 저항 소자는 행렬 형태로 배치되고, 상기 복수개의 기준 저항 소자가 작성되는 라인은 상기 복수개의 기준 저항 소자의 열방향으로 신장되는 직사각형 파형으로 되어 있고, 상기 상위 비트 비교기는 상기 복수개의 기준 저항 소자의 행방향의 단부에 배치되며, 상기 하위 비트 비교기는 상기 복수개의 기준 저항 소자의 열방향의 단부에 배치되고, 상기 하위 참조 전압 라인은 상기 복수개의 기준 저항 소자의 열방향으로 신장되어 있다.
상기 인코드 수단은, 상기 상위 비트 비교기측에 설치된 상위 비트 인코더와, 상기 하위 비트 비교기측에 설치된 하위 비트 인코더를 포함하고 있다.
상기 하위 비트 인코더는, 2개의 인코더를 포함하고, 상기 상위 비트 비교기에 의해 선택되는 블록이 전환될 때마다 인코드 처리에 사용하는 상기 인코더도 전환된다.
상기 디지탈 데이터가 n 비트인 경우에, 상기 복수개의 기준 저항 소자는 2n개 존재한다.
이하, 도면을 참조하면서 본 발명의 직병렬형 A/D 변환기에 관해서 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 6비트, 2단계 방식의 직병렬형 A/D 변환기의 구성을 나타내는 도면이다.
본 실시예에서는 이하에서 설명을 간단히 하기 위해서, 아날로그 데이터를 6비트의 디지탈 데이터로 변환함으로써, 종래예와 동일하게 상위 3비트와 하위 3비트로 나누어서 변환 동작을 행하는 구성으로 하고 있다.
즉, 기준 전압 생성 회로(1)는 단자(11, 12)간에 직렬 접속된 64(=26)개의 기준 저항 소자(R0∼R63)를 가지고 있다. 기준 저항 소자(R0∼R63)는 모두 동일한 저항값을 가지며, 풀스케일 전압(VRT-VRB 사이)을 일정 간격으로 분압한다.
직렬 접속된 64개의 기준 저항 소자(R0∼R63)가 작성하는 라인은 직사각형파형이 되도록 기준 저항 소자 4개마다 꺽여져 반복되어 있고, 기준 저항 소자(R0∼R63)는 전체로서 행열 형태로 배치되어 있다.
기준 저항 소자(R0∼R63)는 8(23)개의 블록(BL0∼BL7)을 구성하고 있다. 각 블록은 8개의 기준 저항 소자를 가지고 있다.
예컨대, 블록 BL0은 기준 저항 소자(R0∼R7)로 구성되고, 기준 저항 소자 R0은 단자(11)에 접속되며, 기준 저항 소자 R7은 상위 3비트 비교기군(2)의 비교기(CPM0)에 접속되어 있다.
또한, 블록 BLl은 기준 저항 소자(R8∼R15)로 구성되고, 기준 저항 소자 R8은 비교기군(2)의 비교기(CPM0)에 접속되며, 기준 저항 소자 R15는 비교기군(2)의 비교기(CPM1)에 접속되어 있다.
또한, 블록 BL7은 기준 저항 소자(R56∼R63)로 구성되고, 기준 저항 소자 R56은 비교기군(2)의 비교기(CPM6)에 접속되며, 기준 저항 소자 R63은 단자(12)에 접속되어 있다.
각 블록(BL0∼BL7)의 8개의 기준 저항 소자의 접속점 및 양단은 스위치군(S0∼S7)의 소정의 스위치를 경유하여 하위 3비트 비교기군(4)의 소정의 비교기(CPL0∼CPL8)에 접속되어 있다.
여기서, 하위 3비트 비교기군(4)의 참조 전압은 각 블록(BL0∼BL7)에 있어서 1계조만 오버랩하도록 구성되어 있다. 이 오버랩은 상위 3비트 비교기군(2)의 비교 결과와 하위 3비트 비교기군(4)의 비교 결과와의 사이의 어긋남을 보상하기 위해서 설치되는 것이다.
1개의 블록 중의 스위치군은 모두 동시에 온 또는 오프가 된다. 또한, 각 블록 중의 스위치군의 온 및 오프는 상위 3비트 비교기군(2)의 비교 결과에 의해 제어된다. 즉, 상위 3비트 비교기군(2)에 있어서의 비교 결과에 기초하여, 소정의 1개의 블록 중의 스위치군만이 온이 되고, 나머지 모든 블록의 스위치군은 오프가 된다.
또한, 소정의 스위치군이 온이 되면, 소정의 참조 전압이 하위 참조 전압 라인(L0∼L8)을 경유하여 하위 3비트 비교기군(4)에 입력된다.
여기서, 하위 참조 전압 라인(L0∼L8)에 인가되는 참조 전압의 크기는 짝수 블록(BL0, BL2,‥‥, BL6)의 스위치군(S0, S2,‥‥, S6)이 선택된 경우에는 L0 < Ll <‥‥< L8 이 되도록 구성되고, 홀수 블록(BL1, BL3,‥‥, BL7)의 스위치군(S1, S3,‥‥, S7)이 선택된 경우에는 L0 > L1 >‥‥> L8 이 되도록 구성되어 있다.
한편, 입력 전압은 상위 3비트 비교기군(2)의 각 비교기(CPM0∼CPM6)에 입력됨과 동시에, 하위 3비트 비교기군(4)의 각 비교기(CPL0∼CPL8)에 입력된다.
상위 3비트 비교기군(2)의 출력은 상위 3비트 인코더(3A)에 의해 인코드된 후에, 디지탈 보정 회로(6)에 입력된다. 또한, 하위 3비트 비교기군(4)의 출력은 하위 3비트 인코더(5A)에 의해 인코드된 후에, 디지탈 보정 회로(6)에 입력된다. 6비트의 디지탈 데이터는 디지탈 보정 회로(6)로부터 출력된다.
또한, 본 발명에서는 하위 참조 전압 라인(L0∼L8)에 인가되는 전압은 블록이 전환될 때마다 상하가 반전한다(L0측이 높은 전압이 되거나 또는 L8측이 높은 전압이 되거나 한다). 즉, 하위 3비트 비교기군(4)의 출력(비교 결과)도 블록이 전환될 때마다 상하가 반전한다(L0측이 "H"가 되거나 또는 L8측이 "H"가 되거나 한다).
그래서, 하위 3비트 인코더(5A)에는 상위 3비트 인코더(3A)로부터 출력되는 제어 신호(ODD/EVEN)가 입력되고 있다. 즉, 하위 3비트 인코더(5A)는 짝수 블록이 선택되었을 때에 사용되는 인코더와, 홀수 블록이 선택되었을 때에 사용되는 인코더를 가지고 있다. 제어 신호(ODD/EVEN)는 이들 2개의 인코더 중의 어느 하나의 인코더를 사용할지의 여부를 결정하기 위한 것이다.
또한, 어느 하나의 블록이 선택된 경우에도 1개의 인코더로 인코드 처리를 행할 수도 있다. 즉, 본 발명자가 이미 제안하여, 이미 특허 출원된[특허 출원 평성 제7-290404호(1995년 l0월 12일 출원)] 인코더는 하위 3비트 비교기군(4)의 출력 중 "H"의 수에 의해서 인코드 처리를 행하는 것이다. 즉, L0측이 "H"이거나 또는 L8측이 "H"인지의 여부에 상관없이 인코드 처리를 행할 수 있다.
이 경우, 하위 3비트 인코더의 구성을 작게 할 수 있기 때문에, 직병렬형 A/D 변환기의 회로 규모도 작아진다.
다음에, 도 1의 직병렬형 A/D 변환기의 동작에 관해서 설명한다.
또, VRB < VRT로 하고, 기준 저항 소자(R0∼R63)에 의해서 분압된 전압을 Vr0(=VRB)∼Vr64(=VRT)로 한다.
상위 3비트 비교기군(2)에는 3비트의 분해능에 대응하는 참조 전압, 즉 풀스케일 전압을 8(=23)개의 기준 저항 소자로 분압하였다고 가정한 경우의 각 전압 Vr8, Vr16, Vr24, Vr32, Vr40, Vr48, Vr56이 각각 입력된다.
상위 3비트 비교기군(2)에서는 이들 7개의 참조 전압과 입력 전압(Vin)과의 비교가 행해진다. 그 결과, 참조 전압과 입력 전압(Vin)과의 대소 관계가 판명된다.
또한, 상기 표 1에 도시된 바와 같이, 입력 전압(Vin)의 값(비교 결과)에 따라서, 상위 3비트 비교기군(2)은 소정의 1개의 블록의 스위치군만을 온 상태로 하고, 다른 블록의 스위치군을 오프 상태로 한다.
예컨대, 입력 전압(Vin)의 값이 Vr16보다도 작고, Vr8보다도 큰 경우에는 블록 BLl의 스위치군 S1을 온 상태로 하고, 다른 블록 BL0 및 BL2∼BL7의 스위치군 S0 및 S2∼S7을 오프 상태로 한다.
이 후, 하위 3비트 비교기군(4)에 있어서, 소정의 9개의 참조 전압과 입력 전압(Vin)과의 비교가 행해진다.
즉, 표 3에 도시된 바와 같이, 소정의 참조 전압이 하위 참조 전압 라인(L0∼L8)을 경유하여 하위 3비트 비교기군(4)에 입력된다. 여기서, 하위 참조 전압 라인(L0∼L8)에 인가되는 참조 전압의 크기는 짝수 블록(BL0, BL2,‥‥, BL6)의 스위치군(S0, S2,‥‥, S6)이 선택된 경우에는 L0 < L1 <‥‥< L8 이 되고, 홀수 블록(BL1, BL3,‥‥, BL7)의 스위치군(S1, S3,‥‥, S7)이 선택된 경우에는 L0 > Ll>‥‥> L8 이 되도록 구성된다.
온 상태의 스위치군 하위 3비트의 참조 전압 라인
L0 L1 L2 L3 L4 L5 L6 L7 L8
S7 Vr64 Vr63 Vr62 Vr61 Vr60 Vr59 Vr58 Vr57 Vr56
· · · · · · · · · ·
S3 Vr32 Vr31 Vr30 Vr29 Vr28 Vr27 Vr26 Vr25 Vr24
S2 Vr16 Vr17 Vr18 Vr19 Vr20 Vr21 Vr22 Vr23 Vr24
S1 Vr16 Vr15 Vr14 Vr13 Vr12 Vr11 Vr10 Vr9 Vr8
S0 Vr0 Vr1 Vr2 Vr3 Vr4 Vr5 Vr6 Vr7 Vr8
예컨대, 스위치군 S0이 온 상태인 경우, 즉 입력 전압(Vin)의 값이 Vr0과 Vr8의 사이에 존재하는 경우, 하위 3비트 비교기군(4)에 있어서의 참조 전압은 Vr0∼Vr8이 된다. 또한, Vr0∼Vr8은 각각 하위 참조 전압 라인(L0∼L8)을 경유하여 하위 3비트 비교기군(4)에 유도된다.
또한, 스위치군 S1이 온 상태인 경우, 즉 입력 전압(Vin)의 값이 Vr8과 Vrl6의 사이에 존재하는 경우, 하위 3비트 비교기군(4)에 있어서의 참조 전압은 Vr8∼Vrl6이 된다. 또한, Vr8∼Vr16은 각각 하위 참조 전압 라인(L8∼L0)을 경유하여 하위 3비트 비교기군(4)에 유도된다.
상위 3비트 비교기군(2)의 비교 결과는 상위 3비트 인코더(3A)에 입력되어, 상위 3비트 인코더(3A)에서 상위 3비트의 디지탈 데이터로 변환된다. 또한, 하위 3비트 비교기군(4)의 비교 결과는 하위 3비트 인코더(5A)에 입력되어, 하위 3비트 인코더(5A)에서 하위 3비트의 디지탈 데이터로 변환된다.
여기서, 표 3에 도시된 바와 같이, 하위 참조 전압 라인(L0∼L8)에 인가되는 참조 전압의 크기는 짝수 블록(BL0, BL2,‥‥, BL6)의 스위치군(S0, S2,‥‥, S6)이 선택된 경우에는 L0 < L1 <‥‥< L8 이 되고, 홀수 블록(BL1, BL3,‥‥, BL7)의 스위치군(S1, S3,‥‥, S7)이 선택된 경우에는 L0 > L1 >‥‥> L8 이 되도록 구성된다.
따라서, 상위 3비트 인코더(3A) 및 하위 3비트 인코더(5A)에서의 인코드 처리에서는 하나의 연구가 필요하다.
그래서, 상위 3비트 인코더(3A)가 짝수 블록(BL0, BL2,‥‥, BL6)을 선택하는지 또는 홀수 블록(BL1, BL3,‥‥, BL7)을 선택하는지를 나타내는 제어 신호(ODD/EVEN)를 하위 3비트 인코더(5A)에 부여하도록 구성하고 있다.
하위 3비트 인코더(5A)에서는 제어 신호(ODD/EVEN)에 기초하여 하위 3비트 인코더(5A)를 구성하는 2개의 비교기 중 어느 것을 사용할지를 결정한다.
즉, 짝수 블록(BL0, BL2,‥‥, BL6)이 선택되어 있는 경우에는 하위 3비트 인코더(5A)의 제1 인코더를 사용해서 인코드 처리를 행하고, 홀수 블록(BL1, BL3,‥‥, BL7)이 선택된 경우에는 하위 3비트 인코더(5A)의 제2 인코더를 사용해서 인코드 처리를 행한다.
디지탈 보정 회로(6)에서는 하위 오버 영역의 보정이 행해지고, 최종적으로 6비트의 디지탈 데이터를 얻게 된다.
전술한 A/D 변환기의 기준 전압 생성 회로(1)에서는 표 3에 도시된 바와 같이, 예컨대 입력 전압(Vin)이 상위 비트측 참조 전압 Vr8을 저전압측에서 고전압측으로 전환되는 경우, 스위치군 S0이 온에서 오프, 스위치군 S1이 오프에서 온이 된다. 이 경우, 하위 참조 전압 라인(L0∼L8)에 인가되는 참조 전압은 L8에서는 전혀 변화하지 않고 Vr8 그대로이며, L7에서도 2계조분만 변화할 뿐이다(이하, 반복 방식으로 한다).
즉, 종래의 단계 방식에서는, 상기와 같은 경우에 하위 참조 전압라인(L0∼L8)에 인가되는 참조 전압은 모두 8계조분 변화하기 때문에, 하위 참조 전압 라인(예컨대 L8)의 충방전을 위한 설정 시간이 길어지고, 변환 속도를 저하시키고 있었다.
이것에 대하여, 본 발명의 반복 방식에서는 스위치군 S0이 온에서 오프, 스위치군 S1이 오프에서 온으로 전환될 경우에 하위 참조 전압 라인 L8에 인가되는 참조 전압은 Vr8 그대로이고 전혀 변화하지 않는다.
즉, 이 때, 입력 전압(Vin)은 상위 비트측의 참조 전압 Vr8을 저전압측에서 고전압측으로 전환되고 있지만, 하위 참조 전압 라인 L8의 충방전을 위한 시간이 전혀 필요 없기 때문에, 변환 속도는 고속이 된다.
한편, 본 발명의 반복 방식에서는 스위치군 S0이 온에서 오프, 스위치군 Sl이 오프에서 온으로 전환될 경우에 하위 참조 전압 라인 L0에 인가되는 참조 전압은 Vr0에서 Vr16까지, 16계조분이나 변화한다.
그러나, 이 때, 입력 전압(Vin)은 상위 비트측의 참조 전압 Vr8을 저전압측에서 고전압측으로 전환되고 있기 때문에, 참조 전압이 VR0에서 Vr16으로 변화하는 하위 참조 전압 라인 L0의 충방전에 시간을 필요로 하더라도(즉, 충방전을 위한 설정 시간이 길어지더라도), 변환 속도에는 전혀 영향을 주는 일은 없다.
이와 같이, 본 발명의 A/D 변환기에서는 소위 반복 방식을 채용함으로써, 스위치군(S0∼S7)을 전환하더라도 하위 참조 전압 라인(L0 또는 L8)에 인가되는 참조 전압[입력 전압(Vin)이 전환되는 참조 전압]은 변화하지 않기 때문에, 기생 용량(C0∼C8)의 충방전도 발생되는 일이 없으며, 고속 변환에 기여할 수 있다.
또한, 예컨대 입력 전압(Vin)이 상위 비트측의 참조 전압 Vr8 부근에 존재하는 경우, 스위치군 S0 또는 S1이 선택된다. 스위치군 S0이 선택된 경우에는, 하위 비트측의 참조 전압 Vr8은 하위 참조 전압 라인 L8을 경유하여 비교기(CPL8)에 입력되고, 스위치군 S1이 선택된 경우에도 하위 비트측의 참조 전압 Vr8은 하위 참조 전압 라인 L8을 경유하여 비교기(CPL8)에 입력된다.
즉, 입력 전압(Vin)의 값이 상위 비트측의 참조 전압 Vri(i는 8, 16,‥‥, 56) 부근에 존재하는 경우, 선택되는 스위치군에 따라서 하위 비트측의 참조 전압 Vri가 입력되는 비교기가 서로 상이하게 되는 일은 없다.
따라서, 제조시의 조건의 격차에 의해서 각 비교기에 오프셋이 발생되더라도 출력 결과(판정치)가 불확정 상태가 되는 일은 없다.
이상, 설명한 바와 같이, 본 발명의 직병렬형 A/D 변환기에 의하면, 다음과 같은 효과를 발휘한다.
소위 반복 방식으로 하위 비트 참조 전압 라인의 참조 전압의 전환을 행함으로써, 입력 전압(Vin) 부근의 참조 전압이 인가되는 하위 참조 전압 라인의 전압은 변화하지 않거나 그 변화가 적기 때문에, 하위 참조 전압 라인의 기생 용량(C0∼C8)의 충방전 시간이 짧게 되어, 고속 변환에 기여할 수 있다.
또한, 반복 방식을 채용함으로써, 입력 전압(Vin)의 값이 상위 비트측의 참조 전압 부근에 존재하는 경우, 선택되는 스위치군에 따라서 입력 전압(Vin) 부근의 참조 전압이 입력되는 하위 비트 비교기가 서로 상이하게 되는 일은 없다. 이때문에, 제조시의 조건의 격차에 의해서 각 비교기에 오프셋이 발생되더라도 출력 결과(판정치)가 불확정 상태가 되는 일이 없다.

Claims (5)

  1. 입력 전압이 인가되는 입력 단자와;
    제1 및 제2 단자의 사이에 인가되는 전압을 분압하여, 복수의 블록을 구성하는 직렬 접속된 복수개의 기준 저항 소자와;
    상기 복수개의 기준 저항 소자에 의해 분압된 전압 중 각 블록의 접속점의 상위 비트 참조 전압과 상기 입력 전압을 비교함과 동시에, 그 비교 결과에 기초하여 상기 입력 전압 부근의 전압을 포함하는 1개의 블록을 선택하는 상위 비트 비교기와;
    상기 상위 비트 비교기에 의해 선택된 1개의 블록의 기준 저항 소자의 접속점의 전압을 하위 비트 참조 전압으로서 하위 참조 전압 라인으로 유도하는 스위치군과;
    상기 하위 참조 전압 라인으로 유도된 하위 비트 참조 전압과 상기 입력 전압을 비교하는 하위 비트 비교기와;
    상기 상위 비트 비교기의 비교 결과 및 상기 하위 비트 비교기의 비교 결과에 기초하여 디지탈 데이터를 생성하는 인코드 수단을 구비하고,
    상기 상위 비트 비교기에 의해 선택된 1개의 블록의 기준 저항 소자의 접속점의 전압을 Vri+0, ‥‥, Vri+j(단, Vri+0 <‥‥< Vri+j)로 하며, 상기 하위 참조 전압 라인을 L0, ‥‥, Lj로 한 경우(단, i 및 j는 블록마다 다른 임의의 정수),
    상기 스위치군은, 상기 상위 비트 비교기에 의해 선택되는 블록이 전환될 때마다 상기 하위 참조 전압 라인에, 전압
    a) L0 = Vri+0,‥‥, Lj = Vri+j 및
    b) L0 = Vri+j,‥‥, Lj = Vri+0
    을 교대로 유도하도록 구성되어 있는 것을 특징으로 하는 직병렬형 A/D 변환기.
  2. 제1항에 있어서, 상기 복수개의 기준 저항 소자는 행렬 형태로 배치되고, 상기 복수개의 기준 저항 소자가 작성하는 라인은 상기 복수개의 기준 저항 소자의 열방향으로 신장하는 직사각형 파형으로 되어 있고, 상기 상위 비트 비교기는 상기 복수개의 기준 저항 소자의 행방향의 단부에 배치되며, 상기 하위 비트 비교기는 상기 복수개의 기준 저항 소자의 열방향의 단부에 배치되고, 상기 하위 참조 전압 라인은 상기 복수개의 기준 저항 소자의 열방향으로 신장되어 있는 것을 특징으로 하는 직병렬형 A/D 변환기.
  3. 제1항에 있어서, 상기 인코드 수단은, 상기 상위 비트 비교기측에 설치된 상위 비트 인코더와, 상기 하위 비트 비교기측에 설치된 하위 비트 인코더를 포함하는 것을 특징으로 하는 직병렬형 A/D 변환기.
  4. 제3항에 있어서, 상기 하위 비트 인코더는 2개의 인코더를 포함하고, 상기 상위 비트 비교기에 의해 선택되는 블록이 전환될 때마다 인코드 처리에 사용하는 상기 인코더도 전환되는 것을 특징으로 하는 직병렬형 A/D 변환기.
  5. 제1항에 있어서, 상기 디지탈 데이터가 n 비트인 경우에, 상기 복수개의 기준 저항 소자는 2n개 존재하는 것을 특징으로 하는 직병렬형 A/D 변환기.
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