JP3803900B2 - ディジタル・アナログ変換器 - Google Patents
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【０００１】
【発明の属する技術分野】
本発明は、２進数のディジタル信号をアナログ信号に変換するディジタル・アナログ変換器（以下、Ｄ／Ａ変換器、という）に関する。
【０００２】
【従来の技術】
ディジタル・アナログ変換回路（以下、Ｄ／Ａ変換回路、という）として、荷重抵抗回路による荷重電流加算型回路が従来より知られている。図２はそのような荷重抵抗回路による荷重電流加算型の８ビット構成のＤ／Ａ変換器を示すものである。
【０００３】
同図に示すように、このＤ／Ａ変換器は、Ｄ／Ａ変換される８ビットディジタル信号の各ビットｂ０〜ｂ７に対応する荷重を持つ抵抗Ｒ０〜Ｒ７（２0Ｒないし２7Ｒ）が設けられる。この抵抗Ｒ０〜Ｒ７の一端を出力端子３０に接続し、各他端を８ビットディジタル信号の各位ビットｂ０〜ｂ７に対応して設けられた８個の切替スイッチＳ０〜Ｓ７の切替操作により、基準電圧Ｖｒｅｆが印加される第１入力端子１０あるいはグランド電位ＧＮＤが印加される第２入力端子２０のいずれかに接続される。
【０００４】
そして、それぞれの切替スイッチＳ０〜Ｓ７がディジタル信号の対応するビットｂ０〜ｂ７の状態（１，０）に応じて基準電圧Ｖｒｅｆが印加される第１入力端子１０とグランド電位ＧＮＤが印加される第２入力端子２０の間で切り替えられ、そのディジタル信号に応じた電圧値を有するアナログ信号が出力端子３０から出力される。
【０００５】
この荷重抵抗回路によるＤ／Ａ変換器は、ディジタル信号の桁数に応じた抵抗器数のみで構成できるが、抵抗器はすべて異なる値となるから、桁数が多いと最上位ビットＭＳＢ（ｂ７）と最下位ビットＬＳＢ（ｂ０）との抵抗比が大（この例では１２８）となり、設計上精度の維持が問題となる。
【０００６】
この大きな抵抗比による設計上の精度の問題を避けるために、抵抗器をすべて等しい値の抵抗器とし、各ビットの重みに応じた数の抵抗器を使用することが考えられる。この場合には、ディジタル信号の重み付けに応じて出力されるアナログ信号が一定方向（上昇方向或いは下降方向）に変化し、Ｄ／Ａ変換器としての単調性に優れるという利点がある。
【０００７】
しかしながら、この場合には、ディジタル信号の桁数に応じて使用する抵抗器の数及び切替スイッチの数が、ｎ桁の場合に２n−１と著しく多く必要となり、多ビット構成のＤ／Ａ変換器を構成するには、回路規模が大きくなってしまう。
【０００８】
また、Ｄ／Ａ変換回路として、Ｒ−２Ｒ方式のものが知られている。図３はそのようなＲ−２Ｒ方式を採用した８ビットのＤ／Ａ変換器を示すものである。
【０００９】
図３において、Ｄ／Ａ変換される８ビットディジタル信号の各位のビットに対応して切替スイッチＳ０〜Ｓ７が設けられている。この各切替スイッチＳ０〜Ｓ７の構成及び接続は図２のＤ／Ａ変換器におけると同様である。第２入力端子２０と出力端子３０との間には、２Ｒの抵抗値を有する１個の抵抗体とＲの抵抗値を有する７個の抵抗体が直列に直列に接続されている。また、上記各抵抗体間の接続点と切替スイッチＳ０〜Ｓ７の共通端子間に２Ｒの抵抗値を有する８個の抵抗体が接続されている。
【００１０】
そして、それぞれの切替スイッチＳ０〜Ｓ７がディジタル信号の対応するビットｂ０〜ｂ７の状態（１または０）に応じて基準電圧Ｖｒｅｆが印加される第１入力端子１０とグランド電位ＧＮＤが印加される第２入力端子２０の間で切り替えられ、そのディジタル信号に応じた電圧値を有するアナログ信号が出力端子３０より出力される。
【００１１】
このＲ−２Ｒ方式のＤ／Ａ変換器では、抵抗体や切替スイッチ等の素子数が少なくて済み、制御も簡単である。
【００１２】
しかし、現実には各抵抗体の抵抗値にばらつきがあり、この抵抗値のばらつきΔＲ（ｂｉ）がアナログ出力信号に与える影響度は上位ビット側になるほど高く、ΔＲ（ｂ７）≒２ΔＲ（ｂ６）≒４ΔＲ（ｂ５）≒８ΔＲ（ｂ４）・・・のようになる。そして、一般的に抵抗体の値のばらつきは既定値として存在してしまうため、そのばらつきの程度および多ビット化の段数によって、上位ビットが０から１に変化する時点で、入力ディジタル信号に対する出力アナログ信号の単調性が失われてしまうことになる。
【００１３】
これらの問題点を解決する改良手段として、下位ビット側をＲ−２Ｒ方式とし、上位ビット側を２Ｒの抵抗で重み付けしたＤ／Ａ変換器が提案されている（特許第２８３７７２６号公報参照）。図４（ａ）は、そのような改良された８ビット構成のＤ／Ａ変換器の例を示すものである。
【００１４】
同図において、最下位ビットｂ０（ＬＳＢ）からビットｂ５までは図３と同様なＲ−２Ｒ構成とされ、ビットｂ６及び最上位ビットｂ７（ＭＳＢ）は２Ｒの抵抗で重み付けすると共に、Ｒ−２Ｒ構成の最終段であるビットｂ５と２Ｒの抵抗で重み付け構成の初段であるビットｂ６との間に抵抗Ｒが接続されて、Ｄ／Ａ変換器が構成されている。
【００１５】
この図４（ａ）のＤ／Ａ変換器では、上位ビット側（ｂ６，ｂ７）を図２のような荷重抵抗回路で構成しているため、図３のＲ−２Ｒ方式のものに比して、抵抗ばらつき精度の影響は半減可能となり、言い換えれば約２倍までの抵抗ばらつきが許容されることになる。
【００１６】
【発明が解決しようとする課題】
しかしながら、従来の図４（ａ）のＤ／Ａ変換器では、抵抗器として抵抗値Ｒの抵抗器と抵抗値２Ｒの抵抗器を使用しているため、すべて等しい抵抗器を使用する単位抵抗化を図る場合に、図４（ｂ）に示すように抵抗値Ｒの単位抵抗器の使用個数が著しく増加してしまう。また、Ｄ／Ａ変換器を半導体集積回路に組み込む場合に大きな面積を必要とする等の問題がある。
【００１７】
そこで、本発明は、抵抗のばらつき精度を維持しつつ、単位抵抗化を図り、かつ使用する抵抗器の数を削減することを目的とする。
【００１８】
【課題を解決するための手段】
請求項１のＤ／Ａ変換器は、ビット数がＮｌ（但しＮｌは１以上の自然数）の下位ビットと、ビット数がＮｕ（但しＮｕは１以上の自然数）の上位ビットからなる２進数のディジタル信号をアナログ信号に変換するディジタル・アナログ変換器であって、第１基準電位が印加される第１入力端子と、第２基準電位が印加される第２入力端子と、出力端子と、下位ビットのディジタルデータに基づいて駆動される第１ディジタル・アナログ変換回路と、上位ビットのディジタルデータに基づいて駆動される第２ディジタル・アナログ変換回路とを備え、前記第１ディジタル・アナログ変換回路は、第２入力端子と出力端子との間に直列に接続されたＮｌ＋１個のＲ用単位抵抗からなるＲ用単位抵抗群と、２個の単位抵抗が直列接続され、一端が前記直列に接続されたＮｌ＋１個のＲ用単位抵抗群と前記出力端子間及びＲ用単位抵抗間の接続点に前記出力端子側から梯子型に順次接続されたＮｌ個の２Ｒ用抵抗体からなる２Ｒ用抵抗体群と、前記２Ｒ用抵抗体の他端に共通端子が、前記第１入力端子と前記第２入力端子とに切替端子がそれぞれ接続されたＮｌ個の切替スイッチからなる第１切替スイッチ群とを有し、前記第２ディジタル・アナログ変換回路は、一端が前記出力端子に接続された２Nu−１個の重み付け用単位抵抗からなる重み付け用単位抵抗群と、前記重み付け用単位抵抗の他端に共通端子が、前記第１入力端子と前記第２入力端子とに切替端子がそれぞれ接続された２Nu−１個の切替スイッチからなる第２切替スイッチ群とを有することを特徴とする。
【００１９】
請求項１のＤ／Ａ変換器は、下位ビット側のＲ−２Ｒ方式の第１ディジタル・アナログ変換回路と共に用いられる、上位ビット側の加重抵抗回路方式の第２ディジタル・アナログ変換回路において、重み付け用の抵抗が、２Ｒとする必要はなく、回路的な工夫により単位抵抗Ｒで構成できることに着目し、すべての抵抗を単位抵抗Ｒとすると共に、その単位抵抗Ｒの使用個数を削減するものである。
【００２０】
この本発明のＤ／Ａ変換器によれば、高い抵抗比精度の抵抗を使用せずに、単調性を維持しつつ高い分解能を得られる。
【００２１】
さらに、すべての抵抗器を値の等しい単位抵抗器とすることができ、しかもその単位抵抗器の必要な個数を削減することができる。したがって、半導体集積回路化を図る場合にも小さい面積で作り込むことができ、単位抵抗器のばらつきをより少なくすることができる。
【００２２】
また、全体として同じ個数の単位抵抗を用いる場合には、より下位ビットから加重抵抗回路方式を適用することができるから、さらに精度を向上することができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施例について、図１を参照して説明する。
【００２４】
図１は、本発明の実施例に係るＤ／Ａ変換器の回路構成を示す図である。同図において、Ｄ／Ａ変換器は、下位ビットＮｌとして６ビット（ｂ０〜ｂ５）をＤ／Ａ変換する第１Ｄ／Ａ変換回路４０と、上位ビットＮｕとして２ビット（ｂ６，ｂ７）をＤ／Ａ変換する第２Ｄ／Ａ変換回路５０とを備え、全体として８ビットの２進数ディジタル信号をＤ／Ａ変換するものとして示されている。これら下位ビットＮｌ及び上位ビットＮｕとしては、任意のビット数を取り得るものである。
【００２５】
第１Ｄ／Ａ変換回路４０は、第２基準電位ＧＮＤが印加される第２入力端子２０と出力電位Ｖｏｕｔが取り出される出力端子３０との間に抵抗値ＲのＲ用単位抵抗が７個（Ｎｌ＋１個）直列に接続されたＲ用単位抵抗群４１と、抵抗値Ｒの単位抵抗が２個直列に接続された２Ｒ抵抗体が６組（Ｎｌ組）設けられ、これら各２Ｒ抵抗体の一端が前記直列に接続されたＲ用単位抵抗群４１と出力端子３０間及びＲ用単位抵抗間の接続点に、出力端子３０側から梯子型に順次接続された２Ｒ用抵抗体群４２と、これら２Ｒ用抵抗体の他端に共通端子が接続され、第１基準電位Ｖｒｅｆが印加される第１入力端子１０と第２入力端子２０とに切替端子がそれぞれ接続された６個（Ｎｌ個）の切替スイッチＳ０〜Ｓ５からなる第１切替スイッチ群４３とを有する。
【００２６】
この第１Ｄ／Ａ変換回路４０は、下位６ビット（ｂ０〜ｂ６）に対して、Ｒ−２Ｒ方式のＤ／Ａ変換回路を構成している。
【００２７】
第２Ｄ／Ａ変換回路５０は、一端が出力端子３０に接続された３個（２Nu−１）個の抵抗値Ｒの重み付け用単位抵抗からなる重み付け用単位抵抗群５１と、これら重み付け用単位抵抗の他端に共通端子が接続され、第１入力端子１０と第２入力端子２０とに切替端子がそれぞれ接続された３個（２Nu−１）個の切替スイッチＳ６〜Ｓ７−２からなる第２切替スイッチ群とを有する。なお、これら切替スイッチＳ０〜Ｓ７−２は通常電子スイッチで構成される。
【００２８】
この第２Ｄ／Ａ変換回路５０は、上位２ビット（ｂ６，ｂ７）に対して、荷重抵抗方式のＤ／Ａ変換回路を構成している。この例では、ビットｂ６に対して切替スイッチＳ６が動作し、ビットｂ７に対して切替スイッチＳ７−１及びＳ７−２が動作するものとして図示している。しかし、各単位抵抗の重み付けは同一であるので、ビットｂ６に対して切替スイッチＳ６〜Ｓ７−２の内のいずれか１つが、ビットｂ７に対して切替スイッチＳ６〜Ｓ７−２の内のいずれか２つが、またビットｂ６，ｂ７に対して切替スイッチＳ６〜Ｓ７−２の全部が、それぞれ動作するように構成することができる。但し、各単位抵抗の抵抗値のばらつきを考慮して単調性を高めるために、ビットｂ６で選択した切替スイッチは、ビットｂ７で選択するスイッチに含ませる。
【００２９】
この本発明実施例のＤ／Ａ変換器は、上位ビット側（ｂ６，ｂ７）の加重抵抗回路方式の第２ディジタル・アナログ変換回路５０において、重み付け用の抵抗を、従来のように下位ビット側（ｂ０〜ｂ５）のＲ−２Ｒ方式の第１ディジタル・アナログ変換回路４０におけると同様に、２Ｒとする必要はなく、第１Ｄ／Ａ変換回路４０と第２Ｄ／Ａ変換回路５０との間の抵抗をなくすという簡単な回路的工夫により、単位抵抗Ｒで構成できることに着目してなされたものである。
【００３０】
このように構成された本発明実施例のＤ／Ａ変換器は、第４図の従来のＤ／Ａ変換器においては下位ビット側Ｄ／Ａ変換回路（本実施例の第１Ｄ／Ａ変換回路４０に対応）と上位ビット側Ｄ／Ａ変換回路（本実施例の第２Ｄ／Ａ変換回路５０に対応）との間に設けられていた抵抗値Ｒの抵抗器を削除すると共に、これにより荷重抵抗方式の第２Ｄ／Ａ変換回路５０の荷重抵抗の単位を従来の２ＲからＲとしている。
【００３１】
こうしてディジタル信号ｂ１〜ｂ７のビットの状態に応じて、各切替スイッチＳ０〜Ｓ７−２をそれぞれ切り替えることにより、出力端子３０から変換されたアナログ信号が出力されるＤ／Ａ変換器が構成される。なお、入力ディジタル信号に対するアナログ信号電圧Ｖｏｕｔは、２ＲをＲに置き換えるだけで従来例と同様に算出されるから、その計算式などは省略する。
【００３２】
本発明実施例のＤ／Ａ変換器は、下位ビットｂ０〜ｂ５のディジタルデータに基づいて駆動される第１Ｄ／Ａ変換回路４０がＲ−２Ｒ方式に構成され、上位ビットｂ６，ｂ７のディジタルデータに基づいて駆動される第２Ｄ／Ａ変換回路５０が荷重単位Ｒの荷重抵抗方式に構成されているから、第４図の従来のＤ／Ａ変換器と同様に、高い抵抗比精度の抵抗を使用せずに、単調性を維持しつつ高い分解能を得ることができる。
【００３３】
そして、本発明実施例のＤ／Ａ変換器は、使用する抵抗器としてすべて抵抗値の等しい抵抗器を使用する単位抵抗化を行っているにもかかわらず、第２Ｄ／Ａ変換回路５０の荷重抵抗の単位を従来の２ＲからＲとすることができているから、図４（ｂ）に示す従来方式による場合に比して、抵抗値Ｒの単位抵抗の使用個数が著しく少なくなっている。
【００３４】
この単位抵抗の使用個数を、本発明実施例と図４（ｂ）に示す従来方式とについて上位ビット側についてみると、従来方式では６個の単位抵抗を必要としているのに対して、本発明実施例では３個の単位抵抗の使用で済んでいる。この例では総ビット数が８ビット中の上位２ビット（ｂ６，ｂ７）が荷重抵抗方式のＤ／Ａ変換回路であるが、総ビット数が増加し、例えば総ビット数が１２ビットの上位６ビット（ｂ６〜ｂ１１）が荷重抵抗方式のＤ／Ａ変換回路となった場合には、本発明では６３個の単位抵抗の使用で済むのに対して、従来方式では１２６個の単位抵抗を必要とすることになる。
【００３５】
このように荷重抵抗方式で構成する上位ビット数が多くなるほど、本発明における単位抵抗の使用数は、従来方式に比較して大幅に減少できる。
【００３６】
なお、本発明のＤ／Ａ変換器は、Ｄ／Ａ変換部を内蔵することで実現されるアナログ入力レベルに応じたディジタル出力コードを発生するアナログ・ディジタル変換装置に広く用いることができる。
【００３７】
【発明の効果】
本発明のＤ／Ａ変換器によれば、高い抵抗比精度の抵抗を使用せずに、単調性を維持しつつ高い分解能を得られる。
【００３８】
さらに、すべての抵抗器を値の等しい単位抵抗器とすることができ、しかもその単位抵抗器の必要な個数を削減することができる。したがって、半導体集積回路化を図る場合にも小さい面積で作り込むことができ、単位抵抗器のばらつきをより少なくすることができる。
【００３９】
また、全体として同じ個数の単位抵抗を用いる場合には、より下位ビットから加重抵抗回路方式を適用することができるから、さらに精度を向上することができる。
【図面の簡単な説明】
【図１】本発明の実施例に係るＤ／Ａ変換器の回路構成図。
【図２】加重抵抗回路方式のＤ／Ａ変換器の回路構成図。
【図３】Ｒ−２Ｒ方式のＤ／Ａ変換器の回路構成図。
【図４】従来のＤ／Ａ変換器の回路構成図。
【符号の説明】
１０ 第１入力端子
２０ 第２入力端子
３０ 出力端子
４０ 第１Ｄ／Ａ変換回路
４１ Ｒ用単位抵抗群
４２ ２Ｒ用抵抗体群
４３ 第１切替スイッチ群
５０ 第２Ｄ／Ａ変換回路
５１ 重み付け用単位抵抗群
５２ 第２切替スイッチ群
Ｒ 単位抵抗
Ｓ０〜Ｓ７−２ 切替スイッチ
【発明の属する技術分野】
本発明は、２進数のディジタル信号をアナログ信号に変換するディジタル・アナログ変換器（以下、Ｄ／Ａ変換器、という）に関する。
【０００２】
【従来の技術】
ディジタル・アナログ変換回路（以下、Ｄ／Ａ変換回路、という）として、荷重抵抗回路による荷重電流加算型回路が従来より知られている。図２はそのような荷重抵抗回路による荷重電流加算型の８ビット構成のＤ／Ａ変換器を示すものである。
【０００３】
同図に示すように、このＤ／Ａ変換器は、Ｄ／Ａ変換される８ビットディジタル信号の各ビットｂ０〜ｂ７に対応する荷重を持つ抵抗Ｒ０〜Ｒ７（２0Ｒないし２7Ｒ）が設けられる。この抵抗Ｒ０〜Ｒ７の一端を出力端子３０に接続し、各他端を８ビットディジタル信号の各位ビットｂ０〜ｂ７に対応して設けられた８個の切替スイッチＳ０〜Ｓ７の切替操作により、基準電圧Ｖｒｅｆが印加される第１入力端子１０あるいはグランド電位ＧＮＤが印加される第２入力端子２０のいずれかに接続される。
【０００４】
そして、それぞれの切替スイッチＳ０〜Ｓ７がディジタル信号の対応するビットｂ０〜ｂ７の状態（１，０）に応じて基準電圧Ｖｒｅｆが印加される第１入力端子１０とグランド電位ＧＮＤが印加される第２入力端子２０の間で切り替えられ、そのディジタル信号に応じた電圧値を有するアナログ信号が出力端子３０から出力される。
【０００５】
この荷重抵抗回路によるＤ／Ａ変換器は、ディジタル信号の桁数に応じた抵抗器数のみで構成できるが、抵抗器はすべて異なる値となるから、桁数が多いと最上位ビットＭＳＢ（ｂ７）と最下位ビットＬＳＢ（ｂ０）との抵抗比が大（この例では１２８）となり、設計上精度の維持が問題となる。
【０００６】
この大きな抵抗比による設計上の精度の問題を避けるために、抵抗器をすべて等しい値の抵抗器とし、各ビットの重みに応じた数の抵抗器を使用することが考えられる。この場合には、ディジタル信号の重み付けに応じて出力されるアナログ信号が一定方向（上昇方向或いは下降方向）に変化し、Ｄ／Ａ変換器としての単調性に優れるという利点がある。
【０００７】
しかしながら、この場合には、ディジタル信号の桁数に応じて使用する抵抗器の数及び切替スイッチの数が、ｎ桁の場合に２n−１と著しく多く必要となり、多ビット構成のＤ／Ａ変換器を構成するには、回路規模が大きくなってしまう。
【０００８】
また、Ｄ／Ａ変換回路として、Ｒ−２Ｒ方式のものが知られている。図３はそのようなＲ−２Ｒ方式を採用した８ビットのＤ／Ａ変換器を示すものである。
【０００９】
図３において、Ｄ／Ａ変換される８ビットディジタル信号の各位のビットに対応して切替スイッチＳ０〜Ｓ７が設けられている。この各切替スイッチＳ０〜Ｓ７の構成及び接続は図２のＤ／Ａ変換器におけると同様である。第２入力端子２０と出力端子３０との間には、２Ｒの抵抗値を有する１個の抵抗体とＲの抵抗値を有する７個の抵抗体が直列に直列に接続されている。また、上記各抵抗体間の接続点と切替スイッチＳ０〜Ｓ７の共通端子間に２Ｒの抵抗値を有する８個の抵抗体が接続されている。
【００１０】
そして、それぞれの切替スイッチＳ０〜Ｓ７がディジタル信号の対応するビットｂ０〜ｂ７の状態（１または０）に応じて基準電圧Ｖｒｅｆが印加される第１入力端子１０とグランド電位ＧＮＤが印加される第２入力端子２０の間で切り替えられ、そのディジタル信号に応じた電圧値を有するアナログ信号が出力端子３０より出力される。
【００１１】
このＲ−２Ｒ方式のＤ／Ａ変換器では、抵抗体や切替スイッチ等の素子数が少なくて済み、制御も簡単である。
【００１２】
しかし、現実には各抵抗体の抵抗値にばらつきがあり、この抵抗値のばらつきΔＲ（ｂｉ）がアナログ出力信号に与える影響度は上位ビット側になるほど高く、ΔＲ（ｂ７）≒２ΔＲ（ｂ６）≒４ΔＲ（ｂ５）≒８ΔＲ（ｂ４）・・・のようになる。そして、一般的に抵抗体の値のばらつきは既定値として存在してしまうため、そのばらつきの程度および多ビット化の段数によって、上位ビットが０から１に変化する時点で、入力ディジタル信号に対する出力アナログ信号の単調性が失われてしまうことになる。
【００１３】
これらの問題点を解決する改良手段として、下位ビット側をＲ−２Ｒ方式とし、上位ビット側を２Ｒの抵抗で重み付けしたＤ／Ａ変換器が提案されている（特許第２８３７７２６号公報参照）。図４（ａ）は、そのような改良された８ビット構成のＤ／Ａ変換器の例を示すものである。
【００１４】
同図において、最下位ビットｂ０（ＬＳＢ）からビットｂ５までは図３と同様なＲ−２Ｒ構成とされ、ビットｂ６及び最上位ビットｂ７（ＭＳＢ）は２Ｒの抵抗で重み付けすると共に、Ｒ−２Ｒ構成の最終段であるビットｂ５と２Ｒの抵抗で重み付け構成の初段であるビットｂ６との間に抵抗Ｒが接続されて、Ｄ／Ａ変換器が構成されている。
【００１５】
この図４（ａ）のＤ／Ａ変換器では、上位ビット側（ｂ６，ｂ７）を図２のような荷重抵抗回路で構成しているため、図３のＲ−２Ｒ方式のものに比して、抵抗ばらつき精度の影響は半減可能となり、言い換えれば約２倍までの抵抗ばらつきが許容されることになる。
【００１６】
【発明が解決しようとする課題】
しかしながら、従来の図４（ａ）のＤ／Ａ変換器では、抵抗器として抵抗値Ｒの抵抗器と抵抗値２Ｒの抵抗器を使用しているため、すべて等しい抵抗器を使用する単位抵抗化を図る場合に、図４（ｂ）に示すように抵抗値Ｒの単位抵抗器の使用個数が著しく増加してしまう。また、Ｄ／Ａ変換器を半導体集積回路に組み込む場合に大きな面積を必要とする等の問題がある。
【００１７】
そこで、本発明は、抵抗のばらつき精度を維持しつつ、単位抵抗化を図り、かつ使用する抵抗器の数を削減することを目的とする。
【００１８】
【課題を解決するための手段】
請求項１のＤ／Ａ変換器は、ビット数がＮｌ（但しＮｌは１以上の自然数）の下位ビットと、ビット数がＮｕ（但しＮｕは１以上の自然数）の上位ビットからなる２進数のディジタル信号をアナログ信号に変換するディジタル・アナログ変換器であって、第１基準電位が印加される第１入力端子と、第２基準電位が印加される第２入力端子と、出力端子と、下位ビットのディジタルデータに基づいて駆動される第１ディジタル・アナログ変換回路と、上位ビットのディジタルデータに基づいて駆動される第２ディジタル・アナログ変換回路とを備え、前記第１ディジタル・アナログ変換回路は、第２入力端子と出力端子との間に直列に接続されたＮｌ＋１個のＲ用単位抵抗からなるＲ用単位抵抗群と、２個の単位抵抗が直列接続され、一端が前記直列に接続されたＮｌ＋１個のＲ用単位抵抗群と前記出力端子間及びＲ用単位抵抗間の接続点に前記出力端子側から梯子型に順次接続されたＮｌ個の２Ｒ用抵抗体からなる２Ｒ用抵抗体群と、前記２Ｒ用抵抗体の他端に共通端子が、前記第１入力端子と前記第２入力端子とに切替端子がそれぞれ接続されたＮｌ個の切替スイッチからなる第１切替スイッチ群とを有し、前記第２ディジタル・アナログ変換回路は、一端が前記出力端子に接続された２Nu−１個の重み付け用単位抵抗からなる重み付け用単位抵抗群と、前記重み付け用単位抵抗の他端に共通端子が、前記第１入力端子と前記第２入力端子とに切替端子がそれぞれ接続された２Nu−１個の切替スイッチからなる第２切替スイッチ群とを有することを特徴とする。
【００１９】
請求項１のＤ／Ａ変換器は、下位ビット側のＲ−２Ｒ方式の第１ディジタル・アナログ変換回路と共に用いられる、上位ビット側の加重抵抗回路方式の第２ディジタル・アナログ変換回路において、重み付け用の抵抗が、２Ｒとする必要はなく、回路的な工夫により単位抵抗Ｒで構成できることに着目し、すべての抵抗を単位抵抗Ｒとすると共に、その単位抵抗Ｒの使用個数を削減するものである。
【００２０】
この本発明のＤ／Ａ変換器によれば、高い抵抗比精度の抵抗を使用せずに、単調性を維持しつつ高い分解能を得られる。
【００２１】
さらに、すべての抵抗器を値の等しい単位抵抗器とすることができ、しかもその単位抵抗器の必要な個数を削減することができる。したがって、半導体集積回路化を図る場合にも小さい面積で作り込むことができ、単位抵抗器のばらつきをより少なくすることができる。
【００２２】
また、全体として同じ個数の単位抵抗を用いる場合には、より下位ビットから加重抵抗回路方式を適用することができるから、さらに精度を向上することができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施例について、図１を参照して説明する。
【００２４】
図１は、本発明の実施例に係るＤ／Ａ変換器の回路構成を示す図である。同図において、Ｄ／Ａ変換器は、下位ビットＮｌとして６ビット（ｂ０〜ｂ５）をＤ／Ａ変換する第１Ｄ／Ａ変換回路４０と、上位ビットＮｕとして２ビット（ｂ６，ｂ７）をＤ／Ａ変換する第２Ｄ／Ａ変換回路５０とを備え、全体として８ビットの２進数ディジタル信号をＤ／Ａ変換するものとして示されている。これら下位ビットＮｌ及び上位ビットＮｕとしては、任意のビット数を取り得るものである。
【００２５】
第１Ｄ／Ａ変換回路４０は、第２基準電位ＧＮＤが印加される第２入力端子２０と出力電位Ｖｏｕｔが取り出される出力端子３０との間に抵抗値ＲのＲ用単位抵抗が７個（Ｎｌ＋１個）直列に接続されたＲ用単位抵抗群４１と、抵抗値Ｒの単位抵抗が２個直列に接続された２Ｒ抵抗体が６組（Ｎｌ組）設けられ、これら各２Ｒ抵抗体の一端が前記直列に接続されたＲ用単位抵抗群４１と出力端子３０間及びＲ用単位抵抗間の接続点に、出力端子３０側から梯子型に順次接続された２Ｒ用抵抗体群４２と、これら２Ｒ用抵抗体の他端に共通端子が接続され、第１基準電位Ｖｒｅｆが印加される第１入力端子１０と第２入力端子２０とに切替端子がそれぞれ接続された６個（Ｎｌ個）の切替スイッチＳ０〜Ｓ５からなる第１切替スイッチ群４３とを有する。
【００２６】
この第１Ｄ／Ａ変換回路４０は、下位６ビット（ｂ０〜ｂ６）に対して、Ｒ−２Ｒ方式のＤ／Ａ変換回路を構成している。
【００２７】
第２Ｄ／Ａ変換回路５０は、一端が出力端子３０に接続された３個（２Nu−１）個の抵抗値Ｒの重み付け用単位抵抗からなる重み付け用単位抵抗群５１と、これら重み付け用単位抵抗の他端に共通端子が接続され、第１入力端子１０と第２入力端子２０とに切替端子がそれぞれ接続された３個（２Nu−１）個の切替スイッチＳ６〜Ｓ７−２からなる第２切替スイッチ群とを有する。なお、これら切替スイッチＳ０〜Ｓ７−２は通常電子スイッチで構成される。
【００２８】
この第２Ｄ／Ａ変換回路５０は、上位２ビット（ｂ６，ｂ７）に対して、荷重抵抗方式のＤ／Ａ変換回路を構成している。この例では、ビットｂ６に対して切替スイッチＳ６が動作し、ビットｂ７に対して切替スイッチＳ７−１及びＳ７−２が動作するものとして図示している。しかし、各単位抵抗の重み付けは同一であるので、ビットｂ６に対して切替スイッチＳ６〜Ｓ７−２の内のいずれか１つが、ビットｂ７に対して切替スイッチＳ６〜Ｓ７−２の内のいずれか２つが、またビットｂ６，ｂ７に対して切替スイッチＳ６〜Ｓ７−２の全部が、それぞれ動作するように構成することができる。但し、各単位抵抗の抵抗値のばらつきを考慮して単調性を高めるために、ビットｂ６で選択した切替スイッチは、ビットｂ７で選択するスイッチに含ませる。
【００２９】
この本発明実施例のＤ／Ａ変換器は、上位ビット側（ｂ６，ｂ７）の加重抵抗回路方式の第２ディジタル・アナログ変換回路５０において、重み付け用の抵抗を、従来のように下位ビット側（ｂ０〜ｂ５）のＲ−２Ｒ方式の第１ディジタル・アナログ変換回路４０におけると同様に、２Ｒとする必要はなく、第１Ｄ／Ａ変換回路４０と第２Ｄ／Ａ変換回路５０との間の抵抗をなくすという簡単な回路的工夫により、単位抵抗Ｒで構成できることに着目してなされたものである。
【００３０】
このように構成された本発明実施例のＤ／Ａ変換器は、第４図の従来のＤ／Ａ変換器においては下位ビット側Ｄ／Ａ変換回路（本実施例の第１Ｄ／Ａ変換回路４０に対応）と上位ビット側Ｄ／Ａ変換回路（本実施例の第２Ｄ／Ａ変換回路５０に対応）との間に設けられていた抵抗値Ｒの抵抗器を削除すると共に、これにより荷重抵抗方式の第２Ｄ／Ａ変換回路５０の荷重抵抗の単位を従来の２ＲからＲとしている。
【００３１】
こうしてディジタル信号ｂ１〜ｂ７のビットの状態に応じて、各切替スイッチＳ０〜Ｓ７−２をそれぞれ切り替えることにより、出力端子３０から変換されたアナログ信号が出力されるＤ／Ａ変換器が構成される。なお、入力ディジタル信号に対するアナログ信号電圧Ｖｏｕｔは、２ＲをＲに置き換えるだけで従来例と同様に算出されるから、その計算式などは省略する。
【００３２】
本発明実施例のＤ／Ａ変換器は、下位ビットｂ０〜ｂ５のディジタルデータに基づいて駆動される第１Ｄ／Ａ変換回路４０がＲ−２Ｒ方式に構成され、上位ビットｂ６，ｂ７のディジタルデータに基づいて駆動される第２Ｄ／Ａ変換回路５０が荷重単位Ｒの荷重抵抗方式に構成されているから、第４図の従来のＤ／Ａ変換器と同様に、高い抵抗比精度の抵抗を使用せずに、単調性を維持しつつ高い分解能を得ることができる。
【００３３】
そして、本発明実施例のＤ／Ａ変換器は、使用する抵抗器としてすべて抵抗値の等しい抵抗器を使用する単位抵抗化を行っているにもかかわらず、第２Ｄ／Ａ変換回路５０の荷重抵抗の単位を従来の２ＲからＲとすることができているから、図４（ｂ）に示す従来方式による場合に比して、抵抗値Ｒの単位抵抗の使用個数が著しく少なくなっている。
【００３４】
この単位抵抗の使用個数を、本発明実施例と図４（ｂ）に示す従来方式とについて上位ビット側についてみると、従来方式では６個の単位抵抗を必要としているのに対して、本発明実施例では３個の単位抵抗の使用で済んでいる。この例では総ビット数が８ビット中の上位２ビット（ｂ６，ｂ７）が荷重抵抗方式のＤ／Ａ変換回路であるが、総ビット数が増加し、例えば総ビット数が１２ビットの上位６ビット（ｂ６〜ｂ１１）が荷重抵抗方式のＤ／Ａ変換回路となった場合には、本発明では６３個の単位抵抗の使用で済むのに対して、従来方式では１２６個の単位抵抗を必要とすることになる。
【００３５】
このように荷重抵抗方式で構成する上位ビット数が多くなるほど、本発明における単位抵抗の使用数は、従来方式に比較して大幅に減少できる。
【００３６】
なお、本発明のＤ／Ａ変換器は、Ｄ／Ａ変換部を内蔵することで実現されるアナログ入力レベルに応じたディジタル出力コードを発生するアナログ・ディジタル変換装置に広く用いることができる。
【００３７】
【発明の効果】
本発明のＤ／Ａ変換器によれば、高い抵抗比精度の抵抗を使用せずに、単調性を維持しつつ高い分解能を得られる。
【００３８】
さらに、すべての抵抗器を値の等しい単位抵抗器とすることができ、しかもその単位抵抗器の必要な個数を削減することができる。したがって、半導体集積回路化を図る場合にも小さい面積で作り込むことができ、単位抵抗器のばらつきをより少なくすることができる。
【００３９】
また、全体として同じ個数の単位抵抗を用いる場合には、より下位ビットから加重抵抗回路方式を適用することができるから、さらに精度を向上することができる。
【図面の簡単な説明】
【図１】本発明の実施例に係るＤ／Ａ変換器の回路構成図。
【図２】加重抵抗回路方式のＤ／Ａ変換器の回路構成図。
【図３】Ｒ−２Ｒ方式のＤ／Ａ変換器の回路構成図。
【図４】従来のＤ／Ａ変換器の回路構成図。
【符号の説明】
１０ 第１入力端子
２０ 第２入力端子
３０ 出力端子
４０ 第１Ｄ／Ａ変換回路
４１ Ｒ用単位抵抗群
４２ ２Ｒ用抵抗体群
４３ 第１切替スイッチ群
５０ 第２Ｄ／Ａ変換回路
５１ 重み付け用単位抵抗群
５２ 第２切替スイッチ群
Ｒ 単位抵抗
Ｓ０〜Ｓ７−２ 切替スイッチ
Claims (1)
- ビット数がＮｌ（但しＮｌは１以上の自然数）の下位ビットと、ビット数がＮｕ（但しＮｕは１以上の自然数）の上位ビットからなる２進数のディジタル信号をアナログ信号に変換するディジタル・アナログ変換器であって、
第１基準電位が印加される第１入力端子と、第２基準電位が印加される第２入力端子と、出力端子と、下位ビットのディジタルデータに基づいて駆動される第１ディジタル・アナログ変換回路と、上位ビットのディジタルデータに基づいて駆動される第２ディジタル・アナログ変換回路とを備え、
前記第１ディジタル・アナログ変換回路は、第２入力端子と出力端子との間に直列に接続されたＮｌ＋１個のＲ用単位抵抗からなるＲ用単位抵抗群と、２個の単位抵抗が直列接続され、一端が前記直列に接続されたＮｌ＋１個のＲ用単位抵抗群と前記出力端子間及びＲ用単位抵抗間の接続点に前記出力端子側から梯子型に順次接続されたＮｌ個の２Ｒ用抵抗体からなる２Ｒ用抵抗体群と、前記２Ｒ用抵抗体の他端に共通端子が、前記第１入力端子と前記第２入力端子とに切替端子がそれぞれ接続されたＮｌ個の切替スイッチからなる第１切替スイッチ群とを有し、
前記第２ディジタル・アナログ変換回路は、一端が前記出力端子に接続された２Nu−１個の重み付け用単位抵抗からなる重み付け用単位抵抗群と、前記重み付け用単位抵抗の他端に共通端子が、前記第１入力端子と前記第２入力端子とに切替端子がそれぞれ接続された２Nu−１個の切替スイッチからなる第２切替スイッチ群とを有する、
ことを特徴とするディジタル・アナログ変換器。
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