KR20090031184A - 디지털 투 아날로그 컨버터 - Google Patents

디지털 투 아날로그 컨버터 Download PDF

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KR20090031184A
KR20090031184A KR1020080018975A KR20080018975A KR20090031184A KR 20090031184 A KR20090031184 A KR 20090031184A KR 1020080018975 A KR1020080018975 A KR 1020080018975A KR 20080018975 A KR20080018975 A KR 20080018975A KR 20090031184 A KR20090031184 A KR 20090031184A
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친-훙 수
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노바텍 마이크로일렉트로닉스 코포레이션
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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Abstract

디지털 신호를 아날로그 전압으로 변환하는 디지털 투 아날로그 컨버터가 제공된다. 디지털 투 아날로그 컨버터는 저항들의 제1 시리즈, 스위치들의 제1 캐스캐이드, 저항들의 제2 시리즈 및 스위치들의 제2 캐스캐이드를 포함한다. 저항들의 제1 시리즈는 제1 전압과 디지털 투 아날로그 컨버터의 출력 단자 사이에 전기적으로 연결된 제1 저항 및 제2 저항을 포함한다. 스위치들의 제1 캐스캐이드는 디지털 신호에 의하여 제어되는 제1 스위치 및 제2 스위치를 포함한다. 저항들의 제2 시리즈는 제2 전압과 디지털 투 아날로그 컨버터의 출력 단자 사이에 전기적으로 연결된 제1 매칭 저항 및 제2 매칭 저항을 포함한다. 스위치들의 제2 캐스캐이드는 디지털 신호의 반전 신호에 의하여 제어되는 제1 매칭 스위치 및 제2 매칭 스위치를 포함한다. 디지털 투 아날로그 컨버터는 디지털 투 아날로그 컨버터의 출력 단자를 통하여 아날로그 전압을 출력한다.

Description

디지털 투 아날로그 컨버터{DIGITAL TO ANALOG CONVERTER}
본 발명은 디지털 투 아날로그 컨버터에 관한 것이다. 보다 상세하게는, 본 발명은 간단한 회로 구조의 디지털 투 아날로그 컨버터에 관한 것이다.
도 1은 종래의 디지털 투 아날로그 컨버터를 나타내는 회로도이다. 종래의 디지털 투 아날로그 컨버터(100)로서 4 비트의 디지털 투 아날로그 컨버터가 예시된다. 종래의 디지털 투 아날로그 컨버터(100)는 저항들의 시리즈 및 복수의 스위치들을 포함한다. 여기서, 저항들의 시리즈의 한 단자는 제1 전압(V1)에 전기적으로 연결되고, 저항들의 시리즈의 다른 단자는 제2 전압(V2)에 전기적으로 연결된다. 저항들의 시리즈는 직렬로 연결된 복수의 저항들(
Figure 112008015150004-PAT00001
, ...,
Figure 112008015150004-PAT00002
)을 포함하는데, 각 저항의 레지스턴스는
Figure 112008015150004-PAT00003
이다. 복수의 스위치들은 비트 값들 및 디지털 신호
Figure 112008015150004-PAT00004
의 상보적인 값들에 상응하는 복수의 제어 신호들(
Figure 112008015150004-PAT00005
, ...,
Figure 112008015150004-PAT00006
및
Figure 112008015150004-PAT00007
, ...,
Figure 112008015150004-PAT00008
)에 의하여 각각 제어된다. 비트 값이 "1"인 경우에는 비트 값에 상응하는 제어 신호의 전압 레벨은 하이(high) 전압 레벨이고, 비트 값이 "0"인 경우에는 비트 값에 상응하는 제어 신호의 전압 레벨은 로우(low) 전압 레벨이다.
디지털 신호
Figure 112008015150004-PAT00009
을
Figure 112008015150004-PAT00010
라고 하자. 디지털 신호
Figure 112008015150004-PAT00011
가
Figure 112008015150004-PAT00012
이라면, 비트 값들의 상보적인 값들
Figure 112008015150004-PAT00013
은
Figure 112008015150004-PAT00014
이다. 비트 값들 및 디지털 신호
Figure 112008015150004-PAT00015
의 상보적인 값들에 상응하는 복수의 제어 신호들(
Figure 112008015150004-PAT00016
, ...,
Figure 112008015150004-PAT00017
및
Figure 112008015150004-PAT00018
, ...,
Figure 112008015150004-PAT00019
)을 기초로 스위치들(
Figure 112008015150004-PAT00020
,
Figure 112008015150004-PAT00021
,
Figure 112008015150004-PAT00022
,
Figure 112008015150004-PAT00023
)이 턴온된다. 종래의 디지털 투 아날로그 컨버터(100)는 도 1에 나타난 경로 (1)을 거쳐 디지털 신호
Figure 112008015150004-PAT00024
을 아날로그 전압(Vout)으로 변환하고, 출력 단자(OUT)를 통하여 아날로그 전압(Vout)을 출력한다. 아날로그 전압(Vout)은 실제로 제1 전압(V1), 제2 전압(V2) 및 복수의 저항들(
Figure 112008015150004-PAT00025
, ...,
Figure 112008015150004-PAT00026
)에 의하여 구성되는 전압 분배 회로의 노드(P)에서의 전압이다. 그러나, 전압 분배 회로에서 저항들의 시리즈의 각각의 노드들이 회로 레이아웃 내의 와이어에 연결되고 종래의 디지털 투 아날로그 컨버터(100)의 저항들의 시리즈에는
Figure 112008015150004-PAT00027
개의 노드들이 존재하기 때문에,
Figure 112008015150004-PAT00028
개의 와이어들과
Figure 112008015150004-PAT00029
개의 스위치들이 필요하다.
디지털 투 아날로그 컨버터가 더 높은 비트들을 채용함에 따라, 종래의 디지털 투 아날로그 컨버터가 사용될 때에는 와이어들의 개수가 급격하게 증가한다. n 비트의 디지털 투 아날로그 컨버터는
Figure 112008015150004-PAT00030
개의 노드들에 전기적으로 연결된
Figure 112008015150004-PAT00031
개의 와이어들이 필요하다. 그 결과, 증가된 와이어들은 회로 레이아웃의 넓은 면적 을 차지하고, 디지털 투 아날로그 컨버터의 칩들도 증가된다. 게다가, 저항들의 시리즈는
Figure 112008015150004-PAT00032
개의 스위치들에 상응하는
Figure 112008015150004-PAT00033
개의 저항들이 필요하다. 너무 많은 와이어들, 스위치들 및 저항들은 높은 비트의 디지털 투 아날로그 컨버터의 구현을 어렵게 한다.
이에 따라, 본 발명의 목적은 회로 레이아웃의 면적과 칩들을 줄일 수 있고, 높은 비트의 디지털 투 아날로그 컨버터가 쉽게 구현될 수 있는 간단한 회로 구조의 디지털 투 아날로그 컨버터를 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른, 디지털 신호를 아날로그 전압으로 변환하는 디지털 투 아날로그 컨버터가 제공된다. 상기 디지털 신호는 적어도 제1 비트 값과 제2 비트 값을 포함한다. 여기서, 상기 제1 비트 값은 로우(low) 비트 값이다. 상기 디지털 투 아날로그 컨버터는 저항들의 제1 시리즈, 스위치들의 제1 캐스캐이드, 저항들의 제2 시리즈 및 스위치들의 제2 캐스캐이드를 포함한다. 상기 저항들의 제1 시리즈는 제1 전압과 상기 디지털 투 아날로그 컨버터의 출력 단자 사이에 전기적으로 연결된다. 상기 저항들의 제1 시리즈는 적어도 제1 저항과 제2 저항을 포함한다. 여기서, 상기 제2 저항의 레지스턴스는 실질적으로 상기 제1 저항의 레지스턴스의 두 배이다. 상기 제1 저항은 상기 제2 저항에 직렬로 연결된다. 상기 스위치들의 제1 캐스캐이드는 적어도 제1 스위치 및 제2 스위치를 포함한다. 여기서, 상기 제1 스위치와 상기 제1 저항은 병렬로 연결되고, 상기 제2 스위치와 상기 제2 저항도 병렬로 연결된다. 상기 제1 스위치는 상기 제1 비트 값에 상응하는 제1 제어 신호에 의하여 제어된다. 상기 제2 스위치는 상기 제2 비트 값에 상응하는 제2 제어 신호에 의하여 제어된다. 상기 저항들의 제2 시리즈는 제2 전압과 상기 출력 단자 사이에 전기적으로 연결된 적어도 제1 매칭 저항과 제2 매칭 저항을 포함한다. 여기서, 상기 제1 매칭 저항의 레지스턴스는 실질적으로 상기 제1 저항의 레지스턴스와 동일하고, 상기 제2 매칭 저항의 레지스턴스는 실질적으로 상기 제2 저항의 레지스턴스와 동일하다. 상기 제1 매칭 저항은 상기 제2 매칭 저항과 직렬로 연결된다. 상기 스위치들의 제2 캐스캐이드는 적어도 제1 매칭 스위치와 제2 매칭 스위치를 포함한다. 여기서, 상기 제1 매칭 스위치와 상기 제1 매칭 저항은 병렬로 연결되고, 상기 제2 매칭 스위치와 상기 제2 매칭 저항도 병렬로 연결된다. 상기 제1 매칭 스위치는 상기 제1 비트 값의 상보적인 값에 상응하는 제1 매칭 제어 신호에 의하여 제어되고, 상기 제2 매칭 스위치는 상기 제2 비트 값의 상보적인 값에 상응하는 제2 매칭 제어 신호에 의하여 제어된다. 상기 디지털 투 아날로그 컨버터는 상기 출력 단자를 통하여 상기 아날로그 전압을 출력한다.
본 발명의 제2 실시예에 따른, 디지털 신호를 아날로그 전압으로 변환하는 디지털 투 아날로그 컨버터가 제공된다. 상기 디지털 신호는
Figure 112008015150004-PAT00034
로 표현된다. 상기 디지털 투 아날로그 컨버터는 저항들의 제1 시리즈, 스위치들의 제1 캐스캐이드, 저항들의 제2 시리즈 및 스위치들의 제2 캐스캐이드를 포함한다. 상 기 저항들의 제1 시리즈는 제1 전압과 상기 디지털 투 아날로그 컨버터의 출력 단자 사이에 전기적으로 연결된다. 상기 저항들의 제1 시리즈는 실질적으로 레지스턴스가 각각
Figure 112008015150004-PAT00035
과 동일한 n 개의 저항들
Figure 112008015150004-PAT00036
을 포함한다. 여기서, R은 상기 저항
Figure 112008015150004-PAT00037
의 레지스턴스이다. 상기 n 개의 저항들
Figure 112008015150004-PAT00038
은 직렬로 연결된다. 상기 스위치들의 제1 캐스캐이드는 n 개의 스위치들
Figure 112008015150004-PAT00039
을 포함한다. 여기서, 상기 n 개의 스위치들
Figure 112008015150004-PAT00040
와 상기 n 개의 저항들
Figure 112008015150004-PAT00041
은 각각 병렬로 연결된다. 상기 n 개의 스위치들
Figure 112008015150004-PAT00042
는 각각 상기 n 비트 값들
Figure 112008015150004-PAT00043
에 각각 상응하는 n 개의 제어 신호들에 의하여 제어된다. 상기 저항들의 제2 시리즈는 제2 전압과 출력 단자 사이에 전기적으로 연결된다. 상기 저항들의 제2 시리즈는 실질적으로 n 개의 저항들
Figure 112008015150004-PAT00044
의 레지스턴스와 동일한 레지스턴스를 갖는 n 개의 매칭 저항들
Figure 112008015150004-PAT00045
을 포함한다. 상기 n 개의 매칭 저항들
Figure 112008015150004-PAT00046
은 직렬로 연결된다. 상기 스위치들의 제2 캐스캐이드는 n 개의 매칭 스위치들
Figure 112008015150004-PAT00047
Figure 112008015150004-PAT00048
을 포함한다. 여기서, 상기 n 개의 매칭 스위치들
Figure 112008015150004-PAT00049
Figure 112008015150004-PAT00050
과 상기 n 개의 매칭 저항들
Figure 112008015150004-PAT00051
은 각각 병렬로 연결된다. 상기 n 개의 매칭 스위치들
Figure 112008015150004-PAT00052
Figure 112008015150004-PAT00053
은 상기 n 비트 값들
Figure 112008015150004-PAT00054
의 상보적인 값들에 각각 상응하는 n 개의 매칭 제어 신호들에 의해 각각 제어된다. 상기 디지털 투 아날로그 컨버터는 상기 출력 단자를 통하여 상기 아날로그 전압을 출력한다.
본 발명은 이하 설명되는, 바람직한 그러나 비한정적인 실시예들의 상세한 설명으로부터 자명해질 것이다. 이하, 상세한 설명은 첨부된 도면들을 참조하여 설명된다.
본 발명의 디지털 투 아날로그 컨버터는 간단한 회로 구조를 가지므로 회로 레이아웃의 면적 및 칩들을 줄일 수 있고, 높은 비트의 디지털 투 아날로그 컨버터가 쉽게 구현될 수 있다.
본 발명은 회로 레이아웃의 면적들과 칩들을 줄이고, 높은 비트의 디지털 투 아날로그 컨버터가 쉽게 구현될 수 있는 간단한 회로 구조의 디지털 투 아날로그 컨버터를 제공한다. 도 2a는 본 발명의 제1 실시예에 따른 디지털 투 아날로그 컨버터를 나타내는 회로도이다. 본 발명의 실시예에 있어서, 디지털 투 아날로그 컨버터(200)는 6 비트의 디지털 투 아날로그 컨버터로서 예시된다. 다만, 디지털 투 아날로그 컨버터(200)가 이것으로 한정되는 것은 아니다. 그러므로, 본 발명에서 개시된 디지털 투 아날로그 컨버터의 회로 구조는 다른 n(여기서, n은 2 이상의 양의 정수) 비트의 디지털 투 아날로그 컨버터에도 적용 가능하다. 예를 들어, 디지털 투 아날로그 컨버터(200)는 디지털 신호
Figure 112008015150004-PAT00055
을 아날로그 전 압(Vout)으로 변환하기 위하여 사용될 수 있는데, 여기서 디지털 신호
Figure 112008015150004-PAT00056
는 6개의 비트 값들
Figure 112008015150004-PAT00057
및
Figure 112008015150004-PAT00058
을 포함한다.
디지털 투 아날로그 컨버터(200)는 저항들의 제1 시리즈, 스위치들의 제1 캐스캐이드, 저항들의 제2 시리즈 및 스위치들의 제2 캐스캐이드를 포함한다. 저항들의 제1 시리즈는 제1 전압(V1)과 디지털 투 아날로그 컨버터(200)의 출력 단자(OUT) 사이에 전기적으로 연결된다. 저항들의 제1 시리즈는 제1 저항(
Figure 112008015150004-PAT00059
)부터 제6 저항(
Figure 112008015150004-PAT00060
)을 포함한다. 여기서, 제1 저항(
Figure 112008015150004-PAT00061
), 제2 저항(
Figure 112008015150004-PAT00062
), 제3 저항(
Figure 112008015150004-PAT00063
), ..., 제6 저항(
Figure 112008015150004-PAT00064
)은 순차적으로 직렬 연결된다. 제1 저항(
Figure 112008015150004-PAT00065
)의 제1 단자는 제1 전압(V1)에 전기적으로 연결되고, 제6 저항(
Figure 112008015150004-PAT00066
)의 제2 단자는 출력 단자(OUT)에 전기적으로 연결된다. 디지털 신호
Figure 112008015150004-PAT00067
가 2진수이므로, 제1 저항(
Figure 112008015150004-PAT00068
)부터 제6 저항(
Figure 112008015150004-PAT00069
)까지의 레지스턴스의 비(ratio)가 2인 기하학적 시리즈가 형성된다. 즉, (
Figure 112008015150004-PAT00070
,
Figure 112008015150004-PAT00071
,
Figure 112008015150004-PAT00072
,
Figure 112008015150004-PAT00073
,
Figure 112008015150004-PAT00074
,
Figure 112008015150004-PAT00075
)는 (R, 2R, 4R, 8R, 16R, 32R)으로서 표현된다.
스위치들의 제1 캐스캐이드는 제1 전압(V1)과 디지털 투 아날로그 컨버터(200)의 출력 단자(OUT) 사이에 실질적으로 그리고 전기적으로 연결된 제1 스위치(
Figure 112008015150004-PAT00076
)부터 제6 스위치(
Figure 112008015150004-PAT00077
)를 포함하는데, 제1 스위치(
Figure 112008015150004-PAT00078
)와 제1 저항(
Figure 112008015150004-PAT00079
), 제2 스위치(
Figure 112008015150004-PAT00080
)와 제2 저항(
Figure 112008015150004-PAT00081
), 제3 스위치(
Figure 112008015150004-PAT00082
)와 제3 저항(
Figure 112008015150004-PAT00083
), 제4 스위치(
Figure 112008015150004-PAT00084
)와 제4 저항(
Figure 112008015150004-PAT00085
), 제5 스위치(
Figure 112008015150004-PAT00086
)와 제5 저항(
Figure 112008015150004-PAT00087
) 및 제6 스위치(
Figure 112008015150004-PAT00088
) 와 제6 저항(
Figure 112008015150004-PAT00089
)은 각각 병렬 연결된다. 여기서, 제1 스위치(
Figure 112008015150004-PAT00090
)는 제1 비트 값(
Figure 112008015150004-PAT00091
)에 상응하는 제1 제어 신호(
Figure 112008015150004-PAT00092
)에 의해 제어되고, 제2 스위치(
Figure 112008015150004-PAT00093
)는 제2 비트 값(
Figure 112008015150004-PAT00094
)에 상응하는 제2 제어 신호(
Figure 112008015150004-PAT00095
)에 의해 제어되며, 제3 스위치(
Figure 112008015150004-PAT00096
)는 제3 비트 값(
Figure 112008015150004-PAT00097
)에 상응하는 제3 제어 신호(
Figure 112008015150004-PAT00098
)에 의해 제어된다. 제4 스위치(
Figure 112008015150004-PAT00099
)는 제4 비트 값(
Figure 112008015150004-PAT00100
)에 상응하는 제4 제어 신호(
Figure 112008015150004-PAT00101
)에 의해 제어되고, 제5 스위치(
Figure 112008015150004-PAT00102
)는 제5 비트 값(
Figure 112008015150004-PAT00103
)에 상응하는 제5 제어 신호(
Figure 112008015150004-PAT00104
)에 의해 제어되며, 제6 스위치(
Figure 112008015150004-PAT00105
)는 제6 비트 값(
Figure 112008015150004-PAT00106
)에 상응하는 제6 제어 신호(
Figure 112008015150004-PAT00107
)에 의하여 제어된다. 비트 값이 "1"인 경우에는 비트 값에 상응하는 제어 신호의 전압 레벨은 하이(high) 전압 레벨이고, 스위치는 턴온된다. 비트 값이 "0"인 경우에는 비트 값에 상응하는 제어 신호의 전압 레벨이 로우(low) 전압 레벨이고, 스위치는 턴오프된다.
저항들의 제2 시리즈는 제2 전압(V2)과 디지털 투 아날로그 컨버터(200)의 출력 단자(OUT) 사이에 전기적으로 연결된다. 저항들의 제2 시리즈는 제1 매칭 저항(
Figure 112008015150004-PAT00108
)에서 제6 매칭 저항(
Figure 112008015150004-PAT00109
)을 포함한다. 여기서, 제6 매칭 저항(
Figure 112008015150004-PAT00110
), 제5 매칭 저항(
Figure 112008015150004-PAT00111
), 제4 매칭 저항(
Figure 112008015150004-PAT00112
), ..., 제1 매칭 저항(
Figure 112008015150004-PAT00113
)은 순차적으로 직렬 연결된다. 제6 매칭 저항(
Figure 112008015150004-PAT00114
)의 제1 단자는 출력 단자(OUT)에 전기적으로 연결되고, 제1 매칭 저항(
Figure 112008015150004-PAT00115
)의 제2 단자는 제2 전압(V2)에 전기적으로 연결된다. 게다가, 제1 매칭 저항(
Figure 112008015150004-PAT00116
)의 레지스턴스는 제1 저항()의 레지스턴스와 실질적으로 동일하고, 제2 매칭 저항(
Figure 112008015150004-PAT00118
)의 레지스턴스는 제2 저항(
Figure 112008015150004-PAT00119
)의 레지스턴스와 실질적으로 동일하며, 제3 매칭 저항(
Figure 112008015150004-PAT00120
)의 레지스턴스는 제3 저항(
Figure 112008015150004-PAT00121
)의 레지스턴스와 실질적으로 동일하다. 제4 매칭 저항(
Figure 112008015150004-PAT00122
)의 레지스턴스는 제4 저항(
Figure 112008015150004-PAT00123
)의 레지스턴스와 실질적으로 동일하고, 제5 매칭 저항(
Figure 112008015150004-PAT00124
)의 레지스턴스는 제5 저항(
Figure 112008015150004-PAT00125
)의 레지스턴스와 실질적으로 동일하며, 제6 매칭 저항(
Figure 112008015150004-PAT00126
)의 레지스턴스는 제6 저항(
Figure 112008015150004-PAT00127
)의 레지스턴스와 실질적으로 동일하다. 즉, (
Figure 112008015150004-PAT00128
,
Figure 112008015150004-PAT00129
,
Figure 112008015150004-PAT00130
,
Figure 112008015150004-PAT00131
,
Figure 112008015150004-PAT00132
,
Figure 112008015150004-PAT00133
)는 (R, 2R, 4R, 8R, 16R, 32R)로 표현된다.
스위치들의 제2 캐스캐이드는 제2 전압(V2)와 디지털 투 아날로그 컨버터(200)의 출력 단자(OUT) 사이에 실질적으로 그리고 전기적으로 연결된다. 스위치들의 제2 캐스캐이드는 제1 매칭 스위치(
Figure 112008015150004-PAT00134
)에서 제6 매칭 스위치(
Figure 112008015150004-PAT00135
)를 포함하는데, 제1 매칭 스위치(
Figure 112008015150004-PAT00136
)와 제1 매칭 저항(
Figure 112008015150004-PAT00137
), 제2 매칭 스위치(
Figure 112008015150004-PAT00138
)와 제2 매칭 저항(
Figure 112008015150004-PAT00139
), 제3 매칭 스위치(
Figure 112008015150004-PAT00140
)와 제3 매칭 저항(
Figure 112008015150004-PAT00141
), 제4 매칭 스위치(
Figure 112008015150004-PAT00142
)와 제4 매칭 저항(
Figure 112008015150004-PAT00143
), 제5 매칭 스위치(
Figure 112008015150004-PAT00144
)와 제5 매칭 저항(
Figure 112008015150004-PAT00145
), 및 제6 매칭 스위치(
Figure 112008015150004-PAT00146
)와 제6 매칭 저항(
Figure 112008015150004-PAT00147
)은 각각 병렬로 연결된다.
제1 매칭 스위치(
Figure 112008015150004-PAT00148
)는 제1 비트 값(
Figure 112008015150004-PAT00149
)의 상보적인 값에 상응하는 제1 매칭 제어 신호(
Figure 112008015150004-PAT00150
)에 의해 제어된다. 제2 매칭 스위치(
Figure 112008015150004-PAT00151
)는 제2 비트 값(
Figure 112008015150004-PAT00152
)의 상보적인 값에 상응하는 제2 매칭 제어 신호(
Figure 112008015150004-PAT00153
)에 의해 제어된다. 제3 매칭 스위치(
Figure 112008015150004-PAT00154
)는 제3 비트 값(
Figure 112008015150004-PAT00155
)의 상보적인 값에 상응하는 제3 매칭 제어 신호(
Figure 112008015150004-PAT00156
)에 의해 제어된다. 제4 매칭 스위치(
Figure 112008015150004-PAT00157
)는 제4 비트 값(
Figure 112008015150004-PAT00158
)의 상보적인 값에 상응하는 제4 매칭 제어 신호(
Figure 112008015150004-PAT00159
)에 의해 제어된다. 제5 매칭 스위치(
Figure 112008015150004-PAT00160
)는 제5 비트 값(
Figure 112008015150004-PAT00161
)의 상보적인 값에 상응하는 제5 매칭 제어 신호(
Figure 112008015150004-PAT00162
)에 의해 제어된다. 제6 매칭 스위치(
Figure 112008015150004-PAT00163
)는 제6 비트 값(
Figure 112008015150004-PAT00164
)의 상보적인 값에 상응하는 제6 매칭 제어 신호(
Figure 112008015150004-PAT00165
)에 의해 제어된다. 상기 상보적인 값이 "1"인 경우에는 상기 상보적인 값에 상응하는 매칭 제어 신호의 전압 레벨은 하이(high) 전압 레벨이고, 스위치는 턴온된다. 상기 상보적인 값이 "0"인 경우에는 상기 상보적인 값에 상응하는 매칭 제어 신호의 전압 레벨은 로우(low) 전압 레벨이고, 스위치는 턴오프된다.
디지털 투 아날로그 컨버터(200)의 x번째 매칭 스위치(MSWx)는 x번째 스위치(SWx)와 대응되고, x는 0에서 5까지의 범위를 가지는 정수이다. x번째 스위치(SWx)가 턴온되면, x번째 매칭 스위치(MSWx)는 턴오프된다. x번째 스위치(SWx)가 턴오프되면, x번째 매칭 스위치(MSWx)는 턴온된다. 디지털 투 아날로그 컨버터(200)는 비트 값들 및 상보적인 값들에 상응하는 많은 제어 신호들(
Figure 112008015150004-PAT00166
, ...,
Figure 112008015150004-PAT00167
)과 많은 매칭 제어 신호들(
Figure 112008015150004-PAT00168
, ...,
Figure 112008015150004-PAT00169
)을 기초로, 디지털 신호
Figure 112008015150004-PAT00170
을 수신하고, 제1 전압(V1), 제2 전압(V2), 저항들의 제1 시리즈 및 저항들의 제2 시리즈로 디지털 투 아날로그 컨버터(200)를 인에이블하기 위 한 전압 분배 회로를 구성하여 상기 디지털 신호
Figure 112008015150004-PAT00171
을 아날로그 전압(Vout)으로 변환하며, 출력 단자(OUT)를 통하여 아날로그 전압(Vout)을 출력한다. x번째 매칭 스위치(MSWx)와 x 번째 스위치(SWx)는 서로 대응하기 때문에 전압 분배 회로의 전체적인 레지스턴스는 고정된 값으로 유지되며, 때문에 전압 분배 회로를 통하여 흐르는 전류는 일정한 크기가 된다. 디지털 투 아날로그 컨버터(200)로부터 출력되는 아날로그 전압(Vout)은 아래의 [수학식 1]에 의하여 얻어진다.
Figure 112008015150004-PAT00172
다음 [표 1]은 본 발명의 바람직한 실시예에 따른 디지털 투 아날로그 컨버터(200)의 디지털 신호와 아날로그 전압 사이의 상응성을 보여주는 참고 표이다.
Figure 112008015150004-PAT00173
디지털 신호
Figure 112008015150004-PAT00174
를
Figure 112008015150004-PAT00175
라고 하자. 도 2b는 본 발명의 제1 실시예에 따른 디지털 투 아날로그 컨버터의 일 예의 회로도이다. 디지털 신호
Figure 112008015150004-PAT00176
을
Figure 112008015150004-PAT00177
로 표현할 때, 제1 스위치(
Figure 112008015150004-PAT00178
), 제2 스위치(
Figure 112008015150004-PAT00179
), 제3 스위치(
Figure 112008015150004-PAT00180
), 제4 매칭 스위치(
Figure 112008015150004-PAT00181
), 제5 매칭 스위치(
Figure 112008015150004-PAT00182
) 및 제6 매칭 스위치(
Figure 112008015150004-PAT00183
)는 턴오프된다. 반면에, 제1 매칭 스위치(
Figure 112008015150004-PAT00184
), 제2 매칭 스위치(
Figure 112008015150004-PAT00185
), 제3 매칭 스위치(
Figure 112008015150004-PAT00186
), 제4 스위치(
Figure 112008015150004-PAT00187
), 제5 스위치(
Figure 112008015150004-PAT00188
) 및 제6 스위치(
Figure 112008015150004-PAT00189
)는 턴온된다. 저항들의 제1 시리즈는 제1 분배 저항 (R+2R+4R)과 같고, 저항들의 제2 시리즈는 제2 분배 저항 (32R+16R+8R)과 같다. 그러므로, 디지털 투 아날로그 컨버터(200)는 도 2b에 나타난 경로 (2)를 거쳐 상기 디지털 신호
Figure 112008015150004-PAT00190
를 아날로그 전압(Vout)으로 변환하고, 아날로그 전압 Vout=V2+(V1-V2)×56/63을 출력 단자(OUT)를 통하여 출력한다. 여기서, 아날로그 전압(Vout)은 디지털 신호
Figure 112008015150004-PAT00191
에 의해 표시되는 숫자인 56에 상응한다.
게다가, n 비트의 디지털 투 아날로그 컨버터인 경우에는 n 비트의 디지털 투 아날로그 컨버터가 디지털 신호
Figure 112008015150004-PAT00192
을 수신하여 상기 디지털 신호
Figure 112008015150004-PAT00193
을 아래 [수학식 2]에 의해 얻어지는 아날로그 전압(Vout)으로 변환한다.
Figure 112008015150004-PAT00194
본 발명의 디지털 투 아날로그 컨버터에서 매칭 스위치들과 스위치들 은 서로 대응된다. 그러므로, 전압 분배 회로에서 제1 전압(V1)과 제2 전압(V2) 사이의 레지스턴스의 합은 상수이고, 제1 전압(V1)과 출력 단자(OUT) 사이에서 전류가 흐르는 저항들의 레지스턴스들의 합(즉, 제1 전압(V1)과 출력 단자(OUT) 사이에서 병렬로 연결된 스위치들이 턴오프된 저항들의 레지스턴스의 합)은 디지털 신호의 값 에 상응한다. 그러므로, 본 발명에 개시된 디지털 투 아날로그 컨버터에서, 저항들의 제1 시리즈의 저항들이 제1 전압(V1)과 출력 단자(OUT) 사이에 위치하는 한, 저항들의 제1 시리즈의 저항들은 어떠한 특정한 순서(sequence)에 종속되지 않는다. 마찬가지로, 저항들의 제2 시리즈의 매칭 저항들이 출력 단자(OUT)와 제2 전압(V2) 사이에 위치하는 한, 저항들의 제2 시리즈의 매칭 저항들은 어떠한 특정한 순서(sequence)에 종속되지 않는다. 게다가, 저항들 또는 매칭 저항들은 스위치 또는 매칭 스위치에 상응하여 병렬로 연결되고, 비트 값들에 상응하는 제어 신호들에 의하여 제어되는 디지털 투 아날로그 컨버터 회로의 디자인은 본 발명의 범위 내에 있는 것이다.
도 3a 내지 도 3c는 각기 본 발명의 제2 실시예 내지 제4 실시예에 다른 디지털 투 아날로그 컨버터의 회로도들이다. 디지털 투 아날로그 컨버터(310)에서, 제6 저항(
Figure 112008015150004-PAT00195
), 제5 저항(
Figure 112008015150004-PAT00196
), 제4 저항(
Figure 112008015150004-PAT00197
), ..., 제1 저항(
Figure 112008015150004-PAT00198
)은 순차적으로 직렬 연결된다. 여기서, 제6 저항(
Figure 112008015150004-PAT00199
)의 제1 단자는 제1 전압(V1)에 전기적으로 연결되고, 제1 저항(
Figure 112008015150004-PAT00200
)의 제2 단자는 출력 단자(OUT)에 전기적으로 연결된다. 제1 매칭 저항(
Figure 112008015150004-PAT00201
), 제2 매칭 저항(
Figure 112008015150004-PAT00202
), 제3 매칭 저항(
Figure 112008015150004-PAT00203
), ..., 제6 매칭 저항(
Figure 112008015150004-PAT00204
)은 순차적으로 직렬 연결된다. 여기서, 제1 매칭 저항(
Figure 112008015150004-PAT00205
)의 제1 단자는 출력 단자(OUT)에 전기적으로 연결되고, 제6 매칭 저항(
Figure 112008015150004-PAT00206
)의 제2 단자는 제2 전압(V2)에 전기적으로 연결된다.
디지털 투 아날로그 컨버터(320)에서, 제1 저항(
Figure 112008015150004-PAT00207
), 제2 저항(
Figure 112008015150004-PAT00208
), 제3 저 항(
Figure 112008015150004-PAT00209
), ..., 제6 저항(
Figure 112008015150004-PAT00210
)은 순차적으로 직렬 연결된다. 여기서, 제1 저항(
Figure 112008015150004-PAT00211
)의 제1 단자는 제1 전압(V1)에 전기적으로 연결되고, 제6 저항(
Figure 112008015150004-PAT00212
)의 제2 단자는 출력 단자(OUT)에 전기적으로 연결된다. 제1 매칭 저항(
Figure 112008015150004-PAT00213
), 제2 매칭 저항(
Figure 112008015150004-PAT00214
), 제3 매칭 저항(
Figure 112008015150004-PAT00215
), ..., 제6 매칭 저항(
Figure 112008015150004-PAT00216
)은 순차적으로 직렬 연결된다. 여기서, 제1 매칭 저항(
Figure 112008015150004-PAT00217
)의 제1 단자는 출력 단자(OUT)에 전기적으로 연결되고, 제6 매칭 저항(
Figure 112008015150004-PAT00218
)의 제2 단자는 제2 전압(V2)에 전기적으로 연결된다.
디지털 투 아날로그 컨버터(330)에서, 제6 저항(
Figure 112008015150004-PAT00219
), 제5 저항(
Figure 112008015150004-PAT00220
), 제4 저항(
Figure 112008015150004-PAT00221
), ..., 제1 저항(
Figure 112008015150004-PAT00222
)은 순차적으로 직렬 연결된다. 여기서, 제6 저항(
Figure 112008015150004-PAT00223
)의 제1 단자는 제1 전압(V1)에 전기적으로 연결되고, 제1 저항(
Figure 112008015150004-PAT00224
)의 제2 단자는 출력 단자(OUT)에 전기적으로 연결된다. 제6 매칭 저항(
Figure 112008015150004-PAT00225
), 제5 매칭 저항(
Figure 112008015150004-PAT00226
), 제4 매칭 저항(
Figure 112008015150004-PAT00227
), ..., 제1 매칭 저항(
Figure 112008015150004-PAT00228
)은 순차적으로 직렬 연결된다. 여기서, 제6 매칭 저항 (
Figure 112008015150004-PAT00229
)의 제1 단자는 출력 단자(OUT)에 전기적으로 연결되고, 제1 매칭 저항(
Figure 112008015150004-PAT00230
)의 제2 단자는 제2 전압(V2)에 전기적으로 연결된다.
종래의 디지털 투 아날로그 컨버터와 비교하여, 본 발명의 상기 실시예들에 개시된 디지털 투 아날로그 컨버터는 더 적은 개수의 저항들 및 스위치들을 포함한다. 게다가, 본 발명은 단순한 회로 구조로서, 종래의 n 비트 디지털 투 아날로그 컨버터는
Figure 112008015150004-PAT00231
개의 와이어들과
Figure 112008015150004-PAT00232
개의 스위치들을 필요로 하는 반면에, 본 발명의 n 비트의 디지털 투 아날로그 컨버터는 어떠한 두개의 저항 사이의 노드들 이 n 개의 스위치들 및 (2n+1) 개의 와이어들에 전기적으로 연결된다. 그러므로, 본 발명은 크게 회로 레이아웃의 면적 및 비용을 줄일 수 있다. 더욱이, 더 적은 개수의 와이어들이 사용되기 때문에, 높은 비트의 디지털 투 아날로그 컨버터를 구현하기가 더 용이하다.
상술한 바와 같이, 본 발명의 실시예들를 참조하여 설명하였지만, 본 발명은 여기에 한정되는 것이 아니며, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 디지털 투 아날로그 컨버터를 나타내는 회로도이다.
도 2a는 본 발명의 제1 실시예에 따른 디지털 투 아날로그 컨버터를 나타내는 회로도이다.
도 2b는 본 발명의 제1 실시예에 따른 디지털 투 아날로그 컨버터의 일 예를 나타내는 회로도이다.
도 3a 내지 도 3c는 각기 본 발명의 제2 실시예 내지 제4 실시예에 따른 디지털 투 아날로그 컨버터를 각각 나타내는 회로도들이다.

Claims (11)

  1. 제1 전압과 디지털 투 아날로그 컨버터의 출력 단자 사이에 전기적으로 연결된 저항들의 제1 시리즈;
    적어도 제1 스위치 및 제2 스위치를 포함하는 스위치들의 제1 캐스캐이드;
    제2 전압과 상기 출력 단자 사이에 전기적으로 연결된 저항들의 제2 시리즈; 및
    적어도 제1 매칭 스위치 및 제2 매칭 스위치를 포함하는 스위치들의 제2 캐스캐이드를 포함하고,
    상기 디지털 투 아날로그 컨버터는 상기 출력 단자를 통하여 아날로그 전압을 출력하고, 디지털 신호는 제1 비트 값과 제2 비트 값을 가지며, 상기 제1 비트 값은 로우(low) 비트 값이고,
    상기 저항들의 제1 시리즈는 적어도 제1 저항 및 제2 저항을 포함하고, 상기 제2 저항의 레지스턴스는 실질적으로 상기 제1 저항의 레지스턴스의 두 배이며, 상기 제1 저항과 상기 제2 저항은 직렬로 연결되고,
    상기 제1 스위치 및 상기 제1 저항은 병렬로 연결되고, 상기 제2 스위치 및 상기 제2 저항도 병렬로 연결되며, 상기 제1 스위치는 상기 제1 비트 값에 상응하는 제1 제어 신호에 의하여 제어되고, 상기 제2 스위치는 상기 제2 비트 값에 상응하는 제2 제어 신호에 의하여 제어되며,
    상기 저항들의 제2 시리즈는 적어도 제1 매칭 저항 및 제2 매칭 저항을 포함 하고, 상기 제1 매치 저항의 레지스턴스는 상기 제1 저항의 레지스턴스와 실질적으로 동일하며, 상기 제2 매칭 저항의 레지스턴스는 상기 제2 저항의 레지스턴스와 실질적으로 동일하고, 상기 제1 매칭 저항과 상기 제2 매칭 저항은 직렬로 연결되며,
    상기 제1 매칭 스위치와 상기 제1 매칭 저항은 병렬로 연결되고, 상기 제2 매칭 스위치와 상기 제2 매칭 저항도 병렬로 연결되며, 상기 제1 매칭 스위치는 상기 제1 비트 값의 상보적인 값에 상응하는 제1 매칭 제어 신호에 의해 제어되고, 상기 제2 매칭 스위치는 상기 제2 비트 값의 상보적인 값에 상응하는 제2 매칭 제어 신호에 의해 제어되는 것을 특징으로 하는 디지털 신호를 아날로그 전압으로 변환하는 디지털 투 아날로그 컨버터.
  2. 제 1 항에 있어서, 상기 디지털 신호는 제3 비트 값을 더 포함하고, 상기 저항들의 제1 시리즈는 상기 제2 저항의 레지스턴스의 실질적으로 두 배의 레지스턴스를 갖는 제3 저항을 더 포함하며, 상기 스위치들의 제1 캐스캐이드는 상기 제3 저항과 병렬로 연결된 제3 스위치를 더 포함하고, 상기 제3 스위치는 상기 제3 비트 값에 상응하는 제3 제어 신호에 의해 제어되며, 상기 저항들의 제2 시리즈는 실질적으로 상기 제3 저항의 레지스턴스와 동일한 레지스턴스를 갖는 제3 매칭 저항을 더 포함하고, 상기 스위치들의 제2 캐스캐이드는 상기 제3 매칭 저항과 병렬로 연결되는 제3 매칭 스위치를 더 포함하며, 상기 제3 매칭 스위치는 상기 제3 비트 값의 상보적인 값에 상응하는 제3 매칭 제어 신호에 의해 제어되는 것을 특징으로 하는 디지털 신호를 아날로그 전압으로 변환하는 디지털 투 아날로그 컨버터.
  3. 제 2 항에 있어서, 상기 제1 저항의 제1 단자는 상기 제1 전압에 연결되고, 상기 제2 저항의 제1 단자는 상기 제1 저항의 제2 단자에 연결되며, 상기 제3 저항의 제1 단자는 상기 제2 저항의 제2 단자에 연결되고, 상기 제3 저항의 제2 단자는 상기 출력 단자에 연결되며, 상기 제3 매칭 저항의 제1 단자는 상기 출력 단자에 연결되고, 상기 제2 매칭 저항의 제1 단자는 상기 제3 매칭 저항의 제2 단자에 연결되며, 상기 제1 매칭 저항의 제1 단자는 상기 제2 매칭 저항의 제2 단자에 연결되고, 상기 제1 매칭 저항의 제2 단자는 상기 제2 전압에 연결되는 것을 특징으로 하는 디지털 신호를 아날로그 전압으로 변환하는 디지털 투 아날로그 컨버터.
  4. 제 2 항에 있어서, 상기 제3 저항의 제1 단자는 상기 제1 전압에 연결되고, 상기 제2 저항의 제1 단자는 상기 제3 저항의 제2 단자에 연결되며, 상기 제1 저항의 제1 단자는 상기 제2 저항의 제2 단자에 연결되고, 상기 제1 저항의 제2 단자는 상기 출력 단자에 연결되며, 상기 제1 매칭 저항의 제1 단자는 상기 출력 단자에 연결되고, 상기 제2 매칭 저항의 제1 단자는 상기 제1 매칭 저항의 제2 단자에 연결되며, 상기 제3 매칭 저항의 제1 단자는 상기 제2 매칭 저항의 제2 단자에 연결되고, 상기 제3 매칭 저항의 제2 단자는 상기 제2 전압에 연결되는 것을 특징으로 하는 디지털 신호를 아날로그 전압으로 변환하는 디지털 투 아날로그 컨버터.
  5. 제 2 항에 있어서, 상기 제1 저항의 제1 단자는 상기 제1 전압에 연결되고, 상기 제2 저항의 제1 단자는 상기 제1 저항의 제2 단자에 연결되며, 상기 제3 저항의 제1 단자는 상기 제2 저항의 제2 단자에 연결되고, 상기 제3 저항의 제2 단자는 상기 출력 단자에 연결되며, 상기 제1 매칭 저항의 제1 단자는 상기 출력 단자에 연결되고, 상기 제2 매칭 저항의 제1 단자는 상기 제1 매칭 저항의 제2 단자에 연결되며, 상기 제3 매칭 저항의 제1 단자는 상기 제2 매칭 저항의 제2 단자에 연결되고, 상기 제3 매칭 저항의 제2 단자는 상기 제2 전압에 연결되는 것을 특징으로 하는 디지털 신호를 아날로그 전압으로 변환하는 디지털 투 아날로그 컨버터.
  6. 제 2 항에 있어서, 상기 제3 저항의 제1 단자는 상기 제1 전압에 연결되고, 상기 제2 저항의 제1 단자는 상기 제3 저항의 제2 단자에 연결되며, 상기 제1 저항의 제1 단자는 상기 제2 저항의 제2 단자에 연결되고, 상기 제1 저항의 제2 단자는 상기 출력 단자에 연결되며, 상기 제3 매칭 저항의 제1 단자는 상기 출력 단자에 연결되고, 상기 제2 매칭 저항의 제1 단자는 상기 제3 매칭 저항의 제2 단자에 연결되며, 상기 제1 매칭 저항의 제1 단자는 상기 제2 매칭 저항의 제2 단자에 연결되고, 상기 제1 매칭 저항의 제2 단자는 상기 제2 전압에 연결되는 것을 특징으로 하는 디지털 신호를 아날로그 전압으로 변환하는 디지털 투 아날로그 컨버터.
  7. 제1 전압과 디지털 투 아날로그 컨버터의 출력 단자 사이에 전기적으로 연결된 저항들의 제1 시리즈;
    n 개의 스위치들
    Figure 112008015150004-PAT00233
    을 포함하는 스위치들의 제1 캐스캐이드;
    제2 전압과 상기 출력 단자 사이에 전기적으로 연결된 저항들의 제2 시리즈; 및
    n 개의 매칭 스위치들
    Figure 112008015150004-PAT00234
    Figure 112008015150004-PAT00235
    을 포함하는 제2 캐스캐이드를 포함하고,
    상기 디지털 투 아날로그 컨버터는 상기 출력 단자를 통하여 아날로그 전압을 출력하고, 디지털 신호는 비트 값들
    Figure 112008015150004-PAT00236
    을 포함하는
    Figure 112008015150004-PAT00237
    으로서 표현되며,
    상기 저항들의 제1 시리즈는 실질적으로 각각
    Figure 112008015150004-PAT00238
    과 동일한 레지스턴스들을 가지는 n 개의 저항들
    Figure 112008015150004-PAT00239
    을 포함하고, 여기서, R은 상기 저항
    Figure 112008015150004-PAT00240
    의 레지스턴스이고, 상기 저항들
    Figure 112008015150004-PAT00241
    은 직렬로 연결되며,
    상기 n 개의 스위치들
    Figure 112008015150004-PAT00242
    과 상기 n 개의 저항들
    Figure 112008015150004-PAT00243
    은 각각 병렬로 연결되고, 상기 n 개의 스위치들
    Figure 112008015150004-PAT00244
    은 상기 비트 값들
    Figure 112008015150004-PAT00245
    에 상응하는 n 개의 제어 신호들에 의해서 각각 제어되며,
    상기 저항들의 제2 시리즈는 각각 상기 저항들
    Figure 112008015150004-PAT00246
    의 레지스 턴스와 실질적으로 동일한 레지스턴스를 갖는 n 개의 매칭 저항들
    Figure 112008015150004-PAT00247
    을 포함하고, 상기 매칭 저항들
    Figure 112008015150004-PAT00248
    은 직렬로 연결되며,
    상기 n 개의 매칭 스위치들
    Figure 112008015150004-PAT00249
    Figure 112008015150004-PAT00250
    과 상기 n 개의 매칭 저항들
    Figure 112008015150004-PAT00251
    은 각각 병렬로 연결되고, 상기 n 개의 매칭 스위치들
    Figure 112008015150004-PAT00252
    Figure 112008015150004-PAT00253
    은 상기 비트 값들
    Figure 112008015150004-PAT00254
    의 상보적인 값들에 각각 상응하는 n 개의 매칭 제어 신호들에 의하여 각각 제어되는 것을 특징으로 하는
    Figure 112008015150004-PAT00255
    로서 표현되는 디지털 신호를 아날로그 전압으로 변환하는 디지털 투 아날로그 컨버터.
  8. 제 7 항에 있어서, 상기 저항들은
    Figure 112008015150004-PAT00256
    의 순서(sequence)에 따라 직렬로 연결되고, 상기 저항
    Figure 112008015150004-PAT00257
    의 제1 단자는 상기 제1 전압에 전기적으로 연결되며, 상기 저항
    Figure 112008015150004-PAT00258
    의 제2 단자는 상기 출력 단자에 전기적으로 연결되고, 상기 매칭 저항들은
    Figure 112008015150004-PAT00259
    의 상기 순서에 따라 직렬로 연결되며, 상기 매칭 저항
    Figure 112008015150004-PAT00260
    의 제1 단자는 상기 출력 단자에 전기적으로 연결되고, 상기 매칭 저항
    Figure 112008015150004-PAT00261
    의 제2 단자는 상기 제2 전압에 전기적으로 연결되는 것을 특징으로 하는
    Figure 112008015150004-PAT00262
    로서 표현되는 디지털 신호를 아날로그 전압으로 변환하는 디지털 투 아날로그 컨버터.
  9. 제 7 항에 있어서, 상기 저항들은
    Figure 112008015150004-PAT00263
    Figure 112008015150004-PAT00264
    의 순서(sequence)에 따라 직렬로 연결되고, 상기 저항
    Figure 112008015150004-PAT00265
    의 제1 단자는 상기 제1 전압에 전기적으로 연결되며, 상기 저항
    Figure 112008015150004-PAT00266
    의 제2 단자는 상기 출력 단자에 전기적으로 연결되고, 상기 매칭 저항들은
    Figure 112008015150004-PAT00267
    의 순서(sequence)에 따라 직렬로 연결되며, 상기 매칭 저항
    Figure 112008015150004-PAT00268
    의 제1 단자는 상기 출력 단자에 전기적으로 연결되고, 상기 매칭 저항
    Figure 112008015150004-PAT00269
    의 제2 단자는 상기 제2 전압에 전기적으로 연결되는 것을 특징으로 하는
    Figure 112008015150004-PAT00270
    로서 표현되는 디지털 신호를 아날로그 전압으로 변환하는 디지털 투 아날로그 컨버터.
  10. 제 7 항에 있어서, 상기 저항들은
    Figure 112008015150004-PAT00271
    의 순서(sequence)에 따라 직렬로 연결되고, 상기 저항
    Figure 112008015150004-PAT00272
    의 제1 단자는 상기 제1 전압에 전기적으로 연결되며, 상기 저항
    Figure 112008015150004-PAT00273
    의 제2 단자는 상기 출력 단자에 전기적으로 연결되고, 상기 매칭 저항들은
    Figure 112008015150004-PAT00274
    의 순서(sequence)에 따라 직렬로 연결되며, 상기 매칭 저항
    Figure 112008015150004-PAT00275
    의 제1 단자는 상기 출력 단자에 전기적으로 연결되고, 상기 매칭 저항
    Figure 112008015150004-PAT00276
    의 제2 단자는 상기 제2 전압에 전기적으로 연결되는 것을 특징으로 하는
    Figure 112008015150004-PAT00277
    로서 표현되는 디지털 신호를 아날로그 전압으로 변 환하는 디지털 투 아날로그 컨버터.
  11. 제 7 항에 있어서, 상기 저항들은
    Figure 112008015150004-PAT00278
    Figure 112008015150004-PAT00279
    의 순서(sequence)에 따라 직렬로 연결되고, 상기 저항
    Figure 112008015150004-PAT00280
    의 제1 단자는 상기 제1 전압에 전기적으로 연결되며, 상기 저항
    Figure 112008015150004-PAT00281
    의 제2 단자는 상기 출력 단자에 전기적으로 연결되고, 상기 매칭 저항들은
    Figure 112008015150004-PAT00282
    의 순서(sequence)에 따라 직렬로 연결되며, 상기 매칭 저항
    Figure 112008015150004-PAT00283
    의 제1 단자는 상기 출력 단자에 전기적으로 연결되고, 상기 매칭 저항
    Figure 112008015150004-PAT00284
    의 제2 단자는 상기 제2 전압에 전기적으로 연결되는 것을 특징으로 하는
    Figure 112008015150004-PAT00285
    로서 표현되는 디지털 신호를 아날로그 전압으로 변환하는 디지털 투 아날로그 컨버터.
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