JP2019169908A - 基準電圧発生回路および集積回路 - Google Patents

Abstract

【課題】低面積および低消費電力を実現しながら、高い応答性で複数の基準電圧を安定して生成することが可能な基準電圧発生回路を提供する。【解決手段】基準電圧発生回路１００は、電源ノードおよび接地ノードの間に直列に接続される複数のデジタル／アナログ変換回路および電流源３を備える。デジタル／アナログ変換回路１０は、出力ノードと第１のノードとの間に接続される第１のＤＡＣ４と、第１のノードよりも高電位の第２のノードと出力ノードとの間に接続される第２のＤＡＣ５とを含む。第１のＤＡＣ４は、出力ノードおよび第１のノードの間の第１の抵抗値を制御信号Ｓに基づいて変化させることにより、電流源３から供給される基準電流を基準電圧に変換して出力ノードに出力するように構成される。第２のＤＡＣ５は、第２のノードおよび出力ノードの間の第２の抵抗値を制御信号に基づいて変化させることにより、第１の抵抗値および第２の抵抗値の和を一定値に保つように構成される。【選択図】図１

Description

本開示は、基準電圧発生回路および集積回路に関し、特に複数の基準電圧を生成する基準電圧発生回路およびそれを備える集積回路に関する。

基準電圧発生回路は、増幅器、レギュレータおよびコンパレータ等の各種回路に供給する基準電圧を生成する回路である。基準電圧発生回路としては、基準電流源から供給される基準電流を抵抗に流した際に生じる電圧降下により、基準電圧を生成する構成が広く採用されている。

基準電圧を受けて動作する各種回路は、それぞれの回路特性に合わせて互いに異なる基準電圧を必要とするため、各種回路が集約された大規模集積回路においては、複数の基準電圧を発生する、多出力型の基準電圧発生回路が必要とされている。

また、大規模集積回路では、製造ばらつきを補正するために、基準電圧発生回路に対して、基準電圧の電圧レベルを調整するための出力可変機能を付加することも有効である。この出力可変型の基準電圧生成回路は、基準電圧源として用途だけでなく、Ｄ／Ａ（デジタル／アナログ）変換器およびレギュレータの出力電圧の制御にも用途を広げることが可能である。

上述した多出力かつ出力可変型の基準電圧生成回路の最も簡単な構成としては、単一の電流源と単一の抵抗ラダー型のＤ／Ａ変換器（以下、ＤＡＣとも称す。）との直列回路を、複数並列に接続する構成がある。しかしながら、この構成では、多出力になるほど、必要な電流源およびＤＡＣの個数が増えるため、回路面積および消費電力の増大を招くという問題がある。

これに対して、単一の電流源に対して、複数の抵抗ラダー型のＤＡＣを直列に接続する構成を有する基準電圧生成回路は、回路面積および消費電力の点において有利である。ただし、複数の抵抗ラダー型ＤＡＣを単純に積み上げるという構成では、上段のＤＡＣが生成する基準電圧において、下段のＤＡＣが生成する基準電圧の変化がオフセット電圧として生じてしまう。その結果、下段のＤＡＣの基準電圧を変化させると、上段のＤＡＣの基準電圧も変化することになり、使い勝手が悪く実用的ではない。

オフセット電圧の対策として、特開昭５９−６３５７７号公報（特許文献１）には、設定電圧値に相当する入力データと、オフセット電圧値に相当するオフセットデータとをデジタル信号の状態において加減算することにより、オフセット電圧を補償する構成が記載されている。

特開昭５９−６３５７７号公報

しかしながら、特許文献１に記載される技術を上述した多出力かつ出力可変型の基準電圧生成回路に適用した場合、多出力になるほど加減算の段数が増えるため、デジタル処理に負担がかかり、結果的に応答性が低下するという問題が生じ得る。

また、加減算処理による信号の遅延または通信エラー等が生じたことによって、下段のＤＡＣが生成すべき基準電圧を設定した後に、上段のＤＡＣが生成すべき基準電圧を設定することが不可能になった場合には、上段のＤＡＣの基準電圧が意図しない電圧値に設定されてしまうという問題も懸念される。

この発明は、上記のような問題点を解決するためになされたものであって、低面積および低消費電力を実現しながら、高い応答性で複数の基準電圧を精度良く生成することが可能な基準電圧発生回路を提供することを目的とする。

本開示に示される基準電圧発生回路は、複数の基準電圧を生成する基準電圧発生回路であって、電源ノードおよび接地ノードの間に直列に接続される複数のデジタル／アナログ変換回路と、電源ノードおよび接地ノードの間に、複数のデジタル／アナログ変換回路と直列に接続される電流源とを備える。電流源は、前記複数のデジタル／アナログ変換回路に基準電流を供給するように構成される。複数のデジタル／アナログ変換回路の各々には、生成すべき基準電圧を規定する制御信号が供給される。複数のデジタル／アナログ変換回路の各々は、出力ノードと第１のノードとの間に接続される第１のデジタル／アナログ変換器と、第１のノードよりも高電位の第２のノードと出力ノードとの間に接続される第２のデジタル／アナログ変換器とを含む。第１のデジタル／アナログ変換器は、出力ノードおよび第１のノードの間の第１の抵抗値を制御信号に基づいて変化させることにより、基準電流を基準電圧に変換して出力ノードに出力するように構成される。第２のデジタル／アナログ変換器は、第２のノードおよび出力ノードの間の第２の抵抗値を制御信号に基づいて変化させることにより、第１の抵抗値および第２の抵抗値の和を一定値に保つように構成される。

本開示によれば、低面積および低消費電力を実現しながら、高い応答性で複数の基準電圧を精度良く生成することが可能な基準電圧発生回路を提供することができる。

実施の形態１に係る基準電圧発生回路の主回路構成図である。 図１に示したＤＡＣ回路の構成例を示す回路図である。 図２に示したＤＡＣ回路の動作をまとめたテーブルである。 図１に示したＤＡＣ回路の構成を示す回路図である。 図４に示したＤＡＣ回路を用いて構成された基準電圧発生回路の全体動作を説明するための図である。 実施の形態２に係るＤＡＣ回路の構成を示す回路図である。 図６に示したＤＡＣ回路の動作をまとめたテーブルである。 実施の形態３に係る可変機能集約回路の構成を示す回路図である。 実施の形態４に係るドライバ補償回路の構成を示す回路図である。 実施の形態５に係る基準電圧発生回路の構成を示す回路図である。 比較例に係る基準電圧発生回路の主回路構成図である。

以下、本発明を実施する上で好適な実施の形態について図面を用いて説明する。以下の実施の形態では、回路中のスイッチ（スイッチング素子を含む）およびダイオードにおける電圧低下、並びに配線の抵抗等が無視できる理想的な状態であるものとして説明する。なお、以下の図面において同一または相当する部分には同一の参照符号を付し、その説明は繰返さない。また、下記はあくまでも実施の例に過ぎず、発明の実施態様を下記実施の形態に限定することを意図するものではない。

実施の形態１．
（基準電圧発生回路の構成）
最初に、実施の形態１に係る基準電圧発生回路の全体構成を説明する。図１は、実施の形態１に係る基準電圧発生回路１００の主回路構成図である。

図１を参照して、基準電圧発生回路１００は、入力端子部１、デコーダ２、基準電圧発生コア回路１１（以下、単に「コア回路」とも称す。）、バッファアンプ回路６、および出力端子部７を備える。デコーダ２、コア回路１１およびバッファアンプ回路６は、入力端子部１および出力端子部７の間に電気的に直列に接続される。

入力端子部１は、Ｎ個（Ｎは２以上の整数）の入力端子１＿１〜１＿Ｎを有する。入力端子１＿１〜１＿Ｎには、基準電圧設定用コード（以下、単に「コード」とも称す。）Ｃｏｄｅ１〜ＣｏｄｅＮ（Ｎは２以上の整数）がそれぞれ入力される。基準電圧発生回路１００は、入力端子部１に入力されるコードＣｏｄｅ１〜ＣｏｄｅＮにそれぞれ対応した基準電圧Ｖｒｅｆ１〜ＶｒｅｆＮを、出力端子部７に出力するように構成される。

具体的には、デコーダ２は、入力端子部１に入力されたコードＣｏｄｅ１〜ＣｏｄｅＮの各々を、複数の信号からなる制御信号Ｓに変換する。制御信号Ｓ１〜ＳＮは、後述するコア回路１１により生成すべき基準電圧を規定する信号である。なお、各制御信号Ｓを構成する信号の数は、コア回路１１に含まれる抵抗ラダー型ＤＡＣの分解能によって決まる。

デコーダ２により生成された制御信号Ｓ１〜ＳＮは、コア回路１１に入力される。コア回路１１は、後段のバッファアンプ回路６と協働して、制御信号Ｓ１〜ＳＮに基づいて、基準電圧Ｖｒｅｆ１〜ＶｒｅｆＮを生成するように構成される。

具体的には、コア回路１１は、電流源３と、複数のＤＡＣ回路１０とを含む。電流源３および複数のＤＡＣ回路１０は、電源電圧ＶＤＤを供給する電源ノードと、接地電圧ＧＮＤを供給する接地ノードとの間に電気的に直列に接続される。図１の構成例では、コア回路１１は、Ｎ−１個のＤＡＣ回路１０を有する。電流源３とＮ−１個のＤＡＣ回路１０の直列回路との間には、第１ＤＡＣ４がさらに接続される。

電流源３は、第１ＤＡＣ４およびＮ−１個のＤＡＣ回路１０の直列回路に基準電流Ｉｒｅｆを供給する。第１ＤＡＣ４およびＮ−１個のＤＡＣ回路１０には、デコーダ２により生成された制御信号Ｓ１〜ＳＮがそれぞれ入力される。第１ＤＡＣ４およびＮ−１個のＤＡＣ回路１０の各々は、対応する制御信号Ｓに応じて、基準電流Ｉｒｅｆに基づいた電圧を生成する。

各ＤＡＣ回路１０は、第１ＤＡＣ４および第２ＤＡＣ５の直列回路を有する。デコーダ２からの制御信号Ｓは、第１ＤＡＣ４および第２ＤＡＣ５に対して並列に入力される。第１ＤＡＣ４および第２ＤＡＣ５の各々は、後述するように、抵抗ラダー型ＤＡＣにより構成される。ＤＡＣ回路１０は「デジタル／アナログ変換回路」の一実施例に対応し、第１ＤＡＣは「第１のデジタル／アナログ変換器」の一実施例に対応し、第２ＤＡＣ５は「第２のデジタル／アナログ変換器」の一実施例に対応する。

各ＤＡＣ回路１０は、基準電流Ｉｒｅｆを受けて、第１ＤＡＣ４および第２ＤＡＣ５の接続点に設けられた出力ノードｎｉに基準電圧ＶＲｉを発生させる（ｉは１以上（Ｎ−１）以下の整数）。一方、電流源３に接続される第１ＤＡＣ４は、基準電流Ｉｒｅｆを受けて、電流源３および第１ＤＡＣ４の接続点に設けられた出力ノードｎＮに基準電圧ＶＲＮを発生させる。各ＤＡＣ回路１０の出力ノードｎｉ、および出力ノードｎＮは、バッファアンプ回路６に接続される。コア回路１１は、Ｎ個の出力ノードｎ１〜ｎＮにそれぞれ発生した基準電圧ＶＲ１〜ＶＲＮをバッファアンプ回路６へ出力する。

バッファアンプ回路６は、コア回路１１にて生成されたＮ個の基準電圧ＶＲ１〜ＶＲＮを利得１で増幅することにより、Ｎ個の基準電圧Ｖｒｅｆ１〜ＶｒｅｆＮを生成する。具体的には、バッファアンプ回路６は、Ｎ個のオペアンプ６＿１〜６＿Ｎを有する。各オペアンプは、出力端子と反転入力端子（−端子）とが接続されてボルテージフォロワ回路を形成する。オペアンプ６＿１〜６＿Ｎの非反転入力端子（＋端子）には、基準電圧ＶＲ１〜ＶＲＮがそれぞれ入力される。各オペアンプは、非反転入力端子に入力された基準電圧ＶＲを基準電圧Ｖｒｅｆとして出力する。

出力端子部７は、Ｎ個の出力端子７＿１〜７＿Ｎを有する。出力端子７＿１〜７＿Ｎは、バッファアンプ回路６から与えられるＮ個の基準電圧Ｖｒｅｆ１〜ＶｒｅｆＮをそれぞれ出力する。

（ＤＡＣ回路の構成例）
次に、図１に示したＤＡＣ回路１０の詳細な構成について説明する。

図２は、図１に示したＤＡＣ回路１０の構成例を示す回路図である。図２には、代表的に、コードＣｏｄｅ１に対応して基準電圧Ｖｒｅｆ１を生成するための回路構成が示されている。図示は省略するが、コードＣｏｄｅ２〜ＣｏｄｅＮ−１にそれぞれ対応して基準電圧Ｖｒｅｆ２〜ＶｒｅｆＮ−１を生成するための回路構成も、図２の回路構成と同じとすることができる。

図２を参照して、第１ＤＡＣ４は、出力ノードｎ１および接地ノード（接地電圧ＧＮＤ）の間に接続される。第２ＤＡＣ５は、ノードｎｃ１および出力ノードｎ１の間に接続される。接地ノードは「第１のノード」の一実施例に対応する。ノードｎｃ１は、上段のＤＡＣ回路１０との接続ノードに相当する。ノードｎｃ１は、第１のノードよりも高電位の「第２のノード」の一実施例に対応する。出力ノードｎ１は、バッファアンプ６＿１の非反転入力端子に接続される。

第１ＤＡＣ４は、複数の抵抗素子Ｒと、複数のスイッチＳＷとを含む。図２の構成例では、第１ＤＡＣ４は、３個の抵抗素子Ｒ１〜Ｒ３と、４個のスイッチＳＷ１〜ＳＷ４とを含む。抵抗素子Ｒ１〜Ｒ３は、互いに等しい抵抗値ｄＲを有するものとする。

抵抗素子Ｒ１〜Ｒ３は、出力ノードｎ１および接地ノードの間に直列に接続される。詳細には、抵抗素子Ｒ１の第１端子は出力ノードｎ１に接続され、抵抗素子Ｒ１の第２端子は抵抗素子Ｒ２の第１端子に接続される。抵抗素子Ｒ２の第２端子は、抵抗素子Ｒ３の第１端子に接続される。抵抗素子Ｒ３の第２端子は、接地ノードに接続される。すなわち、抵抗素子Ｒ１〜Ｒ３は、出力ノードｎ１および接地ノードの間にこの順に接続される。

スイッチＳＷ１は、抵抗素子Ｒ１の第１端子および接地ノードの間に接続される。スイッチＳＷ２は、抵抗素子Ｒ２の第１端子および接地ノードの間に接続される。スイッチＳＷ３は、抵抗素子Ｒ３の第１端子および接地ノードの間に接続される。スイッチＳＷ４は、抵抗素子Ｒ３の第２端子および接地ノードの間に接続される。

スイッチＳＷ１〜ＳＷ３は、例えばＭＯＳ（Metal Oxide Semiconductor）トランジスタなどの半導体スイッチング素子により構成される。なお、オン抵抗が小さければ、ＭＯＳトランジスタは、ＮチャネルＭＯＳ、ＰチャネルＭＯＳ、およびＣＭＯＳのいずれであってもよい。

スイッチＳＷ１〜ＳＷ４は、デコーダ２から入力される制御信号Ｓ１によってオンオフが制御される。具体的には、スイッチＳＷ１〜ＳＷ４は、制御信号Ｓ１に応答して、いずれか１つのスイッチＳＷがオンされる。どのスイッチＳＷがオンされるかによって、出力ノードｎ１と接地ノードとの間に接続される抵抗の大きさが変化する。以下の説明では、出力ノードｎ１および接地ノード間の抵抗値を「Ｒｃｏｎｖ」と表記する。抵抗値Ｒｃｏｎｖは「第１の抵抗値」に相当する。

具体的には、スイッチＳＷ１がオンされたときには、出力ノードｎ１および接地ノードの間には抵抗素子が接続されず、Ｒｃｏｎｖ＝０となる。一方、スイッチＳＷ２がオンされたときには、出力ノードｎ１および接地ノードの間に抵抗素子Ｒ１が接続され、Ｒｃｏｎｖ＝ｄＲとなる。スイッチＳＷ３がオンされたときには、出力ノードｎ１および接地ノードの間に抵抗素子Ｒ１，Ｒ２が直列接続され、Ｒｃｏｎｖ＝２ｄＲとなる。スイッチＳＷ４がオンされたときには、出力ノードｎ１および接地ノードの間に抵抗素子Ｒ１，Ｒ２，Ｒ３が直列接続され、Ｒｃｏｎｖ＝３ｄＲとなる。

すなわち、第１ＤＡＣ４は、抵抗ラダー型ＤＡＣを構成しており、スイッチＳＷ１〜ＳＷ４のオンオフによって、Ｒｃｏｎｖを０，ｄＲ，２ｄＲ，３ｄＲの間で変化させることができる。したがって、第１ＤＡＣ４に基準電流Ｉｒｅｆを流したときに出力ノードｎ１に発生する基準電圧ＶＲ１は、０，ｄＲ・Ｉｒｅｆ，２ｄＲ・Ｉｒｅｆ，３ｄＲ・Ｉｒｅｆの間で変化することになる。この出力ノードｎ１に発生した基準電圧ＶＲ１は、バッファアンプ６＿１を介して出力端子７＿１から基準電圧Ｖｒｅｆ１として出力される。

第２ＤＡＣ５は、第１ＤＡＣ５と比較して、回路構成が基本的に同じである。すなわち、図２の構成例では、第２ＤＡＣ５は、３個の抵抗素子Ｒ１〜Ｒ３と、４個のスイッチＳＷ１〜ＳＷ４とを含む。

抵抗素子Ｒ１〜Ｒ３は、ノードｎｃ１および出力ノードｎ１の間に直列に接続される。詳細には、抵抗素子Ｒ１の第１端子は出力ノードｎ１に接続され、抵抗素子Ｒ１の第２端子は抵抗素子Ｒ２の第１端子に接続される。抵抗素子Ｒ２の第２端子は、抵抗素子Ｒ３の第１端子に接続される。抵抗素子Ｒ３の第２端子は、ノードｎｃ１に接続される。

スイッチＳＷ１は、抵抗素子Ｒ１の第１端子および出力ノードｎ１の間に接続される。スイッチＳＷ２は、抵抗素子Ｒ２の第１端子および出力ノードｎ１の間に接続される。スイッチＳＷ３は、抵抗素子Ｒ３の第１端子および出力ノードｎ１の間に接続される。スイッチＳＷ４は、抵抗素子Ｒ３の第２端子および出力ノードｎ１の間に接続される。

すなわち、ＤＡＣ回路１０において、第１ＤＡＣ４と第２ＤＡＣ５とは、抵抗値が等しい抵抗素子同士が出力ノードｎ１に対して互いに対称となる位置に配置されている。

スイッチＳＷ１〜ＳＷ４は、デコーダ２から入力される制御信号Ｓ１によってオンオフが制御される。スイッチＳＷ１〜ＳＷ４は、制御信号Ｓ１に応答して、いずれか１つのスイッチＳＷがオンされる。どのスイッチＳＷがオンされるかによって、ノードｎｃ１と出力ノードｎ１との間に接続される抵抗の大きさが変化する。以下の説明では、ノードｎｃ１および出力ノードｎ１間の抵抗値を「Ｒｏｆｆｓｅｔ」と表記する。抵抗値Ｒｏｆｆｓｅｔは「第２の抵抗値」に相当する。

具体的には、スイッチＳＷ１がオンされたときには、ノードｎｃ１および出力ノードｎ１の間には抵抗素子Ｒ３，Ｒ２，Ｒ１が直列接続され、Ｒｏｆｆｓｅｔ＝３ｄＲとなる。一方、スイッチＳＷ２がオンされたときには、ノードｎｃ１および出力ノードｎ１の間に抵抗素子Ｒ３，Ｒ２が直列接続され、Ｒｏｆｆｓｅｔ＝２ｄＲとなる。スイッチＳＷ３がオンされたときには、ノードｎｃ１および出力ノードｎ１の間に抵抗素子Ｒ３が接続され、Ｒｏｆｆｓｅｔ＝ｄＲとなる。スイッチＳＷ４がオンされたときには、ノードｎｃ１および出力ノードｎ１の間には抵抗素子が接続されず、Ｒｏｆｆｓｅｔ＝０となる。

すなわち、第２ＤＡＣ５は、抵抗ラダー型ＤＡＣを構成しており、スイッチＳＷ１〜ＳＷ４のオンオフによって、Ｒｏｆｆｓｅｔを３ｄＲ，２ｄＲ，ｄＲ，０の間で変化させることができる。したがって、第２ＤＡＣ５に基準電流Ｉｒｅｆを流したときにノードｎｃ１および出力ノードｎ１間に発生する電圧は、３ｄＲ・Ｉｒｅｆ，２ｄＲ・Ｉｒｅｆ，ｄＲ・Ｉｒｅｆ，０の間で変化することになる。

図２の構成例では、制御信号Ｓ１は、スイッチＳＷ１〜ＳＷ４を互いに独立してオンオフさせることができるように、４つの信号で構成されている。第１ＤＡＣ４のスイッチＳＷ１と第２ＤＡＣ５のスイッチＳＷ１とは、制御信号Ｓ１のうちの第１信号に応じて、同時にオンオフされる。第１ＤＡＣ４のスイッチＳＷ２と第２ＤＡＣ５のスイッチＳＷ２とは、制御信号Ｓ１のうちの第２信号に応じて、同時にオンオフされる。第１ＤＡＣ４のスイッチＳＷ３と第２ＤＡＣ５のスイッチＳＷ３とは、制御信号Ｓ１のうちの第３信号に応じて、同時にオンオフされる。第１ＤＡＣ４のスイッチＳＷ４と第２ＤＡＣ５のスイッチＳＷ４とは、制御信号Ｓ１のうちの第４信号に応じて、同時にオンオフされる。スイッチＳＷ１〜ＳＷ４の各々は、対応する信号の値が「１」のときにオンされ、信号の値が「０」のときにオフされる。すなわち、第１ＤＡＣ４のスイッチＳＷ１〜ＳＷ４（第１のスイッチ）と第２ＤＡＣ５のスイッチＳＷ１〜ＳＷ４（第２のスイッチ）とは、制御信号Ｓ１に応答して、出力ノードｎ１に対して対称となる位置に配置されるスイッチＳＷ同士がオンされる。

制御信号Ｓ１は、コードＣｏｄｅ１に基づいて、第１信号から第４信号のうちいずれか１つの信号の値が「１」となり、残り３つの信号の値が「０」となる。したがって、制御信号Ｓ１に応じて、スイッチＳＷ１〜ＳＷ４のうちのいずれか１つのスイッチＳＷがオンされ、残り３つのスイッチＳＷがオフされることになる。

ここで、上述したように、ＤＡＣ回路１０では、第１ＤＡＣ４と第２ＤＡＣ５とは、抵抗値が等しい抵抗素子同士が出力ノードｎ１に対して互いに対称となる位置に配置されている。このようにすると、スイッチＳＷ１〜ＳＷ４のうちどのスイッチＳＷがオンされた場合においても、ノードｎｃ１および接地ノード間の抵抗値（以下、「合成抵抗値」とも称す。）を一定値に保つことができる。なお、合成抵抗値は、第１ＤＡＣ４の抵抗値Ｒｃｏｎｖ（第１の抵抗値）と、第２ＤＡＣ５の抵抗値Ｒｏｆｆｓｅｔ（第２の抵抗値）との和に相当する。

詳細には、スイッチＳＷ１がオンされた場合、Ｒｃｏｎｖ＝０となり、Ｒｏｆｆｓｅｔ＝３ｄＲとなるため、合成抵抗値は３ｄＲとなる。スイッチＳＷ２がオンされた場合、Ｒｃｏｎｖ＝ｄＲとなり、Ｒｏｆｆｓｅｔ＝２ｄＲとなるため、合成抵抗値は３ｄＲとなる。スイッチＳＷ３がオンされた場合、Ｒｃｏｎｖ＝２ｄＲとなり、Ｒｏｆｆｓｅｔ＝ｄＲとなるため、合成抵抗値は３ｄＲとなる。スイッチＳＷ４がオンされた場合、Ｒｃｏｎｖ＝３ｄＲとなり、Ｒｏｆｆｓｅｔ＝０となるため、合成抵抗値は３ｄＲとなる。

すなわち、ノードｎｃ１および接地ノード間の合成抵抗値は、スイッチＳＷ１〜ＳＷ４のオンオフによらず、３ｄＲに固定される。したがって、ＤＡＣ回路１０に基準電流Ｉｒｅｆを流したときにノードｎｃ１に発生する電圧をＶ１とすると、Ｖ１＝Ｉｒｅｆ×３ｄＲに固定されることになる。言い換えれば、ＤＡＣ回路１０の出力ノードｎ１に発生する基準電圧ＶＲ１が０，ｄＲ・Ｉｒｅｆ，２ｄＲ・Ｉｒｅｆ，３ｄＲ・Ｉｒｅｆの間で変化しても、ノードｎｃ１の電圧Ｖ１を３ｄＲ・Ｉｒｅｆに保つことができる。

図３には、図２に示したＤＡＣ回路１０の動作をまとめたテーブルを示す。テーブルには、コードＣｏｄｅ１と、コードＣｏｄｅ１に対応する制御信号Ｓ１と、第１ＤＡＣ４の抵抗値Ｒｃｏｎｖおよび第２ＤＡＣ５の抵抗値Ｒｏｆｆｓｅｔと、出力ノードｎ１に発生する基準電圧ＶＲ１（基準電圧Ｖｒｅｆ１に相当）と、ノードｎｃ１に発生する電圧Ｖ１との関係が示されている。

図３に示すように、コードＣｏｄｅ１は、４つの値０，１，２，３を取り得る。このコードＣｏｄｅ１に応じて、制御信号Ｓ１を構成する４つの信号のうちいずれか１つの信号の値が「１」になることにより、スイッチＳＷ１〜ＳＷ４のうちのいずれか１つのスイッチＳＷがオンされる。第１ＤＡＣ４では、どのスイッチＳＷがオンされるかによって、Ｒｃｏｎｖが０，ｄＲ，２ｄＲ，３ｄＲの間で変化するため、基準電流Ｉｒｅｆに基づいて出力ノードｎ１に出力される基準電圧Ｖｒｅｆ１も、０，ｄＲ・Ｉｒｅｆ，２ｄＲ・Ｉｒｅｆ，３ｄＲ・Ｉｒｅｆの間で変化する。すなわち、基準電圧Ｖｒｅｆ１とコードＣｏｄｅ１との間には、Ｖｒｅｆ１＝ｄＲ・Ｃｏｄｅ１の関係が成立している。

このとき、第２ＤＡＣ５においても、Ｒｏｆｆｓｅｔが０，ｄＲ，２ｄＲ，３ｄＲの間で変化する。Ｃｏｄｅ１の値に比例してＲｃｏｎｖが単調増加するのに対して、Ｒｏｆｆｓｅｔは単調減少する。その結果、合成抵抗値（Ｒｃｏｎｖ＋Ｒｏｆｆｓｅｔ）は３ｄＲに固定されるため、基準電流Ｉｒｅｆに基づいてノードｎｃ１に発生する電圧は３ｄＲ・Ｉｒｅｆに保たれている。

このように、第１ＤＡＣ４は、基準電流Ｉｒｅｆを、コードＣｏｄｅ１に応じた基準電圧Ｖｒｅｆ１に変換するための電流電圧変換用のＤＡＣを構成する。一方、第２ＤＡＣ５は、基準電圧Ｖｒｅｆ１により生じるオフセット電圧を打ち消すためのオフセット補償用のＤＡＣを構成する。これにより、ＤＡＣ回路１０と上段のＤＡＣ回路１０との接続ノードｎｃ１の電圧Ｖ１を一定電圧に保つことができるため、上段のＤＡＣ回路１０にて生成される基準電圧が、基準電圧Ｖｒｅｆ１の影響を受けて変動することを抑制することができる。

なお、図２では、第１ＤＡＣ４および第２ＤＡＣ５の各々が３個の抵抗素子Ｒ１〜Ｒ３および４個のスイッチＳＷ１〜ＳＷ４を有する構成例について説明したが、第１ＤＡＣ４および第２ＤＡＣ５の間で、共通する回路素子を、出力ノードｎ１に対して互いに対称となるように配置する構成を採用する限りにおいて、抵抗素子ＲおよびスイッチＳＷの個数をさらに増やして、基準電圧Ｖｒｅｆ１の調整範囲を広げることができる。

図４には、図２に示したＤＡＣ回路１０の構成を一般化するために、第１ＤＡＣ４および第２ＤＡＣ５の各々が（ｎ−１）個の抵抗素子Ｒ１〜Ｒｎ−１と、ｎ個のスイッチＳＷ１〜ＳＷｎとを有する構成が示されている。なお、ｎは２以上の整数である。

図４を参照して、コードＣｏｄｅ１は、０以上（ｎ−１）以下の値を取り得る（０≦Ｃｏｄｅ１≦ｎ−１）。コードＣｏｄｅ１は、デコーダ２により、ｎ個の信号からなる制御信号Ｓ１に変換される。制御信号Ｓ１は、第１ＤＡＣ４および第２ＤＡＣ５の各々に含まれるｎ個のスイッチＳＷ１〜ＳＷｎに入力される。スイッチＳＷ１〜ＳＷｎは、制御信号Ｓ１に応答して、いずれか１つのスイッチＳＷがオンされる。

第１ＤＡＣ４においては、スイッチＳＷ１〜ＳＷｎのうちいずれか１つのスイッチＳＷがオンされることにより、抵抗値Ｒｃｏｎｖは、０以上（ｎ−１）ｄＲ以下の範囲内で離散的な値を取り得る（０≦Ｒｃｏｎｖ≦（ｎ−１）ｄＲ）。抵抗値Ｒｃｏｎｖは、Ｒｃｏｎｖ＝ｄＲ・Ｃｏｄｅ１で表わされる。これにより、出力ノードｎ１には、基準電流Ｉｒｅｆに基づいて、ＶＲ１＝ｄＲ・Ｃｏｄｅ１・Ｉｒｅｆで与えられる基準電圧ＶＲ１が発生する。基準電圧ＶＲ１は、基準電圧Ｖｒｅｆ１として出力端子７＿１から出力される。基準電圧Ｖｒｅｆ１は、０以上（ｎ−１）ｄＲ・Ｉｒｅｆ以下の範囲内で離散的な値を取り得る（０≦Ｖｒｅｆ１≦（ｎ−１）ｄＲ・Ｉｒｅｆ）。

第２ＤＡＣ５においては、スイッチＳＷ１〜ＳＷｎのうちいずれか１つのスイッチＳＷがオンされることにより、抵抗値Ｒｏｆｆｓｅｔは、０以上（ｎ−１）ｄＲ以下の範囲内で離散的な値を取り得る（０≦Ｒｏｆｆｓｅｔ≦（ｎ−１）ｄＲ）。抵抗値Ｒｏｆｆｓｅｔは、Ｒｏｆｆｓｅｔ＝ｄＲ・｛（ｎ−１）−Ｃｏｄｅ１｝で表わされる。ＲｏｆｆｓｅｔおよびＲｃｏｎｖの和である合成抵抗値は（ｎ−１）ｄＲに固定される。これにより、基準電流Ｉｒｅｆに基づいてノードｎｃ１には、Ｖ１＝（ｎ−１）ｄＲ・Ｉｒｅｆで与えられる電圧Ｖ１が発生する。この電圧Ｖ１は、コードＣｏｄｅ１の値に依存しない固定値である。

図５は、図４に示したＤＡＣ回路１０を用いて構成された基準電圧発生回路１００の全体動作を説明するための図である。

最初に、コードＣｏｄｅ２に対応して基準電圧Ｖｒｅｆ２を生成するための回路構成に着目する。コードＣｏｄｅ２は、デコーダ２により、ｎ個の信号からなる制御信号Ｓ２に変換されて対応するＤＡＣ回路１０に入力されると、第１ＤＡＣ４および第２ＤＡＣ５の各々に含まれるｎ個のスイッチＳＷ１〜ＳＷｎに入力される。スイッチＳＷ１〜ＳＷｎは、制御信号Ｓ２に応答して、いずれか１つのスイッチＳＷがオンされる。

第１ＤＡＣ４における抵抗値Ｒｃｏｎｖは、Ｒｃｏｎｖ＝ｄＲ・Ｃｏｄｅ２で表わされる。これにより、出力ノードｎ２には、基準電流Ｉｒｅｆに基づいて、ＶＲ２＝ｄＲ・Ｃｏｄｅ２・Ｉｒｅｆ＋Ｖ１で与えられる基準電圧ＶＲ２が発生する。基準電圧ＶＲ２は、基準電圧Ｖｒｅｆ２として出力端子７＿２から出力される。

ここで、基準電圧ＶＲ２は、ノードｎｃ１の電圧Ｖ１に対して、抵抗値Ｒｃｏｎｖおよび基準電流Ｉｒｅｆの積を加算した値を採っており、下段のＤＡＣ回路１０との接続ノードｎｃ１の電圧Ｖ１を基準とした電圧となっている。上述したように、ノードｎｃ１の電圧Ｖ１は、下段のＤＡＣ回路１０にて生成される基準電圧ＶＲ１に依存しない固定値である。したがって、基準電圧ＶＲ２を、基準電圧ＶＲ１とは独立して生成することができる。基準電圧Ｖｒｅｆ２は、（ｎ−１）ｄＲ・Ｉｒｅｆ以上２（ｎ−１）ｄＲ・Ｉｒｅｆ以下の範囲内で離散的な値を取り得る（（ｎ−１）ｄＲ・Ｉｒｅｆ≦Ｖｒｅｆ２≦２（ｎ−１）ｄＲ・Ｉｒｅｆ）。

コードＣｏｄｅ２に対応するＤＡＣ回路１０においても、図示しないコードＣｏｄｅ３に対応するＤＡＣ回路との接続ノードｎｃ２の電圧Ｖ２は、ノードｎｃ１の電圧Ｖ１と同様に、基準電圧ＶＲ２に依存しない固定値となる。詳細には、電圧Ｖ２は、電圧Ｖ１の２倍に相当しており、Ｖ２＝２（ｎ−１）ｄＲ・Ｉｒｅｆで表される。

図５では図示を省略するが、コードＣｏｄｅ３〜ＣｏｄｅＮ−１の各々においても、上述したコードＣｏｄｅ２と同様に、下段のＤＡＣ回路１０との接続ノードの電圧が固定値となる。そのため、対応するＤＡＣ回路１０の出力ノードには、下段のＤＡＣ回路１０で生成される基準電圧に影響されない、独立した基準電圧ＶＲを生成することができる。

なお、コードＣｏｄｅＮについては、対応する出力ノードｎＮが電流源３に直接に接続される最上段のノードであって、オフセットの補償が不要であるため、第１ＤＡＣ４のみで足りる。出力ノードｎＮには、基準電流Ｉｒｅｆに基づいて、ＶＲＮ＝ｄＲ・ＣｏｄｅＮ・Ｉｒｅｆ＋ＶＮ−１で与えられる基準電圧ＶＲＮが発生する。なお、ＶＮ−１は、第１ＤＡＣ１０と下段のＤＡＣ回路１０との接続ノードｎＮ−１の電圧であり、ＶＮ−１＝（Ｎ−１）（ｎ−１）ｄＲ・Ｉｒｅｆで表される。基準電圧ＶＲＮは、基準電圧ＶｒｅｆＮとして出力端子７＿Ｎから出力される。基準電圧ＶｒｅｆＮは、（Ｎ−１）（ｎ−１）ｄＲ・Ｉｒｅｆ以上Ｎ（ｎ−１）ｄＲ・Ｉｒｅｆ以下の範囲内で離散的な値を取り得る（（Ｎ−１）（ｎ−１）ｄＲ・Ｉｒｅｆ≦ＶｒｅｆＮ≦Ｎ（ｎ−１）ｄＲ・Ｉｒｅｆ）。

（作用効果の説明）
次に、図１１に示す比較例を参照しながら、実施の形態１の作用効果について説明する。

図１１は、比較例に係る基準電圧発生回路の主回路構成図である。図１１を参照して、比較例に係る基準電圧発生回路１０００は、図１に示した基準電圧発生回路１００と比較して、コア回路１１に代えて、コア回路５０およびデジタル加減算回路５１を有する点が異なる。

コア回路５０は、基準電流Ｉｒｅｆを供給する電流源３と、Ｎ個のＤＡＣ４０（ＤＡＣ＿１〜ＤＡＣ＿Ｎ）とを含む。電流源３およびＮ個のＤＡＣ４０は、電源ノード（電源電圧ＶＤＤ）および接地ノード（接地電圧ＧＮＤ）の間に電気的に直列接続される。

ＤＡＣ４０は、抵抗ラダー型ＤＡＣにより構成される。ＤＡＣ４０は、デコーダ２から入力される制御信号に応じて、隣接するＤＡＣ４０の接続点に設けられた出力ノードｎｉ（ｉは１以上Ｎ以下の整数）に、基準電流Ｉｒｅｆに基づいた基準電圧ＶＲｉを発生させる。Ｎ個の出力ノードｎ１〜ｎＮにそれぞれ発生した基準電圧ＶＲ１〜ＶＲＮは、バッファアンプ回路６によって利得１で増幅され、基準電圧Ｖｒｅｆ１〜ＶｒｅｆＮとして出力端子７＿１〜７＿Ｎからそれぞれ出力される。

コア回路５０は、単一の電流源および単一のＤＡＣの直列回路を複数並列に接続して構成されたコア回路と比較すると、生成する基準電圧の数を増やした場合において、回路面積および消費電力の増大を抑制できるという点で有利である。

デジタル加減算回路５１は、入力端子部１とデコーダ２との間に設けられ、加算器５２および減算器５４，５６を含む。デジタル加減算回路５１は、生成すべき基準電圧を規定するコードＣｏｄｅ１〜ＣｏｄｅＮと、オフセット電圧に相当するオフセットデータとをデジタル信号の状態において加減算することにより、オフセット電圧を補償するように構成される。

図１１の構成例では、コードＣｏｄｅＮに対応するＤＡＣ４０＿Ｎが生成すべき基準電圧ＶＲＮから、ＤＡＣ４０＿Ｎよりも下段のＤＡＣ４０＿Ｎ−１〜ＤＡＣ４０＿１が生成すべき基準電圧ＶＲＮ−１〜ＶＲ１の加算値を減算する。これにより、デジタル加減算回路５１において、オフセット電圧をデジタル信号状態で補償することができる。この結果、各ＤＡＣ４０が生成する基準電圧ＶＲを互いに独立して制御することが可能となる。

しかしながら、一方で、比較例に係る基準電圧発生回路１０００は、生成すべき基準電圧の数が増えるに従って、デジタル加減算回路５１に含まれる加減算の段数が増えるため、デジタル処理に負担がかかり、応答性が低下するという課題を有する。

また、加減算処理による信号の遅延または通信エラー等が生じたために、下段のＤＡＣ４０が生成すべき基準電圧を設定した後に上段のＤＡＣ４０が生成すべき基準電圧を設定することが不可能となった場合、上段のＤＡＣ４０の基準電圧は意図しない電圧値に設定されてしまうという問題がある。

ここで、デジタル加減算回路５１における加減算の段数Ｋは、式（１）で表わされる。ただし、Ｎは出力端子の数に相当する。

Ｋ＝Ｎ−１ …（１）
式（１）から明らかなように、Ｎ＝０のときに段数Ｋ＝０となり、Ｎ＝２のときに段数Ｋ＝１となり、Ｎ＝３のときには１個の加算器および２個の減算器が必要となるため段数Ｋ＝２となる。このように、出力端子の数Ｎが増えるに従って、段数Ｋが増えていく。ただし、並列に処理が可能な部分は段数に加えないものとする。

また、加減算にリップルキャリー回路を用いた場合、遅延時間τは式（２）で表わされる。なお、リップルキャリー回路とは、最下位ビットに半加算器を接続し、最下位ビット以外のビットに全加算器を多段に加算器を接続して構成された回路である。

τ＝｛１＋４（ｂ−１）｝・Ｋ・ｔｒ＝（４ｂ−３）・（Ｎ−１）・ｔｒ …（２）
ここで、ｂはＤＡＣ４０のビット数、ｔｒはロジック回路１段当たりの遅延時間である。式（２）中の｛１＋４（ｂ−１）｝は、ｂビットのリップルキャリー回路における遅延時間である。式（２）は、リップルキャリー回路の遅延時間に、加減算の段数Ｋおよび１段当たりの遅延時間ｔｒを乗算した値が遅延時間τになることを示している。遅延時間τは、ＤＡＣ４０のビット数ｂおよび出力端子の数Ｎにより比例的に増加することが分かる。

なお、リップルキャリー回路の遅延改善のために、キャリールックアヘッドアダー回路が存在する。キャリールックアヘッドアダー回路は、リップルキャリー回路の桁上げ信号部分を別回路で計算することによって段数を減らすための回路である。しかし、この回路は、ＤＡＣ４０のビット数ｂに対して指数関数的に回路規模および消費電力が大きくなるため、回路の低面積化および低消費電力化に相反することとなり、好ましくない。

これに対して、実施の形態１に係る基準電圧発生回路１００においては、コア回路１１において、各ＤＡＣ回路１０を、電流電圧変換用の第１ＤＡＣ４０とオフセット補償用の第２ＤＡＣ５０とを直列接続した構成とすることで、図１１に示したデジタル加減算回路５１が不要となる。そのため、生成すべき基準電圧の数を増やしても遅延時間τが増えることがなく、結果的に応答性を向上させることができる。この結果、実施の形態１に係る基準電圧発生回路１００は、低面積および低消費電力を実現しながら、高い応答性で複数の基準電圧を精度良く生成することができる。

実施の形態２．
上述した実施の形態１では、ＤＡＣ回路１０の第１ＤＡＣ４および第２ＤＡＣ５の各々に含まれる複数の抵抗素子Ｒ１〜Ｒ３が、互いに等しい抵抗値ｄＲを有する構成について説明したが、複数の抵抗素子Ｒ１〜Ｒ３が互いに異なる抵抗値を有していても、実施の形態１と同様の作用効果を得ることができる。

実施の形態２では、抵抗値が互いに異なる複数の抵抗素子Ｒ１〜Ｒ３を有するＤＡＣ回路１０の構成例および動作について説明する。

図６は、実施の形態２に係るＤＡＣ回路１０の構成を示す回路図である。図６には、代表的に、コードＣｏｄｅ１に対応して基準電圧Ｖｒｅｆ１を生成するための回路構成が示されている。

実施の形態２に係るＤＡＣ回路１０は、図２に示したＤＡＣ回路１０と比較して、第１ＤＡＣ４および第２ＤＡＣ５の各々に含まれる抵抗素子Ｒ１〜Ｒ３の抵抗値が異なる。図６の構成例では、抵抗素子Ｒ１は抵抗値ｄＲを有し、抵抗素子Ｒ２は抵抗値３ｄＲを有し、抵抗素子Ｒ３は抵抗値２ｄＲを有するものとする。ただし、図６に示すＤＡＣ回路１０における抵抗素子Ｒ１〜Ｒ３およびスイッチＳＷ１〜ＳＷ４の接続関係は、図２に示したＤＡＣ回路１０における接続関係と同じである。

スイッチＳＷ１〜ＳＷ４は、デコーダ２から入力される制御信号Ｓ１に応答して、いずれか１つのスイッチＳＷがオンされる。第１ＤＡＣ４においては、どのスイッチＳＷがオンされるかによって、出力ノードｎ１および接地ノード間の抵抗値Ｒｃｏｎｖが変化する。具体的には、スイッチＳＷ１がオンされたときには、出力ノードｎ１および接地ノードの間には抵抗素子が接続されず、Ｒｃｏｎｖ＝０となる。一方、スイッチＳＷ２がオンされたときには、出力ノードｎ１および接地ノードの間に抵抗素子Ｒ１が接続され、Ｒｃｏｎｖ＝ｄＲとなる。スイッチＳＷ３がオンされたときには、出力ノードｎ１および接地ノードの間に抵抗素子Ｒ１，Ｒ２が直列接続され、Ｒｃｏｎｖ＝４ｄＲとなる。スイッチＳＷ４がオンされたときには、出力ノードｎ１および接地ノードの間に抵抗素子Ｒ１，Ｒ２，Ｒ３が直列接続され、Ｒｃｏｎｖ＝６ｄＲとなる。

すなわち、第１ＤＡＣ４は、スイッチＳＷ１〜ＳＷ４のオンオフによって、Ｒｃｏｎｖを０，ｄＲ，４ｄＲ，６ｄＲの間で変化させることができる。したがって、第１ＤＡＣ４に基準電流Ｉｒｅｆを流したときに出力ノードｎ１に発生する基準電圧ＶＲ１は、０，ｄＲ・Ｉｒｅｆ，４ｄＲ・Ｉｒｅｆ，６ｄＲ・Ｉｒｅｆの間で変化することになる。この出力ノードｎ１に発生した基準電圧ＶＲ１は、バッファアンプ６＿１を介して出力端子７＿１から基準電圧Ｖｒｅｆ１として出力される。

第２ＤＡＣ５においても、制御信号Ｓ１に応答してどのスイッチＳＷがオンされるかによって、ノードｎｃ１および出力ノードｎ１間の抵抗値Ｒｏｆｆｓｅｔが変化する。具体的には、スイッチＳＷ１がオンされたときには、ノードｎｃ１および出力ノードｎ１の間には抵抗素子Ｒ３，Ｒ２，Ｒ１が直列接続され、Ｒｏｆｆｓｅｔ＝６ｄＲとなる。一方、スイッチＳＷ２がオンされたときには、ノードｎｃ１および出力ノードｎ１の間に抵抗素子Ｒ３，Ｒ２が直列接続され、Ｒｏｆｆｓｅｔ＝５ｄＲとなる。スイッチＳＷ３がオンされたときには、ノードｎｃ１および出力ノードｎ１の間に抵抗素子Ｒ３が接続され、Ｒｏｆｆｓｅｔ＝２ｄＲとなる。スイッチＳＷ４がオンされたときには、ノードｎｃ１および出力ノードｎ１の間には抵抗素子が接続されず、Ｒｏｆｆｓｅｔ＝０となる。

すなわち、第２ＤＡＣ５は、スイッチＳＷ１〜ＳＷ４のオンオフによって、Ｒｏｆｆｓｅｔを６ｄＲ，５ｄＲ，２ｄＲ，０の間で変化させることができる。したがって、第２ＤＡＣ５に基準電流Ｉｒｅｆを流したときにノードｎｃ１および出力ノードｎ１間に発生する電圧は、６ｄＲ・Ｉｒｅｆ，５ｄＲ・Ｉｒｅｆ，２ｄＲ・Ｉｒｅｆ，０の間で変化することになる。

ここで、図６に示すＤＡＣ回路１０においても、図２に示したＤＡＣ回路１０と同様に、第１ＤＡＣ４と第２ＤＡＣ５とは、抵抗値が等しい抵抗素子同士が出力ノードｎ１に対して互いに対称となる位置に配置されている。したがって、スイッチＳＷ１〜ＳＷ４のうちどのスイッチＳＷがオンされた場合においても、ノードｎｃ１および接地ノード間の合成抵抗値（Ｒｏｆｆｓｅｔ＋Ｒｃｏｎ）を一定値に保つことができる。

詳細には、スイッチＳＷ１がオンされた場合、Ｒｃｏｎｖ＝０となり、Ｒｏｆｆｓｅｔ＝６ｄＲとなるため、合成抵抗値は６ｄＲとなる。スイッチＳＷ２がオンされた場合、Ｒｃｏｎｖ＝ｄＲとなり、Ｒｏｆｆｓｅｔ＝５ｄＲとなるため、合成抵抗値は６ｄＲとなる。スイッチＳＷ３がオンされた場合、Ｒｃｏｎｖ＝４ｄＲとなり、Ｒｏｆｆｓｅｔ＝２ｄＲとなるため、合成抵抗値は６ｄＲとなる。スイッチＳＷ４がオンされた場合、Ｒｃｏｎｖ＝６ｄＲとなり、Ｒｏｆｆｓｅｔ＝０となるため、合成抵抗値は６ｄＲとなる。

すなわち、ノードｎｃ１および接地ノード間の合成抵抗値は、スイッチＳＷ１〜ＳＷ４のオンオフによらず、６ｄＲに固定される。したがって、ＤＡＣ回路１０に基準電流Ｉｒｅｆを流したときにノードｎｃ１に発生する電圧をＶ１とすると、Ｖ１＝６ｄＲ・Ｉｒｅｆに固定されることになる。言い換えれば、出力ノードｎ１に発生する基準電圧Ｖｒｅｆ１が０，ｄＲ・Ｉｒｅｆ，４ｄＲ・Ｉｒｅｆ，６ｄＲ・Ｉｒｅｆの間で変化しても、ノードｎｃ１の電圧Ｖ１を６ｄＲ・Ｉｒｅｆに保つことができる。

図７には、図６に示したＤＡＣ回路１０の動作をまとめたテーブルを示す。テーブルには、コードＣｏｄｅ１と、コードＣｏｄｅ１に対応する制御信号Ｓ１と、第１ＤＡＣ４の抵抗値Ｒｃｏｎｖおよび第２ＤＡＣ５の抵抗値Ｒｏｆｆｓｅｔと、出力ノードｎ１に発生する基準電圧ＶＲ（基準電圧Ｖｒｅｆ１に相当）と、ノードｎｃ１に発生する電圧Ｖ１との関係が示されている。

図７に示すように、コードＣｏｄｅ１に応じて、制御信号Ｓ１を構成する４つの信号のうちいずれか１つの信号の値が「１」になることにより、スイッチＳＷ１〜ＳＷ４のうちのいずれか１つのスイッチＳＷがオンされる。第１ＤＡＣ４では、どのスイッチＳＷがオンされるかによって、抵抗値Ｒｃｏｎｖが０，ｄＲ，４ｄＲ，６ｄＲの間で変化するため、基準電流Ｉｒｅｆに基づいて出力ノードｎ１に出力される基準電圧Ｖｒｅｆ１も、０，ｄＲ・Ｉｒｅｆ，４ｄＲ・Ｉｒｅｆ，６ｄＲ・Ｉｒｅｆの間で変化する。

このとき、第２ＤＡＣ５においては、Ｒｏｆｆｓｅｔが０，２ｄＲ，５ｄＲ，６ｄＲの間で変化するが、合成抵抗値（Ｒｃｏｎｖ＋Ｒｏｆｆｓｅｔ）は６ｄＲに固定されるため、基準電流Ｉｒｅｆに基づいてノードｎｃ１に発生する電圧は６ｄＲ・Ｉｒｅｆに保たれている。

したがって、図６に示したＤＡＣ回路１０を、電源ノードおよび接地のノードの間に複数直列に接続して基準電圧発生回路１００を構成した場合、各ＤＡＣ回路１０は、下段に接続される他のＤＡＣ回路１０が生成する基準電圧ＶＲに影響されることなく、対応するＣｏｄｅに応じた基準電圧ＶＲを生成することができる。したがって、実施の形態１に係る基準電圧発生回路１００と同様の作用効果を得ることができる。

また、図６では、第１ＤＡＣ４および第２ＤＡＣ５の各々が３個の抵抗素子Ｒ１〜Ｒ３および４個のスイッチＳＷ１〜ＳＷ４を有する構成例について説明したが、第１ＤＡＣ４および第２ＤＡＣ５の間で、抵抗値が等しい抵抗素子同士を、出力ノードに対して互いに対称となる位置に配置する構成を採用する限りにおいて、抵抗素子ＲおよびスイッチＳＷの個数をさらに増やして、基準電圧Ｖｒｅｆ１〜ＶｒｅｆＮの各々の調整範囲を広げることができる。

なお、実施の形態１に係るＤＡＣ回路１０では、抵抗素子Ｒ１〜Ｒ３を同じ抵抗値としているため、コードＣｏｄｅの変化に対して、第１ＤＡＣ４の抵抗値Ｒｃｏｎｖを正比例に変化させることができるとともに、第２ＤＡＣ５の抵抗値Ｒｏｆｆｓｅｔを負比例に変化させることができる。

これに対して、実施の形態２に係るＤＡＣ回路１０では、抵抗素子Ｒ１〜Ｒ３の各々の抵抗値を調整することで、コードＣｏｄｅの変化に対して抵抗値Ｒｃｏｎｖを非線形に変化させることができるとともに、抵抗値Ｒｏｆｆｓｅｔを非線形に変化させることができる。また、抵抗値ＲｃｏｎｖおよびＲｏｆｆｓｅｔが変化するときの傾き（コードＣｏｄｅの変化量に対する抵抗値の変化量の比率）を調整することができる。

実施の形態３．
上述した実施の形態１および２によれば、単一の基準電圧発生回路１００から複数の基準電圧Ｖｒｅｆ１〜ＶｒｅｆＮを、高い応答性で、互いに独立して生成することができる。したがって、この基準電圧発生回路１００を利用すれば、電圧または電流の可変機能を有する各種回路を集約させた回路を実現することができる。これによれば、大規模な集積回路に搭載される各種回路の構成を簡素化できるため、集積回路の低面積化および低消費電力化に寄与し得る。

以下の実施の形態３から５では、実施の形態１に係る基準電圧発生回路１００を利用した回路の構成例について説明する。なお、実施の形態３から５の各々に例示される回路を、実施の形態２に係る基準電圧発生回路１００を用いて構成した場合であっても、同様の作用効果が得られることを確認的に記載する。

図８は、実施の形態３に係る可変機能集約回路１１０の構成を示す回路図である。図８を参照して、可変機能集約回路１１０は、図１に示した基準電圧発生回路１００と比較して、バッファアンプ回路６に代えて、複数の回路１２〜１５を備える点が異なる。具体的には、可変機能集約回路１１０は、可変基準電圧源１２、閾値可変コンパレータ１３、出力可変レギュレータ１４、および可変基準電流源１５を備える。可変機能集約回路１１０は、「集積回路」の一実施例に対応する。

可変基準電圧源１２は、可変の電圧レベルを有する基準電圧を発生する回路であって、オペアンプ１２＿１および出力端子１２＿２を有する。オペアンプ１２＿１は、非反転入力端子（＋端子）がコア回路１１の出力ノードｎＮに接続され、反転入力端子（−端子）が出力端子に接続される。オペアンプ１２＿１の出力端子は出力端子１２＿２に接続される。すなわち、オペアンプ１２＿１は、反転入力端子と出力端子とが接続されてボルテージフォロワ回路を構成しており、出力端子１２＿２に出力される電圧Ｖｏｕｔ１は、コア回路１１の出力ノードｎＮに生成される基準電圧ＶＲＮと等しくなる。すなわち、可変基準電圧源１２は、コードＣｏｄｅＮに応じた基準電圧ＶＲＮを生成することができる。

閾値可変コンパレータ１３は、可変の閾値電圧を有するコンパレータであって、オペアンプ１３＿１、出力端子１３＿２および入力端子１３＿３を有する。オペアンプ１３＿１は、非反転入力端子（＋端子）がコア回路１１の出力ノードｎ３に接続され、反転入力端子（−端子）が入力端子１３＿３に接続される。入力端子１３＿３には、別の回路から入力電圧Ｖｉｎが供給される。オペアンプ１３＿１は、出力ノードｎ３に生成される基準電圧Ｖｒｅｆ３を閾値電圧として、閾値電圧と入力電圧Ｖｉｎとを比較し、比較結果を示す信号を出力端子１３＿２に出力する。コンパレータ１３における閾値電圧は、コードＣｏｄｅ３によって変化させることができる。

出力可変レギュレータ１４は、出力電圧を可変とするレギュレータであって、オペアンプ１４＿１、ＰチャネルＭＯＳトランジスタ１４＿２、および出力端子１４＿３を有する。オペアンプ１４＿１は、反転入力端子（−端子）がコア回路１１の出力ノードｎ２に接続される。オペアンプ１４＿１の出力端子は、ＰチャネルＭＯＳトランジスタ１４＿２のゲートに接続される。ＰチャネルＭＯＳトランジスタ１４＿２は、電源ノード（電源電圧ＶＤＤ）と出力端子１４＿３との間に接続される。出力端子１４＿３は、オペアンプ１４＿１の非反転入力端子（＋端子）に接続される。

オペアンプ１４＿１は、出力端子１４＿３の出力電圧Ｖｏｕｔ２が、ＤＡＣ回路１０の出力ノードｎ２に生成される基準電圧ＶＲ２に一致するように、ＰチャネルＭＯＳトランジスタ１４＿２のゲート電位を制御する。したがって、出力電圧Ｖｏｕｔ２は、基準電圧ＶＲ２と同じレベルとなる。すなわち、出力可変レギュレータ１４は、コードＣｏｄｅ２に応じた電圧を出力することができる。

可変基準電流源１５は、可変の電流レベルを有する基準電流を発生する回路であって、オペアンプ１５＿１、ＰチャネルＭＯＳトランジスタ１５＿２、抵抗素子１５＿３、および出力端子１５＿４を有する。オペアンプ１５＿１は、非反転入力端子（＋端子）がＤＡＣ回路１０の出力ノードｎ１に接続される。オペアンプ１５＿１の出力端子は、ＰチャネルＭＯＳトランジスタ１５＿２のゲートに接続される。抵抗素子１５＿３およびＰチャネルＭＯＳトランジスタ１５＿２は、電源ノード(電源電圧ＶＤＤ）と出力端子１５＿４との間に直列に接続される。抵抗素子１５＿３およびＰチャネルＭＯＳトランジスタ１５＿２の接続ノードｎ１５は、オペアンプ１５＿１の反転入力端子（−端子）に接続される。

オペアンプ１５＿１は、ノードｎ１５の電圧がフィードバックされることによって、ノードｎ１５の電圧が、ＤＡＣ回路１０の出力ノードｎ１の基準電圧ＶＲ１に一致するように、ＰチャネルＭＯＳトランジスタ１５＿２のゲート電位を制御する。したがって、ノードｎ１５には、出力ノードｎ１の基準電圧ＶＲ１と同じレベルの電圧が出力される。これにより、抵抗素子１５＿３には、電源電圧ＶＤＤと基準電圧ＶＲ１との電圧差を抵抗素子１５＿３の抵抗値で除算した値を有する電流が流れ、基準電流Ｉとして出力端子１５＿４から出力されることになる。

可変基準電流源１５において、基準電流Ｉの大きさは、ノードｎ１５の電圧、すなわち、出力ノードｎ１の基準電圧ＶＲ１によって決まる。したがって、可変基準電流源１５は、コードＣｏｄｅ１に応じた基準電圧ＶＲ１に基づいた、基準電流Ｉを生成することができる。

以上説明したように、実施の形態３に係る可変機能集約回路１１０によれば、単一のコア回路１１において複数の基準電圧を互いに独立して生成することができるため、このコア回路１１から各種回路に対する基準電圧の供給を並行して行なうことができる。これにより、各種回路を集約させた回路構成とすることができるため、回路の低面積化および低消費電力化を実現することができる。

実施の形態４．
図９は、実施の形態４に係るドライバ補償回路１２０の構成を示す回路図である。実施の形態４に係るドライバ補償回路１２０は、例えば、発光素子部１６を駆動するためのドライバ回路に好適に適用することができる。

発光素子部１６は、複数の発光素子１６ａ〜１６ｃを有する。発光素子は、電流駆動型の発光素子であって、例えば有機ＥＬ（Electro Luminescence）素子、または発光ダイオード（ＬＥＤ）等で構成される。発光素子は、その駆動電流の大きさに応じて発光輝度が変化する。

図９の構成例では、発光素子部１６は、３個の発光素子１６ａ〜１６ｃを有する。なお、実施の形態４に係るドライバ補償回路１２０が表示装置に搭載される場合、発光素子部１６は、表示装置の表示パネルを構成し、行列状に配列された複数の画素にそれぞれ対応する複数の発光素子を有する。

図９を参照して、ドライバ補償回路１２０は、図１に示した基準電圧発生回路１００と比較して、バッファアンプ回路６に代えて、３個の可変基準電流源１５ａ〜１５ｃと、３個の抵抗素子１７＿１〜１７＿３とを備える点が異なる。

可変基準電流源１５ａ〜１５ｃは、図８に示した可変基準電流源１５と同様の構成を有する。可変基準電流源１５ａは、コア回路１１の出力ノードｎ１に生成された基準電圧ＶＲ１を受け、基準電圧ＶＲ１に応じた基準電流Ｉａを生成する。発光素子１６ａは、電源ノード（電源電圧ＶＤＤ）および接地ノード（接地電圧ＧＮＤ）の間に、可変基準電流源１５ａの抵抗素子１５＿３およびＰチャネルＭＯＳトランジスタ１５＿２と電気的に直列に接続される。発光素子１６ａは、可変基準電流源１５ａから供給される基準電流Ｉａに応じた輝度で発光する。

可変基準電流源１５ａは、コア回路１１の出力ノードｎ２に生成された基準電圧ＶＲ２受け、基準電圧ＶＲ２に応じた基準電流Ｉｂを生成する。発光素子１６ｂは、電源ノードおよび接地ノードの間に、可変基準電流源１５ｂの抵抗素子１５＿３およびＰチャネルＭＯＳトランジスタ１５＿２と電気的に直列に接続される。発光素子１６ｂは、可変基準電流源１５ｂから供給される基準電流Ｉｂに応じた輝度で発光する。

可変基準電流源１５ｃは、コア回路１１の出力ノードｎ３に生成された基準電圧ＶＲ３を受け、基準電圧ＶＲ３に応じた基準電流Ｉｃを生成する。発光素子１６ｃは、電源ノードおよび接地ノードの間に、可変基準電流源１５ｃの抵抗素子１５＿３およびＰチャネルＭＯＳトランジスタ１５＿２と電気的に直列に接続される。発光素子１６ｃは、可変基準電流源１５ｃから供給される基準電流Ｉｃに応じた輝度で発光する。

抵抗素子１７＿１〜１７＿３は、接地ノードおよびＤＡＣ回路１０の間、または、隣接するＤＡＣ回路１０の間にそれぞれ接続される。すなわち、抵抗素子１７＿１〜１７＿３は、電源ノードおよび接地ノードの間に、電流源３および３個のＤＡＣ回路１０と電気的に直列に接続される。したがって、各抵抗素子１７には基準電流Ｉｒｅｆが流れる。例えば、抵抗素子１７＿１の抵抗値をＲｏｆｔ１とすると、抵抗素子１７＿１の端子間電圧はＲｏｆｔ１・Ｉｒｅｆとなる。これにより、各ＤＡＣ回路１０の出力ノードから出力される基準電圧ＶＲは、下段に接続される抵抗素子１７の端子間電圧に応じた電圧分が嵩上げされることになる。

具体的には、コードＣｏｄｅ１に対応するＤＡＣ回路１０において、出力ノードｎ１に生成される基準電圧ＶＲ１は、図５に示した基準電圧ＶＲ１（＝ｄＲ・Ｃｏｄｅ１・Ｉｒｅｆ）に対して、抵抗素子１７＿１の端子間電圧Ｒｏｆｔ１・Ｉｒｅｆを加算した電圧となる。

コードＣｏｄｅ２に対応するＤＡＣ回路１０において、出力ノードｎ２に生成される基準電圧ＶＲ２は、図５に示した基準電圧ＶＲ２（＝ｄＲ・Ｃｏｄｅ２・Ｉｒｅｆ＋（ｎ−１）ｄＲ・Ｉｒｅｆ）に対して、抵抗素子１７＿１の端子間電圧Ｒｏｆｔ１・Ｉｒｅｆおよび抵抗素子１７＿２の端子間電圧Ｒｏｆｔ２・Ｉｒｅｆを加算した電圧となる。ただし、Ｒｏｆｔ２は抵抗素子１７＿２の抵抗値である。

コードＣｏｄｅ３に対応するＤＡＣ回路１０において、出力ノードｎ３に生成される基準電圧ＶＲ３は、抵抗素子１７＿１の端子間電圧Ｒｏｆｔ１・Ｉｒｅｆ、抵抗素子１７＿２の端子間電圧Ｒｏｆｔ２・Ｉｒｅｆ、および抵抗素子１７＿３の端子間電圧Ｒｏｆｔ３・Ｉｒｅｆの合計値を含むことになる。ただし、Ｒｏｆｔ３は抵抗素子１７＿３の抵抗値である。

このように、ＤＡＣ回路１０と直列に抵抗素子１７を挿入することによって、基準電圧ＶＲ１〜ＶＲ３の電圧レベルをオフセットさせることが可能となる。なお、各基準電圧ＶＲのオフセット量は、抵抗素子１７＿１〜＿１７＿３の抵抗値によって調整することができる。

実施の形態４に係るドライバ補償回路１２０においても、コア回路１１におけるノードｎｃ１，ｎｃ２の電圧は下段のＤＡＣ回路１０にて生成される基準電圧ＶＲに依存しない固定値となる。そのため、図９に示すように、ＤＡＣ回路１０と接地ノードとの間に抵抗素子１７＿１を挿入しても、ノードｎｃ１の電圧Ｖ１は、抵抗素子１７＿１の端子間電圧分オフセットされるものの、基準電圧ＶＲ１には依存することがない。これによると、基準電圧ＶＲ１〜ＶＲ３の各々の電圧レベルを、他の基準電圧ＶＲに影響を与えることなく、個別にオフセットさせることができる。この結果、基準電圧ＶＲ１〜ＶＲ３の各々において、配線インピーダンス、オペアンプのオフセットおよび負荷（図９の例では発光素子に相当）の製造ばらつきを補償することが可能となる。

また。コア回路１１において、電流電圧変換用の第１ＤＡＣ４は、抵抗ラダー型のＤＡＣで構成されるため、対応するコードＣｏｄｅの値に応じて基準電圧ＶＲが単調増加するときの傾きを自由に調整することができる。

これによると、負荷である発光素子の特性ばらつきを補償することができる。具体的には、対応する発光素子が、駆動電流と輝度との相関関係が非線形となる特性を有する場合には、可変基準電流源１５に供給する基準電圧ＶＲが、コードＣｏｄｅに対して非線形に変化するように、オフセット量および傾きを調整することによって、コードＣｏｄｅに対して発光素子の輝度が線形に変化するように調整することができる。

実施の形態４に係るドライバ補償回路１２０は、例えば、表示装置における表示パネルの輝度調整回路に適用することができる。発光素子部１６に含まれる複数の発光素子は、製造ばらつき等によって、駆動電流と輝度との相関関係にばらつきが生じることがある。このような場合であっても、ドライバ補償回路１２０によれば、可変基準電流源１５に供給される基準電圧ＶＲのオフセット量および傾きを、発光素子ごとに調整することができるため、複数の発光素子の輝度を均一化できる。また、各発光素子の輝度をコードＣｏｄｅに対して線形に変化させることができる。

実施の形態５．
図１０は、実施の形態５に係る基準電圧発生回路１３０の構成を示す回路図である。実施の形態５に係る基準電圧発生回路１３０は、図１に示した基準電圧発生回路１００と比較して、短絡電流検出回路１８＿１，１８＿２および出力切替部１９を備える点が異なる。出力切替部１９は、出力端子７＿１の出力電圧を切り替えるための出力切替回路１９＿１と、出力端子７＿２の出力電圧を切り替えるための出力切替回路１９＿２とを含む。

図１０を参照して、コア回路１１の出力ノードｎ１と出力端子７＿１との間には、短絡電流検出回路１８＿１および出力切替回路１９＿１が直列に接続される。出力切替回路１９＿１は、接点ａおよび接点ｂと有している。出力切替回路１９＿１の接点ａは、短絡電流検出回路１８＿１を介してＤＡＣ回路１０の出力ノードｎ１に接続される。出力切替回路１９＿１の接点ｂは、コア回路１１のノードｎｃ１に接続される。負荷２０＿１が短絡していない正常時において、出力端子７＿１は接点ａに接続される。

出力切替回路１９＿１の接点ａと接地ノード（接地電圧ＧＮＤ）との間には、負荷２０＿１が接続される。負荷２０＿１は、出力端子７＿１と接点ａとが接続された状態において、出力端子７＿１と接地ノードとの間に接続される。負荷２０＿１は、例えば、平滑用コンデンサである。出力ノードｎ１と出力端子７＿１とを結ぶ配線に平滑用コンデンサを接続することで、配線に重畳するノイズを除去でき、出力端子７＿１に安定した基準電圧Ｖｒｅｆ１を発生させることができる。

平滑用コンデンサには、小型大容量であって容量が安定していることから、タンタルコンデンサが好適に用いられる。ただし、タンタルコンデンサは、故障した場合に端子間が短絡状態になるため、コア回路１１および出力端子７＿１に接続される回路を保護するための短絡保護機能が必要となる。

短絡電流検出回路１８＿１は、コア回路１１の出力ノードｎ１および出力切替回路１９＿１の接点ａの間に接続され、負荷２０＿１の短絡状態を検出する。短絡電流検出回路１８＿１は、負荷２０＿１の短絡発生時に流れる過大な電流（短絡電流）を検出したとき、リセット信号ＲＳＴ１を出力するように構成される。リセット信号ＲＳＴ１は、出力切替回路１９＿１および第２ＤＡＣ５に入力される。

出力切替回路１９＿１は、リセット信号ＲＳＴ１を受けると、出力端子７＿１の接続を接点ａから接点ｂに切り替える。したがって、出力端子７＿１は、ノードｎｃ１に接続されることになる。第２ＤＡＣ５は、リセット信号ＲＳＴ１を受けると、抵抗値Ｒｏｆｆｓｅｔを初期値にリセットする。初期値は、抵抗値Ｒｏｆｆｓｅｔの最大値であって、コードＣｏｄｅ１が０であるときの抵抗値（図１０では３ｄＲ）に設定されている。これにより、負荷２０＿１が短絡故障した場合、出力端子７＿１は、負荷２０＿１から切り離され、ノードｎｃ１に接続される。よって、出力端子７＿１にはノードｎｃ１の電圧Ｖ１が出力されることになる。このとき、第２ＤＡＣ５の抵抗値Ｒｏｆｆｓｅｔが初期値（最大値）にリセットされているため、ノードｎｃ１の電圧Ｖ１は３ｄＲ・Ｉｒｅｆとなる。

これによると、負荷２０＿１の短絡故障が発生した場合には、負荷２０＿１を切り離すことで短絡経路を遮断でき、結果的にコア回路１１および出力端子７＿１に接続される回路等を保護することができる。

図１０に示す構成例では、さらに、コア回路１１の出力ノードｎ２と出力端子７＿２との間に、短絡電流検出回路１８＿２および出力切替回路１９＿２が直列に接続される。短絡電流検出回路１８＿２は、上述した短絡電流検出回路１８＿１と同様に、負荷２０＿２の短絡状態を検出すると、リセット信号ＲＳＴ２を出力する。このリセット信号ＲＳＴ２に応答して、出力端子７＿２が負荷２０＿２から切り離され、ノードｎｃ２に接続されるとともに、第２ＤＡＣ５の抵抗値Ｒｏｆｆｓｅｔが初期値（最大値）にリセットされる。これにより、コア回路１１および出力端子７＿２に接続される回路等を保護することができる。

なお、実施の形態５に係る基準電圧発生回路１３０によれば、負荷２０＿１，２０＿２のいずれか一方の負荷が短絡した場合であっても、対応するＤＡＣ回路１０における第２ＤＡＣ５の抵抗値Ｒｏｆｆｓｅｔをリセットさせることによって、コア回路１１のノードｎｃ１およびノードｎｃ２の電圧を、正常時の電圧と同じレベルに保つことができる。したがって、基準電圧発生回路１３０は、一部の負荷の短絡が発生した状態であっても、正常な負荷が接続される出力端子７に基準電圧Ｖｒｅｆを出力することができる。

本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。この発明は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 入力端子部、１＿１〜１＿Ｎ，１３＿３ 入力端子、２ デコーダ、３ 電流源、４ 第１ＤＡＣ、５ 第２ＤＡＣ、６ バッファアンプ回路、６＿１〜６＿Ｎ，１２＿１，１３＿１，１４＿１，１５＿１ オペアンプ、７ 出力端子部、７＿１〜７＿Ｎ，１２＿２，１３＿２，１４＿３，１５＿４ 出力端子、１０ ＤＡＣ回路、１１ コア回路、１４＿２，１５＿２ ＰチャネルＭＯＳトランジスタ、１５，１５ａ〜１５ｃ 可変基準電流源、１６ 発光素子部、１６＿ａ〜１６＿ｃ 発光素子、１５＿３，１７＿１〜１７＿３ 抵抗素子、１８＿１，１８＿２ 短絡電流検出回路、１９ 出力切替部、１９＿１，１９＿２ 出力切替回路、２０＿１，２０＿２ 負荷、４０＿１〜４０＿Ｎ ＤＡＣ、１００，１３０，１０００ 基準電圧発生回路、１１０ 可変機能集約回路、１２０ ドライバ補償回路、Ｒ１〜Ｒｎ−１ 抵抗素子、ＳＷ１〜ＳＷｎ スイッチ、ＶＲ１〜ＶＲＮ，Ｖｒｅｆ１〜ＶｒｅｆＮ 基準電圧。

Claims (7)

1. 複数の基準電圧を生成する基準電圧発生回路であって、
   電源ノードおよび接地ノードの間に直列に接続される複数のデジタル／アナログ変換回路と、
   前記電源ノードおよび前記接地ノードの間に、前記複数のデジタル／アナログ変換回路と直列に接続され、前記複数のデジタル／アナログ変換回路に基準電流を供給する電流源とを備え、
   前記複数のデジタル／アナログ変換回路の各々には、生成すべき基準電圧を規定する制御信号が供給され、
   前記複数のデジタル／アナログ変換回路の各々は、
   出力ノードと第１のノードとの間に接続される第１のデジタル／アナログ変換器と、
   前記第１のノードよりも高電位の第２のノードと前記出力ノードとの間に接続される第２のデジタル／アナログ変換器とを含み、
   前記第１のデジタル／アナログ変換器は、前記出力ノードおよび前記第１のノードの間の第１の抵抗値を前記制御信号に基づいて変化させることにより、前記基準電流を前記基準電圧に変換して前記出力ノードに出力するように構成され、
   前記第２のデジタル／アナログ変換器は、前記第２のノードおよび前記出力ノードの間の第２の抵抗値を前記制御信号に基づいて変化させることにより、前記第１の抵抗値および前記第２の抵抗値の和を一定値に保つように構成される、基準電圧発生回路。
2. 前記第１のデジタル／アナログ変換器は、
   前記出力ノードと前記第１のノードの間に電気的に直列接続されるｎ個（ｎは２以上の整数）の第１の抵抗素子と、
   各前記ｎ個の第１の抵抗素子の第１端子および前記出力ノードの間、ならびに各前記ｎ個の第１の抵抗素子の第２端子および前記出力ノードの間に接続され、前記制御信号に応答してオンオフされる（ｎ＋１）個の第１のスイッチとを含み、
   前記第２のデジタル／アナログ変換器は、
   前記第２のノードと前記出力ノードの間に電気的に直列接続されるｎ個の第２の抵抗素子と、
   各前記ｎ個の第２の抵抗素子の第１端子および前記第２のノードの間、ならびに各前記ｎ個の第２の抵抗素子の第２端子および前記第２のノードの間に接続され、前記制御信号に応答してオンオフされる（ｎ＋１）個の第２のスイッチとを含む、請求項１に記載の基準電圧発生回路。
3. 前記（ｎ＋１）個の第１のスイッチと前記（ｎ＋１）個の第２のスイッチとは、前記制御信号に応答して、前記出力ノードに対して対称となる位置に配置されるスイッチ同士がオンされる、請求項２に記載の基準電圧発生回路。
4. 前記ｎ個の第１の抵抗素子と前記ｎ個の第２の抵抗素子とは、抵抗値が等しい抵抗素子同士が前記出力ノードに対して対称となる位置に配置される、請求項３に記載の基準電圧発生回路。
5. 前記電源ノードおよび前記接地ノードの間に、前記複数のデジタル／アナログ変換回路のうちの少なくとも１つと直列に接続される少なくとも１つの抵抗素子をさらに備える、請求項１から４のいずれか１項に記載の基準電圧発生回路。
6. 前記複数の基準電圧をそれぞれ出力する複数の出力端子と、
   前記複数の出力端子にそれぞれ接続される複数の負荷と、
   前記複数のデジタル／アナログ変換回路の出力ノードと前記複数の出力端子との間にそれぞれ接続され、対応する負荷の短絡を検出するように構成された複数の短絡検出回路と、
   前記複数の短絡検出回路と前記複数の出力端子との間にそれぞれ接続される複数の出力切替回路とをさらに備え、
   前記複数の出力切替回路の各々は、対応する出力端子に接続される負荷の短絡が検出された場合に、前記出力端子の接続を前記負荷から、対応するデジタル／アナログ変換回路の前記第２のノードに切り替えるように構成される、請求項１から５のいずれか１項に記載の基準電圧発生回路。
7. 請求項１から６のいずれか１項に記載の基準電圧発生回路と、
   前記複数のデジタル／アナログ変換回路のうちの第１のデジタル／アナログ変換回路の前記出力ノードに生成される第１の基準電圧に一致した出力電圧を生成するように構成されたレギュレータ、
   前記複数のデジタル／アナログ変換回路のうちの第２のデジタル／アナログ変換回路の前記出力ノードに生成される第２の基準電圧を閾値とするコンパレータ、
   前記複数のデジタル／アナログ変換回路のうちの第３のデジタル／アナログ変換回路の前記出力ノードに生成される第３の基準電圧に基づいて電流を生成するように構成された電流源、および、
   前記複数のデジタル／アナログ変換回路のうちの第４のデジタル／アナログ変換回路の前記出力ノードに生成される第４の基準電圧を出力するように構成された電圧源のうち少なくとも２つとを備える、集積回路。
   

Images