KR200195103Y1 - 전압스케일링 및 챠지스케일링 디지털/아나로그변환기 - Google Patents

Abstract

본 고안은 전압스케일링 및 챠지스케일링 디지털/아나로그변환기에 관한 것으로, 종래장치는 버퍼를 통해 신호를 출력하고자 할 때 버퍼의 입력커패시터가 작용하여 출력값이 원하는 값으로 발생되지 않고, 또한 이를 해결하면 저항 및 커패시터에 의해 발생하는 시정수의 증가를 초래함으로써 변환속도가 느려지는 문제점이 있었다. 따라서, 본 고안은 저항의 직렬연결을 통해 기준전압과 접지사이의 전압을 2^M 등분하는 전압스케일링부와; 상기 전압스케일링부의 분배전압을 스위치를 통해 입력받아 이를 커패시터에 나누어 분배하는 제1 챠지스케일링부와; 상기 전압스케일링부의 분배전압을 스위치를 통해 입력받아 이를 커패시터에 나누어 분배하는 제2 챠지스케일링부와; 상기 제1,제2 챠지스케일링부의 스케일링된 전압을 입력받아 이를 평균하여 출력하는 출력부로 구성하여 설계면적의 감소 및 변환속도를 향상 시킬 수 있는 효과가 있고, 또한 가변저항으로 전압을 분배함으로써 출력신호의 에러를 줄일 수 있는 효과가 있으며, 또한 상기 가변저항의 크기를 적절히 조절하여 원하는 범위만으로 신호를 출력할 수 있는 효과가 있다.

Description

전압스케일링 및 챠지스케일링 디지털/아나로그변환기

본 고안은 전압스케일링 및 챠지스케일링 디지털/아나로그변환기에 관한 것으로, 특히 출력단의 구조를 개선하여 설계면적 감소 및 변환속도를 향상할 수 있도록 한 전압스케일링 및 챠지스케일링 디지털/아나로그변환기에 관한 것이다.

도1은 종래 전압스케일링 및 챠지스케일링 디지털/아나로그변환기의 구성을 보인 회로도로서, 이에 도시된 바와같이 저항(R1~ R₂ ^M )의 직렬연결을 통해 기준전압(Vref)과 접지사이의 전압을 2^M 등분하여 스케일링하는 전압스케일링부(10)와; 상기 전압스케일링부(10)의 스케일링전압을 스위치( S_A ),( S_B )를 통해 입력받아 이를 스위치( S_1,A ~ S_K,A ),( S_1,B ~ S_K,B )의 스위칭동작에 의해 커패시터(C1~Ck)에 나누어 분배하는 챠지스케일링부(11)와; 상기 챠지스케일링부(11)의 스케일링된 전압(Vout)을 입력받아 이를 버퍼링하여 출력하는 출력부(12)로 구성되며, 이와같이 구성된 종래 장치의 동작을 설명한다.

먼저, 전압스케일링부(10)는 디지털코드 n비트(n=m+K)의 적절한 조합, 즉 저항(R1~ R₂ ^M )을 적절하게 분배하여 그에 해당되는 노드(n~ n₂ ⁿ )를 선택하고, 그 선택된 노드(n~ n₂ ⁿ )의 전압은 스위치( S_A ),( S_B )를 통해 출력된다.

이후, 챠지스케일링부(11)는 상기 전압스케일링부(10)의 스케일링전압을 입력받아 이를 원하는 아나로그값이 출력되도록 스위치( S_1,A ~ S_K,A ),( S_1,B ~ S_K,B )를 선택하여 커패시터(C1~Ck)에 적절히 분배한다.

여기서, 상기 커패시터(C1~Ck)는 웨이팅된 값들의 조합으로 이용된다.

이에따라, 출력부(12)는 상기 챠지스케일링부(11)의 스케일링된 전압(Vout)을 입력받아 이를 버퍼(BUF)를 통해 출력한다.

즉, 상기와 같은 동작에서 디지털코드 n비트의 상위 m비트는 원하는 아나로그 전압의 노드(n~ n₂ ⁿ )를 정하여 이 노드(n~ n₂ ⁿ ) 사이의 전압을 정밀하게 분배하고, 이 분배된 전압은 하위 K비트에 콘드롤되어 동작되는 커패시터(C1~Ck)에 의해 챠지 스케일링된 아나로그신호(Vout)가 출력부(12)를 통해 출력된다.

상기와 같이 동작하는 종래 장치는 버퍼를 통해 신호를 출력하고자 할 때 버퍼에 입력커패시터가 작용하여 출력값이 원하는 값으로 발생되지 않고, 또한 이를 해결하면 저항 및 커패시터에 의해 발생하는 시정수의 증가를 초래함으로써 변환속도가 느려지는 문제점이 있었다.

따라서, 상기와 같은 문제점을 감안하여 창안한 본 고안은 버퍼 입력 커패시터에 비해 상대적으로 값이 커야 했던 커패시터 어레이구조의 커패시터를 작은 값을 가지게 구성하여 설계면적의 감소 및 변환속도를 향상 시킬 수 있도록 한 전압스케일링 및 챠지스케일링 디지털/아나로그변환기를 제공함에 그 목적이 있다.

도1은 종래 전압스케일링 및 챠지스케일링 디지털/아나로그변환기의 구성을 보인 회로도.

도2는 본 고안 전압스케일링 및 챠지스케일링 디지털/아나로그변환기의 구성을 보인 회로도.

*****도면의 주요부분에 대한 부호의 설명*****

10:전압스케일링부 11:제1 챠지스케일링부

20:제2 챠지스케일링부 21:출력부

상기와 같은 목적은 저항의 직렬연결을 통해 기준전압과 접지사이의 전압을 2^M 등분하는 전압스케일링부와; 상기 전압스케일링부의 스케일링전압을 스위치를 통해 입력받아 이를 커패시터에 나누어 분배하는 제1 챠지스케일링부와; 상기 전압스케일링부의 스케일링전압을 스위치를 통해 입력받아 이를 커패시터에 나누어 분배하는 제2 챠지스케일링부와; 상기 제1,제2 챠지스케일링부의 스케일링된 전압을 입력받아 이를 평균하여 출력하는 출력부로 구성함으로써 달성되는 것으로, 이와같은 본 고안을 설명한다.

도 2는 본 고안 전압스케일링 및 챠지스케일링 디지털/아나로그변환기의 일실시예의 구성을 보인 회로도로서, 이에 도시한 바와같이 저항(R1~ R₂ ^M )의 직렬연결을 통해 기준전압(Vref)과 접지사이의 전압을 2^M 등분하여 스케일링하는 전압스케일링부(10)와; 상기 전압스케일링부(10)의 스케일링전압을 스위치( S_A ),( S_B )를 통해 입력받아 이를 스위치( S_1,A ~ S_K,A ),( S_1,B ~ S_K,B )의 스위칭동작에 의해 커패시터(C1~Ck)에 나누어 분배하는 챠지스케일링부(11)와; 상기 전압스케일링부(10)의 스케일링전압을 스위치( S_A ^′ ),( S_B ^′ )를 통해 입력받아 이를 스위치( S_1,A ^′ ~ S_K,A ^′ ),( S_1,B ^′ ~ S_K,B ^′ )의 스위칭동작에 의해 커패시터( C₁ ^′∼C_K ^′ )에 나누어 분배하는 제2 챠지스케일링부(20)와; 상기 제1,제2 챠지스케일링부(11),(20)의 스케일링된 전압을 입력받아 이를 평균하여 출력하는 출력부(21)로 구성한다.

상기 출력부(20)는 일측에 제1 챠지스케일링부(11)의 출력전압(Vout)이 인가된 가변저항(R1)과 일측에 제2 챠지스케일링부(20)의 출력전압(Vout)이 인가된 가변저항(R2)을 직렬로 접속하고, 그 접속점에 버퍼(BUF)를 접속하여 구성하며, 이와같이 구성한 본 고안의 일실시예의 동작을 설명한다.

먼저, 일반적인 동작은 종래와 동일하다. 즉, 전압스케일링부(10)는 디지털코드 n비트(n=m+K)의 적절한 조합, 즉 저항(R1~ R₂ ^M )을 적절하게 분배하여 그에 해당되는 노드(n~ n₂ ⁿ )를 선택하고, 그 선택된 노드(n~ n₂ ⁿ )의 전압은 스위치( S_A ),( S_B )를 통해 출력된다.

이후, 챠지스케일링부(11)는 상기 전압스케일링부(10)의 스케일링전압을 입력받아 이를 원하는 아나로그값이 출력되도록 스위치( S_1,A ~ S_K,A ),( S_1,B ~ S_K,B )를 선택하여 커패시터(C1~Ck)에 적절히 분배한다.

여기서, 상기 커패시터(C1~Ck)는 웨이팅된 값들의 조합으로 이용된다.

또한, 제2 챠지스케일링부(20)도 상기 전압스케일링부(10)의 스케일링전압을 입력받아 이를 원하는 아나로그값이 출력되도록 스위치( S_A ^′ ),( S_B ^′ )를 통해 입력받아 이를 스위치( S_1,A ^′ ~ S_K,A ^′ ),( S_1,B ^′ ~ S_K,B ^′ )의 스위칭동작에 의해 커패시터( C₁ ^′∼C_K ^′ )에 나누어 분배한다.

이때, 출력부(21)는 상기 제1,제2 챠지스케일링부(11)의 출력전압(Vout),(Vout')을 각기 가변저항(R1),(R2)에 의해 평균하여 이를 버퍼(BUF)를 통해 원하는 출력값으로 출력한다.

즉, 하위 K비트를 얻기 위해 제1,제2 챠지스케일링부(11),(20)의 스케일링챠지를 가변저항(R1),(R2)에 의해 분배함으로써 상기 제1,제2 챠지스케일링부(11),(20)의 스케일링챠지를 평균하여 출력하며, 또한 상기 가변저항(R1),(R2)을 적절히 조절하여 원하는 범위의 아나로그신호를 출력한다.

이상에서 상세히 설명한 바와같은 본 고안은 버퍼 입력 커패시터에 비해 상대적으로 값이 커야 했던 커패시커 어레이구조의 커패시터를 작은 값으로 가지게 구성하여 설계면적의 감소 및 변환속도를 향상 시킬 수 있는 효과가 있고, 또한 가변저항으로 전압을 분배함으로써 출력신호의 에러를 줄일 수 있는 효과가 있으며, 또한 상기 가변저항의 크기를 적절히 조절하여 원하는 범위만으로 신호를 출력할 수 있는 효과가 있다.

Claims (2)

1. 저항(R1~ R₂ ^M )의 직렬연결을 통해 기준전압(Vref)과 접지사이의 전압을 2^M 등분하여 스케일링하는 전압스케일링부(10)와; 상기 전압스케일링부(10)의 스케일링전압을 스위치( S_A ),( S_B )를 통해 입력받아 이를 스위치( S_1,A ~ S_K,A ),( S_1,B ~ S_K,B )의 스위칭동작에 의해 커패시터(C1~Ck)에 나누어 분배하는 챠지스케일링부(11)와; 상기 전압스케일링부(10)의 스케일링전압을 스위치( S_A ^′ ),( S_B ^′ )를 통해 입력받아 이를 스위치( S_1,A ^′ ~ S_K,A ^′ ),( S_1,B ^′ ~ S_K,B ^′ )의 스위칭동작에 의해 커패시터( C₁ ^′∼C_K ^′ )에 나누어 분배하는 제2 챠지스케일링부(20)와; 상기 제1,제2 챠지스케일링부(11),(20)의 스케일링된 전압을 입력받아 이를 평균하여 출력하는 출력부(21)로 구성한 것을 특징으로 하는 전압스케일링 및 챠지스케일링 디지털/아나로그변환기.
2. 제1항에 있어서, 출력부(21)는 일측에 제1 챠지스케일링부(11)의 출력전압(Vout)이 인가된 가변저항(R1)과 일측에 제2 챠지스케일링부(20)의 출력전압(Vout)이 인가된 가변저항(R2)을 직렬로 접속하고, 그 접속점에 버퍼(BUF)를 접속하여 구성한 것을 특징으로 하는 전압스케일링 및 챠지스케일링 디지털/아나로그변환기.