KR960043543A - 디지탈-아날로그 변환기 및 구분적으로 선형인 아날로그 파형의 형성 방법 - Google Patents

디지탈-아날로그 변환기 및 구분적으로 선형인 아날로그 파형의 형성 방법 Download PDF

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Abstract

DAC는 디지탈 코드워드의 시퀀스를 플래토 레벨 사이에서 상승 및 하강 에지를 따르는 대략 구분적으로 선형인 아날로그파형으로 변환한다. DAC는 대략 구분적으로 선형인 아날로그 파형을 생성하는 성분 파형을 생성하기 위해 비트 우선 순위에 따라 가중되어 합산되는 코드워드의 각 비트를 병렬로 처리한다. 파형 셰이핑 회로는 아날로그 파형의 상승 및 하강에지가 기울기가 연속 코드워드를 사이의 차 및 상승 또는 하강 시간이 함수인 선형 출력 램프의 원하는 오차 경계 내로정착되도록 각각의 성분 파형의 상승 및 하강 시간을 제어한다. 상승 및 하강 시간은 양호하게는, 대략적으로 동일하다.리미팅 스위치는 아날로그 파형의 플래토가 코드워드로 표시된 이상적인 값들의 원하는 오차 경계 내로 정착되도록 성분파형의 플래토 레벨을 제어한다. 리미팅 스위치의 선형 영역은 파형 셰이핑 회로에 의해 서렁된 상승 및 하강 에지의 선형성을 유지하도록 확장된다.

Description

디지탈-아날로그 변환기 및 구분적으로 선형인 아날로그 파형의 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 따른 대략 구분적으로 선형인 아날로그 파형의 도면.

Claims (24)

  1. 디지탈-아날로그 변환기(DAC)에 있어서, 각 비트가 소정의 클럭 구간 동안 파형 셰이핑 회로들 중 하나에인가되는 디지탈 신호를 제어하는 n 비트 코드워드의 시퀸스에 응답하여 로우 플래토(plateau)와 하이 플래토 사이에서각각 상승 및 하강 에지를 상승 및 하강 시간 동안 전환되는 구동 신호를 생성하는 다수의 파형 셰이핑 회로; 상기 상승및 하강 에지의 형태를 대략적으로 유지하면서, 상기 구동 신호의 로우 및 하이 플래토 값을 각각 로우 및 하이 한계 값으로 한정하는 전달 함수를 갖는 다수의 리미팅 스위치; 코드워드 내의 각각의 비트 위치에 따라 상기 구동 신호를 가중시켜 가중된 구동신호를 생성하는 가중 회로; 및 상기 가중된 구동 신호들을 합산하여 출력 플래토 값과 상승 및 하강 출력에지를 가진 대략 구분적으로 선형인 아날로그 파형을 구성하는 합산회로를 포함하며, 상기 파형 셰이핑 회로는 상기상승 및 하강 출력 에지가 각각 상승 및 하강 정착 시간 Trs및 Tfs내에 정착되도록 상기 상승 및 하강 시간을 기울기가연속 코드워드들간의 차의 함수인 선형 출력 램프의 제1 오차 경계 내로 설정하며, 상기 리미팅 스위치는 상기 출력 플래토 값들이 정착 시간 Tps내에 정착되도록 상기 로우 및 하이 한계 값들을 코드워드로 표시된 이상적인 값의 제2 오차 경계내로 설정하는 것을 특징으로 하는 디지탈-아날로그 변환기.
  2. 제1항에 있어서, 상기 파형 셰이핑 회로는 정착 시간 Tps및 Trs의 합을 감소시키도록 상승 시간을 제어하며, 정착 시간 Tps및 Tfs의 합을 감소시키도록 하강 시간을 제어하는 것을 특징으로 하는 디지탈-아날로그 변환기.
  3. 제1항에 있어서, 상기 플래토는 상기 디지탈 신호의 연속적인 클럭 에지로부터 측정된 정착 시간 Tps내에 제2차 오차 경계내로 정착되며, 상기 플래토 정착시간 Tps은 상기 상승 및 하강 시간의 말단으로부터 측정되며, 상기 파형셰이핑 회로는 상기 정착 시간 Ts의 최소한 25%가 되도록 상기 상승 및 하강 시간을 설정하는 것을 특징으로 하는 디지탈-아날로그 변환기록 상기 로우 및 하이 한계 값들을, 코드워드로 표시된 이상적인 값의 제2의 오차 경계 내로 설정하는것을 특징으로 하는 디지탈-아날로그 변환기.
  4. 제1항에 있어서, 상기 파형 셰이핑 회로는 상기 상승 및 하강 시간을 대략적으로 동일하게 설정하는 것을 특징으로 하는 디지탈-아날로그 변환기.
  5. 제1항에 있어서, 상기 제1 및 제2오차 경계는 대략적으로 동일한 것을 특징으로 하는 디지탈-아날로그 변환기.
  6. 제5항에 있어서, 상기 코드워드는 양자화 분해능 경계에 대응하는 최하위 비트(LSB)를 가지며, 상기 제1및 제2오차 경계는 상기 제1 및 제2오차 경계는 상기 양자화 분해능 경계 이하인 것을 특징으로 하는 디지탈-아날로그 변환기.
  7. 제6항에 있어서, 상기 제1 및 제2오차 경계는 대략적으로 상기 LSB의1/2인 것을 특징으로 하는 디지탈-아날로그 변환기.
  8. 제1항에 있어서, 각각의 상기 파형 셰이핑 회로는 파형 세이핑 회로의 관련 디지탈 신호, 공통 말단 전류(common tail current) 및 차동 출력에 응답하는 차동 입력을 갖는 차동적으로 접속된 제1트랜지스터 쌍; 상기 구동 신호를 생성하기 위해 상기 차동 출력 양단에 접속된 캐패시터; 및 각각 상기 선형 출력 램프의 상기 제1오차 경계 내로 정착된 상기 구동 신호의 상승 및 하강 출력 에지를 생성시키기에 충분하도록 천천히 캐패시터를 충전 및 방전시키는 레벨의공통 말단 전류를 공급하는 전류원을 포함하는 것을 특징으로 하는 디지탈-아날로그 변환기.
  9. 제8항에 있어서, 각각의 상기 리미팅 스위치는 상기 스위치의 구동 신호에 응답하여 로우 및 하이 한계 값들 사이에서 차동 출력을 전환하며, 상기 한계 값들 사이에서 전화하면서 선형 동작 범위를 나타내는 차동적으로 접속된 제2트랜지스터 쌍; 상기 한계 값이 상기 코드워드의 이상적인 값의 상기 제2오차 경계 내에 있도록 상기 제2트랜지스터쌍을 통해 흐르는 공통 말단 전류량을 설정하는 전류원 및 상기 상승 및 하강 에지의 형태가 대략적으로 유지되도록 상기선형 동작 범위를 확장하는 선형 회로를 포함하는 것을 특징으로 하는 디지탈-아날로그 변환기.
  10. 제9항에 있어서, 상기 제2트랜지스터 쌍은 에미터, 베이스 및 콜렉터를 가진 바이폴러 트랜지스터이며,상기 선형 회로는 각 트랜지스터의 에미터들 사이에 접속된 에미터 변성 저항기 쌍, 및 상기 전류원을 포함하는 것을 특징으로 하는 디지탈-아날로그 변환기.
  11. 제9항에 있어서, 상기 상승 및 하강 시간이 대체적으로 동일하도록 상기 구동 신호 값을 오프셋시킴으로써 차동적으로 접속된 상기 제2트랜지스터 쌍의 균형을 맞추는 밸런싱 회로를 더 포함하는 것을 특징으로 하는 디지탈-아날로그 변환기.
  12. 제11항에 있어서, 상기 밸런싱 회로는 또한 적당한 때에 상기 상승 및 하강에지를 시프트시키며, 상기 디지탈 신호 값을 시프팅시킴으로써 상기 밸런싱 회로에 의해 발생된 상기 상승 및 하강 에지의 타임 시프트를 실질적으로 오프셋시키는 보상 회로를 더 포함하는 것을 특징으로 하는 디지탈-아날로그 변환기.
  13. 제1항에 있어서, 상기 n비트 코드워드는 디지탈 코드를 나타내는 w 최하위 비트(LSB), 및 써모미터 코드를 나타내며 점중적으로 턴온되는 q 최상위 비트(MSB)를 가지며, w LSB 및 m-w MSB를 가지는 m 비트 코드워드의 시퀀스를 수신하며, w LSB를 n 비트 코드워드의 w LSB로 맵핑하며, q=2m-w-1일 때 m-w MSB를 n 비트 코드워드의 q MSB로 맵핑하는 레코더를 더 포함하는 것을 특징으로 하는 디지탈-아날로그 변환기.
  14. 제13항에 있어서, 상기 파형 세이핑 회로는 상기 상승 및 하강 시간을 설정하기 위해 외부적으로 트리밍될 수 있고, 상기 리미팅 스위치는 상기 로우 및 하이 한계 값을 설정하기 위해 외부적으로 트리밍될 수 있으며, 각각의상기 파형 세이핑 회로 및 리미팅 스위치가 독립적으로 트리밍될 수 있도록, 써모미터 코드 내의 q 비트의 디지탈 신호가각각의 파형 세이핑 회로에 인가되는 패스 모드, 및 턴온된 써모미터 코드 내의 최상위 비트의 디지탈 신호만 이 파형 셰이핑 회로에 인가되는 트림 모드를 갖는 선택 회로를 더 포함하는 것을 특징으로 하는 디지탈-아날로그 변환기.
  15. 제1항에 있어서, 소정의 클럭 구간 및 각 비트의 디지탈 신호를 갖는 클럭 신호를 수신하며, 다음 클럭주기에 상기 디지탈 신호를 상기 파형 셰이핑 회로에 출력하는 다수의 래치: 및 상기 파형 셰이핑 회로에 인가된 상기 디지탈 신호가 실질적으로 동기화되도록 상기 각각의 래치에 인가된 클럭 신호를 동기화하는 다수의 지연 회로를 더 포함하는 거을 특징으로 하는 디지탈-아날로그 변환기.
  16. 디지탈 -아날로그 변환기(DAC)에 있어서, 소정의 클럭 구간 동안 상기 파형 세이핑 회로들 중 환 회로에인가된 디지탈 신호를 각각의 비트가 제어하는 n 비트 코드워드의 시퀸스에 응답하여 로우 플래토와 하이 플래토 사이의전이 사간 동안 상승 및 하강 에지를 따라 대칭적으로 전환되는 구동 신호를 생성하는 다수의 파형 셰이핑 회로; 상기 상승 및 하강 에지의 형태를 대략적으로 유지하면서 상기 구동 신호의 로우 및 하이 플래토 값을 각각 로우 및 하이 한계값으로 한정하는 전달 함수를 갖는 다수의 리미팅 스위치; 코드워드 내이 각 비트의 위치에 따라 상기 구동 신호를 가증하여 가중된 구동 신호를 생성하는 가증 회로; 및 코드워드로 표시된 이상적인 값이 소정의 오차 경계 내로 정착 시간 Tps내에 정착되는 출력 플래토 값, 및 기울기가 연속 코드워드들간의 차의 함수인 선형 출력 램프의 상기 소정의 오차 경계내로 상승 및 하강 정착 시간 Trs및 Tfs내에 각각 정착되는 상승 및 하강 출력 에지를 갖는 대략 구분적으로 선형인 아날로그 파형을 구성하기 위해 상기 가중된 구동 신호를 합산하는 합산 회로를 포함하며, 상기 파형 세이핑 회로는 정착 시간 Tps와 Trs의 합 및 정착 시간 Tps와 Trs의 합이 클럭 구간의 선정된 부분 이하가 되게 설정되도록 전이 시간을 설정하는것을 특징으로 하는 디지탈-아날로그 변환기.
  17. 제16항에 있어서, 상기 플래토는 상기 디지탈 신호의 연속적인 클럭 에지로부터 측정된 시간 Ts내에 상기제2 오차 경계 내로 정착되며, 상기 플래토 정착시간 Tps은 상기 전이 시간의 말단으로부터 측정되며, 상기 파형 셰이핑회로는 상기 전이 주기가 최소한 상기 정착 시간 Ts의 25%이 되도록 설정하는 것을 특징으로 하는 디지탈-아날로그 변환기.
  18. 코드워드 내의 각 비트가 소정의 클럭 구간을 가진 디지탈 신호를 제어하는 디지탈 코드워드의 시퀀스로부터 대략 구분적으로 선형인 아날로그 파형을 구성하는 방법에 있어서, 각 디지탈 신호에 응답하여 로우 플래토와 하이플래토 사이에서 각각 상승 및 하강 에지를 따라 상승 및 하강 시간 동아 전환되는 다수의 구동 신호를 생성하는 단계;상기 상승 및 하강 에지의 형태를 대략적으로 유지하면서 한계 신호의 함수로서 상기 구동 신호의 로우 및 하이 플래토를각각 로우 및 하이 한계 값으로 조절하는 단계; 코드워드 내의 각 비트의 위치에 따라 상기 구동 신호를 가증시키는 단계; 상기 가중된 구동 신호를 합산하여 출력 플래토 값과 상승 및 하강 출력 에지를 갖는 대략 구분적으로 선형인 아날로그파형을 구성하는 단계; 상기 상승 및 하강 에지가 각각 상승 및 하강 정착 시간 Trs및 Tfs내에 정착되도록 상기 상승 및하강 시간을 기울기가 연속 코드워드들간의 차의 함수인 선형 출력 램프의 제1 오차 경계 내로 트리밍하는 단계; 및 상기출력 플래토 값이 정착 시간 Tps내에 정착되도록 상기 한계 신호를 코드워드로 표시된 이상적인 값의 제2 오차 경계 내로트리밍하는 단계를 포함하는 것을 특징으로 하는 대략 구분적으로 선형인 아날로그 파형의 형성 방법.
  19. 제18항에 있어서, 상기 상승 시간을 트리밍하는 단계는 정착 시간 Tps와 Trs의 합을 감소시키며, 상기 하강시간을 트리밍하는 단계는 정착 시간 Tps와 Trs의 합을 감소시키는 것을 특징으로 하는 대략 구분적으로 선형인 아날로그파형의 형성 방법.
  20. 제19항에 있어서, 상기 플래토는 상기 디지탈 신호의 연속적인 클럭 에지로부터 측정된 정착 시간 Ts내에상기 제2 오차 경계 내로 정착되며, 상기 플래토 정착시간 Tps는 상기 상승 및 하강 시간의 말단으로부터 측정되며, 상기상승 및 하강시간은 상기 정착 시간 Ts의 최소한 25%가 되도록 트리밍되는 것을 특징으로 하는 대략 구분적으로 선형인 아날로그 파형의 형성 방법.
  21. 제18항에 있어서, 상기 상승 및 하강 시간이 대략적으로 동일해지도록 상기 구동 신호의 균형을 맞추는단계를 더 포함하는 것을 특징으로 하는 대략 구분적으로 선형인 아날로그 파형의 형성 방법.
  22. 선정된 클럭 레이트로 아날로그 포맷으로 변하는 디지탈 신호를 변환하는 방법에 있어서, 각각의 연속적인 클럭 구간 동안에, 전체 클럭 구간보다 짧은 기간에 걸쳐 바로 이전 클럭 구간 동안의 디지탈 신호의 대략적인 값으로부터 현재 클럭 구간 동안의 디지탈 신호의 대략적인 값으로 램프되는 점진적으로 보다 선형인 아날로그 램프 신호를 발생하는 단계; 및 상기 클럭 구간의 나머지 동안, 현재 클럭 구간 동안의 디지탈 신호의 값으로 수렴되는 점진적으로 보다선형인 정상 상태 신호로 상기 램프 신호를 한정하는 단계를 포함하는 것을 특징으로 하는 디지탈 신호의 변환 방법.
  23. 제22항에 있어서, 상기 램프 신호는 상기 램프 신호를 한정하기로 바로 전에 상기 램프 신호의 비선형보다 실질적으로 큰 초기 비선형성을 가진 점진적으로 보다 선형인 정상 상태 신호로 한정되는 것을 특징으로 하는 디지탈신호의 변환 방법.
  24. 제22항에 있어서, 상기 정상 상태 신호는 상기 현재 클럭 구간의 선형 에지로 부터 측정된 정착 시간 Ts내에 상기 디지탈 신호의 오차 경계 내로 수렴되며, 상기 기간은 정착 시간 Ts의 최소한 25%인 것을 특징으로 하는 디지탈 신호의 변환 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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