JPS61152128A - デジタル・アナログ変換回路 - Google Patents
デジタル・アナログ変換回路Info
- Publication number
- JPS61152128A JPS61152128A JP27296784A JP27296784A JPS61152128A JP S61152128 A JPS61152128 A JP S61152128A JP 27296784 A JP27296784 A JP 27296784A JP 27296784 A JP27296784 A JP 27296784A JP S61152128 A JPS61152128 A JP S61152128A
- Authority
- JP
- Japan
- Prior art keywords
- output
- current source
- current
- voltage
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＭＯＳ）ランジスタを電流源として使用するデ
ジタル・アナログ変換回路に係り、特にグリッチ軽減に
好適なデジタル・アナログ変換回路に関する。
ジタル・アナログ変換回路に係り、特にグリッチ軽減に
好適なデジタル・アナログ変換回路に関する。
ＭＯＳ）ランジスタを電流源として使用したデジタル・
アナログ変換回路として、例えば、特開昭５８−６０８
２２号公報に示されているように、ＭＯＳトランジスタ
のゲートにデジタル信号を入力し、ＭＯＳトランジスタ
のゲート信号を制御して導通および非導通の状態を与え
、かつ、ＭＯＳ）ランジスタの導通状態で定電流となる
特性を利用し、デジタル信号の各ビットに対する重み付
けをＭＯＳ）う／ジスタの個数を変える事で実現する回
路が知られている。この回路は、単調増加性が保証でき
、高周波動作が可能で、比較的簡単な回路で構成できる
という利点があるものの、入力デジタル信号が変化する
時に出力に生じるひげのような細いパルス性雑音（以下
グリッチと称す）が生じるという欠点がある。デジタル
信号の最下位ビットの遷移による出力変化をＩＬＳＢと
すると、このグリッチがＩＬＳＢ以上になると誤動作と
なる。このグリッチを取り除く方法としては、例えば日
経エレクトロニクス１９７９．９．１７号Ｐ、１５８に
記載されているような、サンプル・ホールド回路を用い
る事が知られている。
アナログ変換回路として、例えば、特開昭５８−６０８
２２号公報に示されているように、ＭＯＳトランジスタ
のゲートにデジタル信号を入力し、ＭＯＳトランジスタ
のゲート信号を制御して導通および非導通の状態を与え
、かつ、ＭＯＳ）ランジスタの導通状態で定電流となる
特性を利用し、デジタル信号の各ビットに対する重み付
けをＭＯＳ）う／ジスタの個数を変える事で実現する回
路が知られている。この回路は、単調増加性が保証でき
、高周波動作が可能で、比較的簡単な回路で構成できる
という利点があるものの、入力デジタル信号が変化する
時に出力に生じるひげのような細いパルス性雑音（以下
グリッチと称す）が生じるという欠点がある。デジタル
信号の最下位ビットの遷移による出力変化をＩＬＳＢと
すると、このグリッチがＩＬＳＢ以上になると誤動作と
なる。このグリッチを取り除く方法としては、例えば日
経エレクトロニクス１９７９．９．１７号Ｐ、１５８に
記載されているような、サンプル・ホールド回路を用い
る事が知られている。
しかし、この方法では、サンプリングパルスの生成回路
とホールド回路が必要なため回路が複雑となり、さらに
デジタル・アナログ変換回路の性能はサンプル・ホール
ド回路によって制約されてしまい高周波動作が困難とな
る。
とホールド回路が必要なため回路が複雑となり、さらに
デジタル・アナログ変換回路の性能はサンプル・ホール
ド回路によって制約されてしまい高周波動作が困難とな
る。
本発明の目的は、上述し７’ｅＭＯＳトランジスタ構成
デジタル・アナログ変換回路のグリッチ除去回路の欠点
をなくし、簡単な回路構成でグリッチが軽減でき高周波
動作が可能なデジタル・アナログ変換回路を提供するこ
とにある。
デジタル・アナログ変換回路のグリッチ除去回路の欠点
をなくし、簡単な回路構成でグリッチが軽減でき高周波
動作が可能なデジタル・アナログ変換回路を提供するこ
とにある。
グリッチの原因が、電流源として用いるＭＯＳトランジ
スタの、入力信号の立上り、立下りによる出力応答の時
間差によるものであり、その時間差はＭＯＳ）ランジス
タの電流が流れ始めるスレッシュホールド電圧（以下、
ｖｔｈと略す）の存在による事に着目し、本発明では、
ＭＯＳトランジスタのゲート・ソース間電圧（以下、Ｖ
Ｇ ｓと略す）をｖｔｈから動作領域に至る電圧の範囲
で変化させるように、ＭＯＳ）ランジスタの入力信号を
制御するようにしたものである。
スタの、入力信号の立上り、立下りによる出力応答の時
間差によるものであり、その時間差はＭＯＳ）ランジス
タの電流が流れ始めるスレッシュホールド電圧（以下、
ｖｔｈと略す）の存在による事に着目し、本発明では、
ＭＯＳトランジスタのゲート・ソース間電圧（以下、Ｖ
Ｇ ｓと略す）をｖｔｈから動作領域に至る電圧の範囲
で変化させるように、ＭＯＳ）ランジスタの入力信号を
制御するようにしたものである。
以下、本発明の実施例を図面を用いて説明する。第１図
において、１〜１５はＭＯＳ）う／ジスタ、１６は負荷
抵抗、１７〜１９はデジタル信号入力端子、２０はグリ
ッチ補償電圧供給線、２１は出力線である。また、第４
図において２２〜２４はＭＯＳトランジスタ、２５は負
荷抵抗、２６はデジタル入力端子、２７は反転回路出力
線、２Ｂは電流源出力線である。さらに、第８図におい
て２９はグリッチ補償電圧供給端子である。
において、１〜１５はＭＯＳ）う／ジスタ、１６は負荷
抵抗、１７〜１９はデジタル信号入力端子、２０はグリ
ッチ補償電圧供給線、２１は出力線である。また、第４
図において２２〜２４はＭＯＳトランジスタ、２５は負
荷抵抗、２６はデジタル入力端子、２７は反転回路出力
線、２Ｂは電流源出力線である。さらに、第８図におい
て２９はグリッチ補償電圧供給端子である。
まず、実施例の動作を説明するため、第２図。
第３図を用いてＭＯＳトランジスタの特性について説明
する。第２図のＭＯＳ）ランジスタはＮチャネルのエン
ハンスメント形を示したもので、ＶＧ８とドレインを流
れる電流（以下、ＩＤと略す）との関係は第３図に示す
ような特性となり、ＹＧｓに対してＩＤが流れない不感
帯が存在する。ＩＤが流れ始めるＶＧ８をｖｔｈとする
と、このｖｔｈの存在により電流スイッチ出力の立上り
時間と立下り時間に差が生じグリッチ発生の原因となる
。これを第４図、第５図、第６図を用いて詳細に説明す
る。第４図において、ＭＯＳトランジスタ２２．２５は
反転回路を形成しており、ＭＯＳ）ランジスタ２４は電
流源である。今、デジタル入力端子２６に第５図の入力
信号として示すＯｖから電源電圧（以降、ｖｃｃと略す
）に遷移する信号が加えられた場合、反転回路出力線２
７に現れる信号は第５図の反転回路出力として示す信号
となる。すなわち、第４図のＭＯＳトランジスタ２５の
ｖｔｈをＶｔｈｚｓとすると、第５図の入力信号におい
てＯｖからＶｔｈｚ３まではＭＯＳトランジスタ２３が
ＯＦＦ 状態でＭＯＳ）う／ジメタ２２がＯＮ状態で
あるため反転回路出力はＶｃｃのままであり、入力信号
がＶｔｈ２３を越えて初めてＭＯＳ）ランラスタ２５＃
ｉＯＮ状態となり反転回路出力は立下り始める。そのな
めに、入力信号がＶｔｈｚｓまで立上るに要する時間ｔ
ｓだけ反転回路出力は遅延する。また、第４図における
ＭＯＳトランジ、ｘ、 夕２２（７） ＶｔｈをＶｔｈ
ｚｚ トｆ ルと、入力信号力（Ｖｃｃ −ＶｔｂＢ
） カらｖｅｅ Ｊｌ！： 立上るまでの時間ｔ２の期
間は第４図におけるＭＯＳトランジスタ２２がＯＦＦ状
態となるため反転回路出力のＯｖへの立下り時間はｔ２
だけ早くなる。
する。第２図のＭＯＳ）ランジスタはＮチャネルのエン
ハンスメント形を示したもので、ＶＧ８とドレインを流
れる電流（以下、ＩＤと略す）との関係は第３図に示す
ような特性となり、ＹＧｓに対してＩＤが流れない不感
帯が存在する。ＩＤが流れ始めるＶＧ８をｖｔｈとする
と、このｖｔｈの存在により電流スイッチ出力の立上り
時間と立下り時間に差が生じグリッチ発生の原因となる
。これを第４図、第５図、第６図を用いて詳細に説明す
る。第４図において、ＭＯＳトランジスタ２２．２５は
反転回路を形成しており、ＭＯＳ）ランジスタ２４は電
流源である。今、デジタル入力端子２６に第５図の入力
信号として示すＯｖから電源電圧（以降、ｖｃｃと略す
）に遷移する信号が加えられた場合、反転回路出力線２
７に現れる信号は第５図の反転回路出力として示す信号
となる。すなわち、第４図のＭＯＳトランジスタ２５の
ｖｔｈをＶｔｈｚｓとすると、第５図の入力信号におい
てＯｖからＶｔｈｚ３まではＭＯＳトランジスタ２３が
ＯＦＦ 状態でＭＯＳ）う／ジメタ２２がＯＮ状態で
あるため反転回路出力はＶｃｃのままであり、入力信号
がＶｔｈ２３を越えて初めてＭＯＳ）ランラスタ２５＃
ｉＯＮ状態となり反転回路出力は立下り始める。そのな
めに、入力信号がＶｔｈｚｓまで立上るに要する時間ｔ
ｓだけ反転回路出力は遅延する。また、第４図における
ＭＯＳトランジ、ｘ、 夕２２（７） ＶｔｈをＶｔｈ
ｚｚ トｆ ルと、入力信号力（Ｖｃｃ −ＶｔｂＢ
） カらｖｅｅ Ｊｌ！： 立上るまでの時間ｔ２の期
間は第４図におけるＭＯＳトランジスタ２２がＯＦＦ状
態となるため反転回路出力のＯｖへの立下り時間はｔ２
だけ早くなる。
さらに、この反転回路出力が第４図の電流源として用い
ているＭＯＳトランジスタ２４のゲートに入力されると
、電流源出力線２８に現れる信号は第５図の電流源出力
として示す信号となる。
ているＭＯＳトランジスタ２４のゲートに入力されると
、電流源出力線２８に現れる信号は第５図の電流源出力
として示す信号となる。
すなわち、第５図において、反転回路出力がＶｃｃから
立下ると電流源用ＭＯＳトランジスタ２４のｖＧｓが減
少するため電流源 力はＯｖから即座に立上る。一方、
′電流源用ＭＯＳトランジスタ２４のｖｔｈをＶｔｈ２
４とすると、反転回路出力がＶｔｈ２４からＯｖまで立
下る期間は電流源用ＭＯＳトランジスタのＶＯ２はＶｔ
ｈ２４以下となるために、電流源用〜【ＯＳトランジス
タはＯＦＦ状態となる。したがって、反転回路出力のＶ
ｔｈｚ４からＯｖまで立下るに要する時間ｔ３だけ、電
流源出力の立上り完了時間は早くなる。
立下ると電流源用ＭＯＳトランジスタ２４のｖＧｓが減
少するため電流源 力はＯｖから即座に立上る。一方、
′電流源用ＭＯＳトランジスタ２４のｖｔｈをＶｔｈ２
４とすると、反転回路出力がＶｔｈ２４からＯｖまで立
下る期間は電流源用ＭＯＳトランジスタのＶＯ２はＶｔ
ｈ２４以下となるために、電流源用〜【ＯＳトランジス
タはＯＦＦ状態となる。したがって、反転回路出力のＶ
ｔｈｚ４からＯｖまで立下るに要する時間ｔ３だけ、電
流源出力の立上り完了時間は早くなる。
すなわち、第５図に示すように、ＯｖからｖＣＣに遷移
する入力信号に対して、電流源出力は、立上り開始時が
ｔ１遅延し、立上り完了がｔｚ ＋ ｔ３＝ｔａ早くな
る信号となる。
する入力信号に対して、電流源出力は、立上り開始時が
ｔ１遅延し、立上り完了がｔｚ ＋ ｔ３＝ｔａ早くな
る信号となる。
一方、第６図の入力信号として示すＶｃｃからＯｖに立
下る信号が第４図のデジタル入力端子２６に加えられた
場合、反転回路出力は前述と同様の考え方により入力信
号に対して、立上り開始ｒｉｔ ２遅延し立上り完了は
ｔｌ早くなる。さらに、この反転回路出力による電流源
の出力は、反転回路出力のＯｖからＶｔｈｚ４に立上る
に要する時間ｔ３だけ立下り開始時が遅れる０すなわち
、第６図に示すように、ＶｃｃからＱｖに遷移する入力
信号に対しては、電流源出力は、立下り開始時がｔｚ
＋ ｔｓ ＝ ｔｎ遅延し、立下り完了がｔｌ早くなる
信号となる。
下る信号が第４図のデジタル入力端子２６に加えられた
場合、反転回路出力は前述と同様の考え方により入力信
号に対して、立上り開始ｒｉｔ ２遅延し立上り完了は
ｔｌ早くなる。さらに、この反転回路出力による電流源
の出力は、反転回路出力のＯｖからＶｔｈｚ４に立上る
に要する時間ｔ３だけ立下り開始時が遅れる０すなわち
、第６図に示すように、ＶｃｃからＱｖに遷移する入力
信号に対しては、電流源出力は、立下り開始時がｔｚ
＋ ｔｓ ＝ ｔｎ遅延し、立下り完了がｔｌ早くなる
信号となる。
したがって、ｗｃ４図のデジタル入力端子２６に加える
信号がＯｖからＶｃｃへの立上り信号か、ｖＣＣからＯ
ｖへの立下り信号かによって、電流源出力線２８に現わ
れる信号の遷移開始時間が異なることになる。すなわち
、第７図に示すように、デジタルアナログ変換器（以降
、Ｄ／Ａ変換器と略す）の入力信号の遷移開始時間が同
一であっても、前述のｖｔｈの影響により、各ビットに
対する電流源出力に時間的ずれが生じ第７図に示すよう
なグリッチが発生する。
信号がＯｖからＶｃｃへの立上り信号か、ｖＣＣからＯ
ｖへの立下り信号かによって、電流源出力線２８に現わ
れる信号の遷移開始時間が異なることになる。すなわち
、第７図に示すように、デジタルアナログ変換器（以降
、Ｄ／Ａ変換器と略す）の入力信号の遷移開始時間が同
一であっても、前述のｖｔｈの影響により、各ビットに
対する電流源出力に時間的ずれが生じ第７図に示すよう
なグリッチが発生する。
そこで、グリッチの原因となるｖｔｈの影響を取り除く
ために、第８図に示すように、グリッチ補償′−圧供給
端子２９に電流源用のＭＯＳトランジスタ２４のｖｔｈ
に相当する電圧Ｖｔｈ２４を供給する。このような回路
構成とすると、反転回路出力のＬＯＷレベルはＶｔｈｚ
４となり、電流源用ＭＯＳトランジスｆｉ ２４０ Ｖ
ｏｗはｖｔｈ２４カらＶｃｃまでの範囲で変化するため
、電流源用ＭＯＳトランジスタ２４は不感帯がなくなり
、反転回路出力の遷移開始に即応して電流源出力は遷移
する。
ために、第８図に示すように、グリッチ補償′−圧供給
端子２９に電流源用のＭＯＳトランジスタ２４のｖｔｈ
に相当する電圧Ｖｔｈ２４を供給する。このような回路
構成とすると、反転回路出力のＬＯＷレベルはＶｔｈｚ
４となり、電流源用ＭＯＳトランジスｆｉ ２４０ Ｖ
ｏｗはｖｔｈ２４カらＶｃｃまでの範囲で変化するため
、電流源用ＭＯＳトランジスタ２４は不感帯がなくなり
、反転回路出力の遷移開始に即応して電流源出力は遷移
する。
すなわち、第９図において叡からＶａｃに立上る入力信
号に対して反転回路はｔｌだけ遅延して立下りを開始し
、ＬＯＷレベルのＶｔｈ＊４まで立下９完了する時間は
ｔｚだけ早くなる。そして電流源出力は、反転回路出力
がＶｃｃからＶｔｈｚａまでの立下り信号であるので反
転回路出力のレベル遷移時間に即応し、入力信号の立上
り開始時に対してｔｌの遅延を生じ、入力信号の立上り
完了時に対してｔｚ早く立上りを完了する信号となる。
号に対して反転回路はｔｌだけ遅延して立下りを開始し
、ＬＯＷレベルのＶｔｈ＊４まで立下９完了する時間は
ｔｚだけ早くなる。そして電流源出力は、反転回路出力
がＶｃｃからＶｔｈｚａまでの立下り信号であるので反
転回路出力のレベル遷移時間に即応し、入力信号の立上
り開始時に対してｔｌの遅延を生じ、入力信号の立上り
完了時に対してｔｚ早く立上りを完了する信号となる。
一方、第１０図に示すようなＶｅｅからＯｖへ立下る入
力信号に対しては、反転回路出力は前述と同様の考え方
により立上り開始がｔｘ遅延し、立上り完了がｔｌ早く
なる。そのために、電流源出力は、その入力信号である
反転回路出力がＶｔｈｚ４からｖＣＣへの立上り信号で
あるため、反転回路出力の遷移時間に即応し、入力信号
の立下り開始時に対してｔｚの遅延を生じ、入力信号の
立下り完了時に対してｔｌだけ早く立下りを完了する信
号となる。ここで、ｊｌ及びｔｚは反転回路のＶｔｈｚ
３＋ Ｖｔｈｚｚと入力信号の立上り、立下り時間によ
って決まるもので、Ｖｔｈ２３中Ｖｔｂｚｚとするよう
にＭＯＳ）ランジスタを選び、かつ、入力信号の立上シ
、立下り特性を直線近似することで、ｉｌ中ｔ２と考え
ることができる。
力信号に対しては、反転回路出力は前述と同様の考え方
により立上り開始がｔｘ遅延し、立上り完了がｔｌ早く
なる。そのために、電流源出力は、その入力信号である
反転回路出力がＶｔｈｚ４からｖＣＣへの立上り信号で
あるため、反転回路出力の遷移時間に即応し、入力信号
の立下り開始時に対してｔｚの遅延を生じ、入力信号の
立下り完了時に対してｔｌだけ早く立下りを完了する信
号となる。ここで、ｊｌ及びｔｚは反転回路のＶｔｈｚ
３＋ Ｖｔｈｚｚと入力信号の立上り、立下り時間によ
って決まるもので、Ｖｔｈ２３中Ｖｔｂｚｚとするよう
にＭＯＳ）ランジスタを選び、かつ、入力信号の立上シ
、立下り特性を直線近似することで、ｉｌ中ｔ２と考え
ることができる。
したがって、第８図に示す回路構成とすると、デジタル
入力端子２６に加える信号がＯｖからｖｃｃへの立上シ
信号であっても、ｖｃｃからＯｖへの立下９信号であっ
ても第９図、 ｇｉｏ図に示すように電流源出力のレベ
ル遷移開始は原理的に同一時間とすることができる。
入力端子２６に加える信号がＯｖからｖｃｃへの立上シ
信号であっても、ｖｃｃからＯｖへの立下９信号であっ
ても第９図、 ｇｉｏ図に示すように電流源出力のレベ
ル遷移開始は原理的に同一時間とすることができる。
以下、この原理を応用した実施例を第１図により説明す
る。第１図は３ビツト入力の場合のデジタル・アナログ
変換回路を示したものであり、デジタル入力端子１７．
１８．１９のうち端子１９にデジタル信号の最下位ビッ
ト信号が入力され、端子１８に次のビット信号、そして
端子１７に最上位ビット信号が入力される。ＭＯＳトラ
ンジスタ１．２および３．４さらに５．６はデジタル信
号入力に対するバッファ回路兼反転回路である。この反
転回路の出力は、デジタル信号入力によって、電源電圧
とＭｏ８）ランジスタ２゜４．６のソースが接続されて
いるグリッチ補償電圧供給線２０の電位の２値間で変化
する。また、Ｍｏ８）ランジスタ９〜１５は同一特性の
ＭＯＳトランジスタであり、電流源として、デジタル信
号の各ビットに対応した個数のＭＯＳトランジスタのゲ
ートが、それぞれのデジタル信号入力に対する反転回路
に接続されている。さらに、Ｍｏ８）ランジスタフ、８
はグリッチ補償電圧供給線２０の電位、すなわち電流源
用ＭＯＳトランジスタ９〜１５のｖｔｈに相当する電位
を供給するためのＭｏ８）ランジスタであり、Ｍｏ８）
ランジスタフ、８の内部抵抗の比でＶｃｃを分圧して作
り出している。
る。第１図は３ビツト入力の場合のデジタル・アナログ
変換回路を示したものであり、デジタル入力端子１７．
１８．１９のうち端子１９にデジタル信号の最下位ビッ
ト信号が入力され、端子１８に次のビット信号、そして
端子１７に最上位ビット信号が入力される。ＭＯＳトラ
ンジスタ１．２および３．４さらに５．６はデジタル信
号入力に対するバッファ回路兼反転回路である。この反
転回路の出力は、デジタル信号入力によって、電源電圧
とＭｏ８）ランジスタ２゜４．６のソースが接続されて
いるグリッチ補償電圧供給線２０の電位の２値間で変化
する。また、Ｍｏ８）ランジスタ９〜１５は同一特性の
ＭＯＳトランジスタであり、電流源として、デジタル信
号の各ビットに対応した個数のＭＯＳトランジスタのゲ
ートが、それぞれのデジタル信号入力に対する反転回路
に接続されている。さらに、Ｍｏ８）ランジスタフ、８
はグリッチ補償電圧供給線２０の電位、すなわち電流源
用ＭＯＳトランジスタ９〜１５のｖｔｈに相当する電位
を供給するためのＭｏ８）ランジスタであり、Ｍｏ８）
ランジスタフ、８の内部抵抗の比でＶｃｃを分圧して作
り出している。
今、デジタル入力端子１７にＨｉからＬＯＷレベルに立
下る信号が入力され、デジタル入力端子１８、１９にＬ
ＯＷレベルかうＨｉレベルへ立上る信号が入力され念場
合、ＭＯＳトランジスタ１゜２の反転回路の出力は、グ
リッチ補償電圧供給線２０の電位、すなわち電流源のｖ
ｔｈ電位から電源電圧Ｖｃｃに立上り、一方ＭＯＳトラ
ンジスタ５．４の反転回路及びＭｏ８）ランジスタ５゜
６の反転回路の出力は、ｖｃｃからｖｔｈに立下る信号
となる。そのため、電流源用ＭＯＳトランジスタ９〜１
２はＯＦＦ状態からＯＮ状態に切換わり電流源４個分の
電流が負荷抵抗に流れ始めＭＯＳトランジスタ１３〜１
５はＯＮ状態からＯＦＦ状態に切換わり電流源５個分の
電流が流れなくなる。このとき、反転回路の出力、すな
わち電流源の入力は、ｖｔｈとＶｃｃの間で変化するた
め電流源は缶からｖｔｈ間の不感帯の影響を受けず反転
回路の出力に即応する。したがってこの場合、負荷抵抗
１６に流れる電流は電流源３個分から４個分へと増加し
、しかも、その変化時にお゛けるグリッチを生じない。
下る信号が入力され、デジタル入力端子１８、１９にＬ
ＯＷレベルかうＨｉレベルへ立上る信号が入力され念場
合、ＭＯＳトランジスタ１゜２の反転回路の出力は、グ
リッチ補償電圧供給線２０の電位、すなわち電流源のｖ
ｔｈ電位から電源電圧Ｖｃｃに立上り、一方ＭＯＳトラ
ンジスタ５．４の反転回路及びＭｏ８）ランジスタ５゜
６の反転回路の出力は、ｖｃｃからｖｔｈに立下る信号
となる。そのため、電流源用ＭＯＳトランジスタ９〜１
２はＯＦＦ状態からＯＮ状態に切換わり電流源４個分の
電流が負荷抵抗に流れ始めＭＯＳトランジスタ１３〜１
５はＯＮ状態からＯＦＦ状態に切換わり電流源５個分の
電流が流れなくなる。このとき、反転回路の出力、すな
わち電流源の入力は、ｖｔｈとＶｃｃの間で変化するた
め電流源は缶からｖｔｈ間の不感帯の影響を受けず反転
回路の出力に即応する。したがってこの場合、負荷抵抗
１６に流れる電流は電流源３個分から４個分へと増加し
、しかも、その変化時にお゛けるグリッチを生じない。
このように、本実施例によれば、ＭＯＳトランジスタ２
個の内部抵抗の比で電源電圧を分圧し、電流源用ＭＯＳ
トランジスタのｖｔｈに相当する電位を作りだし、電流
源用ＭＯＳトランジスタの入力信号のＬＯＷレベルをｖ
ｔｈとすることでグリッチが軽減でき、非常に簡単な回
路構成でグリッチ軽減が実現できる。
個の内部抵抗の比で電源電圧を分圧し、電流源用ＭＯＳ
トランジスタのｖｔｈに相当する電位を作りだし、電流
源用ＭＯＳトランジスタの入力信号のＬＯＷレベルをｖ
ｔｈとすることでグリッチが軽減でき、非常に簡単な回
路構成でグリッチ軽減が実現できる。
以上の実施例においては、ｖｔｈに相当する電圧をＭＯ
Ｓトランジスタ２個による分圧で供給する方式としなが
、固定抵抗による分圧でも、外部電源からの供給でもよ
い。
Ｓトランジスタ２個による分圧で供給する方式としなが
、固定抵抗による分圧でも、外部電源からの供給でもよ
い。
また、以上の実施例においては、電流源用ＭＯＳトラン
ジスタはＮチャネルを使用したが、ＰチャネルのＭｏ８
）ランジスタを使用しても同様の考え方により、電流源
用ＭＯＳトランジスタのドレイン電流が流れ始めるゲー
ト・ソース間電圧ｖｔｈから動作領域に至るゲート・ソ
ース間電圧で電流源用ＭＯＳトランジスタを動作させる
ように、電流源用ＭＯＳトランジスタの入力信号を制御
するという点において本発明に含まれることは明らかで
ある。
ジスタはＮチャネルを使用したが、ＰチャネルのＭｏ８
）ランジスタを使用しても同様の考え方により、電流源
用ＭＯＳトランジスタのドレイン電流が流れ始めるゲー
ト・ソース間電圧ｖｔｈから動作領域に至るゲート・ソ
ース間電圧で電流源用ＭＯＳトランジスタを動作させる
ように、電流源用ＭＯＳトランジスタの入力信号を制御
するという点において本発明に含まれることは明らかで
ある。
さらに、以上の実施例は５ビツトについて示し念もので
あるが、他の異なるビット数についても同様にして構成
できることは明らかである。
あるが、他の異なるビット数についても同様にして構成
できることは明らかである。
なお、本実施例では、電流源用１ＩＩＩＩＯＳトランジ
スタの入力信号電圧のＬＯＷレベルをｖｔｈとして、原
理的に、グリッチを除去できると説明したが、例えば、
ｖｔｈから多少異なった電圧の場合であっても、入力信
号の立上り、立下り時間が短時間の条件では電流源出力
のレベル遷移開始時間をほぼ同一とすることができる。
スタの入力信号電圧のＬＯＷレベルをｖｔｈとして、原
理的に、グリッチを除去できると説明したが、例えば、
ｖｔｈから多少異なった電圧の場合であっても、入力信
号の立上り、立下り時間が短時間の条件では電流源出力
のレベル遷移開始時間をほぼ同一とすることができる。
このように、厳密にｖｔｈでなく、ｖｔｈ付近にＬＯＷ
レベルを設定した場合であっても、グリッチを軽減する
ことができ、本発明の範囲に含まれる事は明らかである
。さらに、本実施例では入力信号電圧のＨｉレベルをＶ
ｃｃとしたが、電流源用ＭＯＳトランジスタに電流が流
れる電圧であれば、Ｄ／Ａ変換器の出力振幅に差は出る
ものの、Ｖｃｃと異なる電圧でもよいのは明らかである
。
レベルを設定した場合であっても、グリッチを軽減する
ことができ、本発明の範囲に含まれる事は明らかである
。さらに、本実施例では入力信号電圧のＨｉレベルをＶ
ｃｃとしたが、電流源用ＭＯＳトランジスタに電流が流
れる電圧であれば、Ｄ／Ａ変換器の出力振幅に差は出る
ものの、Ｖｃｃと異なる電圧でもよいのは明らかである
。
すなわち、第５図の下部に示すように、入力電圧範囲の
最適な場合ｆ′１（１）に示すｖｔｈからＶｃｃの範囲
であるが、実用的な入力電圧範囲は（２）に示すような
りｔｈ以下かＬ’７Ｖｃｃ以下の範囲であっても、（３
）に示すようなりｔｈ以上からＶｃｃ以下の範囲であっ
てもよい。
最適な場合ｆ′１（１）に示すｖｔｈからＶｃｃの範囲
であるが、実用的な入力電圧範囲は（２）に示すような
りｔｈ以下かＬ’７Ｖｃｃ以下の範囲であっても、（３
）に示すようなりｔｈ以上からＶｃｃ以下の範囲であっ
てもよい。
また実施例を示す第１図において、グリッチ補償電圧を
供給するＭＯＳ）ランラスタ２個からなる回路の出刃イ
ンピーダンスが十分に小さくなくグリッチ補償電圧供給
線２０の電位が入力信号の影響で変動する場合には、グ
リッチ補償電圧供給線２０にコンデンサを付加すること
で、安定にグリッチ軽減を行なうことができる。
供給するＭＯＳ）ランラスタ２個からなる回路の出刃イ
ンピーダンスが十分に小さくなくグリッチ補償電圧供給
線２０の電位が入力信号の影響で変動する場合には、グ
リッチ補償電圧供給線２０にコンデンサを付加すること
で、安定にグリッチ軽減を行なうことができる。
本発明によれはデジタル・アナログ変換器のデジタル信
号の遷移時に発生するグリッチを非常に簡単な回路で軽
減でき、高信頼性のデジタル・アナログ変換器を実現で
きるという効果がある。
号の遷移時に発生するグリッチを非常に簡単な回路で軽
減でき、高信頼性のデジタル・アナログ変換器を実現で
きるという効果がある。
第１図は本発明の一実施例を示す回路図、第２図はＭ（
ＪＳ）ランジスタの構成図、第３図はＭＯＳトランジス
タの特性図、第４図はグリッチ発生の説明を行なうため
の回路図、第５図。 第６図は第４図における各部波形図、第７図はグリッチ
発生の模式図、第８図は実施例を説明するための回路図
、第９図、第１０図は第８１′Ａにおける各部波形図で
ある。 １〜１４・・・ＭＯＳトランジスタ １６・・・負荷抵抗 １７〜１９・・・デジタル信号入力線 ２０・・・グリッチ補償電圧供給線 ２７・・・反転回路出力線
ＪＳ）ランジスタの構成図、第３図はＭＯＳトランジス
タの特性図、第４図はグリッチ発生の説明を行なうため
の回路図、第５図。 第６図は第４図における各部波形図、第７図はグリッチ
発生の模式図、第８図は実施例を説明するための回路図
、第９図、第１０図は第８１′Ａにおける各部波形図で
ある。 １〜１４・・・ＭＯＳトランジスタ １６・・・負荷抵抗 １７〜１９・・・デジタル信号入力線 ２０・・・グリッチ補償電圧供給線 ２７・・・反転回路出力線
Claims (1)
- １、ＭＯＳトランジスタからなる電流源と負荷抵抗と極
性反転回路を有し、デジタル信号が前記極性反転回転に
入力され、デジタル信号の重み付けに対応する数の同一
特性を持つ前記電流源が、前記極性反転回路の出力によ
つて制御され、前記複数個の電流源による電流の総和を
負荷抵抗によつて電圧に変換し出力として取り出すデジ
タルアナログ変換回路において、前記電流源用ＭＯＳト
ランジスタのスレッシュホールド電圧を発生するスレッ
シュホールド電圧発生手段を設け、前記極性反転回路の
出力を前記スレッシュホールド電圧発生手段によつて制
限し、前記電流源の入力電圧を、前記スレッシュホール
ド電圧発生手段の出力電圧から前記電流源用ＭＯＳトラ
ンジスタの動作領域に至るゲートソース間電圧までの範
囲で変化させることを特徴とするデジタル・アナログ変
換回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27296784A JPS61152128A (ja) | 1984-12-26 | 1984-12-26 | デジタル・アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27296784A JPS61152128A (ja) | 1984-12-26 | 1984-12-26 | デジタル・アナログ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61152128A true JPS61152128A (ja) | 1986-07-10 |
Family
ID=17521282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27296784A Pending JPS61152128A (ja) | 1984-12-26 | 1984-12-26 | デジタル・アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61152128A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01117123U (ja) * | 1988-02-01 | 1989-08-08 | ||
| JPH02104026A (ja) * | 1988-06-27 | 1990-04-17 | Analog Devices Inc <Adi> | 高速デジタル・アナログ・コンバータ |
| JPH09186597A (ja) * | 1995-05-18 | 1997-07-15 | He Holdings Inc Dba Hughes Electron | 近似的に区分された線形アナログ波形を生成するためのアナログデジタルコンバータおよび方法 |
-
1984
- 1984-12-26 JP JP27296784A patent/JPS61152128A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01117123U (ja) * | 1988-02-01 | 1989-08-08 | ||
| JPH02104026A (ja) * | 1988-06-27 | 1990-04-17 | Analog Devices Inc <Adi> | 高速デジタル・アナログ・コンバータ |
| JPH09186597A (ja) * | 1995-05-18 | 1997-07-15 | He Holdings Inc Dba Hughes Electron | 近似的に区分された線形アナログ波形を生成するためのアナログデジタルコンバータおよび方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0303341B1 (en) | Output buffer circuits | |
| US4806804A (en) | Mosfet integrated delay line for digital signals | |
| US5227679A (en) | Cmos digital-controlled delay gate | |
| US4783607A (en) | TTL/CMOS compatible input buffer with Schmitt trigger | |
| KR900008821B1 (ko) | 디지탈/아날로그변환기 | |
| EP0606727B1 (en) | Automatic control of buffer speed | |
| US5235218A (en) | Switching constant current source circuit | |
| US4742247A (en) | CMOS address transition detector with temperature compensation | |
| US7064695B2 (en) | Differential switching circuit and digital-to-analog converter | |
| US5218364A (en) | D/a converter with variable biasing resistor | |
| US5329192A (en) | High speed CMOS current switching circuit | |
| JPS63300623A (ja) | 半導体バツフア回路 | |
| US5699000A (en) | Output buffer circuit for a semiconductor IC | |
| JPH0514167A (ja) | 出力ドライバ回路 | |
| JPS61152128A (ja) | デジタル・アナログ変換回路 | |
| US5339078A (en) | Digital to analog converter switch circuit | |
| US4945261A (en) | Level and edge sensitive input circuit | |
| JPH07202677A (ja) | Ｃｍｏｓ出力バッファ回路 | |
| US6232804B1 (en) | Sample hold circuit having a switch | |
| JPH06120789A (ja) | Ｃｍｏｓインバータを用いた電源切り換え回路 | |
| JP2734746B2 (ja) | カレントミラー型レベル変換回路 | |
| JP3190176B2 (ja) | レベルシフタ | |
| JP3233069B2 (ja) | 高耐圧レベル検出回路 | |
| JPS6010920A (ja) | 相補形半導体集積回路 | |
| JPH04352512A (ja) | シュミットトリガ回路 |