JP3902444B2 - 混合信号集積回路装置 - Google Patents
混合信号集積回路装置 Download PDFInfo
- Publication number
- JP3902444B2 JP3902444B2 JP2001336369A JP2001336369A JP3902444B2 JP 3902444 B2 JP3902444 B2 JP 3902444B2 JP 2001336369 A JP2001336369 A JP 2001336369A JP 2001336369 A JP2001336369 A JP 2001336369A JP 3902444 B2 JP3902444 B2 JP 3902444B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- circuit
- integrated circuit
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0836—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of phase error, e.g. jitter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/747—Simultaneous conversion using current sources as quantisation value generators with equal currents which are switched by unary decoded digital signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、混合信号集積回路装置、例えば、ディジタル／アナログ変換器（ＤＡＣ）に関し、特に、ジッターを低減させることのできる混合信号集積回路装置に関する。このような集積回路装置は、ディジタル回路とアナログ回路の混合体を含む。
【０００２】
【従来の技術】
図１は、いわゆる“電流制御（current-steering）”タイプの従来型ＤＡＣの各構成部分を示す。ＤＡＣ１は、ｍビットのディジタル入力ワード（Ｄ１〜Ｄｍ）を対応するアナログ出力信号に変換すべく構成されている。
【０００３】
ＤＡＣ１は、複数（ｎ）個の同一の電流源２1〜２nを含み、ここに、ｎ＝２m−１である。各電流源２は、ほぼ一定の電流Ｉを通過させる。アナログ回路は、さらに、ｎ個の電流源２1〜２nにそれぞれ対応する複数個の差動スイッチ回路４1〜４nを含む。各差動スイッチ回路４は対応する電流源２に接続されており、その電流源により生成された電流Ｉを、上記変換器の第１接続ラインＡに接続された第１端子、または、上記変換器の第２接続ラインＢに接続された第２端子のいずれかに切り換える。
【０００４】
各差動スイッチ回路４は、複数の制御信号Ｔ１〜Ｔｎ（以下に説明される理由により“サモメタコード化信号［thermometer-coded signal］”と呼ぶ）の１つを受信し、当該信号の値に従って自らの第１端子か第２端子かいずれかを選択する。ＤＡＣ１の第１出力電流ＩAは上記各差動スイッチ回路の各第１端子に供給された電流の総和であり、且つ、ＤＡＣ１の第２出力電流ＩBは上記各差動スイッチ回路の各第２端子に供給された電流の総和である。
【０００５】
上記アナログ出力信号は、ＤＡＣ１の第１出力電流ＩAを抵抗Ｒに吸い込むことにより生成された電圧ＶAと、該変換器の第２出力電流ＩBを別の抵抗Ｒに吸い込むことにより生成された電圧ＶBの間の電圧差ＶA−ＶBである。
【０００６】
図１のＤＡＣにおいて、サモメタコード化信号Ｔ１〜Ｔｎは、２進式サモメタデコーダ６を含むディジタル回路により２進入力ワードＤ１〜Ｄｍから導出される。デコーダ６は次のとおり作動する。
【０００７】
２進入力ワードＤ１〜Ｄｍが最小値を有するとき、サモメタコード化信号Ｔ１〜Ｔｎは、差動スイッチ回路４1〜４nの各々がその第２端子を選択し、それで、電流源２1〜２nの全てが第２接続ラインＢに接続されることになるような状態にある。この状態において、ＶA＝０且つＶB＝ｎＩＲである。アナログ出力信号ＶA−ＶB＝−ｎＩＲである。
【０００８】
２進入力ワードＤ１〜Ｄｍの値が漸進的に増加するにつれて、デコーダ６により生成されたサモメタコード化信号Ｔ１〜Ｔｎは、（差動スイッチ回路４1から開始して）上記差動スイッチ回路の多くがそれぞれの第１端子を選択するような状態にあり、このとき、自身の第１端子を既に選択した差動スイッチ回路がその第２端子に戻ることはない。２進入力ワードＤ１〜Ｄｍが値ｉを有するとき、最初のｉ個の差動スイッチ回路４1〜４iはそれぞれの第１端子を選択するが、残りの（ｎ−ｉ）個の差動スイッチ回路４i+1〜４nはそれぞれの第２端子を選択する。アナログ出力信号ＶA−ＶBは、（２ｉ−ｎ）ＩＲに等しい。
【０００９】
図２は、３ビットの２進入力ワードＤ１〜Ｄ３に対して生成されたサモメタコード化信号の一例を示す（すなわち、本例ではｍ＝３）。この場合、７個のサモメタコード化信号Ｔ１〜Ｔ７が必要とされる（ｎ＝２m−１＝７）。
【００１０】
図２が示すとおり、２進式サモメタデコーダ６により生成されたサモメタコード化信号Ｔ１〜Ｔｎは、ｒ次の信号Ｔｒがアクティブ化された（“１”に設定された）とき、より低次の信号Ｔ１〜Ｔｒ−１も全てアクティブ化されることが知られているいわゆるサモメタコードに従う。
【００１１】
電流制御式のＤＡＣにおいてサモメタコード化が一般的であるのは、２進入力ワードが増大するにつれて、既に第１接続ラインＡに切り換えられた電流源が他方のラインＢに切り換えられることなく、さらに、多くの電流源がラインＡに切り換えられるからである。従って、上記ＤＡＣの入出力特性は単調であり、入力ワードにおける１の変化から生ずるグリッチインパルスは小さい。
【００１２】
【発明が解決しようとする課題】
しかしながら、このようなＤＡＣを極めて高い速度（例えば、１００ＭＨｚ以上）で動作させることが望まれる場合、第１接続ラインＡと第２接続ラインＢの一方もしくは両方にグリッチが起こり、これがＤＡＣアナログ出力信号ＶA−ＶBの瞬時誤差を生じさせるかもしれないことが分かっている。このアナログ出力信号におけるグリッチは、コードに依存し、結果的に出力スペクトルに調波歪みを生じさせ、もしくは非調波歪みすら生じさせることがあり得る。かかるグリッチの起こる幾つかの原因を次のとおりまとめる。
【００１３】
ディジタル回路（２進式サモメタデコーダ６、および、その他のディジタル回路）は、極めて素早く切り換えられることが要求され、そのゲートカウントは極めて高い。従って、ディジタル回路の電流消費は、高速動作時で１００ＭＨｚ当たり２０ｍＡほどであろう。この高い切り換え速度と高い電流消費の組み合わせにより、かなりの程度のノイズが電源ラインに不可避的に導入される。アナログ回路のための電源（例えば、図１に示す電流源２1〜２nと差動スイッチ回路４1〜４n）をディジタル回路のための電源から分離させることは以前考えられたことがあるが、最高レベルの性能が要求されるときにこの策だけで十分満足できるということは分かっていない。特に、２進式サモメタデコーダ６の動作から生じるノイズは、ディジタル入力ワードＤ１〜Ｄｍの異なる変化に応答してサモメタコード化信号Ｔ１〜Ｔｎが変化するタイミングのスキューにつながる可能性がある。このスキューは例えば、数百ピコ秒になり得ると見積もられる。この大きさのスキューが原因で、ＤＡＣの性能は著しく低下し、しかも、データ依存タイプであるから、この性能低下を予測することが難しい。
【００１４】
上述したスキューを減じるために、それぞれサモメタコード化信号Ｔ１〜Ｔｎに対応する１組のラッチ回路、詳記すれば、それぞれの出力が同時に変化するようにラッチが共通のタイミング信号によりアクティブ化させられる１組のラッチ回路をディジタル回路とアナログ回路の間に設けることが考えられた。しかしながら、スキューをサモメタコード化信号から除去するのにこの策だけでは十分効果的でないことが分かっている。例えば、データ依存のジッターはラッチ回路の出力に依然留まったままで、最悪ケースのジッターはサモメタコード化信号の数にほぼ比例して増大することが分かっている。よって、（例えば、）６４のサモメタコード化信号を使用する場合、最悪ケースのジッターはおそらく２０ピコ秒ほどであり、高性能が要求される場合、これは大きすぎる。
【００１５】
上記問題の幾つかは、我々の同時係属中の日本国特開平１１−３１７６６７号公報（英国特許公開ＧＢ−Ａ−２３３５０９７号に対応）において指摘されており、その全体の内容をここに言及することにより援用する。英国特許公開ＧＢ−Ａ−２３３５０９７号では、ディジタル回路とアナログ回路の間に１組のラッチが設けられており、ディジタル回路部分、ラッチ回路部分およびアナログ回路部分の各々が、相異なるオフチップ電源に接続できるように独自の電源端子を備えている。英国特許公開ＧＢ−Ａ−２３３５０９７号は、また、相異なる回路部分の電源相互間の結合を減じるためにシールドを使用すること、および、トリプルウェル構造を使用することを開示している。
【００１６】
しかしながら、上述したような技術を採用しても、最も要求の厳しい用途において、様々な発生源を持つノイズに起因する給電状態変化からなお重大なジッターの生じることが、本発明者により明らかにされた。
【００１７】
【課題を解決するための手段】
本発明によれば、設けられているのは混合信号集積回路装置、詳記すれば、受信された入力信号に応じて出力信号を生成するように動作し、該出力信号の生成を、タイミング信号により決められた時点で開始し、該タイミング信号に関して遅延時間分だけ遅延された時点で終了させる信号処理回路で、少なくとも１つの遅延関与部を含み、該遅延関与部が、これに印加された電源電圧の変化により影響された遅延時間に関与するようになっている前記信号処理回路、装置が外部電圧電源を使ってそこから外部電源電圧を受け取ろうとするときに接続される少なくとも１つの内部電源電圧レギュレータで、その外部電源電圧から前記遅延関与部に加えられる調整後の内部電源電圧を導出する前記内部電源電圧レギュレータ、および、装置内にあって、前記調整後の内部電源電圧以外の電圧を供給される少なくとも１つの更なる回路部分を備える前記混合信号集積回路装置である。
【００１８】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施例を詳述する。
【００１９】
本発明の実施例を詳細に説明する前に、電源状態変化に起因するジッターに関して上述した問題に関連する更なる考察について先ず述べる。
【００２０】
遅延が電源電圧の関数であって、極めて低いジッター特性を示すことが要求される回路のためには、極めてノイズの低い電源が必要とされる。これは特に、遅延が電源電圧の平方根にほぼ比例し、高い動作周波数において低いジッターを示し（例えば、高速のＡＤＣおよびＤＡＣの場合）、クロックから出力までの遅延がさほど小さくない（例えば、クロック信号がトリー形回路を通して分配され、結果的に遅延となる場合）ＣＭＯＳ回路にとって真実である。
【００２１】
例えば、アナログ出力信号として１Ｖの振幅と１００ＭＨｚの周波数Ｆoutを有する正弦波を生成するＤＡＣで、そのクロック入力から差動スイッチ回路（図１における４）までの全遅延が１ｎｓであるＤＡＣのケースを考える。そのような出力信号は、２п（Ｆout）もしくは０．６３Ｖ／ｎｓの最大スキューレートを有する。遅延Ｄは電源電圧Ｖの平方根に比例し、電源電圧が１％変化すると遅延が０．５％変化すると仮定する（Ｄ＝ａＶ1/2であるから、ｄＶ＝1/2ａＶ-1/2ｄＶ＝1/2ａＶ1/2ｄＶ／Ｖ、従って、ｄＤ／Ｄ＝1/2ｄＶ／Ｖ）。よって、遅延は、この電源電圧の１％の変化により５ｐｓだけ変化させられる。その結果、０．６３Ｖ／ｎｓのスキューレートにおいてアナログ出力信号の振幅に３．１ｍＶの誤差、すなわち、約−５０ｄＢｃ（すなわち、主信号に相対して−５０ｄＢ）の誤差が生じることになる。
【００２２】
周波数Ｆsにおいて電源電圧に正弦波リップルが生じると、周波数Ｆout±Ｆsにおいて側波帯が生じ、これがスプリアスフリーダイナミックレンジ（ＳＦＤＲ：Spurious-Free Dynamic Range）における減衰につながる。ＳＦＤＲ目標値９０ｄＢｃとすると、電源電圧リップルが０．０１％を超えてはならないが、ノイズが様々な電源からの電源電圧に結合するとすれば、この数字を以前考えられたＤＡＣにおいて達成することは困難である。通常、クリーンな低ノイズの電源電圧を提供することが推奨されるが、電源電圧変化が実に危機的であるそのようなケースでは、それすら十分でないかもしれない。
【００２３】
図３は、本発明を具現する混合信号集積回路装置１００の各要素を示す。この実施例における混合信号集積回路装置１００は、ディジタル２進入力ワードＤ１〜Ｄｍ（入力信号）を受信するための入力１０２、クロック（タイミング）信号ＣＬＫを受信するためのクロック入力１０４、および、アナログ出力信号ＯＵＴを出力するための出力１０８を備えるディジタル／アナログ変換器（ＤＡＣ）である。
【００２４】
ＤＡＣ１００は、また、次のような複数の信号処理回路部分、すなわち、クロック入力回路１２０、クロック分配回路１３０、デコーダ回路１４０、ラッチ回路１５０、スイッチドライバ回路１６０、および、スイッチ回路１７０を備える。ＤＡＣ１００は、また、信号処理回路部分１２０〜１７０の各々への給電に使用される電源電圧ＶＤＤを受け取るための電源電圧端子１０６、および、接地（ＧＮＤ）端子１０７を備える。
【００２５】
この実施例では、クロック分配回路１３０、ラッチ回路１５０およびスイッチドライバ回路１６０は、また、それぞれ、下に詳述するとおりの、ＶＤＤ端子およびＧＮＤ端子に印加された外部電源電圧を調整するための独自のオンチップ電源電圧レギュレータ１１０A、１１０Bおよび１１０Cを備えている。各調整器は、後述するとおりの対応する接続端子１０９Ａ〜１０９Ｃを有する。
【００２６】
ＤＡＣ１００は、所定の動作周波数（サンプリング速度）ＦDACにおいて一連の動作サイクル（変換サイクル）を実行する。ＦDACは、例えば、１億サンプル／秒（１００Ｍサンプル／秒）である。
【００２７】
図３のクロック入力回路１２０は、その入力でタイミングクロック信号ＣＬＫを受信し、該タイミングクロック信号ＣＬＫから導出された修正クロック信号ＣＫを出力する。クロック入力回路１２０は、例えば、デューティサイクル約５０％のクロック信号ＣＫがクロック入力回路１２０から確実に出力されるようにするために、クロックバッファ回路、および／または、受信されたクロック信号ＣＬＫをクリーンアップする回路を含んでいてもよい。デューティサイクル約５０％のクロック信号を提供するのに適した回路は、我々の同時係属中の日本国特開２００１−１４４６１７号公報（英国特許公開ＧＢ−Ａ−２３５６３０１号に対応）に記述されており、その全体の内容をここに言及することにより援用する。その代わりとして、もしくはそれに加えて、クロック入力回路１２０は、修正クロック信号ＣＫとして、受信されたクロック信号ＣＬＫより高い周波数もしくはより低い周波数の信号を提供するための周波数逓倍回路もしくは周波数分割回路を含んでいてもよい。
【００２８】
図３のクロック分配回路１３０は、集積回路装置（例えば、図３のデコーダ回路１４０およびラッチ回路１５０）の様々な要素にオンチップクロック信号ＣＫを分配するための、扇形配置の更なるクロックバッファ回路を含んでいてもよい。クロック分配回路の一例が、我々の同時係属中の日本国特開２００１−１５６６３６号公報（英国特許公開ＧＢ−Ａ−２３５６７５０号に対応、例えば、図１０を参照）に記述されており、その全体の内容をここに言及することにより援用する。
【００２９】
図４は、図３のＤＡＣの各要素をより詳細に示す。デコーダ回路１４０は、上述のｍビットディジタル入力ワードＤ１〜Ｄｍを受信するために接続されている。この実施例では、デコーダ回路１４０は、例えば、上で論じた図２の表に従い、それぞれディジタル入力ワードに基づいてサモメタコード化信号Ｔ１〜Ｔｎを生成するｎ個のディジタル回路ＤＣ１〜ＤＣｎで構成された出力段階を有する。ラッチ回路１５０は、１組ｎ個のラッチ回路部分Ｌ１〜Ｌｎを備える。各ラッチ回路部分は、デコーダ回路１４０により生成されたサモメタコード化信号Ｔ１〜Ｔｎのそれぞれ対応する１つを受信するために接続されている。各ラッチ回路部分Ｌ１〜Ｌｎはまた、クロック信号ＣＫを受信する。各ラッチ回路部分Ｌ１〜Ｌｎは、その出力において、デコーダ回路１４０により生成されたサモメタコード化信号Ｔ１〜Ｔｎに対応する刻時サモメタ信号ＴＣＫ１〜ＴＣＫｎの各々を生成する。デコーダ回路１４０は、任意に、クロック信号ＣＫにより刻時される１組の入出力ラッチを具備できる。
【００３０】
スイッチドライバ回路１６０およびスイッチ回路１７０は、共に１組ｎ個のアナログ回路ＡＣ１〜ＡＣｎを備える。アナログ回路ＡＣ１〜ＡＣｎの各々は、スイッチドライバと、さらに、以下に図６を参照して述べるとおりのスイッチを備え、刻時サモメタ信号ＴＣＫ１〜ＴＣＫｎのそれぞれ対応する１つを受信する。アナログ回路ＡＣ１〜ＡＣｎは各々、１つ以上のアナログ出力端子を有し、該アナログ出力端子で生成された信号が、１つ以上のアナログ出力信号を生成できるように適宜組み合わされる。例えば、図１に示すとおり接続ラインを総和することにより電流が総和され得る。このようなアナログ出力信号ＯＵＴＡおよびＯＵＴＢが図１に例示されている。これらの信号は、図３に、出力端子１０８に供給される信号ＯＵＴとして概略的に表されている。
【００３１】
図５および図６は、それぞれ図４の回路におけるセル１個のラッチ回路Ｌおよびアナログ回路ＡＣの構成例を示す。
【００３２】
図５のラッチ回路Ｌは、（本例において）マスター／スレーブ構成を有する差動Ｄタイプである。図５の回路は、ＮＡＮＤゲート６２および６４で構成されたマスターフリップフロップ６０と、ＮＡＮＤゲート６８および７０で構成されたスレーブフリップフロップ６６を有する。ＮＡＮＤゲート７２および７４は各々、その一方の入力においてクロック信号ＣＫを受信する（図４）。ゲート７２および７４の他方の入力は、それぞれ該回路のＴ入力および／Ｔ入力に接続されている。Ｔ入力は、当該セルのディジタル回路ＤＣにより生成されたサモメタコード化信号Ｔを受信する。／Ｔ入力は、サモメタコード化信号Ｔと相補的な信号／Ｔを受信する。ここで、信号／Ｔは、信号Ｔの反転信号であり、符号”／”は各図面におけるバー（オーバー・バー）に対応している。相補信号Ｔおよび／Ｔがこの実施例において使用されるのは、信号Ｔの変化が信号／Ｔの相補的な変化を伴うからで、それにより、入力ワードが変化するときに電源ラインに加えられるノイズは減じられる。但し、望まれる場合、図５は、単独のＴ入力を有するように変更でき、その場合には、該単独入力とゲート７４の関連入力の間に補助インバータ（図示されていない）が設けられることになろう。
【００３３】
図５の回路は、また、マスターフリップフロップ６０の出力Ｍおよび／Ｍとスレーブフリップフロップ６６の入力の間に接続されたＮＡＮＤゲート７６および７８を含む。これらのゲート７６および７８は、インバータ８０により生成されたクロック信号ＣＫの反転信号／ＣＫを受信する。スレーブフリップフロップの出力は、それぞれ相補的な出力信号ＴＣＫおよび／ＴＣＫを生成する。
【００３４】
図５の回路において、クロック信号ＣＫがＨＩＧＨのとき、ゲート７２および７４は使用可能となり、マスターフリップフロップ６０の出力Ｍおよび／Ｍはそれぞれ入力Ｔおよび／Ｔと同じ論理値を取らされる、すなわち、Ｍ＝Ｔ、／Ｍ＝／Ｔとなる。ゲート７６および７８は使用不能となり、スレーブフリップフロップ６６は以前の状態に留まる。クロック信号ＣＫがＨＩＧＨからＬＯＷに変わると、マスターフリップフロップ６０の入力がＴ入力および／Ｔ入力との接続を断たれると同時に、スレーブフリップフロップ６６の入力はマスターフリップフロップ６０の出力Ｍおよび／Ｍに結合させられる。マスターフリップフロップ６０は、そこで自身の状態をスレーブフリップフロップ６６に移転する。マスターフリップフロップ６０はこれで効果的に使用不能にされるので、出力信号ＴＣＫおよび／ＴＣＫに更なる変化は起こりえない。クロック信号ＣＫの次の立ち上がり縁において、スレーブフリップフロップ６６はマスターフリップフロップ６０との結合を断たれ、以前の状態に留まり、マスターフリップフロップ６０の方はもう一度入力信号Ｔおよび／Ｔに追従する。
【００３５】
図６は、図４の回路におけるセル１個のアナログ回路ＡＣの各要素を示す。このアナログ回路ＡＣは、定電流源９０および差動スイッチ回路９２を備える。定電流源９０および差動スイッチ回路９２は、図３に示すスイッチ回路１７０の一部を形成する。差動スイッチ回路９２は、第１および第２のＰＭＯＳ電界効果形トランジスタ（ＦＥＴ）Ｓ１およびＳ２を備える。トランジスタＳ１およびＳ２のそれぞれのソースは共通のノードＣＮに接続されており、該ノードには電源９０も接続されている。トランジスタＳ１およびＳ２の各ドレインは、該回路の第１および第２の総和出力端子ＯＵＴＡおよびＯＵＴＢに接続されている。この実施例では、全てのセルの出力端子ＯＵＴＡが相互接続されており、全てのセルの出力端子ＯＵＴＢが相互接続されている。
【００３６】
各トランジスタＳ１およびＳ２のゲートに、それぞれ対応するスイッチドライバ回路９５1および９５2が接続されている。スイッチドライバ回路９５1および９５2は、図３に示すスイッチドライバ回路１６０の一部を形成する。セルのラッチ回路Ｌにより生成された刻時サモメタ信号ＴＣＫおよび／ＴＣＫ（例えば、図５）は、それぞれスイッチドライバ回路９５1および９５2の入力に加えられる。各スイッチドライバ回路は、その受信した入力信号ＴＣＫおよび／ＴＣＫを緩衝し、反転させ、それで、その関連するトランジスタＳ１もしくはＳ２のためのスイッチング信号ＳＷ１もしくはＳＷ２を生成し、定常状態において該トランジスタＳ１およびＳ２の一方がオン、他方がオフになるようにする。例えば、図２に示すとおり、入力信号ＴＣＫが高レベル『Ｈ』を有し、入力信号／ＴＣＫが低レベル『Ｌ』を有するとき、トランジスタＳ１のためのスイッチング信号ＳＷ１（ゲートドライブ電圧）は低レベル『Ｌ』にあって、該トランジスタがＯＮであるように動作し、他方、トランジスタＳ２のためのスイッチング信号ＳＷ２（ゲートドライブ電圧）は高レベル『Ｈ』にあって、該トランジスタがＯＦＦであるように働く。従って、この状態のとき、共通のノードＣＮに流れ込む電流Ｉは全部、第１出力端子ＯＵＴＡに通され、第２出力端子ＯＵＴＢにはまったく電流が向かわないということになる。
【００３７】
入力信号ＴＣＫおよび／ＴＣＫが図６に示す状態から相補的に変化すると、トランジスタＳ１はＯＦＦに切り替わり、同時にトランジスタＳ２はＯＮに切り替わる。
【００３８】
デコーダ回路１４０に関する限りは、適当などんな２進式サモメタデコーダ回路も使用することができる。いわゆるグローバルデコーダが入力ワードを２組（または、二次元）以上のサモメタコード化信号（行信号および列信号、または、行信号、列信号および深さ信号と呼ぶ）にデコードする形の２段階デコードプロセスを使用してよい。その２組以上の信号を、それぞれセルに対応する複数のローカルデコーダに供給するのである。各ローカルデコーダは、グローバルデコーダにより生成された組単位の小さい数（例えば、２組または３組）の信号を受信し、デコードすることしか必要としない。かかるローカルデコーダは、それぞれサモメタコード化信号の組に対応する２つ以上の次元において論理的に（必ずしも、その上物理的に、とは限らない）配列されたものとみなすことができる。ローカルデコーダは、サモメタコード化信号の組によりアドレス指定され、単純な組み合わせ論理素子を使って、それぞれ対応するセルのための“ローカル（local）”サモメタコード化信号を導出する。図４のディジタル回路ＤＣ１〜ＤＣｎは、例えば、このようなローカルデコーダだけで構成されていてよく、グローバルデコーダはこのディジタル回路ＤＣ１〜ＤＣｎに対して外部の装置であってよい。２段階サモメタデコードプロセスの詳細は、例えば、我々の同時係属中の日本国特開平１１−２７４９３５号公報（英国特許公開ＧＢ−Ａ−２３３３１７１号に対応）、および、我々の同時係属中の欧州特許出願第０１３０７７１９．３号に記述されており、その全体の内容をここに言及することにより援用する。
【００３９】
図４の回路における他の特徴および変更点は、我々の同時係属中の日本国特開平１１−３１７６６７号公報（英国特許公開ＧＢ−Ａ−２３３５０９７号に対応）に詳述されている。
【００４０】
上述したように、各変換サイクルにおいて、図３のＤＡＣの信号処理回路部分１２０Ａ１７０は、ともに受信された２進入力ワードＤ１〜Ｄｍ（入力信号）に応じて出力信号ＯＵＴを生成する。出力信号の生成は、クロック入力１０４で受信された（すなわち、アナログ出力端子１０８で使用できる）タイミングクロック信号ＣＬＫにより決められた時点で開始され、該クロック信号ＣＬＫに関して遅延された時点で終了させられる。かかる遅延を、ここではクロック対サンプル（ＣＴＳ）遅延と呼び、次に図７のタイミングチャートを参照して説明する。
【００４１】
図３のＤＡＣのクロック入力１０４で受信されたタイミングクロック信号ＣＬＫは、図７の最上段に示されている。ＤＡＣ１００は、クロック信号ＣＬＫの連続サイクルに基づいて動作する。各サイクルは、ＣＬＫ信号の立ち上がり縁において始まる。これは、図７に示すとおりで、ＣＬＫ信号の第１の立ち上がり縁においてサイクルｉ−１が終わって、次のサイクルｉが始まり、ＣＬＫ信号の第２の立ち上がり縁においてサイクルｉが終わって、次のサイクルｉ＋１が始まる。
【００４２】
クロック信号ＣＬＫは、上述したように、図３のクロック入力回路１２０およびクロック分配回路１３０により処理、緩衝され、そこで、オンチップクロック信号ＣＫが生成され、該信号がデコーダ回路１４０とラッチ回路１５０に分配される。この緩衝、処理および分配により、クロックＣＫの立ち上がり縁は、受信されたクロックＣＬＫの立ち上がり縁に関してｄ１の分だけ遅延させられ、クロックＣＫの立ち下がり縁は、受信されたクロックＣＬＫの立ち下がり縁に関してｄ１の分だけ遅延させられる。
【００４３】
クロックＣＫの各立ち上がり縁において、デコーダ回路１４０は、ディジタル入力端子１０２に存在するディジタル入力ワードＤ１〜Ｄｍをデコードするデコード動作を開始し、そこで、サモメタコード化信号Ｔ１〜Ｔｎが生成されるようにする。デコード動作は、代表的に、クロック周期相当分の処理時間を必要とし、各動作の結果（すなわち、サモメタコード化信号Ｔ）を、関連の入力ワードが受信されたのと同じクロックサイクルにおいて使用してはならない。また、デコーダ１４０がｎ個の相異なるサモメタコード化信号Ｔ１〜Ｔｎの各々をレディ状態で有する時間に不可避的に若干のずれ、すなわちスキューがある。そのため、図７に示すとおり、サモメタコード化信号Ｔは、最も速いＴ信号がレディ状態である時点Ｆで始まって、最も遅いＴ信号がレディ状態である時点Ｓで終わるまでのデータ遷移周期の間に変化するであろうということしか分かっていない。
【００４４】
図７の例では、クロックサイクルｉの始まりに図３のデータ入力端子１０２にあるデータ入力ワードＤ（ｉ）は、オンチップクロック信号ＣＫの立ち上がり縁Ａにおいてデコーダ回路１４０により処理され始めるが、処理の結果は、次のクロックサイクルｉ＋１にまたがって時間Ｓだけレディ状態であることしか保証されない。図７のサイクルｉにおいて生成された結果Ｔ（ｉ−１）は、クロックサイクルｉ−１において受信されたデータ入力ワードＤ（ｉ−１）に相関する。見て分かるとおり、本例では、デコーダがデータ入力ワードＤ（ｉ）のデコードを終える前に、オンチップクロック信号ＣＫの立ち上がり縁Ｂの作用によりデコーダ回路１４０がデータ入力ワードＤ（ｉ＋１）のデコードを始めさせられるが、これが可能であるのは、デコーダが、我々の同時係属中の日本国特開平１１−２５０１４６号公報（英国特許公開ＧＢ−Ａ−２３４１２８７号に対応）に記述されたとおりのパイプラインタイプ、すなわち、第１パイプライン段階でグローバルデコーダを採用し、第２パイプライン段階でローカルデコーダを採用するパイプラインタイプだからである。
【００４５】
図５を参照して上述したように、クロックサイクルｉ＋１において、オンチップクロック信号ＣＫの立ち下がり縁Ｃの作用により、ラッチ回路１５０は、デコーダ回路１４０により生成されたサモメタコード化信号Ｔ（ｉ）をラッチさせられ、短い時間ｄ３の後、刻時サモメタコード化信号ＴＣＫ（ｉ）がラッチ回路１５０の出力において使用可能となる。この遅延時間ｄ３は、図５を参照して上述したラッチ回路内のゲート動作の遅延に起因する。新たな刻時サモメタコード化信号ＴＣＫ１〜ＴＣＫｎがスイッチドライバ回路１６０の入力において使用可能となった後、短い時間ｄ４の遅れで、新たなアナログ出力信号ＯＵＴがスイッチ回路１７０から出力される。この遅延時間ｄ４は、図６を参照して上述したスイッチドライバ回路１６０内のスイッチドライバ９５1および９５2の動作の遅延とスイッチ回路１７０内のスイッチＳ１およびＳ２の動作の遅延に起因する。
【００４６】
よって、図３〜図７を参照して上述したＤＡＣ１００には、全体のクロック対サンプル（ＣＴＳ）遅延に影響を及ぼす幾つかの信号処理回路部分がある。本実施例では、かかる信号処理回路部分は次のとおりである。（ａ）ともに遅延ｄ２をＣＴＳ遅延に関与させるクロック入力回路１２０およびクロック分配回路１３０、（ｂ）遅延ｄ３をＣＴＳ遅延に関与させるラッチ回路１５０、および、（ｃ）ともに遅延ｄ４をＣＴＳ遅延に関与させるスイッチドライバ回路１６０および、スイッチ回路１７０。これで、ＣＬＫ信号、および／または、ＣＫ信号が固定的なデューティサイクルを有すると仮定し、サイクルｉの始まりからクロック信号ＣＬＫの立ち下がり縁（縁Ｃに相当）までの１1/2クロックサイクル分の遅延が固定的な遅延であり、従って、いかなるジッターにも関与しないから、これは度外視できるというように仮定すれば、合計ＣＴＳ遅延時間はｄ２＋ｄ３＋ｄ４である。
【００４７】
しかしながら、ＣＬＫ信号、および／または、ＣＫ信号を発生させるのに使用される技術次第では、ＣＬＫ信号、および／または、ＣＫ信号が実際には固定的なデューティサイクル（例えば、５０％）を有しないかもしれず、従って、遅延ｄ２がサイクルごとにより大きい変動を見せるかもしれない。この理由から、ラッチ回路１５０は、クロック信号ＣＬＫ（または、該信号から導出されたＣＫのような信号）の立ち上がり縁でしか刻時されないのが望ましい。加えて、図７のタイミングチャートでは、デコーダ回路１４０の出力に有効且つ安定したサモメタコード化信号が出現するたびにクロック信号ＣＫの立ち下がり縁が都合よく現れるが、これは、あらゆる構成のデコーダ回路について、また、あらゆるクロック周波数について保証し得ることではない。
【００４８】
次に、ラッチ回路の刻時のための代替装置について図８および図９を参照して述べる。図８では、図３を参照して先に述べた素子に対応する素子が、図３におけるのと同じ参照番号により表されている。図８のラッチ回路１５０’は、以下に述べるとおり、図３のラッチ回路１５０にわずかな変更を加えたものである。図８の装置にはまた、オンチップクロック信号ＣＫを受信し、この受信したクロック信号ＣＫを所定の量Δだけ遅延させ、それで、遅延クロック信号ＣＫＤが生成されるようにする、図９に示すとおりの遅延素子１４５が設けられている。遅延クロック信号ＣＫＤの立ち上がり縁は、図７のタイミングチャートを参照して述べた基本クロック信号ＣＫそのものの立ち下がり縁の代わりにサモメタコード化信号Ｔをラッチするのに使用される。遅延素子１４５により導入された遅延Δは、ラッチ回路１５０’の所要のセットアップ時間とホールド時間が満たされるようにセットすることができ、そうすることにより、サモメタコード化信号Ｔ１〜Ｔｎの一貫した信頼できるラッチ動作が保証されることになる。
【００４９】
図８および図９では、ラッチ回路１５０’は、図５のラッチ回路におけるような受信クロック信号の立ち下がり縁の代わりに、受信クロック信号の立ち上がり縁でサモメタコード化信号Ｔ１〜Ｔｎをラッチするのに必要とされる。
【００５０】
しかしながら、図８に示すラッチ回路１５０は、図７を参照して上述したとおりのＣＫ信号の立ち下がり縁よりむしろ（遅延）オンチップクロック信号ＣＫの立ち上がり縁で刻時される利点を有するが、ラッチ回路１５０’のための遅延クロック信号ＣＫＤがＣＫ信号の遅延により生成されることから、この場合、望ましくないジッターがなおラッチ回路１５０’によりＴＣＫ信号に導入される欠点がある。このジッターが生じるのは、遅延時間Δが一定でなく、回路内のどこかで発生する電力の揺らぎ、ノイズ、寄生信号などに応じて変化するからである。ジッターの量は遅延時間Δの長さにほぼ比例し、遅延時間Δの方はデコーダ回路１４０の伝搬時間により決定される。遅延時間Δは数百ピコ秒程度であり得るから、結果的に生じるジッターは３０ピコ秒程度であり得る。
【００５１】
この問題を解決することのできる方策の１つが、図１０に示すとおりの２段階のラッチ回路を設けることである。図１０では、図８および図９を参照して先に述べた素子に対応する素子が、図８および図３におけるのと同じ参照番号により表されている。図１０の回路は、図８の回路のラッチ回路１５０’に対応する第１ラッチ回路を備える。本実施例における第１ラッチ回路１５０’は、クロック信号ＣＫ２を受信するためのクロック入力を有する。刻時されたサモメタ信号ＴＣＫは、図８の回路におけると同様、第１ラッチ回路１５０’の出力から送給される。
【００５２】
図１０の回路はまた、望ましくは１組の透過半ラッチを備える第２ラッチ回路１５４を有する（代わりに、エッジトリガ式の全ラッチを使用することも可能であろう）。この第２ラッチ回路１５４は、第１ラッチ回路１５０’の出力からの刻時サモメタ信号を受信するための入力を有し、これが該第１ラッチ回路１５０’の出力に接続されている。
【００５３】
第２ラッチ回路１５４はまた、クロック信号ＣＫ３を受信するために接続された入力も有する。スイッチドライバ回路１６０に加えられるサモメタ信号は、第２ラッチ回路１５４の出力から送給される。第２ラッチ回路１５４は、クロック信号ＣＫ３が高論理レベル（Ｈ）にあるとき、透過状態である。
【００５４】
図１０の回路は、さらに、クロック信号ＣＫ２およびＣＫ３を発生させるためのクロック発生回路１５２を備える。クロック発生回路１５２は、図８の回路の遅延素子１４５を含む。クロック発生回路１５２は、さらに、インバータ１５５、第１ＮＡＮＤゲート１５６、第２ＮＡＮＤゲート１５７、第１バッファ１５８、および、第２バッファ１５９を含む。第２バッファ１５９は反転バッファである。
【００５５】
遅延素子１４５は、第１インバータ１５５を介してクロック信号ＣＫを受信する。これで、遅延素子１４５において、反転された上で、該クロック信号ＣＫに関して遅延時間Δだけ遅延させられる遅延クロック信号／ＣＫＤが生成される。この遅延クロック信号／ＣＫＤは、ＮＡＮＤゲート１５６および１５７の各一方の入力に送給される。第１ＮＡＮＤゲート１５６の他方の入力は、高論理レベルＨに永久的に結び付けられている。第１ＮＡＮＤゲート１５６の出力信号はバッファ１５８で受信され、そこで緩衝されることによりＣＫ２信号が生成される。
【００５６】
第２ＮＡＮＤゲート１５７の第２入力は、ＣＫ信号を受信するために接続されている。第２ＮＡＮＤゲート１５７の出力信号は、第２バッファ１５９で受信され、そこで反転されることによりＣＫ３信号が生成される。
【００５７】
ここで、図１０の回路の動作を図１１を参照して説明する。第１ラッチ回路１５０’は、各サイクルにおいてＣＫ２の立ち上がり縁でトリガされる。第１ＮＡＮＤゲート１５６の第２入力がＨレベルに永久的に結び付けられていることから、該ゲートは単純にインバータとして機能し、従って、ＣＫ２は／ＣＫＤ信号の反転バージョンということになる。そこで、さかのぼって図８を参照して述べると、ＣＫ２信号は単純に図８の回路におけるＣＫＤ信号に対応する。従って、図８の回路におけると同様、第１ラッチ回路１５０’の出力信号ＴＣＫは、新たな入力ワードが受入れられた後の次のサイクルが開始した後、時間Δが経過するまで、変化しない。
【００５８】
第２ラッチ回路１５４は、第２ドライバ１５９から該第２ラッチ回路に与えられたクロック信号ＣＫ３により制御される。ＣＫ３信号は、ＣＫ信号と／ＣＫＤ信号が両方同時にＨＩＧＨであるとき、Ｈレベルになる。これは、各サイクルの始めの周期Δの間に起こる。従って、第２ラッチ回路１５４は、各サイクルの始めの該周期Δの間だけ透過状態で、サイクルの残りの周期の間は非透過状態である。
【００５９】
図１１から明らかなように、第２ラッチ回路１５４は、各サイクルにおいて第１ラッチ回路１５０’の出力信号ＴＣＫが遷移させられるときまで、決して透過状態にはならない。従って、ＣＫ３信号が立ち上がる次のサイクルが始まるまで、かかる遷移は第２ラッチ回路１５４により記録されない。
【００６０】
図１０の回路では、第１ラッチ回路１５０’の出力信号ＴＣＫは、図８の回路におけるとまったく同じ仕方で遅延素子１４５の動作から生じるジッターをこうむる。但し、このジッターは、以下に述べる理由から、第２ラッチ回路１５４の出力信号ＴＳに影響を及ぼさない。第２ラッチ回路１５４は、ＣＫ３信号の立ち上がり縁で透過状態になる。この信号が立ち上がる時期を決定するのは、遅延素子１４５の動作でなく、ＣＫ信号の立ち上がりである。ＣＫ３信号が立ち下がる時期だけは、遅延素子１４５が生成した遅延クロック信号／ＣＫＤにより決定される。従って、ＣＫ３信号の立ち上がり縁にはなおさらジッターは存在しないということになる。
【００６１】
ＣＫ２信号の立ち上がり縁にジッターが存在し、これが不可避的に第２ラッチ回路１５４の入力信号ＴＣＫにジッターを生じさせる。しかしながら、信号ＴＣＫが遷移させられる前、第２ラッチ回路１５４はホールド状態に置かれているので、このジッターはまったく無意味である。従って、該信号におけるジッターはＴＳ信号に伝わらない。第２ラッチ回路１５４が再び透過状態にされるときまでに（次サイクルの始めに）、ＴＣＫ信号は沈静化し、第２ラッチ回路１５４が透過状態にされる瞬間には安定した状態にある。このときジッターが生じないのは、ＴＣＫ信号が固定されているのに対し、ＣＫ２がＬＯＷのまま留まるからである。
【００６２】
従って、図８の回路と比べてみると、図１０の回路で同じ速度性能が得られるが、ジッター性能の方も、遅延素子１４５がまったく存在しない場合と同じくらい良好である。更なる詳細は、第２ラッチ回路１５４の構成例を含めて、我々の同時係属中の日本国特開平１１−２５０１４６号公報（英国特許公開ＧＢ−Ａ−２３４１２８７号に対応）に開示されており、その全体の内容をここに言及することにより援用する。図１０および図１１の回路はなお、第２ラッチ回路１５４の動作から生じる不可避の遅延ｄ３’を伴う（但し、第２ラッチ回路におけるラッチは全ラッチより高速の透過（半）ラッチであり得るので、遅延ｄ３’は図７の遅延ｄ３より小さい）。素子１５７および１５９（クロックゲート回路）も、遅延ｄ３’に関与する。また、遅延ｄ１およびｄ４は、なお不可避的に存在するので、ｄ１＋ｄ３’＋ｄ４のＣＴＳ遅延全部が存在する。
【００６３】
図７に示す遅延ｄ２、ｄ３およびｄ４の各々（または、図１０および図１１の回路の場合における遅延ｄ１、ｄ３’およびｄ４の各々）は、当該回路部分への給電に使用される電圧に左右される。ＣＴＳ遅延に関与する回路部分のどれか１つが供給電力を他の回路部分のどれかと分け合うとき（たとえ、他の回路部分がそれ自体はＣＴＳ遅延に関与しなくても）、不可避的に、ＣＴＳ遅延は、そこで生じる電源電圧の何らかの変化、例えば、前記他の回路部分の動作（特に高速スイッチング動作）に起因する変化により影響されるという結果になる。
【００６４】
この問題は、（図３および図１０の例におけるように）各々、ＣＴＳ遅延に関与する回路部分が２つ以上あるとき、さらに悪化する。この遅延に関与する回路部分のどれか１つが他の回路部分のどれかと電源を分け合うと、ＣＴＳ遅延にとって変化する余地ができる。その上、遅延に関与する２つ以上の回路部分が同じ電源を分け合うと、そのうちの１つの回路部分の動作に起因する何らかの電源変化が不可避的に、同じ電源を分け合う他の回路部分の各々に伝わり、その結果、ＣＴＳ遅延変化の点で深刻な“ノックオン（knock-on）”効果が増大することになる。
【００６５】
上記の例におけるように、かかる回路部分の幾つかがセグメント化されてはいるが、各回路部分内の相異なるセグメントが同じ電源を分け合うとき、事態は特に深刻である。
【００６６】
ＣＴＳ遅延が一サイクルからその次のサイクルへと変化していくと、どのような変化であれ、アナログ出力信号にジッターを生じさせることになる。このジッターを減じるために、以下に述べるとおり様々な方策がこれまで考えられてきたが、最も厳しいジッター性能要件を満たす上で十分に効果的と言える方策は１つもなかった。
【００６７】
第１の方策は、図１０および図１１を参照して上述したように、ＣＴＳ遅延の大きさ全体、および／または、ＣＴＳ遅延に関与する回路部分の数を減じようというものである。上に指摘したとおり、この方策で無くすことのできるジッターの範囲はもとより限られている。
【００６８】
試みられた第２の方策は、ラッチ回路のための電力を、残りのＩＣ部分の給電に使用される電源と別個の外部電源から供給しようというものである。さらに、トリプルウェル構造の採用により、ラッチ回路を、残りの回路部分が中に形成されるウェルから物理的に切り離して、それ独自のウェルの中に形成し、それで、ラッチ回路への供給電力の絶縁を向上させることが可能である。例えば、英国特許公開ＧＢ−Ａ−２３４１２８７号では、第２ラッチ回路の各要素は、第１ラッチ回路、および、デコーダ回路のための電源と別個の外部（オフチップ）電源から給電される。しかしながら、クロック分配回路は第２ラッチ回路と同じ電源を分け合うので、遅延に関与する回路部分で、同じ電源を分け合うものが少なくとも２つ存在することになる。また、第２ラッチ回路の幾つかの要素は、第１ラッチ回路、および、デコーダ回路と同じ外部電源から給電され、相当の数のゲートを有し、従って、該要素に供給される電力の電位に相対的に大きい変化が生じることになる。
【００６９】
第２の方策の重大な欠点は、ＩＣのために電源端子の数を増やす必要があることである。電源端子の数が多いと、他の目的に使用できる端子の数が制限される上、ＩＣパッケージの物理的サイズを大きくすることが必要となる。また、相異なる電源が全て、代表的に同じ外部電源から導出されることになり、ＩＣ端子に供給される相異なる電力を別々に保つために、例えば、嵩張る減結合コンポーネント、グラウンドプレーンもしくは他の手間も費用もかかる方策を含めて、複雑な構成のプリント回路基板が必要とされる。
【００７０】
本発明を具現する混合信号ＩＣでは、ジッターの問題は、以前考えられた方策の欠点を伴うことなく、供給された電圧をチップ内部で調整する独自のオンチップ電源電圧レギュレータをもってＣＴＳ遅延に関与する信号処理回路部分を少なくとも１つ設けることにより解消される。
【００７１】
結果として、本実施例では、クロック分配回路１３０への給電を調整するために第１の内部電源電圧レギュレータ１１０Aが設けられており、ラッチ回路１５０への給電を調整するために第２の内部電源電圧レギュレータ１１０Bが設けられており、スイッチドライバ回路１６０への給電を調整するために第３の内部電源電圧レギュレータ１１０Cが設けられている。
【００７２】
こうして、クロック分配回路１３０、ラッチ回路１５０（または、１５０’）、および、スイッチドライバ回路１６０が関与した遅延（図７の回路におけるｄ２、ｄ３およびｄ４、もしくは、図１０および図１１の回路におけるｄ１、ｄ３’およびｄ４）が電源変化により受ける影響は著しく小さくなり、その結果、ジッター性能は著しく向上する。
【００７３】
図３の実施例では、クロック入力回路１２０およびスイッチ回路１７０も、それぞれジッター性能をさらに向上させるために独自の別個の内部調整器を具備することができよう。デコード結果の使い方次第では、デコーダ回路１４０に独自の別個の内部調整器を備え付けることもまた有利であるかもしれない。例えば、デコーダ回路１４０とスイッチドライバ回路１６０の間に確固たるラッチ回路１５０がなく、代わりにデコーダ回路自体がラッチ式出力を有するならば、デコーダ回路１４０（または、その出力ラッチ）はその独自の別個の内部調整器から利益を得ることになろう。
【００７４】
図１０の例では、ゲート１５７および１５９（クロックゲート回路）がＣＴＳ遅延時間全体に関与するので、両方の要素とも、ジッター性能をさらに向上させるために独自の別個の内部調整器を具備することができよう。
【００７５】
ちなみに、極めて安定した電圧を提供することが要求される回路（例えば、基準電圧用の予備調整器）のために、もしくは、小さい信号を高い信号／ノイズ比（ＳＮＲ）で増幅する回路（例えば、低ノイズの可聴周波数／無線周波数前置増幅器）のために、もしくは、調整度の低い電源もしくはノイズの大きい電源を使用する回路（例えば、可聴周波数／無線周波数増幅器）のために内部（すなわちオンチップ）電源調整を設けることは以前考えられていた。しかしながら、このような内部電源調整を、データ変換器（例えば、ディジタル／アナログ変換器やアナログ／ディジタル変換器）のような高速混合信号回路のクロック／切り換えパスに応用することは考えられていなかった。なぜなら、そのような装置は、電源電圧に対する感度が一般的に低い（例えば、ＥＣＬの場合）、および／または、性能要件が低い（例えば、ある種のＣＭＯＳ装置の場合）からである。
【００７６】
図１２は、本発明の一実施例における内部電源電圧レギュレータ１１０の一例を示す。調整器１１０は、図１２では点線で示されたとおりの２つの部分に分割されている。点線の左側の部分は、集積回路装置１００に含まれている（オンチップ）。点線の右側の部分は、集積回路装置１００の外部である（オフチップ）。
【００７７】
基本調整電圧Ｖｄｄが先ず未調整の外部電源電圧ＶＤＤから導出され、この基本調整電圧は次に緩衝され、必要に応じてさらに調整され、それで、調整器の出力ノードＢにおいて所望の電流駆動能を有する調整内部電源電圧ＶＤＤ（ｒｅｇ）が生成される。基本調整電圧は、図１２に電圧源として概略的に示されている。実際、これは例えば、周知の仕方で逆バイアスをかけたゼナーダイオードから導出されてよく、より望ましくは、電源ノイズをうまく拒絶できるバンドギャップ基準回路から導出されてよく、もしくは外部精密基準回路からさえ導出されてもよい。バッファ回路１２２は、演算増幅器を含んでもよい。
【００７８】
バッファ回路１２２は、その利得が概して周波数の増大に低落するので、その出力インピーダンスが代表的には誘導性であるように見える。図１２に示すとおり、出力インピーダンスは、固定インダクタンスＬampとして妥当な近似モデルにすることができる。事実、実際のインダクタンスは固定されるのでなく、出力電流（演算増幅器の相互コンダクタンスは電流と共に変化するので）、温度などのファクターに応じて変化してよい。
【００７９】
図１２の回路では、第１抵抗Ｒ1が、バッファ回路１２２の出力ノードＡと、調整電源電圧ＶＤＤ（ｒｅｇ）を出力する調整器出力ノードＢ（負荷ノード）の間に直列接続されている。第２抵抗Ｒ2が、前記ノードＢとＩＣの接続端子であるノードＣの間に直列接続されている。外部キャパシタＣextが、ノードＣと接地線ＧＮＤの間に直列接続されている。
【００８０】
電圧レギュレータの調整電源電圧ＶＤＤ（ｒｅｇ）は次に信号処理回路に送られる。この信号処理回路は、該調整器のノードＢに接続することにより該調整器により調整されている。図３について説明すると、クロック分配回路１３０は第１調整器１１０AのノードＢに接続されており、ラッチ回路１５０は第２調整器１１０BのノードＢに接続されており、スイッチドライバ回路１６０は第３調整器１１０CのノードＢに接続されている。
【００８１】
図１２においてノードＢに接続された信号処理回路が見せるインピーダンスの大きさＺは、次式により与えられると見ることができる。
【００８２】
【数１】
【００８３】
図１３は、キャパシタＣextのインピーダンスＺCの大きさ｜ＺC｜、および、インダクタンスＬampのインピーダンスＺLの大きさ｜ＺL｜と周波数ωとの関係を対数目盛で概略的に示す。｜ＺC｜は周波数の増大につれて下がり、｜ＺL｜は周波数の減少につれて上がるので、ある周波数ωXのところで２つのインピーダンスの大きさは交わり、そこで両方ともインピーダンス値ＺXを有する。
【００８４】
見て分かるとおり、図１２の回路では、Ｒ1＝Ｒ2＝Ｒと設定し、さらに、ＲをＬとＣの交わるインピーダンス値ＺXに等しいと設定することにより、図１２のノードＢで見られるインピーダンスＺの大きさは次のとおり減少する。
【００８５】
【数２】
【００８６】
よって、図１２に示す構成をもってすれば、当該信号処理回路に関してノードＢは、周波数ωから独立した、純粋に抵抗性の定インピーダンスを有するように見える。実際には無論、電源調整回路２０における増幅器の出力インピーダンスは、固定したインダクタンスＬampにより精密にモデル化されないであろうし、他の面においても理想的挙動からの逸脱があろうから、ノードＢインピーダンスは、周波数から独立した、完全に抵抗性のインピーダンスということにはならないであろう。
【００８７】
抵抗体Ｒ1およびＲ2は、これらの抵抗体とインダクタンスＬampとキャパシタＣextで構成されたＬＣ共振回路における減衰抵抗体として効果的に働く。上述した定インピーダンスの場面は、Ｒ1およびＲ2の値がＬＣ共振回路にとって臨界的な減衰効果を与えるように設定されたときに現れる。実際には、例えば、演算増幅器のコンポーネント公差と非理想的挙動のため、回路を臨界的な減衰効果を与えられる形に構成することが通常確実に可能ではない。それゆえ、多少過剰気味の減衰（例えば、Ｑ公称値が０．３〜０．７の範囲内）が得られるようにＲ1およびＲ2の値を設定し、それにより、コンポーネント公差および他のファクターを見込んだ上で不足減衰が生じないようにするのが望ましい。
【００８８】
シミュレーション、および／または、実測に基づき、本発明の一実施例ではＬampはほぼ１μＨである。キャパシタＣextは、任意のどんな値にも設定できるが、１０ｎＦ〜１μＦの範囲内であるのが望ましい。Ｃextが１０ｎＦより小さいと、出力インピーダンスＺは過大となり、Ｃが１μＦより大きいと、キャパシタは嵩張る上に費用がかかりすぎることになる。これが交差インピーダンスの生じるケースであり、よって、抵抗Ｒの値は３．１６Ωである。多少過剰気味の減衰が得られるように構成するためには、例えば、Ｒ値３．５Ωの抵抗を使用することができる。
【００８９】
図１２の回路において、所望の低い出力インピーダンスＺ（例えば、数オーム）を得るためには、キャパシタはかなり大きいことが必要であり、そこでオフチップとされている。各内部調整器のための外部キャパシタは、対応するＩＣの接続端子（ノードＣ）に接続されている。これら対応する接続端子は、図３において１０９Ａ〜１０９Ｃとしてラベル付けされている。
【００９０】
図１２および図１３を参照して述べた電源電圧調整回路に加えられた更なる変更点および改良点は、我々の同時係属中の日本国特開２００１−１４２５５１号公報（英国特許公開ＧＢ−Ａ−２３５６２６７号に対応）の中に見つけることができ、その全体の内容をここに言及することにより援用する。
【００９１】
オンチップ電源調整器が、図１２および図１３を参照して上述したタイプでなければならないわけではないが、周波数に依存しない低い出力インピーダンスがこのような調整器により提供される点で該タイプが有利であることは、理解されよう。高めの電圧がオンチップで使用できるようにしておき、これを調整器が下方調整できるようにすることが必要であるが、いずれにせよ頻発するのはこうしたケースであろう。例えば、“精密アナログ（precision analog）”回路が使用するのは３．３Ｖであるが、“高速スイッチング（high-speed switching）”回路が使用するのは２．５Ｖもしくは１．８Ｖである。
【００９２】
また、ＣＴＳ遅延に関与する全ての信号処理回路が独自の内部電源調整器を備えていることが本質でないことも理解されよう。例えば、図３の実施例においてクロック入力回路１２０はそのような電圧レギュレータを備えていない。そのような信号処理回路部分のうち、独自の内部電源電圧レギュレータを備えているのが１つだけであっても、有利さは確保されよう。
【００９３】
上述したように、様々な電源回路部分、例えば、ディジタル回路部分、ラッチ回路部分、アナログ回路部分、および、クロック分配回路部分に別個の電源電圧を加えることにより、さらに向上したジッター性能を達成することが以前提案された。この場合、内部電源電圧レギュレータが依然として有利である。例えば、図１４に示す本発明の他の実施例では、別個の３つの外部電源が使用される。すなわち、（ａ）デコーダ回路１４０のための電源ＤＩＧＩＴＡＬ ＧＮＤ／ＶＤＤ、（ｂ）ラッチ回路１５０のための電源ＬＡＴＣＨ ＧＮＤ／ＶＤＤ、および、（ｃ）スイッチ回路１７０のための電源ＡＮＡＬＯＧ ＧＮＤ／ＶＤＤである。内部電源電圧レギュレータ１１０Aおよび１１０Bは、外部電源電圧ＬＡＴＣＨＧＮＤ／ＶＤＤを受けられるように接続されており、他方、内部電源電圧レギュレータ１１０Cは、外部電源電圧ＡＮＡＬＯＧ ＧＮＤ／ＶＤＤを受けられるように接続されている。ここで、参照符号２００は、混合信号集積回路装置（ＤＡＣ）を示している。
【００９４】
別個のオンチップ電源電圧レギュレータから利益を得ることのできる信号処理回路が図３〜図１４を参照して上述したものだけに限らないことは、理解されよう。例えば、クロック分配回路、クロックゲート回路（例えば、図１０におけるゲート１５７および１５９）、および、クロック対サンプル遅延が電源電圧の関数である他の回路（例えば、大抵のＣＭＯＳ回路）はどれも、独自のオンチップ調整器を備え付けることができる。
【００９５】
相異なる回路のための別個の調整器はまた、電源に誘導された漏話を減じるのにも有用である。例えば、高速ＤＡＣの出力信号がその独自のクロックパスの電源電圧（または、等価である場合の遅延）に影響する場合、これが高調波歪み（harmonic distortion）および、相互変調歪み（intermodulation distortion）の原因となる。この場合、クロック入力、バッファ、クロック分配の各回路部分、および、ＤＡＣは別個の電源電圧レギュレータを使用するのが望ましいであろう。
【００９６】
これは、ＤＡＣ供給電流が一定である場合にさえ起こるかもしれない。なぜなら、ＤＡＣ出力が釣り合わされていないかもしれないし、何らかの保護ダイオードもしくは他の寄生キャパシタンスを介して回路出力と電源の間に結合が存在するかもしれないからである（例えば、全体としてＰＭＯＳトランジスタを使用保護回路がＶＤＤに対して不可避の寄生キャパシタンスを有することがある）。２つのＤＡＣ回路が同じ集積回路装置に包含される場合、両ＤＡＣ回路間に漏話が生じ、これがＳＦＤＲを劣化させることがあり得るので、各ＤＡＣ回路は独自の電源電圧レギュレータを有することから利益を得ることになろう。このような２つのＤＡＣ回路を有する集積回路装置をもってすれば、両ＤＡＣ回路に共通して設けられたどんなクロック処理回路も、ＤＡＣ回路自体に内蔵されたクロック処理回路（例えば、クロック入力回路部分、および／または、クロック分配回路部分）のために設けられた別個の調整器に加えて独自の電源電圧レギュレータを有するから利益を得ることになろう。
【００９７】
上の実施例は、ディジタル／アナログ変換器（ＤＡＣ）集積回路装置との関連において述べた。ＤＡＣでは、ＣＴＳ遅延におけるジッター（遅延誤差）が、アナログ出力信号に振幅誤差を導入する影響を有する。結果的に出力信号に歪みを生じさせるこのような振幅誤差は、無論、入力信号（延いては出力信号）が変化している場合にしか生じず、ジッターによる誤差は、この変化する信号の周波数（または、等価である場合のスキューレート）にほぼ比例する。
【００９８】
同様の考えはアナログ／ディジタル変換器（ＡＤＣ）にも当てはまり、そこでは、例えば、アナログ入力信号のサンプリングが早すぎるか遅すぎるかすると、結果的にサンプリング後のアナログ入力信号に振幅誤差が生じ、これが不可避的にディジタル出力信号に伝わるため、ＣＴＳ遅延におけるジッターが相応の振幅誤差影響も持つことがある。
【００９９】
図１５は、アナログ／ディジタル変換器（ＡＤＣ）にも使用できる電圧蓄積回路の各要素を示す。この電圧蓄積回路は、該回路の入力ノードＩＮとストレージキャパシタ３０２の第１プレートの間に接続された入力スイッチ素子３０１を含む。キャパシタ３０２の他方のプレートは、該回路の共通端子ＣＯＭに接続されている。該回路の出力ノードＯＵＴから第１プレートの電位Ｖcに応じて出力電圧Ｖoを提供できるように、該第１のプレートに高インピーダンス増幅器素子３０３が接続されている。
【０１００】
電圧蓄積回路は、さらに、ブートストラップジェネレータ回路３０４およびセレクタ回路３０５を含むスイッチドライバ部分３１０を備える。ブートストラップジェネレータ回路３０４は、増幅器素子３０３の出力端子に接続された入力を有する。ジェネレータ回路３０４は、そのそれぞれの出力において、各々、出力端子電位Ｖoから一定の偏りを有する電位ＶhighおよびＶlow（Ｖhigh＞Ｖlow）を発生させる。これら２つの電位は、入力スイッチ素子３０１をＯＮ状態およびＯＦＦ状態に保つためにそのゲート電極に加えるのに適したレベルである。
【０１０１】
２つの電位ＶhighおよびＶlowは、クロック信号ＣＫも受信するセレクタ回路３０５に入力として加えられる。セレクタ回路３０５の出力は、入力スイッチ素子３０１のゲート電極に接続されている。セレクタ回路３０５は、２つの電位ＶhighとＶlowの間のゲート電極電位をクロック信号ＣＫに応じて切り換える。ブートストラップ使用のスイッチドライバ部分３１０は、入力スイッチ素子３０１をＯＮ状態に保つために該素子に印加された電位が、入力端子電位Ｖiに相対的に固定されており、そのため、素子３０１がＯＦＦに切り換えられるときに該素子により注入される電荷の量が入力端子電位に関係なくほぼ一定であるという利点を有する。電荷注入量が一定であるので、これが延いては、蓄積電圧の誤差が一定であることにつながり、こうした誤差であれば、容易に補正することができる。
【０１０２】
図１５の電圧蓄積回路の更なる詳細は、英国特許公開ＧＢ−Ａ−２２７０４３１号の中に見つけることができ、その全体の内容をここに言及することにより援用する。
【０１０３】
図１５の電圧蓄積回路は、ＡＤＣにおいて、相応のディジタル信号に変換すべきアナログ入力信号をサンプリングし、ホールドするのに使用してよい。この場合、各変換サイクルにおいて、入力スイッチ素子３０１をそのＯＮ状態（サンプリング）からＯＦＦ状態（ホールド）に切り換えることによりアナログ入力信号の新たなサンプルが採取される。この切り換えは、外部から与えられたクロック信号（タイミング信号）により決定された時点で始められる。セレクタ回路３０５に加えられるオンチップクロック信号ＣＫは、例えば、クロック入力回路部分（図示されていないが、図３のクロック入力回路部分１２０と同様）により外部から与えられたクロック信号ＣＬＫから導出され、クロック分配回路部分（図示されていないが、図３のクロック入力回路部分１３０と同様）によりＡＤＣ内部に分配される。従って、クロック入力回路部分、クロック分配回路部分およびスイッチドライバ部分３１０が、この場合の遅延関与部を構成し、各遅延関与部が、当該の遅延関与部に印加された電源電圧の変化による影響を受けるＣＴＳ遅延全体に関与する。この理由により、本発明を具現するＡＤＣでは、かかる遅延関与部の１つ以上、望ましくは各々が、当該の遅延関与部に加えられる調整後の内部電源電圧を外部電源電圧から導出するためにそれ独自の内部電源電圧レギュレータを有する。また、増幅器素子３０３がＣＴＳ遅延に関与してよく、よって、それ独自の内部電源電圧レギュレータからも利益が得られよう。
【０１０４】
図１５に示す種類の２つの電圧蓄積回路は、英国特許公開ＧＢ−Ａ−２２７０４３１号にも詳述されているとおり、パイプライン式ＡＤＣの各パイプライン段階において有利に使用することができる。パイプライン段階当たり２つの電圧蓄積回路の各々が１つの遅延関与部を備えるので、同一段階における２つの電圧蓄積回路の各々にとって、それ独自の内部電源電圧レギュレータを１つ以上有することが望ましい。また、各段階がそれ独自の内部電源電圧レギュレータを１つ以上有することが望ましい。
【０１０５】
従って、本発明はＡＤＣにも有利に適用できる。
【０１０６】
別個のオンチップ電源電圧レギュレータを設ける手法は、信号パスにおける遅延が信号処理回路部分における遅延に決定的に左右され、且つ、その遅延が該信号処理回路部分に印加された電源電圧に左右されるような、該信号処理回路部分を有する他のタイプの集積回路装置に適用できることが理解されよう。例えば、本発明は、ディジタルミキサにも適用することができる。
【０１０７】
（付記１） 受信された入力信号に応じて出力信号を生成するように動作し、該出力信号の生成をタイミング信号により決められた時点で開始すると共に該タイミング信号に関して遅延時間分だけ遅延された時点で終了させ、少なくとも１つの遅延関与部を含み、該遅延関与部は、これに印加された電源電圧の変化により影響された遅延時間に関与するようになっている信号処理回路と、
前記混合信号集積回路装置が外部電圧電源を使ってそこから外部電源電圧を受け取るときに接続され、該外部電源電圧から前記遅延関与部に加えられる調整後の内部電源電圧を導出するように動作し、さらに、該混合信号集積回路装置内で前記調整後の内部電源電圧以外の電圧が供給される少なくとも１つの回路部分を含む、少なくとも１つの内部電源電圧レギュレータと、を備えることを特徴とする混合信号集積回路装置。
【０１０８】
（付記２） 付記１に記載の混合信号集積回路装置において、
前記信号処理回路は、それぞれが印加された電源電圧の変化による影響を受ける遅延時間に関与する複数の遅延関与部を含み、且つ、
前記混合信号集積回路装置は、該装置が外部電圧電源を使ってそこから外部電源電圧を受け取ろうとするときにそれぞれ接続され、該外部電源電圧から前記対応する遅延関与部に印加される調整後の内部電源電圧を導出する、前記複数の遅延関与部にそれぞれ対応する複数の内部電源電圧レギュレータを備えることを特徴とする混合信号集積回路装置。
【０１０９】
（付記３） 付記１または２に記載の混合信号集積回路装置において、前記内部電源電圧レギュレータもしくは各内部電源電圧レギュレータは、前記遅延関与部もしくは各遅延関与部だけ専用に給電することを特徴とする混合信号集積回路装置。
【０１１０】
（付記４） 付記１〜３のいずれか１項に記載の混合信号集積回路装置において、使用時に、少なくとも２つの異なる外部電源電圧を受け取るように接続され、該少なくとも２つの異なる外部電源電圧が前記信号処理回路の相異なる回路部分の給電に使用されることを特徴とする混合信号集積回路装置。
【０１１１】
（付記５） 付記４に記載の混合信号集積回路装置において、該混合信号集積回路装置は、外部電源電圧当たり少なくとも１つの内部電源電圧レギュレータを備え、該内部電源電圧レギュレータは、少なくとも１つの前記遅延関与部に印加された調整後の内部電源電圧を前記外部電源電圧から導出することを特徴とする混合信号集積回路装置。
【０１１２】
（付記６） 付記４または５に記載の混合信号集積回路装置において、前記少なくとも２つの外部電源電圧の１つは、前記信号処理回路のディジタル回路部分の給電に使用され、且つ、前記少なくとも２つの外部電源電圧の他方もしくは他の１つは、前記信号処理回路のアナログ回路部分の給電に使用されることを特徴とする混合信号集積回路装置。
【０１１３】
（付記７） 付記１〜６のいずれか１項に記載の混合信号集積回路装置において、前記遅延関与部もしくは１つの遅延関与部は、クロック入力部分であることを特徴とする混合信号集積回路装置。
【０１１４】
（付記８） 付記７に記載の混合信号集積回路装置において、前記クロック入力部分は前記タイミング信号を受信するように動作し、そこから少なくとも１つの内部クロック信号を前記信号処理回路で使用するように導出することを特徴とする混合信号集積回路装置。
【０１１５】
（付記９） 付記１〜８のいずれか１項に記載の混合信号集積回路装置において、前記遅延関与部もしくは１つの遅延関与部は、クロック分配部分であることを特徴とする混合信号集積回路装置。
【０１１６】
（付記１０） 付記９に記載の混合信号集積回路装置において、前記クロック分配部分は、前記信号処理回路内部で前記タイミング信号から１つ以上のクロック信号を導出することを特徴とする混合信号集積回路装置。
【０１１７】
（付記１１） 付記１〜１０のいずれか１項に記載の混合信号集積回路装置において、前記遅延関与部もしくは１つの遅延関与部は、ラッチ部分であることを特徴とする混合信号集積回路装置。
【０１１８】
（付記１２） 付記１１に記載の混合信号集積回路装置において、前記ラッチ部分は、クロック信号により決定された時点で信号をラッチし、それにより、前記出力信号の生成に使用される刻時信号を生成することを特徴とする混合信号集積回路装置。
【０１１９】
（付記１３） 付記１〜１２のいずれか１項に記載の混合信号集積回路装置において、前記遅延関与部もしくは１つの遅延関与部は、スイッチドライバ部分であることを特徴とする混合信号集積回路装置。
【０１２０】
（付記１４） 付記１３に記載の混合信号集積回路装置において、前記スイッチドライバ部分は、制御信号を受信すうように動作し、該受信した制御信号における変化に応答してスイッチを開閉すべく該スイッチに使用する駆動信号を生成することを特徴とする混合信号集積回路装置。
【０１２１】
（付記１５） 付記１３に記載の混合信号集積回路装置において、前記スイッチは、サンプル／ホールド回路をサンプリング状態とホールド状態の間で切り換えるように開閉されることを特徴とする混合信号集積回路装置。
【０１２２】
（付記１６） 付記１〜１５のいずれか１項に記載の混合信号集積回路装置において、前記遅延関与部もしくは１つの遅延関与部は、電子スイッチ部分であることを特徴とする混合信号集積回路装置。
【０１２３】
（付記１７） 付記１６に記載の混合信号集積回路装置において、前記電子スイッチ部分は、前記出力信号の全部もしくは一部の切り換えに使用されることを特徴とする混合信号集積回路装置。
【０１２４】
（付記１８） 付記１〜１７のいずれか１項に記載の混合信号集積回路装置において、前記遅延関与部もしくは１つの遅延関与部は、アナログ増幅器部分であることを特徴とする混合信号集積回路装置。
【０１２５】
（付記１９） 付記１〜１８のいずれか１項に記載の混合信号集積回路装置において、前記入力信号はディジタル信号であり、且つ、前記出力信号はアナログ信号であることを特徴とする混合信号集積回路装置。
【０１２６】
（付記２０） 付記１〜１８のいずれか１項に記載の混合信号集積回路装置において、前記入力信号はアナログ信号であり、且つ、前記出力信号はディジタル信号であることを特徴とする混合信号集積回路装置。
【０１２７】
（付記２１） 付記１〜２０のいずれか１項に記載の混合信号集積回路装置において、前記信号処理回路は一連の処理を実行すべく反復動作し、該各処理サイクルにおいて１つの出力信号が生成されることを特徴とする混合信号集積回路装置。
【０１２８】
（付記２２） 付記１〜２１のいずれか１項に記載の混合信号集積回路装置において、前記信号処理回路の少なくとも１つの回路部分は、組み合わされて、前記受信された入力信号に応じて前記出力信号を生成する複数の回路セグメントに分割されていることを特徴とする混合信号集積回路装置。
【０１２９】
（付記２３） 付記２２に記載の混合信号集積回路装置において、前記１つ以上の遅延関与部は、前記複数の回路セグメントに含まれることを特徴とする混合信号集積回路装置。
【０１３０】
（付記２４） 付記１〜２３のいずれか１項に記載の混合信号集積回路装置において、前記信号処理回路の少なくとも１つの回路部分は、パイプライン方式により前記受信された入力信号に応じて前記出力信号を生成する一連のパイプライン段階に分割されていることを特徴とする混合信号集積回路装置。
【０１３１】
（付記２５） 付記２４に記載の混合信号集積回路装置において、前記パイプライン段階の少なくとも１つは、前記遅延関与部の１つ以上を備えることを特徴とする混合信号集積回路装置。
【０１３２】
（付記２６） 付記２４に記載の混合信号集積回路装置において、各パイプライン段階は、前記遅延関与部の１つ以上を備えることを特徴とする混合信号集積回路装置。
【０１３３】
（付記２７） 付記１〜２６のいずれか１項に記載の混合信号集積回路装置において、前記内部電源電圧レギュレータもしくは各内部電源電圧レギュレータは、その出力インピーダンスの周波数依存の変化を低減する手段を有することを特徴とする混合信号集積回路装置。
【０１３４】
（付記２８） 付記２７に記載の混合信号集積回路装置において、インピーダンスの変化を低減する手段は、
前記外部電源電圧から導出された調整電源電圧を受け取るための入力を有し、且つ、インピーダンスの有効誘導性成分が前記内部電源電圧レギュレータにより給電される遅延関与部の所望の動作周波数範囲内に存する出力を有する基準電圧増幅器と、
前記基準電圧増幅器の出力と前記遅延関与部が接続された調整器の出力ノードとの間に予め選択された抵抗が接続された第１抵抗素子と、
前記混合信号集積回路装置の使用時に、予め選択されたキャパシタンスを有する外部キャパシタ手段が接続される接続端子と、
前記出力ノードと前記接続端子との間に予め選択された抵抗が接続された第２抵抗素子と、を備えることを特徴とする混合信号集積回路装置。
【０１３５】
（付記２９） 付記１〜２８のいずれか１項に記載の混合信号集積回路装置において、２組以上の前記信号処理回路を備え、該各組は、調整後の内部電源電圧を当該組の信号処理回路における少なくとも１つ以上の遅延関与部に印加するために少なくとも１つの内部電源電圧レギュレータを有することを特徴とする混合信号集積回路装置。
【０１３６】
（付記３０） 付記２９に記載の混合信号集積回路装置において、前記信号処理回路の各組は、１つのディジタル／アナログ変換器またはアナログ／ディジタル変換器を備えることを特徴とする混合信号集積回路装置。
【０１３７】
【発明の効果】
以上、詳述したように、本発明によれば、ディジタル／アナログ変換器などのセグメント化混合信号回路におけるノイズ整形を改善することができる。
【図面の簡単な説明】
【図１】上で論じたもので、従来のＤＡＣの各要素を示す図である。
【図２】上で論じたもので、２進入力ワードから導出されたサモメタコード化信号をまとめた表を示す図である。
【図３】本発明を具現する混合信号集積回路装置（ＤＡＣ）の各要素を示すブロック図である。
【図４】図３のＤＡＣの各要素をより詳細に示すブロック図である。
【図５】図４のラッチの一構成例を示す回路図である。
【図６】図４のアナログセルの一構成例を示す回路図である。
【図７】クロック対サンプル遅延時間を表すのに使用されるタイミングチャートである。
【図８】ラッチ回路に遅延クロックを供給するための遅延素子を含む本発明を具現するＤＡＣの各要素を示す図である。
【図９】図８の回路の動作を表すのに使用されるタイミング図である。
【図１０】２段式のラッチ回路を有する本発明を具現するＤＡＣの各要素を示す図である。
【図１１】図１０の回路の動作を表すのに使用されるタイミング図である。
【図１２】本発明の一実施例に使用される内部電源調整器の一構成例を示す図である。
【図１３】図１２における調整器のコンポーネントのインピーダンス変化のグラフを示す図である。
【図１４】本発明を具現するもうひとつの混合信号集積回路装置（ＤＡＣ）の各要素を示すブロック図である。
【図１５】本発明を具現するもうひとつの混合信号集積回路装置（ＡＤＣ）の各要素を示す図である。
【符号の説明】
１，１００，２００…混合信号集積回路装置（ディジタル／アナログ変換器：ＤＡＣ）
２；２1〜２n…電流源（回路セグメント）
４1〜４n…差動スイッチ回路（回路セグメント）
６…２進式サモメタデコーダ
１０２…ディジタル入力
１０４…クロック入力
１０６…電源電圧端子
１０７…接地（ＧＮＤ）端子
１０８…アナログ出力
１０９Ａ〜１０９Ｃ…接続端子
１１０；１１０A,１１０B,１１０C…電源電圧レギュレータ
１２０…クロック入力回路
１２２…バッファ回路
１３０…クロック分配回路
１４０…デコーダ回路
１４５…遅延素子
１５０…ラッチ回路
１５０’…第１ラッチ回路（ラッチ回路）
１５４…第２ラッチ回路
１６０…スイッチドライバ回路
１７０…スイッチ回路
３０１…入力スイッチ素子
３０２…ストレージキャパシタ
３０３…高インピーダンス増幅器素子
３０４…ブートストラップジェネレータ回路
３０５…セレクタ回路
３１０…スイッチドライバ部分
【発明の属する技術分野】
本発明は、混合信号集積回路装置、例えば、ディジタル／アナログ変換器（ＤＡＣ）に関し、特に、ジッターを低減させることのできる混合信号集積回路装置に関する。このような集積回路装置は、ディジタル回路とアナログ回路の混合体を含む。
【０００２】
【従来の技術】
図１は、いわゆる“電流制御（current-steering）”タイプの従来型ＤＡＣの各構成部分を示す。ＤＡＣ１は、ｍビットのディジタル入力ワード（Ｄ１〜Ｄｍ）を対応するアナログ出力信号に変換すべく構成されている。
【０００３】
ＤＡＣ１は、複数（ｎ）個の同一の電流源２1〜２nを含み、ここに、ｎ＝２m−１である。各電流源２は、ほぼ一定の電流Ｉを通過させる。アナログ回路は、さらに、ｎ個の電流源２1〜２nにそれぞれ対応する複数個の差動スイッチ回路４1〜４nを含む。各差動スイッチ回路４は対応する電流源２に接続されており、その電流源により生成された電流Ｉを、上記変換器の第１接続ラインＡに接続された第１端子、または、上記変換器の第２接続ラインＢに接続された第２端子のいずれかに切り換える。
【０００４】
各差動スイッチ回路４は、複数の制御信号Ｔ１〜Ｔｎ（以下に説明される理由により“サモメタコード化信号［thermometer-coded signal］”と呼ぶ）の１つを受信し、当該信号の値に従って自らの第１端子か第２端子かいずれかを選択する。ＤＡＣ１の第１出力電流ＩAは上記各差動スイッチ回路の各第１端子に供給された電流の総和であり、且つ、ＤＡＣ１の第２出力電流ＩBは上記各差動スイッチ回路の各第２端子に供給された電流の総和である。
【０００５】
上記アナログ出力信号は、ＤＡＣ１の第１出力電流ＩAを抵抗Ｒに吸い込むことにより生成された電圧ＶAと、該変換器の第２出力電流ＩBを別の抵抗Ｒに吸い込むことにより生成された電圧ＶBの間の電圧差ＶA−ＶBである。
【０００６】
図１のＤＡＣにおいて、サモメタコード化信号Ｔ１〜Ｔｎは、２進式サモメタデコーダ６を含むディジタル回路により２進入力ワードＤ１〜Ｄｍから導出される。デコーダ６は次のとおり作動する。
【０００７】
２進入力ワードＤ１〜Ｄｍが最小値を有するとき、サモメタコード化信号Ｔ１〜Ｔｎは、差動スイッチ回路４1〜４nの各々がその第２端子を選択し、それで、電流源２1〜２nの全てが第２接続ラインＢに接続されることになるような状態にある。この状態において、ＶA＝０且つＶB＝ｎＩＲである。アナログ出力信号ＶA−ＶB＝−ｎＩＲである。
【０００８】
２進入力ワードＤ１〜Ｄｍの値が漸進的に増加するにつれて、デコーダ６により生成されたサモメタコード化信号Ｔ１〜Ｔｎは、（差動スイッチ回路４1から開始して）上記差動スイッチ回路の多くがそれぞれの第１端子を選択するような状態にあり、このとき、自身の第１端子を既に選択した差動スイッチ回路がその第２端子に戻ることはない。２進入力ワードＤ１〜Ｄｍが値ｉを有するとき、最初のｉ個の差動スイッチ回路４1〜４iはそれぞれの第１端子を選択するが、残りの（ｎ−ｉ）個の差動スイッチ回路４i+1〜４nはそれぞれの第２端子を選択する。アナログ出力信号ＶA−ＶBは、（２ｉ−ｎ）ＩＲに等しい。
【０００９】
図２は、３ビットの２進入力ワードＤ１〜Ｄ３に対して生成されたサモメタコード化信号の一例を示す（すなわち、本例ではｍ＝３）。この場合、７個のサモメタコード化信号Ｔ１〜Ｔ７が必要とされる（ｎ＝２m−１＝７）。
【００１０】
図２が示すとおり、２進式サモメタデコーダ６により生成されたサモメタコード化信号Ｔ１〜Ｔｎは、ｒ次の信号Ｔｒがアクティブ化された（“１”に設定された）とき、より低次の信号Ｔ１〜Ｔｒ−１も全てアクティブ化されることが知られているいわゆるサモメタコードに従う。
【００１１】
電流制御式のＤＡＣにおいてサモメタコード化が一般的であるのは、２進入力ワードが増大するにつれて、既に第１接続ラインＡに切り換えられた電流源が他方のラインＢに切り換えられることなく、さらに、多くの電流源がラインＡに切り換えられるからである。従って、上記ＤＡＣの入出力特性は単調であり、入力ワードにおける１の変化から生ずるグリッチインパルスは小さい。
【００１２】
【発明が解決しようとする課題】
しかしながら、このようなＤＡＣを極めて高い速度（例えば、１００ＭＨｚ以上）で動作させることが望まれる場合、第１接続ラインＡと第２接続ラインＢの一方もしくは両方にグリッチが起こり、これがＤＡＣアナログ出力信号ＶA−ＶBの瞬時誤差を生じさせるかもしれないことが分かっている。このアナログ出力信号におけるグリッチは、コードに依存し、結果的に出力スペクトルに調波歪みを生じさせ、もしくは非調波歪みすら生じさせることがあり得る。かかるグリッチの起こる幾つかの原因を次のとおりまとめる。
【００１３】
ディジタル回路（２進式サモメタデコーダ６、および、その他のディジタル回路）は、極めて素早く切り換えられることが要求され、そのゲートカウントは極めて高い。従って、ディジタル回路の電流消費は、高速動作時で１００ＭＨｚ当たり２０ｍＡほどであろう。この高い切り換え速度と高い電流消費の組み合わせにより、かなりの程度のノイズが電源ラインに不可避的に導入される。アナログ回路のための電源（例えば、図１に示す電流源２1〜２nと差動スイッチ回路４1〜４n）をディジタル回路のための電源から分離させることは以前考えられたことがあるが、最高レベルの性能が要求されるときにこの策だけで十分満足できるということは分かっていない。特に、２進式サモメタデコーダ６の動作から生じるノイズは、ディジタル入力ワードＤ１〜Ｄｍの異なる変化に応答してサモメタコード化信号Ｔ１〜Ｔｎが変化するタイミングのスキューにつながる可能性がある。このスキューは例えば、数百ピコ秒になり得ると見積もられる。この大きさのスキューが原因で、ＤＡＣの性能は著しく低下し、しかも、データ依存タイプであるから、この性能低下を予測することが難しい。
【００１４】
上述したスキューを減じるために、それぞれサモメタコード化信号Ｔ１〜Ｔｎに対応する１組のラッチ回路、詳記すれば、それぞれの出力が同時に変化するようにラッチが共通のタイミング信号によりアクティブ化させられる１組のラッチ回路をディジタル回路とアナログ回路の間に設けることが考えられた。しかしながら、スキューをサモメタコード化信号から除去するのにこの策だけでは十分効果的でないことが分かっている。例えば、データ依存のジッターはラッチ回路の出力に依然留まったままで、最悪ケースのジッターはサモメタコード化信号の数にほぼ比例して増大することが分かっている。よって、（例えば、）６４のサモメタコード化信号を使用する場合、最悪ケースのジッターはおそらく２０ピコ秒ほどであり、高性能が要求される場合、これは大きすぎる。
【００１５】
上記問題の幾つかは、我々の同時係属中の日本国特開平１１−３１７６６７号公報（英国特許公開ＧＢ−Ａ−２３３５０９７号に対応）において指摘されており、その全体の内容をここに言及することにより援用する。英国特許公開ＧＢ−Ａ−２３３５０９７号では、ディジタル回路とアナログ回路の間に１組のラッチが設けられており、ディジタル回路部分、ラッチ回路部分およびアナログ回路部分の各々が、相異なるオフチップ電源に接続できるように独自の電源端子を備えている。英国特許公開ＧＢ−Ａ−２３３５０９７号は、また、相異なる回路部分の電源相互間の結合を減じるためにシールドを使用すること、および、トリプルウェル構造を使用することを開示している。
【００１６】
しかしながら、上述したような技術を採用しても、最も要求の厳しい用途において、様々な発生源を持つノイズに起因する給電状態変化からなお重大なジッターの生じることが、本発明者により明らかにされた。
【００１７】
【課題を解決するための手段】
本発明によれば、設けられているのは混合信号集積回路装置、詳記すれば、受信された入力信号に応じて出力信号を生成するように動作し、該出力信号の生成を、タイミング信号により決められた時点で開始し、該タイミング信号に関して遅延時間分だけ遅延された時点で終了させる信号処理回路で、少なくとも１つの遅延関与部を含み、該遅延関与部が、これに印加された電源電圧の変化により影響された遅延時間に関与するようになっている前記信号処理回路、装置が外部電圧電源を使ってそこから外部電源電圧を受け取ろうとするときに接続される少なくとも１つの内部電源電圧レギュレータで、その外部電源電圧から前記遅延関与部に加えられる調整後の内部電源電圧を導出する前記内部電源電圧レギュレータ、および、装置内にあって、前記調整後の内部電源電圧以外の電圧を供給される少なくとも１つの更なる回路部分を備える前記混合信号集積回路装置である。
【００１８】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施例を詳述する。
【００１９】
本発明の実施例を詳細に説明する前に、電源状態変化に起因するジッターに関して上述した問題に関連する更なる考察について先ず述べる。
【００２０】
遅延が電源電圧の関数であって、極めて低いジッター特性を示すことが要求される回路のためには、極めてノイズの低い電源が必要とされる。これは特に、遅延が電源電圧の平方根にほぼ比例し、高い動作周波数において低いジッターを示し（例えば、高速のＡＤＣおよびＤＡＣの場合）、クロックから出力までの遅延がさほど小さくない（例えば、クロック信号がトリー形回路を通して分配され、結果的に遅延となる場合）ＣＭＯＳ回路にとって真実である。
【００２１】
例えば、アナログ出力信号として１Ｖの振幅と１００ＭＨｚの周波数Ｆoutを有する正弦波を生成するＤＡＣで、そのクロック入力から差動スイッチ回路（図１における４）までの全遅延が１ｎｓであるＤＡＣのケースを考える。そのような出力信号は、２п（Ｆout）もしくは０．６３Ｖ／ｎｓの最大スキューレートを有する。遅延Ｄは電源電圧Ｖの平方根に比例し、電源電圧が１％変化すると遅延が０．５％変化すると仮定する（Ｄ＝ａＶ1/2であるから、ｄＶ＝1/2ａＶ-1/2ｄＶ＝1/2ａＶ1/2ｄＶ／Ｖ、従って、ｄＤ／Ｄ＝1/2ｄＶ／Ｖ）。よって、遅延は、この電源電圧の１％の変化により５ｐｓだけ変化させられる。その結果、０．６３Ｖ／ｎｓのスキューレートにおいてアナログ出力信号の振幅に３．１ｍＶの誤差、すなわち、約−５０ｄＢｃ（すなわち、主信号に相対して−５０ｄＢ）の誤差が生じることになる。
【００２２】
周波数Ｆsにおいて電源電圧に正弦波リップルが生じると、周波数Ｆout±Ｆsにおいて側波帯が生じ、これがスプリアスフリーダイナミックレンジ（ＳＦＤＲ：Spurious-Free Dynamic Range）における減衰につながる。ＳＦＤＲ目標値９０ｄＢｃとすると、電源電圧リップルが０．０１％を超えてはならないが、ノイズが様々な電源からの電源電圧に結合するとすれば、この数字を以前考えられたＤＡＣにおいて達成することは困難である。通常、クリーンな低ノイズの電源電圧を提供することが推奨されるが、電源電圧変化が実に危機的であるそのようなケースでは、それすら十分でないかもしれない。
【００２３】
図３は、本発明を具現する混合信号集積回路装置１００の各要素を示す。この実施例における混合信号集積回路装置１００は、ディジタル２進入力ワードＤ１〜Ｄｍ（入力信号）を受信するための入力１０２、クロック（タイミング）信号ＣＬＫを受信するためのクロック入力１０４、および、アナログ出力信号ＯＵＴを出力するための出力１０８を備えるディジタル／アナログ変換器（ＤＡＣ）である。
【００２４】
ＤＡＣ１００は、また、次のような複数の信号処理回路部分、すなわち、クロック入力回路１２０、クロック分配回路１３０、デコーダ回路１４０、ラッチ回路１５０、スイッチドライバ回路１６０、および、スイッチ回路１７０を備える。ＤＡＣ１００は、また、信号処理回路部分１２０〜１７０の各々への給電に使用される電源電圧ＶＤＤを受け取るための電源電圧端子１０６、および、接地（ＧＮＤ）端子１０７を備える。
【００２５】
この実施例では、クロック分配回路１３０、ラッチ回路１５０およびスイッチドライバ回路１６０は、また、それぞれ、下に詳述するとおりの、ＶＤＤ端子およびＧＮＤ端子に印加された外部電源電圧を調整するための独自のオンチップ電源電圧レギュレータ１１０A、１１０Bおよび１１０Cを備えている。各調整器は、後述するとおりの対応する接続端子１０９Ａ〜１０９Ｃを有する。
【００２６】
ＤＡＣ１００は、所定の動作周波数（サンプリング速度）ＦDACにおいて一連の動作サイクル（変換サイクル）を実行する。ＦDACは、例えば、１億サンプル／秒（１００Ｍサンプル／秒）である。
【００２７】
図３のクロック入力回路１２０は、その入力でタイミングクロック信号ＣＬＫを受信し、該タイミングクロック信号ＣＬＫから導出された修正クロック信号ＣＫを出力する。クロック入力回路１２０は、例えば、デューティサイクル約５０％のクロック信号ＣＫがクロック入力回路１２０から確実に出力されるようにするために、クロックバッファ回路、および／または、受信されたクロック信号ＣＬＫをクリーンアップする回路を含んでいてもよい。デューティサイクル約５０％のクロック信号を提供するのに適した回路は、我々の同時係属中の日本国特開２００１−１４４６１７号公報（英国特許公開ＧＢ−Ａ−２３５６３０１号に対応）に記述されており、その全体の内容をここに言及することにより援用する。その代わりとして、もしくはそれに加えて、クロック入力回路１２０は、修正クロック信号ＣＫとして、受信されたクロック信号ＣＬＫより高い周波数もしくはより低い周波数の信号を提供するための周波数逓倍回路もしくは周波数分割回路を含んでいてもよい。
【００２８】
図３のクロック分配回路１３０は、集積回路装置（例えば、図３のデコーダ回路１４０およびラッチ回路１５０）の様々な要素にオンチップクロック信号ＣＫを分配するための、扇形配置の更なるクロックバッファ回路を含んでいてもよい。クロック分配回路の一例が、我々の同時係属中の日本国特開２００１−１５６６３６号公報（英国特許公開ＧＢ−Ａ−２３５６７５０号に対応、例えば、図１０を参照）に記述されており、その全体の内容をここに言及することにより援用する。
【００２９】
図４は、図３のＤＡＣの各要素をより詳細に示す。デコーダ回路１４０は、上述のｍビットディジタル入力ワードＤ１〜Ｄｍを受信するために接続されている。この実施例では、デコーダ回路１４０は、例えば、上で論じた図２の表に従い、それぞれディジタル入力ワードに基づいてサモメタコード化信号Ｔ１〜Ｔｎを生成するｎ個のディジタル回路ＤＣ１〜ＤＣｎで構成された出力段階を有する。ラッチ回路１５０は、１組ｎ個のラッチ回路部分Ｌ１〜Ｌｎを備える。各ラッチ回路部分は、デコーダ回路１４０により生成されたサモメタコード化信号Ｔ１〜Ｔｎのそれぞれ対応する１つを受信するために接続されている。各ラッチ回路部分Ｌ１〜Ｌｎはまた、クロック信号ＣＫを受信する。各ラッチ回路部分Ｌ１〜Ｌｎは、その出力において、デコーダ回路１４０により生成されたサモメタコード化信号Ｔ１〜Ｔｎに対応する刻時サモメタ信号ＴＣＫ１〜ＴＣＫｎの各々を生成する。デコーダ回路１４０は、任意に、クロック信号ＣＫにより刻時される１組の入出力ラッチを具備できる。
【００３０】
スイッチドライバ回路１６０およびスイッチ回路１７０は、共に１組ｎ個のアナログ回路ＡＣ１〜ＡＣｎを備える。アナログ回路ＡＣ１〜ＡＣｎの各々は、スイッチドライバと、さらに、以下に図６を参照して述べるとおりのスイッチを備え、刻時サモメタ信号ＴＣＫ１〜ＴＣＫｎのそれぞれ対応する１つを受信する。アナログ回路ＡＣ１〜ＡＣｎは各々、１つ以上のアナログ出力端子を有し、該アナログ出力端子で生成された信号が、１つ以上のアナログ出力信号を生成できるように適宜組み合わされる。例えば、図１に示すとおり接続ラインを総和することにより電流が総和され得る。このようなアナログ出力信号ＯＵＴＡおよびＯＵＴＢが図１に例示されている。これらの信号は、図３に、出力端子１０８に供給される信号ＯＵＴとして概略的に表されている。
【００３１】
図５および図６は、それぞれ図４の回路におけるセル１個のラッチ回路Ｌおよびアナログ回路ＡＣの構成例を示す。
【００３２】
図５のラッチ回路Ｌは、（本例において）マスター／スレーブ構成を有する差動Ｄタイプである。図５の回路は、ＮＡＮＤゲート６２および６４で構成されたマスターフリップフロップ６０と、ＮＡＮＤゲート６８および７０で構成されたスレーブフリップフロップ６６を有する。ＮＡＮＤゲート７２および７４は各々、その一方の入力においてクロック信号ＣＫを受信する（図４）。ゲート７２および７４の他方の入力は、それぞれ該回路のＴ入力および／Ｔ入力に接続されている。Ｔ入力は、当該セルのディジタル回路ＤＣにより生成されたサモメタコード化信号Ｔを受信する。／Ｔ入力は、サモメタコード化信号Ｔと相補的な信号／Ｔを受信する。ここで、信号／Ｔは、信号Ｔの反転信号であり、符号”／”は各図面におけるバー（オーバー・バー）に対応している。相補信号Ｔおよび／Ｔがこの実施例において使用されるのは、信号Ｔの変化が信号／Ｔの相補的な変化を伴うからで、それにより、入力ワードが変化するときに電源ラインに加えられるノイズは減じられる。但し、望まれる場合、図５は、単独のＴ入力を有するように変更でき、その場合には、該単独入力とゲート７４の関連入力の間に補助インバータ（図示されていない）が設けられることになろう。
【００３３】
図５の回路は、また、マスターフリップフロップ６０の出力Ｍおよび／Ｍとスレーブフリップフロップ６６の入力の間に接続されたＮＡＮＤゲート７６および７８を含む。これらのゲート７６および７８は、インバータ８０により生成されたクロック信号ＣＫの反転信号／ＣＫを受信する。スレーブフリップフロップの出力は、それぞれ相補的な出力信号ＴＣＫおよび／ＴＣＫを生成する。
【００３４】
図５の回路において、クロック信号ＣＫがＨＩＧＨのとき、ゲート７２および７４は使用可能となり、マスターフリップフロップ６０の出力Ｍおよび／Ｍはそれぞれ入力Ｔおよび／Ｔと同じ論理値を取らされる、すなわち、Ｍ＝Ｔ、／Ｍ＝／Ｔとなる。ゲート７６および７８は使用不能となり、スレーブフリップフロップ６６は以前の状態に留まる。クロック信号ＣＫがＨＩＧＨからＬＯＷに変わると、マスターフリップフロップ６０の入力がＴ入力および／Ｔ入力との接続を断たれると同時に、スレーブフリップフロップ６６の入力はマスターフリップフロップ６０の出力Ｍおよび／Ｍに結合させられる。マスターフリップフロップ６０は、そこで自身の状態をスレーブフリップフロップ６６に移転する。マスターフリップフロップ６０はこれで効果的に使用不能にされるので、出力信号ＴＣＫおよび／ＴＣＫに更なる変化は起こりえない。クロック信号ＣＫの次の立ち上がり縁において、スレーブフリップフロップ６６はマスターフリップフロップ６０との結合を断たれ、以前の状態に留まり、マスターフリップフロップ６０の方はもう一度入力信号Ｔおよび／Ｔに追従する。
【００３５】
図６は、図４の回路におけるセル１個のアナログ回路ＡＣの各要素を示す。このアナログ回路ＡＣは、定電流源９０および差動スイッチ回路９２を備える。定電流源９０および差動スイッチ回路９２は、図３に示すスイッチ回路１７０の一部を形成する。差動スイッチ回路９２は、第１および第２のＰＭＯＳ電界効果形トランジスタ（ＦＥＴ）Ｓ１およびＳ２を備える。トランジスタＳ１およびＳ２のそれぞれのソースは共通のノードＣＮに接続されており、該ノードには電源９０も接続されている。トランジスタＳ１およびＳ２の各ドレインは、該回路の第１および第２の総和出力端子ＯＵＴＡおよびＯＵＴＢに接続されている。この実施例では、全てのセルの出力端子ＯＵＴＡが相互接続されており、全てのセルの出力端子ＯＵＴＢが相互接続されている。
【００３６】
各トランジスタＳ１およびＳ２のゲートに、それぞれ対応するスイッチドライバ回路９５1および９５2が接続されている。スイッチドライバ回路９５1および９５2は、図３に示すスイッチドライバ回路１６０の一部を形成する。セルのラッチ回路Ｌにより生成された刻時サモメタ信号ＴＣＫおよび／ＴＣＫ（例えば、図５）は、それぞれスイッチドライバ回路９５1および９５2の入力に加えられる。各スイッチドライバ回路は、その受信した入力信号ＴＣＫおよび／ＴＣＫを緩衝し、反転させ、それで、その関連するトランジスタＳ１もしくはＳ２のためのスイッチング信号ＳＷ１もしくはＳＷ２を生成し、定常状態において該トランジスタＳ１およびＳ２の一方がオン、他方がオフになるようにする。例えば、図２に示すとおり、入力信号ＴＣＫが高レベル『Ｈ』を有し、入力信号／ＴＣＫが低レベル『Ｌ』を有するとき、トランジスタＳ１のためのスイッチング信号ＳＷ１（ゲートドライブ電圧）は低レベル『Ｌ』にあって、該トランジスタがＯＮであるように動作し、他方、トランジスタＳ２のためのスイッチング信号ＳＷ２（ゲートドライブ電圧）は高レベル『Ｈ』にあって、該トランジスタがＯＦＦであるように働く。従って、この状態のとき、共通のノードＣＮに流れ込む電流Ｉは全部、第１出力端子ＯＵＴＡに通され、第２出力端子ＯＵＴＢにはまったく電流が向かわないということになる。
【００３７】
入力信号ＴＣＫおよび／ＴＣＫが図６に示す状態から相補的に変化すると、トランジスタＳ１はＯＦＦに切り替わり、同時にトランジスタＳ２はＯＮに切り替わる。
【００３８】
デコーダ回路１４０に関する限りは、適当などんな２進式サモメタデコーダ回路も使用することができる。いわゆるグローバルデコーダが入力ワードを２組（または、二次元）以上のサモメタコード化信号（行信号および列信号、または、行信号、列信号および深さ信号と呼ぶ）にデコードする形の２段階デコードプロセスを使用してよい。その２組以上の信号を、それぞれセルに対応する複数のローカルデコーダに供給するのである。各ローカルデコーダは、グローバルデコーダにより生成された組単位の小さい数（例えば、２組または３組）の信号を受信し、デコードすることしか必要としない。かかるローカルデコーダは、それぞれサモメタコード化信号の組に対応する２つ以上の次元において論理的に（必ずしも、その上物理的に、とは限らない）配列されたものとみなすことができる。ローカルデコーダは、サモメタコード化信号の組によりアドレス指定され、単純な組み合わせ論理素子を使って、それぞれ対応するセルのための“ローカル（local）”サモメタコード化信号を導出する。図４のディジタル回路ＤＣ１〜ＤＣｎは、例えば、このようなローカルデコーダだけで構成されていてよく、グローバルデコーダはこのディジタル回路ＤＣ１〜ＤＣｎに対して外部の装置であってよい。２段階サモメタデコードプロセスの詳細は、例えば、我々の同時係属中の日本国特開平１１−２７４９３５号公報（英国特許公開ＧＢ−Ａ−２３３３１７１号に対応）、および、我々の同時係属中の欧州特許出願第０１３０７７１９．３号に記述されており、その全体の内容をここに言及することにより援用する。
【００３９】
図４の回路における他の特徴および変更点は、我々の同時係属中の日本国特開平１１−３１７６６７号公報（英国特許公開ＧＢ−Ａ−２３３５０９７号に対応）に詳述されている。
【００４０】
上述したように、各変換サイクルにおいて、図３のＤＡＣの信号処理回路部分１２０Ａ１７０は、ともに受信された２進入力ワードＤ１〜Ｄｍ（入力信号）に応じて出力信号ＯＵＴを生成する。出力信号の生成は、クロック入力１０４で受信された（すなわち、アナログ出力端子１０８で使用できる）タイミングクロック信号ＣＬＫにより決められた時点で開始され、該クロック信号ＣＬＫに関して遅延された時点で終了させられる。かかる遅延を、ここではクロック対サンプル（ＣＴＳ）遅延と呼び、次に図７のタイミングチャートを参照して説明する。
【００４１】
図３のＤＡＣのクロック入力１０４で受信されたタイミングクロック信号ＣＬＫは、図７の最上段に示されている。ＤＡＣ１００は、クロック信号ＣＬＫの連続サイクルに基づいて動作する。各サイクルは、ＣＬＫ信号の立ち上がり縁において始まる。これは、図７に示すとおりで、ＣＬＫ信号の第１の立ち上がり縁においてサイクルｉ−１が終わって、次のサイクルｉが始まり、ＣＬＫ信号の第２の立ち上がり縁においてサイクルｉが終わって、次のサイクルｉ＋１が始まる。
【００４２】
クロック信号ＣＬＫは、上述したように、図３のクロック入力回路１２０およびクロック分配回路１３０により処理、緩衝され、そこで、オンチップクロック信号ＣＫが生成され、該信号がデコーダ回路１４０とラッチ回路１５０に分配される。この緩衝、処理および分配により、クロックＣＫの立ち上がり縁は、受信されたクロックＣＬＫの立ち上がり縁に関してｄ１の分だけ遅延させられ、クロックＣＫの立ち下がり縁は、受信されたクロックＣＬＫの立ち下がり縁に関してｄ１の分だけ遅延させられる。
【００４３】
クロックＣＫの各立ち上がり縁において、デコーダ回路１４０は、ディジタル入力端子１０２に存在するディジタル入力ワードＤ１〜Ｄｍをデコードするデコード動作を開始し、そこで、サモメタコード化信号Ｔ１〜Ｔｎが生成されるようにする。デコード動作は、代表的に、クロック周期相当分の処理時間を必要とし、各動作の結果（すなわち、サモメタコード化信号Ｔ）を、関連の入力ワードが受信されたのと同じクロックサイクルにおいて使用してはならない。また、デコーダ１４０がｎ個の相異なるサモメタコード化信号Ｔ１〜Ｔｎの各々をレディ状態で有する時間に不可避的に若干のずれ、すなわちスキューがある。そのため、図７に示すとおり、サモメタコード化信号Ｔは、最も速いＴ信号がレディ状態である時点Ｆで始まって、最も遅いＴ信号がレディ状態である時点Ｓで終わるまでのデータ遷移周期の間に変化するであろうということしか分かっていない。
【００４４】
図７の例では、クロックサイクルｉの始まりに図３のデータ入力端子１０２にあるデータ入力ワードＤ（ｉ）は、オンチップクロック信号ＣＫの立ち上がり縁Ａにおいてデコーダ回路１４０により処理され始めるが、処理の結果は、次のクロックサイクルｉ＋１にまたがって時間Ｓだけレディ状態であることしか保証されない。図７のサイクルｉにおいて生成された結果Ｔ（ｉ−１）は、クロックサイクルｉ−１において受信されたデータ入力ワードＤ（ｉ−１）に相関する。見て分かるとおり、本例では、デコーダがデータ入力ワードＤ（ｉ）のデコードを終える前に、オンチップクロック信号ＣＫの立ち上がり縁Ｂの作用によりデコーダ回路１４０がデータ入力ワードＤ（ｉ＋１）のデコードを始めさせられるが、これが可能であるのは、デコーダが、我々の同時係属中の日本国特開平１１−２５０１４６号公報（英国特許公開ＧＢ−Ａ−２３４１２８７号に対応）に記述されたとおりのパイプラインタイプ、すなわち、第１パイプライン段階でグローバルデコーダを採用し、第２パイプライン段階でローカルデコーダを採用するパイプラインタイプだからである。
【００４５】
図５を参照して上述したように、クロックサイクルｉ＋１において、オンチップクロック信号ＣＫの立ち下がり縁Ｃの作用により、ラッチ回路１５０は、デコーダ回路１４０により生成されたサモメタコード化信号Ｔ（ｉ）をラッチさせられ、短い時間ｄ３の後、刻時サモメタコード化信号ＴＣＫ（ｉ）がラッチ回路１５０の出力において使用可能となる。この遅延時間ｄ３は、図５を参照して上述したラッチ回路内のゲート動作の遅延に起因する。新たな刻時サモメタコード化信号ＴＣＫ１〜ＴＣＫｎがスイッチドライバ回路１６０の入力において使用可能となった後、短い時間ｄ４の遅れで、新たなアナログ出力信号ＯＵＴがスイッチ回路１７０から出力される。この遅延時間ｄ４は、図６を参照して上述したスイッチドライバ回路１６０内のスイッチドライバ９５1および９５2の動作の遅延とスイッチ回路１７０内のスイッチＳ１およびＳ２の動作の遅延に起因する。
【００４６】
よって、図３〜図７を参照して上述したＤＡＣ１００には、全体のクロック対サンプル（ＣＴＳ）遅延に影響を及ぼす幾つかの信号処理回路部分がある。本実施例では、かかる信号処理回路部分は次のとおりである。（ａ）ともに遅延ｄ２をＣＴＳ遅延に関与させるクロック入力回路１２０およびクロック分配回路１３０、（ｂ）遅延ｄ３をＣＴＳ遅延に関与させるラッチ回路１５０、および、（ｃ）ともに遅延ｄ４をＣＴＳ遅延に関与させるスイッチドライバ回路１６０および、スイッチ回路１７０。これで、ＣＬＫ信号、および／または、ＣＫ信号が固定的なデューティサイクルを有すると仮定し、サイクルｉの始まりからクロック信号ＣＬＫの立ち下がり縁（縁Ｃに相当）までの１1/2クロックサイクル分の遅延が固定的な遅延であり、従って、いかなるジッターにも関与しないから、これは度外視できるというように仮定すれば、合計ＣＴＳ遅延時間はｄ２＋ｄ３＋ｄ４である。
【００４７】
しかしながら、ＣＬＫ信号、および／または、ＣＫ信号を発生させるのに使用される技術次第では、ＣＬＫ信号、および／または、ＣＫ信号が実際には固定的なデューティサイクル（例えば、５０％）を有しないかもしれず、従って、遅延ｄ２がサイクルごとにより大きい変動を見せるかもしれない。この理由から、ラッチ回路１５０は、クロック信号ＣＬＫ（または、該信号から導出されたＣＫのような信号）の立ち上がり縁でしか刻時されないのが望ましい。加えて、図７のタイミングチャートでは、デコーダ回路１４０の出力に有効且つ安定したサモメタコード化信号が出現するたびにクロック信号ＣＫの立ち下がり縁が都合よく現れるが、これは、あらゆる構成のデコーダ回路について、また、あらゆるクロック周波数について保証し得ることではない。
【００４８】
次に、ラッチ回路の刻時のための代替装置について図８および図９を参照して述べる。図８では、図３を参照して先に述べた素子に対応する素子が、図３におけるのと同じ参照番号により表されている。図８のラッチ回路１５０’は、以下に述べるとおり、図３のラッチ回路１５０にわずかな変更を加えたものである。図８の装置にはまた、オンチップクロック信号ＣＫを受信し、この受信したクロック信号ＣＫを所定の量Δだけ遅延させ、それで、遅延クロック信号ＣＫＤが生成されるようにする、図９に示すとおりの遅延素子１４５が設けられている。遅延クロック信号ＣＫＤの立ち上がり縁は、図７のタイミングチャートを参照して述べた基本クロック信号ＣＫそのものの立ち下がり縁の代わりにサモメタコード化信号Ｔをラッチするのに使用される。遅延素子１４５により導入された遅延Δは、ラッチ回路１５０’の所要のセットアップ時間とホールド時間が満たされるようにセットすることができ、そうすることにより、サモメタコード化信号Ｔ１〜Ｔｎの一貫した信頼できるラッチ動作が保証されることになる。
【００４９】
図８および図９では、ラッチ回路１５０’は、図５のラッチ回路におけるような受信クロック信号の立ち下がり縁の代わりに、受信クロック信号の立ち上がり縁でサモメタコード化信号Ｔ１〜Ｔｎをラッチするのに必要とされる。
【００５０】
しかしながら、図８に示すラッチ回路１５０は、図７を参照して上述したとおりのＣＫ信号の立ち下がり縁よりむしろ（遅延）オンチップクロック信号ＣＫの立ち上がり縁で刻時される利点を有するが、ラッチ回路１５０’のための遅延クロック信号ＣＫＤがＣＫ信号の遅延により生成されることから、この場合、望ましくないジッターがなおラッチ回路１５０’によりＴＣＫ信号に導入される欠点がある。このジッターが生じるのは、遅延時間Δが一定でなく、回路内のどこかで発生する電力の揺らぎ、ノイズ、寄生信号などに応じて変化するからである。ジッターの量は遅延時間Δの長さにほぼ比例し、遅延時間Δの方はデコーダ回路１４０の伝搬時間により決定される。遅延時間Δは数百ピコ秒程度であり得るから、結果的に生じるジッターは３０ピコ秒程度であり得る。
【００５１】
この問題を解決することのできる方策の１つが、図１０に示すとおりの２段階のラッチ回路を設けることである。図１０では、図８および図９を参照して先に述べた素子に対応する素子が、図８および図３におけるのと同じ参照番号により表されている。図１０の回路は、図８の回路のラッチ回路１５０’に対応する第１ラッチ回路を備える。本実施例における第１ラッチ回路１５０’は、クロック信号ＣＫ２を受信するためのクロック入力を有する。刻時されたサモメタ信号ＴＣＫは、図８の回路におけると同様、第１ラッチ回路１５０’の出力から送給される。
【００５２】
図１０の回路はまた、望ましくは１組の透過半ラッチを備える第２ラッチ回路１５４を有する（代わりに、エッジトリガ式の全ラッチを使用することも可能であろう）。この第２ラッチ回路１５４は、第１ラッチ回路１５０’の出力からの刻時サモメタ信号を受信するための入力を有し、これが該第１ラッチ回路１５０’の出力に接続されている。
【００５３】
第２ラッチ回路１５４はまた、クロック信号ＣＫ３を受信するために接続された入力も有する。スイッチドライバ回路１６０に加えられるサモメタ信号は、第２ラッチ回路１５４の出力から送給される。第２ラッチ回路１５４は、クロック信号ＣＫ３が高論理レベル（Ｈ）にあるとき、透過状態である。
【００５４】
図１０の回路は、さらに、クロック信号ＣＫ２およびＣＫ３を発生させるためのクロック発生回路１５２を備える。クロック発生回路１５２は、図８の回路の遅延素子１４５を含む。クロック発生回路１５２は、さらに、インバータ１５５、第１ＮＡＮＤゲート１５６、第２ＮＡＮＤゲート１５７、第１バッファ１５８、および、第２バッファ１５９を含む。第２バッファ１５９は反転バッファである。
【００５５】
遅延素子１４５は、第１インバータ１５５を介してクロック信号ＣＫを受信する。これで、遅延素子１４５において、反転された上で、該クロック信号ＣＫに関して遅延時間Δだけ遅延させられる遅延クロック信号／ＣＫＤが生成される。この遅延クロック信号／ＣＫＤは、ＮＡＮＤゲート１５６および１５７の各一方の入力に送給される。第１ＮＡＮＤゲート１５６の他方の入力は、高論理レベルＨに永久的に結び付けられている。第１ＮＡＮＤゲート１５６の出力信号はバッファ１５８で受信され、そこで緩衝されることによりＣＫ２信号が生成される。
【００５６】
第２ＮＡＮＤゲート１５７の第２入力は、ＣＫ信号を受信するために接続されている。第２ＮＡＮＤゲート１５７の出力信号は、第２バッファ１５９で受信され、そこで反転されることによりＣＫ３信号が生成される。
【００５７】
ここで、図１０の回路の動作を図１１を参照して説明する。第１ラッチ回路１５０’は、各サイクルにおいてＣＫ２の立ち上がり縁でトリガされる。第１ＮＡＮＤゲート１５６の第２入力がＨレベルに永久的に結び付けられていることから、該ゲートは単純にインバータとして機能し、従って、ＣＫ２は／ＣＫＤ信号の反転バージョンということになる。そこで、さかのぼって図８を参照して述べると、ＣＫ２信号は単純に図８の回路におけるＣＫＤ信号に対応する。従って、図８の回路におけると同様、第１ラッチ回路１５０’の出力信号ＴＣＫは、新たな入力ワードが受入れられた後の次のサイクルが開始した後、時間Δが経過するまで、変化しない。
【００５８】
第２ラッチ回路１５４は、第２ドライバ１５９から該第２ラッチ回路に与えられたクロック信号ＣＫ３により制御される。ＣＫ３信号は、ＣＫ信号と／ＣＫＤ信号が両方同時にＨＩＧＨであるとき、Ｈレベルになる。これは、各サイクルの始めの周期Δの間に起こる。従って、第２ラッチ回路１５４は、各サイクルの始めの該周期Δの間だけ透過状態で、サイクルの残りの周期の間は非透過状態である。
【００５９】
図１１から明らかなように、第２ラッチ回路１５４は、各サイクルにおいて第１ラッチ回路１５０’の出力信号ＴＣＫが遷移させられるときまで、決して透過状態にはならない。従って、ＣＫ３信号が立ち上がる次のサイクルが始まるまで、かかる遷移は第２ラッチ回路１５４により記録されない。
【００６０】
図１０の回路では、第１ラッチ回路１５０’の出力信号ＴＣＫは、図８の回路におけるとまったく同じ仕方で遅延素子１４５の動作から生じるジッターをこうむる。但し、このジッターは、以下に述べる理由から、第２ラッチ回路１５４の出力信号ＴＳに影響を及ぼさない。第２ラッチ回路１５４は、ＣＫ３信号の立ち上がり縁で透過状態になる。この信号が立ち上がる時期を決定するのは、遅延素子１４５の動作でなく、ＣＫ信号の立ち上がりである。ＣＫ３信号が立ち下がる時期だけは、遅延素子１４５が生成した遅延クロック信号／ＣＫＤにより決定される。従って、ＣＫ３信号の立ち上がり縁にはなおさらジッターは存在しないということになる。
【００６１】
ＣＫ２信号の立ち上がり縁にジッターが存在し、これが不可避的に第２ラッチ回路１５４の入力信号ＴＣＫにジッターを生じさせる。しかしながら、信号ＴＣＫが遷移させられる前、第２ラッチ回路１５４はホールド状態に置かれているので、このジッターはまったく無意味である。従って、該信号におけるジッターはＴＳ信号に伝わらない。第２ラッチ回路１５４が再び透過状態にされるときまでに（次サイクルの始めに）、ＴＣＫ信号は沈静化し、第２ラッチ回路１５４が透過状態にされる瞬間には安定した状態にある。このときジッターが生じないのは、ＴＣＫ信号が固定されているのに対し、ＣＫ２がＬＯＷのまま留まるからである。
【００６２】
従って、図８の回路と比べてみると、図１０の回路で同じ速度性能が得られるが、ジッター性能の方も、遅延素子１４５がまったく存在しない場合と同じくらい良好である。更なる詳細は、第２ラッチ回路１５４の構成例を含めて、我々の同時係属中の日本国特開平１１−２５０１４６号公報（英国特許公開ＧＢ−Ａ−２３４１２８７号に対応）に開示されており、その全体の内容をここに言及することにより援用する。図１０および図１１の回路はなお、第２ラッチ回路１５４の動作から生じる不可避の遅延ｄ３’を伴う（但し、第２ラッチ回路におけるラッチは全ラッチより高速の透過（半）ラッチであり得るので、遅延ｄ３’は図７の遅延ｄ３より小さい）。素子１５７および１５９（クロックゲート回路）も、遅延ｄ３’に関与する。また、遅延ｄ１およびｄ４は、なお不可避的に存在するので、ｄ１＋ｄ３’＋ｄ４のＣＴＳ遅延全部が存在する。
【００６３】
図７に示す遅延ｄ２、ｄ３およびｄ４の各々（または、図１０および図１１の回路の場合における遅延ｄ１、ｄ３’およびｄ４の各々）は、当該回路部分への給電に使用される電圧に左右される。ＣＴＳ遅延に関与する回路部分のどれか１つが供給電力を他の回路部分のどれかと分け合うとき（たとえ、他の回路部分がそれ自体はＣＴＳ遅延に関与しなくても）、不可避的に、ＣＴＳ遅延は、そこで生じる電源電圧の何らかの変化、例えば、前記他の回路部分の動作（特に高速スイッチング動作）に起因する変化により影響されるという結果になる。
【００６４】
この問題は、（図３および図１０の例におけるように）各々、ＣＴＳ遅延に関与する回路部分が２つ以上あるとき、さらに悪化する。この遅延に関与する回路部分のどれか１つが他の回路部分のどれかと電源を分け合うと、ＣＴＳ遅延にとって変化する余地ができる。その上、遅延に関与する２つ以上の回路部分が同じ電源を分け合うと、そのうちの１つの回路部分の動作に起因する何らかの電源変化が不可避的に、同じ電源を分け合う他の回路部分の各々に伝わり、その結果、ＣＴＳ遅延変化の点で深刻な“ノックオン（knock-on）”効果が増大することになる。
【００６５】
上記の例におけるように、かかる回路部分の幾つかがセグメント化されてはいるが、各回路部分内の相異なるセグメントが同じ電源を分け合うとき、事態は特に深刻である。
【００６６】
ＣＴＳ遅延が一サイクルからその次のサイクルへと変化していくと、どのような変化であれ、アナログ出力信号にジッターを生じさせることになる。このジッターを減じるために、以下に述べるとおり様々な方策がこれまで考えられてきたが、最も厳しいジッター性能要件を満たす上で十分に効果的と言える方策は１つもなかった。
【００６７】
第１の方策は、図１０および図１１を参照して上述したように、ＣＴＳ遅延の大きさ全体、および／または、ＣＴＳ遅延に関与する回路部分の数を減じようというものである。上に指摘したとおり、この方策で無くすことのできるジッターの範囲はもとより限られている。
【００６８】
試みられた第２の方策は、ラッチ回路のための電力を、残りのＩＣ部分の給電に使用される電源と別個の外部電源から供給しようというものである。さらに、トリプルウェル構造の採用により、ラッチ回路を、残りの回路部分が中に形成されるウェルから物理的に切り離して、それ独自のウェルの中に形成し、それで、ラッチ回路への供給電力の絶縁を向上させることが可能である。例えば、英国特許公開ＧＢ−Ａ−２３４１２８７号では、第２ラッチ回路の各要素は、第１ラッチ回路、および、デコーダ回路のための電源と別個の外部（オフチップ）電源から給電される。しかしながら、クロック分配回路は第２ラッチ回路と同じ電源を分け合うので、遅延に関与する回路部分で、同じ電源を分け合うものが少なくとも２つ存在することになる。また、第２ラッチ回路の幾つかの要素は、第１ラッチ回路、および、デコーダ回路と同じ外部電源から給電され、相当の数のゲートを有し、従って、該要素に供給される電力の電位に相対的に大きい変化が生じることになる。
【００６９】
第２の方策の重大な欠点は、ＩＣのために電源端子の数を増やす必要があることである。電源端子の数が多いと、他の目的に使用できる端子の数が制限される上、ＩＣパッケージの物理的サイズを大きくすることが必要となる。また、相異なる電源が全て、代表的に同じ外部電源から導出されることになり、ＩＣ端子に供給される相異なる電力を別々に保つために、例えば、嵩張る減結合コンポーネント、グラウンドプレーンもしくは他の手間も費用もかかる方策を含めて、複雑な構成のプリント回路基板が必要とされる。
【００７０】
本発明を具現する混合信号ＩＣでは、ジッターの問題は、以前考えられた方策の欠点を伴うことなく、供給された電圧をチップ内部で調整する独自のオンチップ電源電圧レギュレータをもってＣＴＳ遅延に関与する信号処理回路部分を少なくとも１つ設けることにより解消される。
【００７１】
結果として、本実施例では、クロック分配回路１３０への給電を調整するために第１の内部電源電圧レギュレータ１１０Aが設けられており、ラッチ回路１５０への給電を調整するために第２の内部電源電圧レギュレータ１１０Bが設けられており、スイッチドライバ回路１６０への給電を調整するために第３の内部電源電圧レギュレータ１１０Cが設けられている。
【００７２】
こうして、クロック分配回路１３０、ラッチ回路１５０（または、１５０’）、および、スイッチドライバ回路１６０が関与した遅延（図７の回路におけるｄ２、ｄ３およびｄ４、もしくは、図１０および図１１の回路におけるｄ１、ｄ３’およびｄ４）が電源変化により受ける影響は著しく小さくなり、その結果、ジッター性能は著しく向上する。
【００７３】
図３の実施例では、クロック入力回路１２０およびスイッチ回路１７０も、それぞれジッター性能をさらに向上させるために独自の別個の内部調整器を具備することができよう。デコード結果の使い方次第では、デコーダ回路１４０に独自の別個の内部調整器を備え付けることもまた有利であるかもしれない。例えば、デコーダ回路１４０とスイッチドライバ回路１６０の間に確固たるラッチ回路１５０がなく、代わりにデコーダ回路自体がラッチ式出力を有するならば、デコーダ回路１４０（または、その出力ラッチ）はその独自の別個の内部調整器から利益を得ることになろう。
【００７４】
図１０の例では、ゲート１５７および１５９（クロックゲート回路）がＣＴＳ遅延時間全体に関与するので、両方の要素とも、ジッター性能をさらに向上させるために独自の別個の内部調整器を具備することができよう。
【００７５】
ちなみに、極めて安定した電圧を提供することが要求される回路（例えば、基準電圧用の予備調整器）のために、もしくは、小さい信号を高い信号／ノイズ比（ＳＮＲ）で増幅する回路（例えば、低ノイズの可聴周波数／無線周波数前置増幅器）のために、もしくは、調整度の低い電源もしくはノイズの大きい電源を使用する回路（例えば、可聴周波数／無線周波数増幅器）のために内部（すなわちオンチップ）電源調整を設けることは以前考えられていた。しかしながら、このような内部電源調整を、データ変換器（例えば、ディジタル／アナログ変換器やアナログ／ディジタル変換器）のような高速混合信号回路のクロック／切り換えパスに応用することは考えられていなかった。なぜなら、そのような装置は、電源電圧に対する感度が一般的に低い（例えば、ＥＣＬの場合）、および／または、性能要件が低い（例えば、ある種のＣＭＯＳ装置の場合）からである。
【００７６】
図１２は、本発明の一実施例における内部電源電圧レギュレータ１１０の一例を示す。調整器１１０は、図１２では点線で示されたとおりの２つの部分に分割されている。点線の左側の部分は、集積回路装置１００に含まれている（オンチップ）。点線の右側の部分は、集積回路装置１００の外部である（オフチップ）。
【００７７】
基本調整電圧Ｖｄｄが先ず未調整の外部電源電圧ＶＤＤから導出され、この基本調整電圧は次に緩衝され、必要に応じてさらに調整され、それで、調整器の出力ノードＢにおいて所望の電流駆動能を有する調整内部電源電圧ＶＤＤ（ｒｅｇ）が生成される。基本調整電圧は、図１２に電圧源として概略的に示されている。実際、これは例えば、周知の仕方で逆バイアスをかけたゼナーダイオードから導出されてよく、より望ましくは、電源ノイズをうまく拒絶できるバンドギャップ基準回路から導出されてよく、もしくは外部精密基準回路からさえ導出されてもよい。バッファ回路１２２は、演算増幅器を含んでもよい。
【００７８】
バッファ回路１２２は、その利得が概して周波数の増大に低落するので、その出力インピーダンスが代表的には誘導性であるように見える。図１２に示すとおり、出力インピーダンスは、固定インダクタンスＬampとして妥当な近似モデルにすることができる。事実、実際のインダクタンスは固定されるのでなく、出力電流（演算増幅器の相互コンダクタンスは電流と共に変化するので）、温度などのファクターに応じて変化してよい。
【００７９】
図１２の回路では、第１抵抗Ｒ1が、バッファ回路１２２の出力ノードＡと、調整電源電圧ＶＤＤ（ｒｅｇ）を出力する調整器出力ノードＢ（負荷ノード）の間に直列接続されている。第２抵抗Ｒ2が、前記ノードＢとＩＣの接続端子であるノードＣの間に直列接続されている。外部キャパシタＣextが、ノードＣと接地線ＧＮＤの間に直列接続されている。
【００８０】
電圧レギュレータの調整電源電圧ＶＤＤ（ｒｅｇ）は次に信号処理回路に送られる。この信号処理回路は、該調整器のノードＢに接続することにより該調整器により調整されている。図３について説明すると、クロック分配回路１３０は第１調整器１１０AのノードＢに接続されており、ラッチ回路１５０は第２調整器１１０BのノードＢに接続されており、スイッチドライバ回路１６０は第３調整器１１０CのノードＢに接続されている。
【００８１】
図１２においてノードＢに接続された信号処理回路が見せるインピーダンスの大きさＺは、次式により与えられると見ることができる。
【００８２】
【数１】
図１３は、キャパシタＣextのインピーダンスＺCの大きさ｜ＺC｜、および、インダクタンスＬampのインピーダンスＺLの大きさ｜ＺL｜と周波数ωとの関係を対数目盛で概略的に示す。｜ＺC｜は周波数の増大につれて下がり、｜ＺL｜は周波数の減少につれて上がるので、ある周波数ωXのところで２つのインピーダンスの大きさは交わり、そこで両方ともインピーダンス値ＺXを有する。
【００８４】
見て分かるとおり、図１２の回路では、Ｒ1＝Ｒ2＝Ｒと設定し、さらに、ＲをＬとＣの交わるインピーダンス値ＺXに等しいと設定することにより、図１２のノードＢで見られるインピーダンスＺの大きさは次のとおり減少する。
【００８５】
【数２】
よって、図１２に示す構成をもってすれば、当該信号処理回路に関してノードＢは、周波数ωから独立した、純粋に抵抗性の定インピーダンスを有するように見える。実際には無論、電源調整回路２０における増幅器の出力インピーダンスは、固定したインダクタンスＬampにより精密にモデル化されないであろうし、他の面においても理想的挙動からの逸脱があろうから、ノードＢインピーダンスは、周波数から独立した、完全に抵抗性のインピーダンスということにはならないであろう。
【００８７】
抵抗体Ｒ1およびＲ2は、これらの抵抗体とインダクタンスＬampとキャパシタＣextで構成されたＬＣ共振回路における減衰抵抗体として効果的に働く。上述した定インピーダンスの場面は、Ｒ1およびＲ2の値がＬＣ共振回路にとって臨界的な減衰効果を与えるように設定されたときに現れる。実際には、例えば、演算増幅器のコンポーネント公差と非理想的挙動のため、回路を臨界的な減衰効果を与えられる形に構成することが通常確実に可能ではない。それゆえ、多少過剰気味の減衰（例えば、Ｑ公称値が０．３〜０．７の範囲内）が得られるようにＲ1およびＲ2の値を設定し、それにより、コンポーネント公差および他のファクターを見込んだ上で不足減衰が生じないようにするのが望ましい。
【００８８】
シミュレーション、および／または、実測に基づき、本発明の一実施例ではＬampはほぼ１μＨである。キャパシタＣextは、任意のどんな値にも設定できるが、１０ｎＦ〜１μＦの範囲内であるのが望ましい。Ｃextが１０ｎＦより小さいと、出力インピーダンスＺは過大となり、Ｃが１μＦより大きいと、キャパシタは嵩張る上に費用がかかりすぎることになる。これが交差インピーダンスの生じるケースであり、よって、抵抗Ｒの値は３．１６Ωである。多少過剰気味の減衰が得られるように構成するためには、例えば、Ｒ値３．５Ωの抵抗を使用することができる。
【００８９】
図１２の回路において、所望の低い出力インピーダンスＺ（例えば、数オーム）を得るためには、キャパシタはかなり大きいことが必要であり、そこでオフチップとされている。各内部調整器のための外部キャパシタは、対応するＩＣの接続端子（ノードＣ）に接続されている。これら対応する接続端子は、図３において１０９Ａ〜１０９Ｃとしてラベル付けされている。
【００９０】
図１２および図１３を参照して述べた電源電圧調整回路に加えられた更なる変更点および改良点は、我々の同時係属中の日本国特開２００１−１４２５５１号公報（英国特許公開ＧＢ−Ａ−２３５６２６７号に対応）の中に見つけることができ、その全体の内容をここに言及することにより援用する。
【００９１】
オンチップ電源調整器が、図１２および図１３を参照して上述したタイプでなければならないわけではないが、周波数に依存しない低い出力インピーダンスがこのような調整器により提供される点で該タイプが有利であることは、理解されよう。高めの電圧がオンチップで使用できるようにしておき、これを調整器が下方調整できるようにすることが必要であるが、いずれにせよ頻発するのはこうしたケースであろう。例えば、“精密アナログ（precision analog）”回路が使用するのは３．３Ｖであるが、“高速スイッチング（high-speed switching）”回路が使用するのは２．５Ｖもしくは１．８Ｖである。
【００９２】
また、ＣＴＳ遅延に関与する全ての信号処理回路が独自の内部電源調整器を備えていることが本質でないことも理解されよう。例えば、図３の実施例においてクロック入力回路１２０はそのような電圧レギュレータを備えていない。そのような信号処理回路部分のうち、独自の内部電源電圧レギュレータを備えているのが１つだけであっても、有利さは確保されよう。
【００９３】
上述したように、様々な電源回路部分、例えば、ディジタル回路部分、ラッチ回路部分、アナログ回路部分、および、クロック分配回路部分に別個の電源電圧を加えることにより、さらに向上したジッター性能を達成することが以前提案された。この場合、内部電源電圧レギュレータが依然として有利である。例えば、図１４に示す本発明の他の実施例では、別個の３つの外部電源が使用される。すなわち、（ａ）デコーダ回路１４０のための電源ＤＩＧＩＴＡＬ ＧＮＤ／ＶＤＤ、（ｂ）ラッチ回路１５０のための電源ＬＡＴＣＨ ＧＮＤ／ＶＤＤ、および、（ｃ）スイッチ回路１７０のための電源ＡＮＡＬＯＧ ＧＮＤ／ＶＤＤである。内部電源電圧レギュレータ１１０Aおよび１１０Bは、外部電源電圧ＬＡＴＣＨＧＮＤ／ＶＤＤを受けられるように接続されており、他方、内部電源電圧レギュレータ１１０Cは、外部電源電圧ＡＮＡＬＯＧ ＧＮＤ／ＶＤＤを受けられるように接続されている。ここで、参照符号２００は、混合信号集積回路装置（ＤＡＣ）を示している。
【００９４】
別個のオンチップ電源電圧レギュレータから利益を得ることのできる信号処理回路が図３〜図１４を参照して上述したものだけに限らないことは、理解されよう。例えば、クロック分配回路、クロックゲート回路（例えば、図１０におけるゲート１５７および１５９）、および、クロック対サンプル遅延が電源電圧の関数である他の回路（例えば、大抵のＣＭＯＳ回路）はどれも、独自のオンチップ調整器を備え付けることができる。
【００９５】
相異なる回路のための別個の調整器はまた、電源に誘導された漏話を減じるのにも有用である。例えば、高速ＤＡＣの出力信号がその独自のクロックパスの電源電圧（または、等価である場合の遅延）に影響する場合、これが高調波歪み（harmonic distortion）および、相互変調歪み（intermodulation distortion）の原因となる。この場合、クロック入力、バッファ、クロック分配の各回路部分、および、ＤＡＣは別個の電源電圧レギュレータを使用するのが望ましいであろう。
【００９６】
これは、ＤＡＣ供給電流が一定である場合にさえ起こるかもしれない。なぜなら、ＤＡＣ出力が釣り合わされていないかもしれないし、何らかの保護ダイオードもしくは他の寄生キャパシタンスを介して回路出力と電源の間に結合が存在するかもしれないからである（例えば、全体としてＰＭＯＳトランジスタを使用保護回路がＶＤＤに対して不可避の寄生キャパシタンスを有することがある）。２つのＤＡＣ回路が同じ集積回路装置に包含される場合、両ＤＡＣ回路間に漏話が生じ、これがＳＦＤＲを劣化させることがあり得るので、各ＤＡＣ回路は独自の電源電圧レギュレータを有することから利益を得ることになろう。このような２つのＤＡＣ回路を有する集積回路装置をもってすれば、両ＤＡＣ回路に共通して設けられたどんなクロック処理回路も、ＤＡＣ回路自体に内蔵されたクロック処理回路（例えば、クロック入力回路部分、および／または、クロック分配回路部分）のために設けられた別個の調整器に加えて独自の電源電圧レギュレータを有するから利益を得ることになろう。
【００９７】
上の実施例は、ディジタル／アナログ変換器（ＤＡＣ）集積回路装置との関連において述べた。ＤＡＣでは、ＣＴＳ遅延におけるジッター（遅延誤差）が、アナログ出力信号に振幅誤差を導入する影響を有する。結果的に出力信号に歪みを生じさせるこのような振幅誤差は、無論、入力信号（延いては出力信号）が変化している場合にしか生じず、ジッターによる誤差は、この変化する信号の周波数（または、等価である場合のスキューレート）にほぼ比例する。
【００９８】
同様の考えはアナログ／ディジタル変換器（ＡＤＣ）にも当てはまり、そこでは、例えば、アナログ入力信号のサンプリングが早すぎるか遅すぎるかすると、結果的にサンプリング後のアナログ入力信号に振幅誤差が生じ、これが不可避的にディジタル出力信号に伝わるため、ＣＴＳ遅延におけるジッターが相応の振幅誤差影響も持つことがある。
【００９９】
図１５は、アナログ／ディジタル変換器（ＡＤＣ）にも使用できる電圧蓄積回路の各要素を示す。この電圧蓄積回路は、該回路の入力ノードＩＮとストレージキャパシタ３０２の第１プレートの間に接続された入力スイッチ素子３０１を含む。キャパシタ３０２の他方のプレートは、該回路の共通端子ＣＯＭに接続されている。該回路の出力ノードＯＵＴから第１プレートの電位Ｖcに応じて出力電圧Ｖoを提供できるように、該第１のプレートに高インピーダンス増幅器素子３０３が接続されている。
【０１００】
電圧蓄積回路は、さらに、ブートストラップジェネレータ回路３０４およびセレクタ回路３０５を含むスイッチドライバ部分３１０を備える。ブートストラップジェネレータ回路３０４は、増幅器素子３０３の出力端子に接続された入力を有する。ジェネレータ回路３０４は、そのそれぞれの出力において、各々、出力端子電位Ｖoから一定の偏りを有する電位ＶhighおよびＶlow（Ｖhigh＞Ｖlow）を発生させる。これら２つの電位は、入力スイッチ素子３０１をＯＮ状態およびＯＦＦ状態に保つためにそのゲート電極に加えるのに適したレベルである。
【０１０１】
２つの電位ＶhighおよびＶlowは、クロック信号ＣＫも受信するセレクタ回路３０５に入力として加えられる。セレクタ回路３０５の出力は、入力スイッチ素子３０１のゲート電極に接続されている。セレクタ回路３０５は、２つの電位ＶhighとＶlowの間のゲート電極電位をクロック信号ＣＫに応じて切り換える。ブートストラップ使用のスイッチドライバ部分３１０は、入力スイッチ素子３０１をＯＮ状態に保つために該素子に印加された電位が、入力端子電位Ｖiに相対的に固定されており、そのため、素子３０１がＯＦＦに切り換えられるときに該素子により注入される電荷の量が入力端子電位に関係なくほぼ一定であるという利点を有する。電荷注入量が一定であるので、これが延いては、蓄積電圧の誤差が一定であることにつながり、こうした誤差であれば、容易に補正することができる。
【０１０２】
図１５の電圧蓄積回路の更なる詳細は、英国特許公開ＧＢ−Ａ−２２７０４３１号の中に見つけることができ、その全体の内容をここに言及することにより援用する。
【０１０３】
図１５の電圧蓄積回路は、ＡＤＣにおいて、相応のディジタル信号に変換すべきアナログ入力信号をサンプリングし、ホールドするのに使用してよい。この場合、各変換サイクルにおいて、入力スイッチ素子３０１をそのＯＮ状態（サンプリング）からＯＦＦ状態（ホールド）に切り換えることによりアナログ入力信号の新たなサンプルが採取される。この切り換えは、外部から与えられたクロック信号（タイミング信号）により決定された時点で始められる。セレクタ回路３０５に加えられるオンチップクロック信号ＣＫは、例えば、クロック入力回路部分（図示されていないが、図３のクロック入力回路部分１２０と同様）により外部から与えられたクロック信号ＣＬＫから導出され、クロック分配回路部分（図示されていないが、図３のクロック入力回路部分１３０と同様）によりＡＤＣ内部に分配される。従って、クロック入力回路部分、クロック分配回路部分およびスイッチドライバ部分３１０が、この場合の遅延関与部を構成し、各遅延関与部が、当該の遅延関与部に印加された電源電圧の変化による影響を受けるＣＴＳ遅延全体に関与する。この理由により、本発明を具現するＡＤＣでは、かかる遅延関与部の１つ以上、望ましくは各々が、当該の遅延関与部に加えられる調整後の内部電源電圧を外部電源電圧から導出するためにそれ独自の内部電源電圧レギュレータを有する。また、増幅器素子３０３がＣＴＳ遅延に関与してよく、よって、それ独自の内部電源電圧レギュレータからも利益が得られよう。
【０１０４】
図１５に示す種類の２つの電圧蓄積回路は、英国特許公開ＧＢ−Ａ−２２７０４３１号にも詳述されているとおり、パイプライン式ＡＤＣの各パイプライン段階において有利に使用することができる。パイプライン段階当たり２つの電圧蓄積回路の各々が１つの遅延関与部を備えるので、同一段階における２つの電圧蓄積回路の各々にとって、それ独自の内部電源電圧レギュレータを１つ以上有することが望ましい。また、各段階がそれ独自の内部電源電圧レギュレータを１つ以上有することが望ましい。
【０１０５】
従って、本発明はＡＤＣにも有利に適用できる。
【０１０６】
別個のオンチップ電源電圧レギュレータを設ける手法は、信号パスにおける遅延が信号処理回路部分における遅延に決定的に左右され、且つ、その遅延が該信号処理回路部分に印加された電源電圧に左右されるような、該信号処理回路部分を有する他のタイプの集積回路装置に適用できることが理解されよう。例えば、本発明は、ディジタルミキサにも適用することができる。
【０１０７】
（付記１） 受信された入力信号に応じて出力信号を生成するように動作し、該出力信号の生成をタイミング信号により決められた時点で開始すると共に該タイミング信号に関して遅延時間分だけ遅延された時点で終了させ、少なくとも１つの遅延関与部を含み、該遅延関与部は、これに印加された電源電圧の変化により影響された遅延時間に関与するようになっている信号処理回路と、
前記混合信号集積回路装置が外部電圧電源を使ってそこから外部電源電圧を受け取るときに接続され、該外部電源電圧から前記遅延関与部に加えられる調整後の内部電源電圧を導出するように動作し、さらに、該混合信号集積回路装置内で前記調整後の内部電源電圧以外の電圧が供給される少なくとも１つの回路部分を含む、少なくとも１つの内部電源電圧レギュレータと、を備えることを特徴とする混合信号集積回路装置。
【０１０８】
（付記２） 付記１に記載の混合信号集積回路装置において、
前記信号処理回路は、それぞれが印加された電源電圧の変化による影響を受ける遅延時間に関与する複数の遅延関与部を含み、且つ、
前記混合信号集積回路装置は、該装置が外部電圧電源を使ってそこから外部電源電圧を受け取ろうとするときにそれぞれ接続され、該外部電源電圧から前記対応する遅延関与部に印加される調整後の内部電源電圧を導出する、前記複数の遅延関与部にそれぞれ対応する複数の内部電源電圧レギュレータを備えることを特徴とする混合信号集積回路装置。
【０１０９】
（付記３） 付記１または２に記載の混合信号集積回路装置において、前記内部電源電圧レギュレータもしくは各内部電源電圧レギュレータは、前記遅延関与部もしくは各遅延関与部だけ専用に給電することを特徴とする混合信号集積回路装置。
【０１１０】
（付記４） 付記１〜３のいずれか１項に記載の混合信号集積回路装置において、使用時に、少なくとも２つの異なる外部電源電圧を受け取るように接続され、該少なくとも２つの異なる外部電源電圧が前記信号処理回路の相異なる回路部分の給電に使用されることを特徴とする混合信号集積回路装置。
【０１１１】
（付記５） 付記４に記載の混合信号集積回路装置において、該混合信号集積回路装置は、外部電源電圧当たり少なくとも１つの内部電源電圧レギュレータを備え、該内部電源電圧レギュレータは、少なくとも１つの前記遅延関与部に印加された調整後の内部電源電圧を前記外部電源電圧から導出することを特徴とする混合信号集積回路装置。
【０１１２】
（付記６） 付記４または５に記載の混合信号集積回路装置において、前記少なくとも２つの外部電源電圧の１つは、前記信号処理回路のディジタル回路部分の給電に使用され、且つ、前記少なくとも２つの外部電源電圧の他方もしくは他の１つは、前記信号処理回路のアナログ回路部分の給電に使用されることを特徴とする混合信号集積回路装置。
【０１１３】
（付記７） 付記１〜６のいずれか１項に記載の混合信号集積回路装置において、前記遅延関与部もしくは１つの遅延関与部は、クロック入力部分であることを特徴とする混合信号集積回路装置。
【０１１４】
（付記８） 付記７に記載の混合信号集積回路装置において、前記クロック入力部分は前記タイミング信号を受信するように動作し、そこから少なくとも１つの内部クロック信号を前記信号処理回路で使用するように導出することを特徴とする混合信号集積回路装置。
【０１１５】
（付記９） 付記１〜８のいずれか１項に記載の混合信号集積回路装置において、前記遅延関与部もしくは１つの遅延関与部は、クロック分配部分であることを特徴とする混合信号集積回路装置。
【０１１６】
（付記１０） 付記９に記載の混合信号集積回路装置において、前記クロック分配部分は、前記信号処理回路内部で前記タイミング信号から１つ以上のクロック信号を導出することを特徴とする混合信号集積回路装置。
【０１１７】
（付記１１） 付記１〜１０のいずれか１項に記載の混合信号集積回路装置において、前記遅延関与部もしくは１つの遅延関与部は、ラッチ部分であることを特徴とする混合信号集積回路装置。
【０１１８】
（付記１２） 付記１１に記載の混合信号集積回路装置において、前記ラッチ部分は、クロック信号により決定された時点で信号をラッチし、それにより、前記出力信号の生成に使用される刻時信号を生成することを特徴とする混合信号集積回路装置。
【０１１９】
（付記１３） 付記１〜１２のいずれか１項に記載の混合信号集積回路装置において、前記遅延関与部もしくは１つの遅延関与部は、スイッチドライバ部分であることを特徴とする混合信号集積回路装置。
【０１２０】
（付記１４） 付記１３に記載の混合信号集積回路装置において、前記スイッチドライバ部分は、制御信号を受信すうように動作し、該受信した制御信号における変化に応答してスイッチを開閉すべく該スイッチに使用する駆動信号を生成することを特徴とする混合信号集積回路装置。
【０１２１】
（付記１５） 付記１３に記載の混合信号集積回路装置において、前記スイッチは、サンプル／ホールド回路をサンプリング状態とホールド状態の間で切り換えるように開閉されることを特徴とする混合信号集積回路装置。
【０１２２】
（付記１６） 付記１〜１５のいずれか１項に記載の混合信号集積回路装置において、前記遅延関与部もしくは１つの遅延関与部は、電子スイッチ部分であることを特徴とする混合信号集積回路装置。
【０１２３】
（付記１７） 付記１６に記載の混合信号集積回路装置において、前記電子スイッチ部分は、前記出力信号の全部もしくは一部の切り換えに使用されることを特徴とする混合信号集積回路装置。
【０１２４】
（付記１８） 付記１〜１７のいずれか１項に記載の混合信号集積回路装置において、前記遅延関与部もしくは１つの遅延関与部は、アナログ増幅器部分であることを特徴とする混合信号集積回路装置。
【０１２５】
（付記１９） 付記１〜１８のいずれか１項に記載の混合信号集積回路装置において、前記入力信号はディジタル信号であり、且つ、前記出力信号はアナログ信号であることを特徴とする混合信号集積回路装置。
【０１２６】
（付記２０） 付記１〜１８のいずれか１項に記載の混合信号集積回路装置において、前記入力信号はアナログ信号であり、且つ、前記出力信号はディジタル信号であることを特徴とする混合信号集積回路装置。
【０１２７】
（付記２１） 付記１〜２０のいずれか１項に記載の混合信号集積回路装置において、前記信号処理回路は一連の処理を実行すべく反復動作し、該各処理サイクルにおいて１つの出力信号が生成されることを特徴とする混合信号集積回路装置。
【０１２８】
（付記２２） 付記１〜２１のいずれか１項に記載の混合信号集積回路装置において、前記信号処理回路の少なくとも１つの回路部分は、組み合わされて、前記受信された入力信号に応じて前記出力信号を生成する複数の回路セグメントに分割されていることを特徴とする混合信号集積回路装置。
【０１２９】
（付記２３） 付記２２に記載の混合信号集積回路装置において、前記１つ以上の遅延関与部は、前記複数の回路セグメントに含まれることを特徴とする混合信号集積回路装置。
【０１３０】
（付記２４） 付記１〜２３のいずれか１項に記載の混合信号集積回路装置において、前記信号処理回路の少なくとも１つの回路部分は、パイプライン方式により前記受信された入力信号に応じて前記出力信号を生成する一連のパイプライン段階に分割されていることを特徴とする混合信号集積回路装置。
【０１３１】
（付記２５） 付記２４に記載の混合信号集積回路装置において、前記パイプライン段階の少なくとも１つは、前記遅延関与部の１つ以上を備えることを特徴とする混合信号集積回路装置。
【０１３２】
（付記２６） 付記２４に記載の混合信号集積回路装置において、各パイプライン段階は、前記遅延関与部の１つ以上を備えることを特徴とする混合信号集積回路装置。
【０１３３】
（付記２７） 付記１〜２６のいずれか１項に記載の混合信号集積回路装置において、前記内部電源電圧レギュレータもしくは各内部電源電圧レギュレータは、その出力インピーダンスの周波数依存の変化を低減する手段を有することを特徴とする混合信号集積回路装置。
【０１３４】
（付記２８） 付記２７に記載の混合信号集積回路装置において、インピーダンスの変化を低減する手段は、
前記外部電源電圧から導出された調整電源電圧を受け取るための入力を有し、且つ、インピーダンスの有効誘導性成分が前記内部電源電圧レギュレータにより給電される遅延関与部の所望の動作周波数範囲内に存する出力を有する基準電圧増幅器と、
前記基準電圧増幅器の出力と前記遅延関与部が接続された調整器の出力ノードとの間に予め選択された抵抗が接続された第１抵抗素子と、
前記混合信号集積回路装置の使用時に、予め選択されたキャパシタンスを有する外部キャパシタ手段が接続される接続端子と、
前記出力ノードと前記接続端子との間に予め選択された抵抗が接続された第２抵抗素子と、を備えることを特徴とする混合信号集積回路装置。
【０１３５】
（付記２９） 付記１〜２８のいずれか１項に記載の混合信号集積回路装置において、２組以上の前記信号処理回路を備え、該各組は、調整後の内部電源電圧を当該組の信号処理回路における少なくとも１つ以上の遅延関与部に印加するために少なくとも１つの内部電源電圧レギュレータを有することを特徴とする混合信号集積回路装置。
【０１３６】
（付記３０） 付記２９に記載の混合信号集積回路装置において、前記信号処理回路の各組は、１つのディジタル／アナログ変換器またはアナログ／ディジタル変換器を備えることを特徴とする混合信号集積回路装置。
【０１３７】
【発明の効果】
以上、詳述したように、本発明によれば、ディジタル／アナログ変換器などのセグメント化混合信号回路におけるノイズ整形を改善することができる。
【図面の簡単な説明】
【図１】上で論じたもので、従来のＤＡＣの各要素を示す図である。
【図２】上で論じたもので、２進入力ワードから導出されたサモメタコード化信号をまとめた表を示す図である。
【図３】本発明を具現する混合信号集積回路装置（ＤＡＣ）の各要素を示すブロック図である。
【図４】図３のＤＡＣの各要素をより詳細に示すブロック図である。
【図５】図４のラッチの一構成例を示す回路図である。
【図６】図４のアナログセルの一構成例を示す回路図である。
【図７】クロック対サンプル遅延時間を表すのに使用されるタイミングチャートである。
【図８】ラッチ回路に遅延クロックを供給するための遅延素子を含む本発明を具現するＤＡＣの各要素を示す図である。
【図９】図８の回路の動作を表すのに使用されるタイミング図である。
【図１０】２段式のラッチ回路を有する本発明を具現するＤＡＣの各要素を示す図である。
【図１１】図１０の回路の動作を表すのに使用されるタイミング図である。
【図１２】本発明の一実施例に使用される内部電源調整器の一構成例を示す図である。
【図１３】図１２における調整器のコンポーネントのインピーダンス変化のグラフを示す図である。
【図１４】本発明を具現するもうひとつの混合信号集積回路装置（ＤＡＣ）の各要素を示すブロック図である。
【図１５】本発明を具現するもうひとつの混合信号集積回路装置（ＡＤＣ）の各要素を示す図である。
【符号の説明】
１，１００，２００…混合信号集積回路装置（ディジタル／アナログ変換器：ＤＡＣ）
２；２1〜２n…電流源（回路セグメント）
４1〜４n…差動スイッチ回路（回路セグメント）
６…２進式サモメタデコーダ
１０２…ディジタル入力
１０４…クロック入力
１０６…電源電圧端子
１０７…接地（ＧＮＤ）端子
１０８…アナログ出力
１０９Ａ〜１０９Ｃ…接続端子
１１０；１１０A,１１０B,１１０C…電源電圧レギュレータ
１２０…クロック入力回路
１２２…バッファ回路
１３０…クロック分配回路
１４０…デコーダ回路
１４５…遅延素子
１５０…ラッチ回路
１５０’…第１ラッチ回路（ラッチ回路）
１５４…第２ラッチ回路
１６０…スイッチドライバ回路
１７０…スイッチ回路
３０１…入力スイッチ素子
３０２…ストレージキャパシタ
３０３…高インピーダンス増幅器素子
３０４…ブートストラップジェネレータ回路
３０５…セレクタ回路
３１０…スイッチドライバ部分
Claims (10)
- 受信された入力信号に応じて出力信号を生成するように動作し、該出力信号の生成をタイミング信号により決められた時点で開始すると共に該タイミング信号に関して遅延時間分だけ遅延された時点で終了させ、少なくとも１つの遅延関与部を含み、該遅延関与部は、これに印加された電源電圧の変化により影響された遅延時間に関与するようになっている信号処理回路と、
前記混合信号集積回路装置が外部電圧電源を使ってそこから外部電源電圧を受け取るときに接続され、該外部電源電圧から前記遅延関与部に加えられる調整後の内部電源電圧を導出するように動作し、さらに、該混合信号集積回路装置内で前記調整後の内部電源電圧以外の電圧が供給される少なくとも１つの回路部分を含む、少なくとも１つの内部電源電圧レギュレータと、を備えることを特徴とする混合信号集積回路装置。 - 請求項１に記載の混合信号集積回路装置において、
前記信号処理回路は、それぞれが印加された電源電圧の変化による影響を受ける遅延時間に関与する複数の遅延関与部を含み、且つ、
前記混合信号集積回路装置は、該装置が外部電圧電源を使ってそこから外部電源電圧を受け取ろうとするときにそれぞれ接続され、該外部電源電圧から前記対応する遅延関与部に印加される調整後の内部電源電圧を導出する、前記複数の遅延関与部にそれぞれ対応する複数の内部電源電圧レギュレータを備えることを特徴とする混合信号集積回路装置。 - 請求項１または２に記載の混合信号集積回路装置において、前記内部電源電圧レギュレータもしくは各内部電源電圧レギュレータは、前記遅延関与部もしくは各遅延関与部だけ専用に給電することを特徴とする混合信号集積回路装置。
- 請求項１〜３のいずれか１項に記載の混合信号集積回路装置において、使用時に、少なくとも２つの異なる外部電源電圧を受け取るように接続され、該少なくとも２つの異なる外部電源電圧が前記信号処理回路の相異なる回路部分の給電に使用されることを特徴とする混合信号集積回路装置。
- 請求項４に記載の混合信号集積回路装置において、該混合信号集積回路装置は、外部電源電圧当たり少なくとも１つの内部電源電圧レギュレータを備え、該内部電源電圧レギュレータは、少なくとも１つの前記遅延関与部に印加された調整後の内部電源電圧を前記外部電源電圧から導出することを特徴とする混合信号集積回路装置。
- 請求項４または５に記載の混合信号集積回路装置において、前記少なくとも２つの外部電源電圧の１つは、前記信号処理回路のディジタル回路部分の給電に使用され、且つ、前記少なくとも２つの外部電源電圧の他方もしくは他の１つは、前記信号処理回路のアナログ回路部分の給電に使用されることを特徴とする混合信号集積回路装置。
- 請求項１〜６のいずれか１項に記載の混合信号集積回路装置において、前記信号処理回路の少なくとも１つの回路部分は、パイプライン方式により前記受信された入力信号に応じて前記出力信号を生成する一連のパイプライン段階に分割されていることを特徴とする混合信号集積回路装置。
- 請求項１〜７のいずれか１項に記載の混合信号集積回路装置において、前記内部電源電圧レギュレータもしくは各内部電源電圧レギュレータは、その出力インピーダンスの周波数依存の変化を低減する手段を有することを特徴とする混合信号集積回路装置。
- 請求項８に記載の混合信号集積回路装置において、インピーダンスの変化を低減する手段は、
前記外部電源電圧から導出された調整電源電圧を受け取るための入力を有し、且つ、インピーダンスの有効誘導性成分が前記内部電源電圧レギュレータにより給電される遅延関与部の所望の動作周波数範囲内に存する出力を有する基準電圧増幅器と、
前記基準電圧増幅器の出力と前記遅延関与部が接続された調整器の出力ノードとの間に予め選択された抵抗が接続された第１抵抗素子と、
前記混合信号集積回路装置の使用時に、予め選択されたキャパシタンスを有する外部キャパシタ手段が接続される接続端子と、
前記出力ノードと前記接続端子との間に予め選択された抵抗が接続された第２抵抗素子と、を備えることを特徴とする混合信号集積回路装置。 - 請求項１〜９のいずれか１項に記載の混合信号集積回路装置において、２組以上の前記信号処理回路を備え、該各組は、調整後の内部電源電圧を当該組の信号処理回路における少なくとも１つ以上の遅延関与部に印加するために少なくとも１つの内部電源電圧レギュレータを有することを特徴とする混合信号集積回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB0107119.0 | 2001-03-21 | ||
| GB0107119A GB2373654B (en) | 2001-03-21 | 2001-03-21 | Reducing jitter in mixed-signal integrated circuit devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002280890A JP2002280890A (ja) | 2002-09-27 |
| JP3902444B2 true JP3902444B2 (ja) | 2007-04-04 |
Family
ID=9911282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001336369A Expired - Fee Related JP3902444B2 (ja) | 2001-03-21 | 2001-11-01 | 混合信号集積回路装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6628219B2 (ja) |
| JP (1) | JP3902444B2 (ja) |
| KR (1) | KR100780758B1 (ja) |
| CN (2) | CN100550647C (ja) |
| FR (1) | FR2822607B1 (ja) |
| GB (1) | GB2373654B (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3927478B2 (ja) * | 2002-09-30 | 2007-06-06 | 株式会社ルネサステクノロジ | Ｄ／ａコンバータ |
| US7263676B2 (en) * | 2003-04-09 | 2007-08-28 | Synopsys, Inc. | Method and apparatus for detecting and analyzing the propagation of noise through an integrated circuit |
| US6836234B1 (en) * | 2003-09-22 | 2004-12-28 | Broadcom Corporation | System for matching rise and fall times of drive signals in a digital to analog converter |
| CN100401639C (zh) * | 2003-09-29 | 2008-07-09 | 苏州顺芯半导体有限公司 | 具有可变引线和可变管脚用途的音频数模转换器 |
| US6992608B2 (en) * | 2004-04-13 | 2006-01-31 | Texas Instruments Incorporated | Current-steering digital-to-analog converter having a minimum charge injection latch |
| KR100550102B1 (ko) * | 2004-07-16 | 2006-02-08 | 한국전자통신연구원 | 전류셀 구동 방식의 디지털-아날로그 변환기 |
| CN1945978B (zh) * | 2005-05-27 | 2012-01-18 | 阿纳洛格装置公司 | 采用积分非线性误差整形的流水线adc |
| US7571202B2 (en) * | 2005-09-07 | 2009-08-04 | Via Technologies, Inc. | Method and apparatus for digital noise mask filtering |
| US7295937B2 (en) * | 2005-07-20 | 2007-11-13 | Texas Instruments Incorporated | Method and system for determining noise components of an analog-to-digital converter |
| US7375671B1 (en) * | 2007-02-06 | 2008-05-20 | Linear Technology Corporation | Systems and methods for reducing transient errors on digital to analog converters (DACs) deglitcher |
| US7911190B2 (en) * | 2007-02-14 | 2011-03-22 | Texas Instruments Incorporated | Regulator with automatic power output device detection |
| TWI337810B (en) * | 2007-08-10 | 2011-02-21 | Realtek Semiconductor Corp | Look-up table type data weighted average circuit and method of dynamic element matching |
| US8040092B2 (en) * | 2008-11-24 | 2011-10-18 | GM Global Technology Operations LLC | Power supply topology for a multi-processor controller in an electric traction system |
| US8536935B1 (en) * | 2010-10-22 | 2013-09-17 | Xilinx, Inc. | Uniform power regulation for integrated circuits |
| US8350741B2 (en) * | 2011-01-31 | 2013-01-08 | Agilent Technologies, Inc. | Device and method for driving digital-to-analog converter |
| US9053257B2 (en) * | 2012-11-05 | 2015-06-09 | Advanced Micro Devices, Inc. | Voltage-aware signal path synchronization |
| US8847806B2 (en) * | 2012-11-29 | 2014-09-30 | Intel Mobile Communications GmbH | Digital to analog converter comprising mixer |
| US8836559B2 (en) | 2012-11-29 | 2014-09-16 | Intel Mobile Communications GmbH | Capacitive digital to analog converter |
| CN103346794B (zh) * | 2013-05-20 | 2016-08-03 | 中国科学院微电子研究所 | 数模转换器 |
| EP2849543B1 (en) | 2013-09-12 | 2021-02-24 | Socionext Inc. | Components and circuits for output termination |
| US9054722B2 (en) | 2013-09-12 | 2015-06-09 | Fujitsu Semiconductor Limited | Circuitry and methods for use in mixed-signal circuitry |
| EP2849344B1 (en) | 2013-09-12 | 2019-11-06 | Socionext Inc. | Circuitry and methods for use in mixed-signal circuitry |
| EP2849345B1 (en) | 2013-09-12 | 2020-11-04 | Socionext Inc. | Circuitry and methods for use in mixed-signal circuitry |
| EP2849346B1 (en) | 2013-09-12 | 2019-08-21 | Socionext Inc. | Mixed-signal circuitry |
| US8976050B1 (en) | 2013-09-12 | 2015-03-10 | Fujitsu Semiconductor Limited | Circuitry and methods for use in mixed-signal circuitry |
| EP2849022B1 (en) | 2013-09-12 | 2016-05-25 | Socionext Inc. | Circuitry useful for clock generation and distribution |
| EP2849021B1 (en) | 2013-09-12 | 2020-01-01 | Socionext Inc. | Signal-alignment circuitry and methods |
| CN103532561B (zh) * | 2013-10-23 | 2016-08-31 | 中国北方发动机研究所(天津) | 一种提高频压转换线性度的转换电路 |
| US9748945B2 (en) * | 2014-10-28 | 2017-08-29 | Infineon Technologies Ag | Communicating with power switching devices |
| EP3171516B1 (de) | 2015-11-19 | 2019-06-26 | Etel S. A.. | Schaltungsanordnung mit mindestens einem leistungstransistor für einen umrichter |
| EP3682377A4 (en) | 2017-09-15 | 2021-06-16 | Mythic, Inc. | MIXED SIGNAL CALCULATION SYSTEM AND METHODS |
| US10270431B2 (en) * | 2017-09-27 | 2019-04-23 | Micron Technology, Inc. | Methods and apparatuses of a two-phase flip-flop with symmetrical rise and fall times |
| US10164618B1 (en) * | 2017-12-28 | 2018-12-25 | Micron Technology, Inc. | Jitter cancellation with automatic performance adjustment |
| EP3769426A4 (en) | 2018-03-19 | 2021-12-22 | Mythic, Inc. | SYSTEM AND METHOD FOR CALCULATION OF MIXED SIGNALS |
| EP3648426B1 (en) * | 2018-11-02 | 2022-01-26 | Melexis Technologies SA | Integrated circuit and method for communicating data |
| JP2021082879A (ja) * | 2019-11-15 | 2021-05-27 | 富士電機株式会社 | 論理回路および回路チップ |
| CN116707460B (zh) * | 2023-03-14 | 2024-01-23 | 深圳市晶扬电子有限公司 | 一种音频功率放大器的保护电路 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4346343A (en) * | 1980-05-16 | 1982-08-24 | International Business Machines Corporation | Power control means for eliminating circuit to circuit delay differences and providing a desired circuit delay |
| US4445083A (en) * | 1981-08-26 | 1984-04-24 | Honeywell Information Systems Inc. | Integrated circuit compensatory regulator apparatus |
| US4879505A (en) * | 1986-12-23 | 1989-11-07 | Analog Devices, Inc. | Temperature and power supply compensation circuit for integrated circuits |
| GB2260833A (en) * | 1991-10-22 | 1993-04-28 | Burr Brown Corp | Reference voltage circuit allowing fast power-up |
| CN1075690C (zh) * | 1991-11-07 | 2001-11-28 | 摩托罗拉公司 | 混合信号处理系统及其供电方法 |
| US5254891A (en) * | 1992-04-20 | 1993-10-19 | International Business Machines Corporation | BICMOS ECL circuit suitable for delay regulation |
| GB9218987D0 (en) | 1992-09-08 | 1992-10-21 | Fujitsu Ltd | Voltage storage circuits |
| JP3267756B2 (ja) * | 1993-07-02 | 2002-03-25 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP3703880B2 (ja) * | 1995-04-28 | 2005-10-05 | 株式会社アドバンテスト | 遅延時間制御回路 |
| KR0142960B1 (ko) * | 1995-05-25 | 1998-08-17 | 김광호 | 전원 변동에 안정된 반도체 메모리 장치 |
| US5706005A (en) * | 1995-10-30 | 1998-01-06 | Analog Devices, Incorporated | D/A converter with improved means to prevent output signal instability |
| US5959502A (en) * | 1997-08-15 | 1999-09-28 | Texas Instruments Incorporated | Analog phase-locked loop including voltage regulator |
| GB2333171A (en) * | 1998-01-08 | 1999-07-14 | Fujitsu Microelectronics Ltd | Thermometer coding circuitry |
| GB2364838B (en) * | 1998-03-04 | 2002-03-20 | Fujitsu Ltd | Mixed-signal circuitry and integrated circuit devices |
| GB2341287B (en) * | 1998-09-04 | 2002-12-31 | Fujitsu Ltd | Jitter reduction |
| US6061224A (en) * | 1998-11-12 | 2000-05-09 | Burr-Brown Corporation | PWM solenoid driver and method |
| JP2000216337A (ja) * | 1999-01-20 | 2000-08-04 | Sony Corp | 電源電圧制御装置 |
| US6316987B1 (en) * | 1999-10-22 | 2001-11-13 | Velio Communications, Inc. | Low-power low-jitter variable delay timing circuit |
| GB2356267B (en) | 1999-11-10 | 2003-08-13 | Fujitsu Ltd | Reference voltage generating circuitry |
| GB2356301B (en) | 1999-11-10 | 2003-09-10 | Fujitsu Ltd | Data multiplexing in mixed-signal circuitry |
| GB2356750B (en) | 1999-11-24 | 2002-12-04 | Fujitsu Ltd | Reducing jitter in mixed-signal circuitry |
| JP2001210076A (ja) * | 2000-01-27 | 2001-08-03 | Fujitsu Ltd | 半導体集積回路および半導体集積回路の内部電源電圧発生方法 |
| JP5034139B2 (ja) * | 2001-02-07 | 2012-09-26 | 富士通セミコンダクター株式会社 | 電圧発生回路および半導体記憶装置 |
-
2001
- 2001-03-21 GB GB0107119A patent/GB2373654B/en not_active Expired - Fee Related
- 2001-10-29 CN CNB031551912A patent/CN100550647C/zh not_active Expired - Fee Related
- 2001-10-29 CN CNB011375566A patent/CN1230986C/zh not_active Expired - Fee Related
- 2001-11-01 JP JP2001336369A patent/JP3902444B2/ja not_active Expired - Fee Related
- 2001-11-13 FR FR0114634A patent/FR2822607B1/fr not_active Expired - Fee Related
- 2001-11-14 US US09/987,279 patent/US6628219B2/en not_active Expired - Lifetime
-
2002
- 2002-01-15 KR KR1020020002227A patent/KR100780758B1/ko active IP Right Grant
-
2003
- 2003-07-25 US US10/626,743 patent/US6853322B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6853322B2 (en) | 2005-02-08 |
| GB0107119D0 (en) | 2001-05-09 |
| CN1496004A (zh) | 2004-05-12 |
| US20040155804A1 (en) | 2004-08-12 |
| US20020163456A1 (en) | 2002-11-07 |
| JP2002280890A (ja) | 2002-09-27 |
| FR2822607A1 (fr) | 2002-09-27 |
| GB2373654B (en) | 2005-02-09 |
| GB2373654A (en) | 2002-09-25 |
| US6628219B2 (en) | 2003-09-30 |
| CN1230986C (zh) | 2005-12-07 |
| FR2822607B1 (fr) | 2005-09-09 |
| CN1375935A (zh) | 2002-10-23 |
| CN100550647C (zh) | 2009-10-14 |
| KR100780758B1 (ko) | 2007-11-30 |
| KR20020075210A (ko) | 2002-10-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3902444B2 (ja) | 混合信号集積回路装置 | |
| JP3866625B2 (ja) | セグメント化混合信号回路装置およびスイッチ回路装置 | |
| Deveugele et al. | A 10-bit 250-MS/s binary-weighted current-steering DAC | |
| US7042379B2 (en) | Return-to-zero current switching digital-to-analog converter | |
| EP0935345B1 (en) | Differential switching circuitry | |
| US6344816B1 (en) | Reducing jitter in mixed-signal circuitry | |
| US8536922B2 (en) | Clock distribution network | |
| KR100698997B1 (ko) | 혼합 신호 회로에서의 데이터 멀티플렉싱 | |
| US7065168B2 (en) | Jitter reduction | |
| JP3209967B2 (ja) | 電流セル及びこれを用いたディジタル／アナログ変換器 | |
| KR101096088B1 (ko) | 저항열을 이용한 디지털-아날로그 변환기 | |
| US10483994B2 (en) | Kickback compensation for a capacitively driven comparator | |
| US6433625B1 (en) | Noise reduction auto phasing circuit for switched capacitor circuits | |
| Parekh et al. | Δ Σ Time-to-digital converter with current-steering vernier time integrator | |
| Doris et al. | Current Steering DAC circuit error analysis | |
| Wang | A 600 mega-sample/sec 8-bit ADC in 0.18 μm CMOS | |
| Doris et al. | Design of a 12 bit 500 Msample/s DAC | |
| Current Steering | 5.1 Amplitude domain errors |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040927 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061128 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061228 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3902444 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100112 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110112 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110112 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120112 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120112 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130112 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140112 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |