FR2822607A1 - Reduction de gigue dans des dispositifs de circuit integre a signaux melanges - Google Patents

Abstract

Un dispositif de circuit intégré à signaux mélangés (100) comprend un circuit de traitement de signal (120-170) produisant un signal de sortie (OUT) en fonction d'un signal d'entrée (Dl-Dm) comme initié à un instant déterminé par un signal de cadencement (CLK) et comme terminé à un instant retardé d'un certain temps de retard par rapport à ce signal. Le circuit de traitement de signal inclut au moins une partie de contribution au retard (120, 130, 150, 160) apportant une contribution au temps de retard subissant des effets des variations de sa tension d'alimentation (VDD). Le dispositif de circuit intégré (100) comprend au moins un régulateur de tension d'alimentation (110) pour une connexion sur une source d'alimentation externe du dispositif (100) afin d'en recevoir une tension de source d'alimentation externe (VDD), d'en dériver une tension d'alimentation interne régulée (VDD (reg) ) et de l'appliquer sur l'une des parties de contribution au retard (130, 150, 160).

Description

-,

DOMAINE DE L'INVENTION

La présente invention concerne la réduction de l'instabilité ou de la gigue dans des dispositifs de circuit intégré à signaux mélangés, par exemple dans des convertisseurs numériques-analogiques ou CNA. Ces dispositifs de circuit intégré incluent un mélange de circuit numérique et

de circuit analogique.

ARRIERE-PLAN DE L'INVENTION

La figure 1 des dessins annexés représente des parties d'un CNA classique du type appelé "à commande par courant". Le CNA 1 est conçu pour convertir un mot d'entrée numérique de m bits (D1 à Dm)

selon un signal de sortie analogique correspondant.

Le CNA 1 contient un circuit analogique qui inclut une pluralité (n) de sources de courant identiques 2, à 2n o n = 2m -1. Chaque

source de courant 2 laisser passer un courant sensiblement constant 1.

Le circuit analogique inclut en outre une pluralité de circuits de commutation différentielle 4 à 4n qui correspondent respectivement aux n sources de courant 2' à 2n. Chaque circuit de commutation différentielle 4 est connecté à sa source de courant correspondante 2 et il commute le courant I qui est produit par la source de courant soit sur une première borne qui est connectée à une première ligne de connexion A du convertisseur, soit sur une seconde borne qui est

connectée à une seconde ligne de connexion B du convertisseur.

Chaque circuit de commutation différentielle 4 reçoit un signal d'une pluralité de signaux de commande numériques T1 à Tn (appelés "signaux codés de thermomètre" pour des raisons qui seront expliquées ultérieurement) et sélectionne soit sa première borne, soit sa seconde borne en fonction de la valeur du signal concerné. Un premier courant de sortie IA du CNA 1 est la somme des courants respectifs qui sont délivrés sur les premières bornes du circuit de commutation différentielle et un second courant de sortie IB du CNA 1 est la somme des courants respectifs qui sont délivrés sur les secondes bornes du circuit de

commutation différentielle.

Le signal de sortie analogique est la différence de tension VA VB entre une tension VA qui est produite en dissipant le premier courant de sortie IA du CNA 1 dans une première résistance R et une tension VB qui est produite en dissipant le second courant de sortie IB du CNA 1 dans une autre résistance R. Dans le CNA de la figure 1, les signaux codés de thermomètre T1 à Tn sont dérivés à partir du mot d'entrée binaire D1 à Dm par un circuit numérique qui inclut un décodeur de thermomètre binaire 6. Le

décodeur 6 fonctionne comme suit.

Lorsque le mot d'entrée binaire D1 à Dm présente la valeur la plus faible, les signaux codés de thermomètre T1 à Tn sont tels que chacun des circuits de commutation différentielle 4, à 4n sélectionne sa seconde borne de telle sorte que toutes les sources de courant 2 à 2n sont connectées à la seconde ligne de connexion B. Dans cet état, VA =

O et VB = nlR. Le signal de sortie analogique VA_ VB = - nlR.

Lorsque le mot d'entrée binaire D1 à Dm a sa valeur qui augmente progressivement, les signaux codés de thermomètre T1 à Tn produits par le décodeur 6 sont tels que la plupart des circuits de commutation différentielle sélectionnent leurs premières bornes respectives (en partant du circuit de commutation différentielle 4) sans qu'un quelconque circuit de commutation différentielle qui a déjà sélectionné sa première borne ne se commute en retour sur sa seconde borne. Lorsque le mot d'entrée binaire D1 à Dm présente la valeur i, les i premiers circuits de commutation différentielle 4, à 4j sélectionnent leurs premières bornes respectives tandis que les n - i circuits de commutation différentielle restants 4j+, à 4n sélectionnent leurs secondes

bornes respectives. Le signal de sortie analogique VA_ VB est égal à (2i -

n)lR. La figure 2 des dessins annexés représente un exemple des signaux codés de thermomètre qui sont générés pour un mot d'entrée

binaire de trois bits D1 à D3 (c'est-à-dire que selon cet exemple, m = 3).

Dans ce cas, sept signaux codés de thermomètre T1 à T7 sont requis (n

=2m-1 =7).

Comme la figure 2 le montre, les signaux codés de thermomètre T1 à Tn qui sont générés par le décodeur de thermomètre 6 suivent ce que l'on appelle un code de thermomètre selon lequel il est connu que lorsqu'un signal d'ordre r Tr est activé (est établi à "1"), tous les signaux

d'ordre plus faible T1 à Tr-1 seront également activés.

Un codage de thermomètre est classique dans les CNA du type à commande par courant du fait que, lorsque le mot d'entrée binaire augmente, davantage de sources de courant sont commutées sur la première ligne de connexion A sans qu'une quelconque source de courant qui est déjà commutée sur cette ligne A ne soit commutée sur I'autre ligne B. Par conséquent, la caractéristique d'entrée/sortie du CNA est monotone et l'impuision de pointe transitoire qui résulte d'une

variation de 1 dans le mot d'entrée est faible.

Cependant, lorsque l'on souhaite faire fonctionner un tel CNA à des vitesses très élevées (par exemple 100 MHz ou plus), il s'avère que des pointes transitoires peuvent survenir au niveau de l'une des première et seconde lignes de connexion A et B ou même au niveau des deux, d'o la production d'une erreur momentanée dans le signal de sortie analogique du CNA VA_ VB. Ces pointes transitoires au niveau du signal de sortie analogique peuvent dépendre du code et peuvent conduire à une distorsion d'harmonique ou méme à des parasites de non harmonique au niveau du spectre de sortie. Certaines causes de

ces pointes transitoires sont résumées comme suit.

Le circuit numérique (le décodeur de thermomètre binaire 6 et d'autres circuits numériques) doit réaliser une commutation très rapidement et son comptage de porte est relativement élevé. Par conséquent, la consommation de courant du circuit numérique doit être aussi élevée que 20 milliampères pour 100 MHz à des vitesses de fonctionnement élevéss. Cette combinaison d'une commutation rapide et d'une consommation de courant élevée introduit de manière inévitable un degré élevé de bruit à l'intérieur des lignes d'alimentation. Bien qu'il ait été au préalable considéré de séparer les alimentations pour le circuit analogique (par exemple les sources de courant 2, à 2n et les circuits de commutation différentielle 4' à 4n de la figure 1) vis-à-vis des :: = alimentations pour le circuit numérique, cette mesure seule ne sest pas avérée être pleinement satisfaisante lorsque les niveaux de performance les pl us élevés sont req u is. En particul ier, u n bru it résu ltant du fonctionnement du décodeur de thermomètre binaire 6 peut conduire à une dérive au niveau du cadencement des variations des signaux codés de thermomètre T1 à Tn en réponse à des variations différentes au niveau du mot d'entrée numérique D1 à Dm. Par exemple, il est estimé que la dérive peut être de quelques centaines de picosecondes. Cette valeur de dérive génère une dégradation significative de la performance du CNA et en outre, la dégradation qui dépend des données est difficile ,.

a predre.

Afin de réduire le problème de dérive mentionné ci-avant, il a été considéré de prévoir un jeu de circuits de verrouillage ou de bascule correspondant respectivement aux signaux codés de thermomètre T1 à Tn entre le circuit numérique et le circuit analogique, lesquelles bascules sont activées par un signal de cadencement commun de telle sorte que leurs sorties varient simultanément. Cependant, il a été trouvé que ceffe mesure seule n'est pas pleinement efficace pour enlever la dérive des signaux codés de thermomètre. Il est trouvé par exemple qu'une gigue qui dépend des données subsiste toujours au niveau des sorties des circuits de bascule et que la gigue du cas le pire augmente approximativement en proportion du nombre de signaux codés de thermomètre. Par conséquent, dans le cas par exemple de 64 signaux codés de thermomètre, la gigue du cas le pire peut être d'autant que 20

picosecondes, ce qui, lorsqu'une performance élevée est demandée, est.

excessivement important.

Certains des problèmes qui ont été mentionnés ci-avant ont été traités dans notre demande de brevet du Royaume-Uni de Grande-Bretagne connexe n 9 804 587.5 (numéro de publication GB-A-2 335 097). Dans le document GB-A2 335 097, un jeu de bascules est prévu entre le circuit numérique et le circuit analogique, chacune des parties de circuit numérique, de bascule etanalogique étant munie de ses propres bornes d'alimentation pour une connexion à des sources d'alimentation hors puce différentes. Le document GB-A-2 335 097 décrit également l'utilisation d'une construction à trois puits et l'utilisation d'un blindage afin de rébuire un couplage entre les alimentations des différentes parties de circuit.

Cependant, méme lorsque des techniques telles que décrites ci-

avant sont utilisées, il a été trouvé par le présent inventeur que dans le cas de la plus demandeuse des applications, une gigue significative résulte toujours d'une variation d'alimentation générée par un bruit en

provenance de diverses sources.

RÉSUMÉ DE L'INVENTION

Conformément à la présente invention, on propose un dispositif de circuit intégré à signaux mélangés comprenant: un circuit de traitement de signal qui peut fonctionner pour produire un signal de sortie en fonction d'un signal d'entrée reçu, la production du signal de sortie étant initiée à un instant qui est déterminé par un signal de cadencement et étant terminée à un instant qui est retardé d'un certain temps de retard par rapport audit signal de cadencement, ledit circuit de traitement de signal incluant au moins une partie de contribution au retard qui apporte une contribution audit temps de retard qui subit les effets de variations d'une tension d'alimentation qui est appliquée sur la partie de contribution au retard concernse; et au moins un réqulateur de tension d'alimentation interne pour une connexion lorsque le dispositif est en utilisation à une source d'alimentation externe du dispositif afin d'en recevoir une tension de source d'alimentation externe et pouvant fonctionner pour dériver à partir de la tension de source d'alimentation externe une tension d'alimentation interne réqulée qui est appliquée sur ladite partie de contribution au retard, au moins une autre partie de circuit à l'intérieur du dispositif étant alimentée par une tension

d'alimentation autre que ladite tension d'alimentation interne réqulée.

BRÈVE DESCRIPTION DES DESSINS

Référence sera maintenant faite à titre d'exemple aux dessins annexés parmi lesquels: la figure 1 dont il a été discuté ci-avant représente des parties dun CNA classique; la figure 2 dont il a été également discuté ciavant représente un tableau qui représente des signaux codés de thermomètre qui sont dérivés à partir d'un mot d'entrée binaire; la figure 3 est un schéma fonctionnel qui représente des parties d'un dispositif de circuit intégré (CNA) à signaux mélangés qui met en oeuvre la présente invention; la figure 4 est un schéma fonctionnel qui représente des parties du CNA de la figure 3 de manière davantage détaillée; la figure 5 est un schéma de circuit qui représente une construction présentée à titre d'exemple d'une bascule de la figure 4; la figure 6 est un schéma de circuit qui représente une construction présentée à titre d'exemple d'une cellule analogique de la figure 4; la figure 7 est un schéma de cadencement destiné à être utilisé pour illustrer la période de retard horloge à échantillon; la figure 8A représente des parties d'un CNA qui met en oeuvre la présente invention, qui comporte un élément de retard pour appliquer sur le circuit de bascule une horloge retardée; la figure 8B est un schéma de cadencement destiné à être utilisé pour illustrer le fonctionnement du circuit de la figure 8A; la figure 9A représente des parties d'un CNA qui met en oeuvre la présente invention, qui comporte deux étages de circuit de bascule; la figure 9B est un schéma de cadencement destiné à être utilisé pour illustrer le fonctionnement du circuit de la figure 9A; la figure 1 OA représente une construction présentée à titre dexemple d'un réqulateur d'alimentation interne destiné à être utilisé selon un mode de réalisation de la présente invention; la figure 10B représente un graphique permettant d'illustrer une variation dimpédance des composants du réqulateur de la figure 10A; la figure 11 est un schéma fonctionnel qui représente des parties d'un autre dispositif de circuit intégré (CNA) à signaux mélangés qui met en oeuvre la présente invention; et la figure 12 représente des parties d'un autre dispositif de circuit intégré (CNA) à signaux mélangés qui met en oeuvre la présente invention.

DESCRIPTION DÉTAILLÉE DE L'INVENTION

Avant de procéder à une description détaillée de modes de

réalisation de la présente invention, des considérations supplémentaires concernant les problèmes qui ont été mentionnés ci-avant eu égard à une gigue générée par une variation d'alimentation feront tout d'abord

I'objet d'une discussion.

Pour des circuits dans lesquels un retard est fonction d'alimentation et qui doivent présenter des caractéristiques de gigue très faible, des alimentations très faible bruit sont requises. Ceci est particulièrement vrai pour des circuits métal-oxyde-semiconducteur complémentaires ou CMOS dans lesquels le retard est approximativement proportionnel à la racine carrée de la tension d'alimentation, lesquels circuits fonctionnent à des fréquences élevées avec une gigue faible (par exemple des CAN et des CNA haute vitesse) et o le retard depuis l'horloge jusqu'à la sortie n'est pas très faible (par exemple dans le cas o le signal d'horloge est distribué sur un circuit en

arborescence, ce qui conduit à des retards).

Par exe m ple, co nsidérons le cas d' un CNA q u i prod u it en tant que son signal de sortie analogique une onde sinusodale qui présente une amplitude de 1 V et une fréquence Fou de 100 MHz, le CNA présentant un retard total de une nanoseconde depuis son entrée d'horloge jusqu'à ses circuits de commutation différentielle (4 sur la figure 1). Un tel signal de sortie présente un taux de dérive maximum de 2(FoU) ou 0,63 V/ns. Si l'on suppose que le retard D est proportionnel à la racine carrée de la tension d'alimentation V, une variation de la tension d'alimentation de 1 % altérera le retard de 0,5 % (puisque D = aV42, et que, par conséquent dD = 1/2aV72dV = 112aV42dVN et par conséquent dD = 1/2dVN). Le retard est par conséquent altéré de 5 picosecondes du fait de cette variation de 1 % de la tension d'alimentation. Pour un taux de dérive de 0,63 V/ns, ceci donnera une erreur de 3,1 mV au niveau de l'amplitude du signal de sortie analogique

ou d'environ -50 dBc (c'est-à-dire -50 dB par rapport au signal principal) .

Une ondulation en onde sinusodale au niveau de l'alimentation à une fréquence de Fs générera des bandes latérales à Fou +/- Fs' ce qui conduit à une dégradation de la plage dynamique exempte de parasites (SFDR). Pour une SFDR cible de 90 dBc, une ondulation au niveau de l'alimentation ne doit pas excéder 0,01 %, ce qui est très difficile à réaliser dans les CNA considérés au préalable compte tenu que le bruit est couplé sur l'alimentation depuis diverses sources. Bien qu'il soit habituellement recommandé de prévoir des alimentations à bruit faible propres, même cette précaution peut ne pas être suffisante dans un cas

dans lequel une variation de la tension d'alimentation est si critique.

La figure 3 représente des parties d'un dispositif de circuit intégré à signaux mélangés 100 qui met en oeuvre la présente invention. Le dispositif de circuit intégré à signaux mélangés 100 selon ce mode de réalisation est un convertisseur numérique-analogique ou CNA qui comprend une entrée 102 pour recevoir un mot d'entrée binaire numérique D1 à Dm (signal d'entrée), une entrée d'horloge 104 pour recevoir un signal d'horloge (de cadencement) CLK et une sortie 108

pour émettre en sortie un signal de sortie analogique OUT.

Le CNA 100 comprend également une pluralité de parties de circuit de traitement de signal comme suit: un circuit d'entrée d'horloge , un circuit de distribution d'horloge 130, un circuit de décodeur 140, un circuit de bascule 150, un circuit de pilotage de commutateur 160 et un circuit de commutateur 170. Le CNA 100 comprend également une borne de tension d'alimentation 106 pour recevoir une tension d'alimentation VDD qui est utilisée pour alimenter chacune des parties de circuit de traitement de signal 120 à 170, et une borne de masse

(GND) 107.

Selon ce mode de réalisation, le circuit de distribution d'horloge , le circuit de bascule 150 et le circuit de pilotage de commutateur sont également munis respectivement de leurs propres réqulateurs

::: ' - - 7:::: -:}:

. - de tension d'alimentation sur puce 11OA, 11OB et 110C pour réguler la tension de source d'alimentation externe qui est appliquée sur les bornes VDD et GND, comme il sera décrit de manière davantage détaillée ci-après. Chaque régulateur comporte une borne de connexion correspondante 109A à 109C, comme décrit ultérieurement. Le CNA 100 peut fonctionner pour réaliser une série de cycles opératoires (des cycles de conversion) à une fréquence de fonctionnement prédéterminée (fréquence d'échantillonnage) FCNA. FCNA vaut par exemple 100 millions d'échantillons par seconde (100 M

échantillons/s).

Le circuit d'entrée d'horloge 120 de la figure 3 reçoit au niveau de son entrée le signal d'horloge de cadencement CLK et émet en sortie un signal d'horloge modifié CK qui est dérivé à partir du signal d'horloge de cadencement CLK. Le circuit d'entrée d'horloge 120 peut comprendre un circuit de tamponnage d'horloge et/ou un circuit pour nettoyer le signal d'horloge reçu CLK, par exemple pour assurer qu'une horloge de rapport cyclique à sensiblement 50 % CK est émise en sortie depuis le circuit d'entrée d'horloge 120. Un circuit qui convient pour assurer une horloge de rapport cyclique à sensiblement 50 % CK est décrit dans notre demande de brevet français connexe n O 013 667 (correspondant à la demande de brevet du Royaume-Uni de Grande Bretagne n GB-A-2 356 301). Selon une variante ou en plus, le circuit d'entrée d'horloge 120 peut comprendre un circuit de multiplication ou de division de fréquence permettant de fournir en tant que signal d'horloge modifié CK un signal d'une fréquence plus élevée ou plus

faible que celle du signal d'horloge reçu CLK.

Le circuit de distribution d'horloge 130 de la figure 3 peut comprendre un agencement de sortance et en outre un circuit de tamponnage d'horloge pour une distribution du signal d'horloge sur puce CK sur diverses parties du dispositif de circuit intégré (par exemple le circuit de décodeur 140 et le circuit de bascule 150 de la figure 3). Un exemple d'un circuit de distribution d'horloge est décrit dans notre

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:. 2822607

demande de brevet du Royau me- U ni de G rande-Bretagne con nexe

n GB-A-2 356 750 (cf. par exemple la figure 10).

La figure 4 représente d'autres parties du circuit de la figure 3 de manière davantage détaillée. Le circuit de décodeur 140 est connecté pour recevoir le mot d'entrée numérique de m bits mentionné ci-avant D1 à Dm. Selon ce mode de réalisation, le circuit de décodeur 140 comporte un étage de sortie qui est constitué par n circuits numériques DC1 à DCn, lesquels produisent respectivement des signaux codés de thermomètre T1 à Tn sur la base du mot d'entrée numérique, par

exemple conformément au tableau de la figure 2 dont il a été discuté ci-

avant. Le circuit de bascule 150 comprend un jeu de n circuits de bascule L1 à Ln. Chaque circuit de bascule est connecté pour recevoir un signal correspondant individuellement pris parmi les signaux codés

de thermomètre T1 à Tn qui sont produits par le circuit de décodeur 140.

Chaque circuit de bascule L1 à Ln reçoit également le signal d'horloge CK. Les circuits de bascule L1 à Ln produisent au niveau de leurs sorties des signaux de thermomètre cadencés respectifs TCK1 à TCKn qui correspondent respectivement aux signaux codés de thermomètre T1 à Tn qui sont produits par le circuit de décodeur 140. Le circuit de décodeur 140 peut optionnellement être muni d'un jeu de bascules d'entrée et/ou de sortie également cadencées au moyen du signal

d'horloge CK.

Le circuit de pilotage de commutateur 160 et le circuit de commutateur 170 comprennent ensemble un jeu de n circuits analogiques AC1 à ACn. Chacun des circuits analogiques AC1 à ACn comprend un dispositif de pilotage de commutateur et un commutateur comme expliqué davantage ci- après par report à la figure 6 et reçoit un signal correspondant individuellement pris parmi les signaux de thermomètre cadencés TCK1 à TCKn. Les circuits analogiques AC1 à ACn comportent chacun une ou plusieurs bornes de sortie analogique et les signaux qui sont produits au niveau des bornes de sortie analogique sont combinés de façon appropriée afin de produire un ou plusieurs signaux de sortie analogique. Par exemple, des courants peuvent être sommés par des lignes de connexion de sommation comme sur la figure 1. Deux signaux de sortie analogique de ce type OUTA et OUTB sont représentés sur la figure 4 à titre d'exemple; ces signaux sont représentés de manière schématique sur la figure 3 en tant que signal

OUT qui est délivré sur la borne de sortie 108.

Les figures 5 et 6 représentent respectivement la construction du circuit de bascule L et du circuit analogique AC d'une cellule du circuit

de la figure 4.

Le circuit de bascule L de la figure 5 est du type D différentiel qui comporte (selon cet exemple) une configuration ma^'tre-esclave. Le circuit de la figure 5 comporte une bascule bistable ma^'tre 60 qui est constituée par des portes NON-ET 62 et 64 et une bascule bistable esclave 66 qui est constituée par des portes NON-ET 68 et 70. Des portes NON-ET 72 et 74 reçoivent chacune au niveau d'une entrée afférente un signal d'horloge CK (figure 4). Les autres entrées des portes 72 et 74 sont respectivement connectées à des entrées T et /T du circuit. L'entrée T reçoit le signal codé de thermomètre T qui est produit par le circuit numérique DC de la cellule concernée. L'entrée /T est connectée pour recevoir un signal /T qui est complémentaire du signal codé de thermomètre, Les signaux complémentaires T et /T sont utilisés selon ce mode de réalisation puisqu'une quelconque variation du signal T est accompagnée par une variation complémentaire du signal /T, ce qui réduit le bruit qui est imprimé sur les lignes d'alimentation lorsque le mot d'entrée varie ou change. Si on le souhaite, cependant, le circuit de la figure 5 peut être modifié de manière à comporter une unique entrée T. auquel cas un inverseur additionnel (qui n'est pas représenté) devrait être prévu entre cette unique entrée et l'entrée

pertinente de la porte 74.

Le circuit de la figure 5 inclut également des portes NON-ET 76 et 78 qui sont connectées entre des sorties M et /M de la bascule bistable matre 60 et des entrées de la bascule bistable esclave 66. Ces portes 76 et 78 reçoivent une version inversée /CK du signal d'horloge CK comme produit par un inverseur 80. Les sorties de la bascule bistable esclave produisent respectivement des signaux de sortie

mutuellement complémentaires TCK et /TCK.

Lors de l'utilisation du circuit de la figure 5, lorsque le signal d'horloge CK est à un niveau haut, les portes 72 et 74 sont validées, ce qui a pour effet que les sorties M et /M de la bascule bistable matre 60 sont respectivement forcées aux mêmes valeurs logiques que les entrées T et /T, c'est-à-dire que M = T et /M = /T. Les portes 76 et 78 sont invalidées de telle sorte que la bascule bistable esclave 66 maintient son état précédent. Lorsque le signal d'horloge CK passe du niveau haut au niveau bas, les entrées sur la bascule bistable maA'tre 60 sont déconnectées des signaux d'entrée T et /T tandis que les entrées de la bascule bistable 66 sont simultanément couplées aux sorties M et /M de la bascule bistable ma^'tre 60. La bascule bistable ma^'tre 60

transfère en conséquence son état à la bascule bistable esclave 66.

Aucune autre variation ne peut se produire au niveau des signaux de sortie TCK et /TCK du fait que la bascule bistable matre 60 est maintenant de fait invalidée. Lors du front croissant suivant du signal d'horloge CK, la bascule bistable esclave 66 est découplée de la bascule bistable ma^'tre 60 et elle maintient son état tandis que la bascule bistable ma^'tre 60 suit une fois à nouveau les signaux d'entrée

T et /T.

La figure 6 représente des parties d'un circuit analogique présenté à titre d'exemple AC d'une cellule du circuit de la figure 4. Le circuit analogique AC comprend une source de courant constant 90 et un circuit de commutation différentielle 92. La source de courant constant 90 et le circuit de commutation différentielle 92 font partie de la

partie de circuit de commutation 70 qui est représentée sur la figure 3.

Le circuit de commutation différentielle 92 comprend des premier et second transistors à effet de champ (FET) métal-oxyde-semiconducteur de type P (PMOS) S1 et S2. Les sources respectives des transistors S1 et S2 sont connectées à un noeud commun CN auquel la source de courant 90 est également connectée. Les drains respectifs des transistors S1 et S2 sont connectés à des première et seconde bornes de sortie de sommation respectives OUTA et OUTB du circuit. Selon ce mode de réalisation, les bornes de sortie OUTA de toutes les cellules sont connectées ensemble et les bornes de sortie respectives OUTB des cellules sont connectées ensemble. Chaque transistor S1 et S2 comporte un circuit de pilotage de commutateur correspondant 95, et 952 qui est connecté à sa grille. Les circuits de pilotage de commutateur 95 et 952 font partie de la partie du circuit de pilotage de commutateur 160 de la figure 3. Les signaux de thermomètre cadencés TCK et /TCK qui sont produits par le circuit de bascule L de la cellule (voir par exemple la figure 5) sont appliqués respectivement sur des entrées des circuits de pilotage de commutateur , et 952. Chaque circuit de pilotage de commutateur tamponne et inverse son signal d'entrée reçu TCK ou /TCK afin de produire un signal de commutation SW1 ou SW2 pour son transistor associé S1 ou S2 de tel le so rte q ue, dans la cond itio n de régi me établi e, I' u n des transistors

S1 et S2 soit activé ou rendu passant et l'autre soit désactivé ou coupé.

Par exemple, comme indiqué sur la figure 2 elle-même, lorsque le signal d'entrée TCK présente le niveau haut (H) et que le signal d'entrée /TCK présente le niveau bas (L), le signal de commutation SW1 (tension de pilotage de grille) pour le transistor S1 est au niveau bas L, ce qui a pour effet que le transistor devient activé ou passant tandis que le signal de commutation SW2 (tension de pilotage de grille) pour le transistor S2 est au niveau haut H. ce qui a pour effet que ce transistor devient désactivé ou coupé. Par conséquent, dans cette condition, tout le courant I qui circule dans le noeud commun CN est passé à la première borne de sortie OUTA et aucun courant ne passe jusqu'à la seconde borne de

sortie OUTB.

Lorsque les signaux d'entrée TCK et /TCK subissent des variationscomplémentaires depuis l'état représenté sur la figure 6, le transistor S1 devient désactivé ou coupé en même temps que le

transistor S2 devient activé ou passant.

Pour autant que le circuit de décodeur 140 est concerné, un

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quelconque circuit de décodage de thermomètre binaire approprié peut être utilisé. Un processus de décodage à deux étages peut être utilisé, processus selon lequel ce que l'on appelle un décodeur global décode le mot d'entrée selon deux jeux ou plus de jeux (ou dimensions) de signaux codés de thermomètre (appelés signaux de rangée et de colonne ou signaux de rangée, de colonne et de profondeur). Ces deux jeux ou plus de signaux sont délivrés sur une pluralité de décodeurs locaux qui correspondent respectivement aux cellules. Chaque décodeur local doit seulement recevoir et décoder un petit nombre (par exemple 2 ou 3) des signaux dans les jeux produits par le décodeur global. Ces décodeurs locaux peuvent être considérés comme étant agencés logiquement (pas nécessairement également physiquement) selon deux dimensions ou plus correspondant respectivement aux jeux de signaux codés de thermomètre. Les décodeurs locaux sont adressés par les jeux de signaux codés de thermomètre et en utilisant une logique combinatoire simple, ils dérivent des signaux codèsde therrnomètre "locaux" respectifs pour leurs cellules réspectives. Les circuits numériques DC1 à DCn sur la figure 4 peuvent par exemple être constitués seulement par de tels décodeurs locaux respectifs, le

décodeur global étant externe à ces circuits numériques DC1 à DCn.

D'autres détails du décodage de thermomètre à deux étages peuvent

être trouvés par exemple dans notre demande de brèvet du Royaume-

Uni de Grande-Bretagne connexe n 9 800 384.1 (numéro de publication GB-A2 333 171) et un schéma de décodage alternatif ou autre qui met également en jeu une rotation d'ordre de segment et un morphisme est décrit dans notre demande de brevet européen connexe

de numéro 0 101 307.7.

D'autres caractéristiques et d'autres modifications du circuit de la figure 4 sont décrites de manière davantage détaillée dans notre demande de brevet du Royaume-Uni de Grande-Bretagne connexe n 9

804 587.5 (numéro de publication GB-A-2 335 097).

Comme il a été décrit ci-avant, dans chaque cycle de conversion, les parties de circuit de traitement de signal 120 à 170 du CNA 100 de la figure 3 peuvent fonctionner en association afin de produire le signal de sortie OUT en fonction du mot d'entrée binaire reçu D1 à Dm (signal d'entrée). La production du signal de sortie OUT est initiée à un instant qui est déterminé par le signal d'horloge de cadencement CLK qui est reçu au niveau de l'entrée d'horloge 104 et est terminée (c'est-à-dire est rendue disponible au niveau de la borne de sortie analogique 108) à un instant qui est retardé par rapport au signal d'horloge CLK. Il est fait référence ici à ce retard temporel en tant que retard horloge à échantillon (CTS) et ce retard sera maintenant décrit par report au

schéma de cadencement de la figure 7.

Le signal d'horloge de cadencement CLK qui est reçu au niveau de l'entrce d'horloge 104 du CNA 100 de la figure 3 est représenté au niveau de la partie supérieure de la figure 7. Le CNA 100 fonctionne sur la base de cycles successifs du signal d'horloge CLK. Chaque cycle commence au niveau du front croissant du signal CLK. Comme représenté sur la figure 7, un cycle i-1 se termine et le cycle suivant i

commence lors du premier front croissant du signal CLK sur la figure 7.

Le cycle i se termine et le cycle suivant i+1 commence au niveau du

second front croissant du signal CLK de la figure 7.

Le signal d'horloge CLK est traité et est tamponné comme décrit ci-avant par le circuit d'entrée d'horloge 120 et par le circuit de distribution d'horloge 130 de la figure 3 afin de produire le signal d'horloge sur puce CK qui est distribué sur le circuit de décodeur 140 et sur le circuit de bascule 150. Ce tamponnage, ce traitement et cette distribution ont pour effet que les fronts croissants de l'horloge CK sont retardés d'une valeur d1 par rapport aux fronts croissants de l'horloge reçue C LK et les fronts décroissants de l' h orl oge C K so nt retardés d' u ne

valeur d2 par rapport aux fronts décroissants de l'horloge reçue CLK.

Lors de chaque front croissant de l'horloge CK, le circuit de décodeur 140 commence une opération de décodage afin de décoder le mot d'entrée numérique D1 à Dm qui est présent au niveau de la borne d'entrée numérique 102 lors du front croissant concerné afin de produire les signaux codés de thermomètre T1 à Tn. L'opération de décodage nocessite typiquement un temps de traitement qui constitue une proportion élevée de la période dhorloge et les résultats de chaque opération (c'est-à-dire les signaux codés de thermomètre T) peuvent ne pas être disponibles dans le même cycle d'horloge que celui dans lequel le mot d'entrée afférent a été reçu. Il y a également inévitablement une certaine variation ou dérive entre les instants auxquels le décodeur 140 dispose à l'état prêt de chacun des n signaux codés de thermomètre T1 à Tn. Par conséquent, comme représenté sur la figure 7, il est seulement connu que les signaux T varieront dans une période de transition donnée commençant à un instant F lorsque le signal T le plus rapide est prêt et se terminant à un instant S lorsque le signal T le plus

lent est prét.

Selon lexemple de la figure 7, le mot d'entrée de données D(i) qui est présent au niveau de la borne d'entrée de données 102 de la figure 3 au début du cycle d'horloge i commence à étre traité par le circuit de décodeur 140 au niveau du front croissant A du signal d'horloge sur puce CK mais les résultats du traitement sont seulement garantis d'étre préts à l'instant S à un quelconque endroit du cycle d'horloge suivant i+1. Les résultats T(i-1) qui sont produits dans le cycle i de la figure 7 se rapportent au mot d'entrée de données D(i-1) qui est reçu dans le cycle d'horloge i-1. On peut voir que, selon cet exemple, le front croissant B du signal d'horloge sur puce CK a pour effet que le circuit de décodeur 140 commence à décoder un mot d'entrée de données D(i+1) avant que le décodeur n'ait terminé de décoder un mot d'entrée de données D(i) mais ceci est possible puisque le décodeur est d'un type pipeline comme décrit dans notre demande de brevet du Royaume-Uni de Grande-Bretagne connexe n 9 819 414.5 (numéro de publication GB-A-2 341 287) qui utilise un décodeur global dans le premier étage de pipeline et des décodeurs locaux dans le second étage

de pipeline.

Comme décrit ci-avant par report à la figure 5, dans le cycle d'horloge i+ 1, le front décroissant C de l'horloge sur puce CK a pour effet que le circuit de bascule 150 verrouille les signaux codés de thermomètre T(i) qui sont générés par le circuit de décodeur 140 et un temps court d3 après, les signaux codés de thermomètre TCK(i) sont disponibles au niveau de la sortie du circuit de bascule 150. Ce retard d3 est généré par le retard de fonctionnement des portes à l'intérieur du circuit de bascule comme décrit ci-avant par report à la figure 5. Un court temps d4 après que les signaux codés de thermomètre cadencés nouveaux TCK1 à TCKn sont disponibles au niveau de l'entrée sur le circuit de pilotage de commutateur 160, le nouveau signal de sortie analogique OUT est émis en sortie depuis le circuit de commutateur 170. Ce retard d4 est généré par le retard de fonctionnement des dispositifs de pilotage de commutateur 95 et 952 dans le circuit de pilotage de commutateur 160 et des commutateurs S1 et S2 dans le circuit de commutateur 170 comme décrit ci-avant par report à la figure 6. Dans le CNA 100 qui a été décrit ci-avant par report aux figures 3 à 7, il y a par conséquent plusieurs parties de circuit de traitement de signal qui exercent une influence sur le retard total horloge à échantillon (CTS). Selon le présent mode de réalisation, ces parties de circuit de traitement de signal sont: (a) le circuit d'entrée d'horloge 120 et le circuit de distribution d'horloge 130 qui contribuent ensemble au retard d2 du retard CTS; (b) le circuit de bascule 150 qui contribue au retard d3 du retard CTS; et (c) le circuit de pilotage de commutateur 160 et le circuit de commutateur 170 qui contribuent ensemble au retard d4 du retard CTS. Par conséquent, le temps de retard CTS total vaut d2 + d3 + d4 si l'on suppose un rapport cyclique fixe CLK et/ou un signal CK fixe de telle sorte que le retard de 1,5 cycles d'horloge depuis le début du cycle i jusqu'au front décroissant du signal d'horloge CLK qui correspond au front C puisse étre décompté puisqu'il s'agit d'un retard fixe et que par

conséquent, il ne contribue pas à une quelconque gigue.

Cependant, en fonction des techniques qui sont utilisées pour générer ces signaux, les signaux d'horloge CLK et/ou CK peuvent dans la pratique ne pas présenter un rapport cyclique fixe (par exemple 50 %) de telle sorte que le retard d2 peut présenter une variation plus importante d'un cycle à un autre. De ce fait, il est préférable que le circuit de bascule 150 soit cadencé seulement lors des fronts croissants du signal d'horloge CLK (ou d'un signal d'horloge dérivé à partir de celui ci tel que CK). En outre, bien qu'au niveau du schéma de cadencement de la figure 7, les fronts décroissants du signal d'horloge CLK surviennent classiquement à des instants o des signaux codés de thermomètre valides et stables sont présents au niveau de la sortie du circuit de décodeur 140, ceci ne peut pas être garanti pour toutes les conceptions de circuit de décodeur et pour toutes les fréquences d'horloge. Un autre agencement pour cadencer les bascules sera maintenant décrit par report aux figures 8A et 8B. Sur la figure 8A, des éléments qui correspondent à des éléments qui ont été décrits au préalable par report à la figure 3 sont indiqués au moyen des mêmes index ou symboles de référence que sur la figure 3. Le circuit de bascule ' de la figure 8A constitue une légère modification du circuit de bascule 150 de la figure 3, comme il sera expliqué ci-après. Au niveau de l'agencement de la figure 8A, est également prévu un élément de retard 145 qui reçoit le signal d'horloge sur puce CK et qui retarde le signal d'horloge reçu CK d'une valeur prédéterminée afin de produire

un signal d'horloge retardé CKD, comme représenté sur la figure 8B.

Les fronts croissants de ce signal d'horloge retardé CKD sont utilisés pour verrouiller les signaux codés de thermomètre T en lieu et place des fronts décroissants du signal d'horloge de base CK lui-même comme décrit par report au schéma de cadencement de la figure 7. Le retard qui est introduit par l'élément de retard 145 peut être établi de telle sorte que les temps d'instauration et de blocage requis du circuit de bascule ' soient satisfaits, ce qui assure un verrouillage cohérent et fiable des

signaux codés de thermomètre T1 à Tn.

Sur les figures 8A et 8B, le circuit de bascule 150' est requis pour verrou i l le r l es si g naux codés de thermomètre T 1 à Tn l ors des fronts croissants de l'horloge reçue en lieu et place des fronts décroissants de

I'horloge reçue comme dans le circuit de bascule de la figure 5.

Cependant, bien que le circuit de bascule de la figure 8A ait pour avantage d'être cadencé par les fronts croissants de l'horloge sur puce (retardée) CK au lieu de l'être par les fronts décroissants de CK comme il a été décrit ci-avant par report à la figure 7, il a pour inconvénient que, du fait que le signal d'horloge retardé CKD pour le circuit de bascule ' est produit en retardant le signal CK, dans ce cas une gigue non souhaitable est encore introduite dans les signaux TCK par le circuit de bascule 150'. Cette gigue prend naissance du fait que le temps de retard n'est pas constant mais qu'il varie en fonction des fluctuations de l'alimentation, du bruit et des signaux parasites générés n'importe o dans le circuit etc... La valeur ou quantité de gigue est essentiellement proportionnelle à l'amplitude du temps de retard qui à son tour est

déterminée par les temps de propagation du circuit de décodeur 140.

Puisque peut être aussi important que quelques centaines de picosecondes, la gigue résultante peut être aussi importante que 30 picosecondes. Une solution possible à ce problème consiste à prévoir deux étages de circuit de bascule comme représenté sur la figure 9A. Sur la figure 9A, les éléments qui correspondent aux éléments qui ont été décrits au préalable par report aux figures 8A et 8B sont indiqués au moyen des mêmes index de référence que sur les figures 8A et 3. Le circuit de la figure 9A comprend un premier circuit de bascule 150' qui correspond au circuit de bascule 150' du circuit de la figure 8A. Le premier circuit de bascule 150' selon ce mode de réalisation comporte une entrée d'horloge pour recevoir un signal d'horloge CK2. Des signaux de the rmo mètre cad encés TCK sont dél ivrés au niveau des sorties d u

premier circuit de bascule 150', comme dans le circuit de la figure 8A.

Le circuit de la figure 9A comporte également un second circuit de bascule 154 qui de préférence comprend un jeu de demi-bascules transparentes (bien que des bascules déclenchées par front complètes puissent être utilisées en lieu et place). Le second circuit de bascule 154 comporte une entrée qui est connectée à la sortie du premier circuit de bascule 150' pour recevoir les signaux de thermomètre cadencés TCK depuis. Le second circuit de bascule 154 comporte également une entrée d'horloge qui est connectée pour recevoir un signal d'horloge CK3. Des signaux de thermomètre TS pour une application sur le circuit de pilotage de commutateur 160 sont délivrés au niveau de la sortie du second circuit de bascule 154. Le second circuit de bascule 154 est transparent lorsque le signal d'horloge CK3 est au niveau logique haut (H). Le circuit de la figure 9A comprend en outre un circuit de génération d'horloge 152 pour générer les signaux d'horloge CK2 et CK3. Le circuit de génération d'horloge 152 inclut l'élément de retard du circuit de la figure 8A. Le circuit de génération d'horloge 152 inclut en outre un premier inverseur 155, des première et seconde portes NON-ET respectives 156 et 157 et des premier et second tampons respectifs 158 et 159. Le second tampon 159 est un tampon inverseur. L'élément de retard 145 reçoit le signal d'horloge CK via le premier inverseur 155. Par conséquent, au niveau de la sortie de I'élément de retard 145, un signal d'horloge retardé /CKD est produit, lequel est inversé et retardé du temps de retard par rapport au signal d'horloge CK. Ce signal d'horloge retardé /CKD est délivré sur une entrée de chacune des portes NON-ET 156 et 157. L'autre entrée de la première porte NON-ET 156 est liée en permanence au niveau logique haut H. La sortie de la première porte NON-ET 156 est reçue par le premier tampon 158 qui tamponne la sortie afin de produire le signal CK2. La seconde entrée de la seconde porte NON-ET 157 est connectée pour recevoir le signal CK. La sortie de la seconde porte NON-ET 157 est reçue par le second dispositif de pilotage 159 qui

produit le signal CK3 en inversant cette sortie.

Le fonctionnement du circuit de la figure 9A sera maintenant décrit par report à la figure 9B. Le premier circuit de bascule 150' est déclenché lors du front croissant du signal CK2 dans chaque cycle. Du fait que la seconde entrée de la première porte NON-ET 156 est liée en permanence au niveau H. cette porte fonctionne simplement en tant qu'inverseur de telle sorte que CK2 est une version inversée du signal /CKD. Par conséquent, par retour à la figure 8A, le signal CK2 correspond simplement au signal CKD du circuit de la figure 8A. Par conséquent, comme dans le circuit de la figure 8A, les sorties TCK du premier circuit de bascule 150' ne varient pas jusqu'à un temps après le début du cycle suivant après le cycle dans lequel le nouveau mot

d'entrée a été accepté.

Le second circuit de bascule 154 est commandé par le signal d'horloge CK3 qui est appliqué dessus par le second dispositif de pilotage 159. Le signal CK3 prend le niveau H lorsque les signaux CK et /CKD sont tous deux au niveau haut simultanément. Ceci se produit pendant la période au début de chaque cycle. Par conséquent, le second circuit de bascule 154 est transparent pendant cette période au début de chaque cycle et est dans l'état non transparent (de blocage)

pour le reste du cycle.

Comme il appara^'t au vu de la figure 9B, le second circuit de bascule 154 n'est plus transparent dans chaque cycle pendant le temps pendant lequel la sortie TCK du premier circuit de bascule 150' subit sa transition. Par conséquent, ces transitions ne sont pas enregistrées par le second circuit de bascule 154 jusqu'au commencement du cycle

suivant lorsque CK3 augmente ou cro^t.

Dans le circuit de la figure 9A, la sortie TCK du premier circuit de bascule 150' est soumise à une gigue qui résulte du fonctionnement de l'élément de retard 145 exactement de la même façon que dans le cas du circuit de la figure 8A. Cependant, cette gigue n'affecte pas la sortie TS du second circuit de bascule 154 pour des raisons qui seront maintenant expliquées. Le second circuit de bascule 154 devient transparent lors du front croissant du signal CK3. L'instant o ce signal cro^t est déterminé non pas par le fonctionnement de l'élément de retard mais par la croissance du signal CK. C'est seulement l'instant auquel le signal CK3 décro^'t qui est déterminé par le signal d'horloge retardé /CKD qui est produit par l'élément de retard 145.11 s'ensuit par conséquent qu'il y a beaucoup moins de gigue lors du front croissant de CK3. 11 y a une gigue lors du front croissant de CK2 qui produit de manière inévitable une gigue au niveau du signal d'entrée TCK du second circuit de bascule 154. Cependant, cette gigue n'a pas de conséquence du fait que le second circuit de bascule 154 est placé dans l'état de blocage avant que le signal TCK ne subisse sa transition. Par conséquent, la gigue dans ces signaux ne pénètre pas le signal TS. A cet instant, le second circuit de bascule 154 est rendu transparent à nouveau (au début du cycle suivant), les signaux TCK ont été instaurés et sont par conséquent stables au moment o le second circuit de bascule 154 est rendu transparent. Aucune gigue ne se produit à cet instant du fait que les signaux TCK sont fixes tandis que le signal CK2

reste à un niveau bas.

Par conséquent, par comparaison avec le circuit de la figure 8A, on peut voir que la même performance de vitesse est obtenue au moyen du circuit de la figure 9A mais avec une performance en termes de gigue

aussi bonne que si l'élément de retard 145 n'était pas présent du tout.

D'autres détails, y compris par exemple la construction du second circuit de bascule 154, sont décrits dans notre demande de brevet du Royaume-Uni de Grande-Bretagne connexe n 9 819 414.5 (numéro de publication GB-A-2 341 287). Le circuit des figures 9A et 9B met encore en jeu un retard inévitable d3' qui résulte du fonctionnement du second circuit de bascule 154 (bien que le retard d3' soit inférieur au retard d3 de la figure 7 du fait que les bascules dans le second circuit de bascule peuvent être des (demi-)bascules transparentes qui sont plus rapides que des bascules complètes). Les éléments 157 et 159 (circuit de porte d'horloge) contribuent également au retard d3'. Par ailleurs, les retards d1 et d4 sont encore inévitablement présents de telle sorte qu'il y a un

retard CTS global égal à d1 + d3' + d4.

Chacun des retards d2, d3 et d4 de la figure 7 (ou chacun des retards d1, d3' et d4 dans le cas du circuit des figures 9A et 9B) dépend des tensions d'alimentation qui sont utilisées pour alimenter la partie de circuit qui est concernée. Lorsque l'alimentation sur une quelconque partie de circuit qui contribue au retard CTS est partagée avec une autre partie de circuit (même si cette autre partie de circuit ne contribue pas elle-même au retard CTS), il s'ensuit inévitablement que le retard CTS sera affecté par une quelconque variation de la tension d'alimentation qui se produit, par exemple par une variation qui est générée par un fonctionnement (tout particulièrement une commutation haute vitesse)

de l'autre partie de circuit.

Ce problème est exacerbé davantage lorsque (comme dans les exemples des figures 3 et 9A) il y a deux parties ou plus dont chacune contribue au retard CTS. Lorsque l'une quelconque de ces parties de circuit de contribution au retard partage son alimentation avec une quelconque autre partie de circuit, il y a un risque que le retard CTS varie. Qui plus est. lorsque deux quelconques parties de circuit de contribution au retard ou plus partagent la même alimentation, une quelconque variation d'alimentation générée par le fonctionnement d'une seule partie de circuit de contribution au retard pénétrera inévitablement au niveau de chaque autre partie de circuit de contribution au retard partageant son alimentation, ce qui donne naissance à de sérieux effets

de "réaction en chane" en termes de variation du retard CTS.

Ces considérations sont particulièrement sérieuses lorsque, dans les exemples qui ont été mentionnés ci-avant, certaines des parties de circuit sont segmentées mais que les différents segments à l'intérieur de

chaque partie de circuit partagent la même alimentation.

Une quelconque variation du retard CTS d'un cycle au cycle suivant génère une gigue dans le signal de sortie analogique. Diverses mesures ont été considérées au préalable pour réduire la gigue, comme décrit ci-après, mais aucune de ces mesures ne s'est avérée être totalement efficace pour satisfaire les exigences de performance de

gigue les plus demandeuses.

Une première mesure consiste à tenter de réduire l'amplitude globale du retard CTS et/ou le nombre de parties de circuit qui contribuent à ce retard, comme décrit ci-avant par report aux figures 9A et 9B. Comme noté ci-avant, I'étendue selon laquelle cette mesure peut éliminer la gigue est de façon inhérente limitée. La seconde mesure qui a été tentée consiste à alimenter le circuit de bascule depuis une source d'alimentation externe séparée par rapport à la source ou aux sources d'alimentation qui sont utilisées pour alimenter les parties restantes du circuit intégré ou IC. En outre, en adoptant une construction à trois puits, le circuit de bascule peut être formé dans son propre puits physiquement séparément des puits dans lesquels les parties restantes du circuit sont formées afin d'améliorer l'isolation de l'alimentation vis-à- vis du circuit de bascule. Par exemple, dans le document GB-A-2 341 287, des parties de la seconde bascule sont alimentées par une source d'alimentation externe (hors puce) qui est séparée de la source d'alimentation pour la première bascule et pour le circuit de décodeur. Cependant, le circuit de distribution d'horloge partage la même source d'alimentation que la seconde bascule de telle sorte qu'il y a au moins deux parties de circuit de contribution au retard qui partagent la même alimentation. Par ailleurs, certaines parties de la seconde bascule sont alimentées à partir de la même source d'alimentation externe que la première bascule et que le circuit de décodeur, lesquelles parties comportent un nombre élevé de portes et par conséquent produisent des variations relativement importantes au niveau du potentiel de l'alimentation pour les parties de la seconde bascule. Un inconvénient significatif de la seconde mesure est constitué

par la prolifération des bornes d'alimentation qui sont requises par l'IC.

Un nombre élevé de bornes d'alimentation limite le nombre de bornes disponibles à d'autres fins de même qu'il entrane éventuellement une augmentation de la dimension physique du module d'lC. Par ailleurs, les différentes alimentations sont toutes typiquement dérivées à partir de la même source d'alimentation externe et afin de maintenir séparées les différentes alimentations délivrées sur les bornes d'lC, des conceptions de carte de circuit imprimé compliquées sont requises, lesquelles mettent par exemple en jeu des composants de découplage encombrants, des plans de masse encombrants ainsi que d'autres mesures peu commodes et coûteuses. Dans un IC à signaux mélangés qui met en oeuvre la présente invention, le problème de la gigue est allégé sans souffrir des inconvénients des mesures considérées au préalable en munissant au moins une des parties de circuit de traitement de signal qui contribue au retard CTS de son propre réqulateur de tension d'alimentation sur puce

afin de réquler à l'intérieur de la puce la tension appliquée dessus.

Par conséquent, selon le présent mode de réalisation, un premier régulateur de tension d'alimentation interne 11 OA est prévu pour réguler l'alimentation sur le circuit de distribution d'horloge 130, un second réqulateur de tension d'alimentation interne 1 1OB est prévu pour réquler lalimentation sur le circuit de bascule 150 et un troisième réqulateur de tension d'alimentation interne 110C est prévu pour réguler

l'alimentation sur le circuit de pilotage de commutateur 160.

De cette façon, les retards (d2, d3 et d4 sur le circuit de la figure 7 ou d1, d3' et d4 sur le circuit des figures 9A et 9B) qui reçoivent une contribution de la part du circuit de distribution d'horloge 130, du circuit de bascule 150 (ou 150') et du circuit de pilotage de commutateur 160 so nt m oins affectés de man ière sig n ificative par les variations d'alimentation, ce qui permet d'obtenir une performance de gigue

améliorée de manière significative.

Selon le mode de réalisation de la figure 3, le circuit d'entrée d'horloge 120 et le circuit de commutateur 170 pourraient également chacun être munis de leurs propres répulateurs internes séparés afin d'encore améliorer la performance de gigue. En fonction de la façon selon laquelle les résultats de décodage sont utilisés, il peut être également avantageux de munir le circuit de décodeur 140 de son propre régulateur interne séparé également. Par exemple, s'il n'y a pas de circuit de bascule distinct 150 entre le circuit de décodeur 140 et les dispositifs de pilotage de commutateur 160 et si, en lieu et place, le circuit de décodeur comporte des sorties verrouillées de son propre chef, le circuit de décodeur 140 (ou au moins ses bascules de sortie)

devrait bénéficier du réqulateur interne séparé propre.

Dans l'exemple de la figure 9A, puisque les portes 157 et 159 (circuit de porte d'horloge) contribuent au temps de retard CTS global, les parties pourraient ensemble être munies de leurs propres réqulateurs internes séparés afin d'encore améliorer la performance de gigue. Soit dit en passant, il a été préalablement considéré de prévoir une réqulation d'alimentation interne (c'est-à-dire sur puce) pour des circuits qui doivent produire une tension très stable (par exemple une pré-réqulation pour des références de tension) ou des circuits qui amplifient de faibles signaux moyennant un rapport signal sur bruit (SNR) élevé (par exemple des pré-amplificateurs audio/RF bruit faible) ou pour des circuits qui utilisent des alimentations réqulées médiocrement ou bruitées (par exemple des amplificateurs de puissance audio/RF). Il n'a cependant pas été préalablement considéré d'appliquer cette réqulation d'alimentation interne aux voies d'horloge/commutation d'un circuit à signaux mélangéshaute vitesse tel que des convertisseurs de données (par exemple des convertisseurs numérique-analogique et analogique-numérique), soit du fait qu'ils ne sont pas de façon générale très se ns ib les à la tension d'al i me ntation (par exem ple ECL) et/ou soit du fait d'exigences de performance plus faibles (par exemple dans

certains dispositifs CMOS).

La figure 10A représente un exemple des régulateurs de tension d'alimentation internes 110 selon un mode de réalisation de la présente invention. Le régulateur 1 10 est divisé selon deux parties, comme représenté par la ligne en pointillés sur la figure 10A. Les parties à gauche de la ligne en pointillés sont incluses dans le dispositif de circuit intégré 100 (sur puce). Les parties à droite de la ligne en pointillés sont

à l'extérieur du dispositif de circuit intégré 100 (hors puce).

Une tension réqulée de base Vdd est tout d'abord dérivée à partir de la tension d'alimentation externe non réqulée VDD et cette tension réqulée de base est ensuite tamponnée et est en outre régulée si nécessaire afin de produire au niveau d'un noeud de sortie B du réqulateur une tension d'alimentation interne régulée VDD(reg) présentant une capacité de pilotage de courant souhaitée. La tension réqulée de base est représentée de manière schématique sur la figure A en tant que source de tension. Dans la pratique, elle peut être dérivée par exemple d'une manière connue à partir d'une diode Zener polarisée en sens inverse ou de façon davantage préférable, à partir d'un circuit de référence à bande interdite ou à barrière de potentiel qui présente une bonne réjection de bruit d'alimentation ou même à partir d'une référence de précision externe. Le circuit de tamponnage 122 peut

inclure un amplificateur opérationnel.

Une impédance de sortie du circuit de tamponnage 122 appara^'t typiquement comme étant inductive du fait que ie gain du circuit de

tamponnage 122 décro^'t généralement lorsque la fréquence cro'^t.

Comme représenté sur la figure 10A, I'impédance de sortie peut être modélisée selon une approximation raisonnable en tant qu'inductance fixe Lamp. Dans la pratique, I'inductance réelle ne sera pas fixe mais elle pourra varier en correspondance avec des facteurs tels quun courant de sortie (puisque la transconductance d'un amplificateur opérationnel varie

en fonction du courant) et la température.

Dans le circuit de la figure 10A, une première résistance R. est connectée en série entre un noeud A au niveau de la sortie du circuit de tamponnage 122 et le noeud de sortie B (noeud de charge) au niveau duquel la tension d'alimentation réqulée VDD(reg) est émise en sortie depuis le réqulateur. Une seconde résistance R2 est connectée en série

entre le noeud B et un noeud C qui est une borne de connexion de l'IC.

Un condensateur externe Ce, est connocté entre le noeud C et une ligne

de masse GND.

La tension d'alimentation réqulée VDD(reg) du réqulateur de tension est ensuite appliquée sur le circuit de traitement de signal qui est en train d'être réqulé par ce réqulateur en connectant ce circuit au noeud B du réqulateur. Par report à la figure 3, le circuit de distribution d'horloge 130 est connecté au noeud B du premier régulateur 11OA, le circuit de bascule 150 est connecté au noeud B du second régulateur 11 OB et le circuit de pilotage de commutateur 160 est connecté au noeud B du troisième réqulateur 110C. L'amplitude Z de l'impédance qui est vue par le circuit de traitement de signal qui est connecté au noeud B sur la figure 10A peut être présentée comme étant donnée par: |R R (R +R)2L2R2+ O2RCE 1 OLR2 - OC - C(OL OC)1 l L (R4+R2)2+(oL m1Ct 1 L (R,+R2)2+(oL 1C) La figure 1 OB représente de manière schématique à échelle logarithmique la variation en fonction de la fréquence c de l'amplitude I Zc I de l'impédance Zc du condensateur Cex et de l'amplitude I ZL I de l'impédance ZL de l'inductance Lamp. Du fait que | Zc I décro^t lorsque la fréquence crot et que |ZLI cro^'t lorsque la fréquence cro^'t, à une certaine fréquence cox, les amplitudes des deux impédances se croisent de telle sorte que les deux impédances présentent une valeur

d'impédance de Zx.

Il peut être démontré que, dans le circuit de la figure 10A, en établissant R] = R2 = R et en outre en établissant R de telle sorte qu'il soit égal à l'impédance de croisement Zx de L et de C, I'amplitude de l'impédance Z telle que vue au niveau du noeud B de la figure 1 OA peut être exprimée simplement selon: Z=: Moyennant la configuration qui est représentée sur la figure 10A, par conséquent, le noeud B appara^'t au circuit de traitement de signal concerné comme présentant une impédance constante qui est purement résistive et qui est indépendante de la fréquence m. Dans la pratique bien entendu, I'impédance de sortie de l'amplificateur dans le circuit de réqulation d'alimentation 20 ne sera pas modélisée de façon précise au moyen d'une inductance fixe Lamp et on s'écartera d'un comportement idéal selon d'autres aspects également de telle sorte que l'impédance du noeud B ne sera pas complètement résistive et indépendante de la fréquence. Les résistances R et R2 opèrent efficacement en tant que résistances d'amortissement dans un circuit de résonateur LC qui est constitué par ces résistances, par l'inductance Lamp et par le condensateur Ce,. La situation d'impédance constante qui a été décrite ci-avant se produit lorsque les valeurs de R et de R2 sont établies pour obtenir un amortissement critique pour le circuit de résonateur LC. Dans la pratique, il n'est pas habituellement possible de concevoir de façon fiable le circuit de telle sorte qu'il soit amorti de façon critique par exemple du fait des tolérances des composants et d'un comportement non idéal de l'amplificateur opérationnel. Il est par conséquent préférable d'établir les valeurs de R. et R2 de manière à obtenir un léger sur-amortissement (par exemple un facteur de qualité Q nominal dans la plage de 0,3 à 0,7) de telle sorte qu'en autorisant des tolérances pour les composants et d'autres facteurs, un sousamortissement ne se

produise pas.

Sur la base de simulations et/ou de mesures réelles, selon un mode de réalisation de l'invention, Lamp vaut approximativement 1,u H. Le condensateur Ce, peut être établi à n'importe quelle valeur arbitraire bien qu'il soit préférable qu'il soit à l'intérieur d'une plage qui va de 10 nF à 1 uF. Si Ce est au-dessous de 10 nF, I'impédance de sortie Z sera trop importante et si Ce, est supérieur à 1,uF, le condensateur sera trop encombrant et trop coûteux. Selon un mode de réalisation, un condensateur C de 0,1 uF est utilisé. Dans ce cas, I'impédance de croisement et par conséquent la valeur de la résistance R valent 3,16 Q. Afin de réaliser une conception pour un léger sur-amortissement, une

valeur de résistance R de par exemple 3,5 Q peut être utilisée.

Dans le circuit de la figure 10A, afin d'obtenir une impédance de sortie faible souhaitable Z (par exemple de quelques ohms), le condensateur doit être relativement grand et par conséquent, il est placé

: =:

- hors puce. Le condensateur externe pour chaque régulateur interne est

connecté à la borne de connexion correspondante (le noeud C) de l'IC.

Ces bornes de connexion correspondantes sont étiquetées 109A à

1 O9C sur la figure 3.

D'autres modifications et d'autres améliorations qui peuvent être apportées au circuit de régulation de tension d'alimentation qui a été décrit par report aux figures 10A et 10B peuvent être trouvées dans notre demande de brevet français connexe n O 013 666 (correspondant à la demande de brevet du Royaume-Uni de Grande-Bretagne

n GB-A-2 356 267).

Il sera apprécié que les régulateurs d'alimentation sur puce n'ont pas besoin d'être du type décrit ci-avant par report aux figures 10A et B mais ceci peut être avantageux au vu de l'impédance de sortie faible et indépendante de la fréquence produite par un tel régulateur. Il est nécessaire de disposer d'une tension plus élevée disponible sur puce à partir de laquelle ces régulateurs peuvent effectuer une régulation par abaissement mais ce ne sera pas souvent le cas. Par exemple, des circuits "analogiques de précision" utilisent 3,3 V mais des circuits de "commutation haute vitesse" utilisent 2,5 V ou 1,8 V. 11 sera également apprécié quil n'est pas essentiel que chaque partie de circuit de traitement de signal qui contribue au retard CTS soit munie de son propre régulateur de tension d'alimentation interne. Par exemple, selon le mode de réalisation de la figure 3, le circuit d'entrée d'horloge 120 n'est pas muni d'un tel régulateur de tension d'alimentation. Un avantage sera réalisé même si seulement une seule partie de circuit de traitement de signal est munie de son propre

régulateur de tension d'alimentation interne.

Comme il a été mentionné ci-avant, il a été au préalable proposé de réaliser une performance de gigue davantage améliorée en prévoyant des tensions d'alimentation séparées pour alimenter diverses parties de circuit, par exemple des alimentations séparées pour les

parties numériques, de bascule, analogiques et de distribution d'horloge.

Des régulateurs de tension d'alimentation internes sont toujours avantageux dans cette situation. Par exemple, selon un autre mode de réalisation de i'invention qui est représenté sur la figure 11, trois sources d'alimentation externes séparées sont utilisées: (a) DIGITAL GND/VDD pour alimenter le circuit de décodeur 140; (b) LATCH GNDNDD pour alimenter le circuit de bascule 150, le circuit de distribution d'horloge 130 et le circuit d'entrée d'horloge 120; et (c) ANALOG GNDNDD pour alimenter le circuit de pilotage de commutateur 160 et le circuit de commutateur 170. Les réqulateurs de tension internes 11 OA et 11 OB sont connectés pour recevoir les tensions de source d'alimentation externes LATCH GNDNDD tandis que le régulateur de tension interne 110C est connecté pour recevoir les tensions de source d'alimentation externes

ANALOG GNDNDD.

Il sera apprécié que les parties de circuit de traitement de signal qui peuvent bénéficier de la fourniture de réqulateurs de tension

d'alimentation sur puce séparés ne sont pas limitées à celles décrites ci-

avant par report aux figures 3 à 11. Par exemple, un circuit de pilotage d'horloge, un circuit de porte d'horloge (par exemple les portes 157 et 159 de la figure 9A) et un quelconque autre circuit dans la voie horloge à échantillon dont le retard est une fonction de la tension d'alimentation (par exemple la plupart des circuits CMOS) peuvent être munis de leurs

propres régulateurs sur puce.

Des régulateurs séparés pour différents circuits sont également utiles pour réduire la diaphonie induite par l'alimentation. Par exemple, si le signal de sortie d'un CNA haute vitesse affecte la tension d'alimentation (ou de façon équivalente le retard) dans sa propre voie

d'horloge, ceci génère une distorsion d'harmonique et d'intermodulation.

Dans ce cas, I'entrée/les tampons/la distribution d'horloge et le CNA

devraient de préférence utiliser des réqulateurs d'alimentation séparés.

Ceci peut se produire même si le courant d'alimentation de CNA est constant puisque la sortie du CNA peut ne pas être équilibrée et qu'il peut y avoir un couplage entre la sortie et l'alimentation via de quelconques diodes de protection ou d'autres capacités parasites (par exeniple un circut de protection qui utilise en totalité des transistors

PMOS présente une capacité parasite inévitable vis-à-vis de VDD).

Lorsque deux circuits CNA sont inclus sur le même dispositif de circuit intégré, il peut y avoir également une diaphonie entre les deux CNA qui peut dégrader la SFDR de telle sorte que chaque circuit CNA devrait bénéficier de son propre régulateur d'alimentation. Avec un tel dispositif de circuit intégré qui comporte deux CNA, un quelconque circuit de traitement d'horloge prévu de façon commune pour les deux CNA devrait également bénéficier du fait de disposer de son propre réqulateur d'alimentation en plus de quelconques réqulateurs séparés qui sont prévus pour le circuit de traitement d'horloge (par exemple les parties d'entrée d'horloge et/ou de distribution d'horloge) contenus à

l'intérieur des CNA eux-mêmes.

Les modes de réalisation présentés ci-avant ont été décrits en

relation avec un dispositif de circuit intégré de convertisseur numérique-

analogique ou CNA. Dans un CNA, la gigue dans le retard CTS (erreur de retard) a pour effet d'introduire une erreur d'amplitude dans le signal de sortie analogique. De telles erreurs d'amplitude qui conduisent à une distorsion du signal de sortie se produiront bien entendu seulement si le signal d'entrée (et par conséquent le signal de sortie) varie, I'erreur due à la gigue étant généralement proportionnelle à la fréquence (ou de

façon équivalente au taux de dérive) du signal qui varie.

Des considérations similaires s'appliquent également à des convertisseurs analogique-numérique ou CAN dans lesquels la gigue dans le retard CTS peut également avoir un effet d'erreur d'amplitude correspondant du fait que, par exemple, I'échantillonnage d'un signal d'entrée analogique trop tôt ou trop tard conduit au fait que le signal d'entrée analogique échantillonné présente une erreur d'amplitude qui

pénètre inévitablement dans le signal de sortie numérique.

La figure 12 représente des parties d'un circuit de stockage de tension (circuit échantillonneur et bloqueur) qui peut être utilisé pour un convertisseur analogique-numérique ou CAN. Le circuit de stockage de tension inclut un élément de commutateur d'entrée 301 qui est connecté entre un noeud d'entrée IN du circuit et une première plaque d'un condensateur de stockage 302. L'autre plaque du condensateur 302 est connectée à une borne commune COM du circuit. Un élément d'amplificateur haute impédance 303 est connecté à la première plaque pour appliquer au niveau d'un n_ud de sortie OUT du circuit une

tension de sortie VO qui dépend du potentiel de première plaque Vc.

Le circuit de stockage de tension comprend en outre une partie de pilotage de commutateur 310 qui inclut un circuit de générateur d'auto- élévation 304 et un circuit de sélecteur 305. Le circuit de générateur d'auto-élévation 304 comporte une entrée qui est connectée à la borne de sortie de l'élément d'amplificateur 303. Le circuit de générateur d'autoélévation 304 génère au niveau de ses sorties respectives des potentiels Vhau et Vbas (Vhau > Vbas) dont chacun présente un décalage constant par rapport au potentiel de borne de sortie VO. Ces deux potentiels sont à des niveaux appropriés pour une application sur l'électrode de grille de l'élément de commutateur d'entrée

* 301 afin de la maintenir dans ses états activé et désactivé.

Les deux potentiels Vhau et Vbas sont appliqués en tant qu'entrées sur le circuit de sélecteur 305, lequel reçoit également un signal d'horloge CK. La sortie du circuit de sélecteur 305 est connectée à l'électrode de grille de l'élément de commutateur d'entrée 301. Le circuit de sélecteur 305 commute le potentiel d'électrode de grille entre les deux potentiels Vhau et Vbas en fonction du signal d'horloge CK. La partie de pilotage de commutateur à auto-élévation 310 a pour avantage que le potentiel qui est appliqué sur l'élément de commutateur d'entrée 301 pour le maintenir dans l'état activé est fixe par rapport au potentiel de borne d'entrée Vj de telle sorte que la valeur de variation injectée par l'élément 301 lorsqu'il est commuté dans l'état désactivé est sensiblement constante indépendamment du potentiel de borne d'entrée. Du fait que cette injection de charge est constante, ceci conduit à une erreur constante au niveau de la tension stockée, laquelle peut

étre aisément compensée.

D'autres détails de la conception du circuit de stockage de tension de la figure 12 peuvent être trouvés dans le document GB-A-2

270 431 dont le contenu complet est incorporé ici à titre de référence.

Le circuit de stockage de tension de la figure 12 peut être utilisé dans un CAN afin d'échantillonner puis de bloquer un signal d'entrée analogique qui doit être converti selon un signal numérique correspondant. Dans ce cas, dans chaque cycle de conversion, un nouvel échantillon du signal d'entrée analogique est extrait en faisant passer l'élément de commutateur d'entrée 301 depuis son état

d'activation (échantillonnage) dans son état de désactivation (blocage).

Cette modification est initiée à un instant qui est déterminé par un signal d'horloge appliqué de façon externe (signal de cadencement). Le signal d'horloge sur puce CK qui est appliqué sur le circuit de sélecteur 305 est par exemple dérivé au moyen d'une partie de circuit d'entrée d'horloge (qui n'est pas représentée mais qui est similaire à la partie de circuit d'entrée d'horloge 120 de la figure 3) à partir du signal d'horloge appliqué de façon externe CLK et distribué de façon interne à l'intérieur du CAN au moyen d'une partie du circuit de distribution d'horloge (qui n'est pas représentée mais qui est similaire à la partie de circuit de distribution d'horloge 130 de la figure 3). Par conséquent, la partie de circuit d'entrée d'horloge, la partie de circuit de distribution d'horloge et la partie de pilotage de commutateur 310 constituent des parties de contribution au retard dans ce cas, chaque partie de contribution au retard apportant une contribution au retard CTS global qui est affecté par des variations de la tension d'alimentation appliquée sur la partie de contribution au retard concernée. Pour cette raison, dans un CAN qui met en oeuvre la présente invention, une ou plusieurs de ces parties de contribution au retard et de préférence chacune d'entre elles dispose de son propre régulateur de tension d'alimentation interne pour dériver à partir d'une tension de source d'alimentation externe une tension d'alimentation interne régulée qui est appliquée sur la partie de contribution au retard concernée. L'élément d'amplificateur 303 peut également contribuer au retard CTS et peut par conséquent bénélicier également du fait d'être muni de son propre réqulateur de tension

d'alimentation interne.

Les circuits de stockage de tension du type représenté sur la figure 12 peuvent être avantageusement utilisés dans chaque étage de pipeline d'un CAN en pipeline comme également décrit en détail dans le document GB-A-2 270 431. Du fait que chacun des deux circuits de stockage de tension par étage de pipeline comprend une partie de contribution au retard, il est préférable que chacun des deux circuits de stockage de tension dans le même étage dispose d'un ou de plusieurs réqulateurs de tension d'alimentation internes propres. Par ailleurs, il est préférable que chaque étage comporte un ou plusieurs réqulateurs de

tension d'alimentation internes propres.

Par conséquent, la présente invention peut être appliquée de

manière avantageuse à des CAN également.

Il sera apprécié que la fourniture de réqulateurs de tension d'alimentation sur puce séparés peut être appliquée à d'autres types de dispositifs de circuit intégré comportant des parties de circuit de traitement de signal o le retard dans une voie de signal dépend de façon critique du retard au travers de ces parties de circuit et o ce retard dépend des tensions d'alimentation appliquées sur ces parties de circuit. Par exemple, la présente invention peut également être

appliquée à des mélangeurs numériques.

R EVEN D I CATI ON S

1. Dispositif de circuit intégré à signaux mélangés (100) caractérisé en ce qu'il comprend: un circuit de traitement de signal (120 à 170) qui peut fonctionner pour produire un signal de sortie (OUT) en fonction d'un signal d'entrée reçu, la production du signal de sortie étant initiée à un instant qui est déterminé par un signal de cadencement (CLK) et étant terminée à un instant qui est retardé d'un certain temps de retard par rapport audit signal de cadencement, ledit circuit de traitement de signal incluant au moins une partie de contribution au retard (120, 130, 150, 160) qui apporte une contribution audit temps de retard qui subit les effets des variations d'une tension d'alimentation qui est appliquée sur la partie de contribution au retard concernée; et au moins un régulateur de tension d'alimentation interne (11OA, 11OB, 11OC) pour une connexion lorsque le dispositif est en utilisation à une source d'alimentation externe du dispositif afin d'en recevoir une tension de source d'alimentation externe (VDD) et pouvant fonctionner pour dériver à partir de la tension de source d'alimentation externe une tension d'alimentation interne réqulée (VDD(reg)) qui est appliquée sur ladite partie de contribution au retard, au moins une autre partie de circuit à l'intérieur du dispositif étant alimentée par une tension

d'alimentation autre que ladite tension d'alimentation interne régulée.

2. Dispositif selon la revendication 1, caractérisé en ce que: ledit circuit de traitement de signal (120 à 170) inclut une pluralité de ces parties de contribution au retard (120, 130, 150, 160) dont chacune apporte une contribution audit temps de retard qui subit les effets des variations d'une tension d'alimentation qui est appliquée sur la partie de contribution au retard concernée; et le dispositif comprend une pluralité de ces réqulateurs de tension d'alimentation internes (11OA, 11OB, 11OC) correspondant respectivement à ladite pluralité de parties de contribution au retard (120, 130, 150, ), chacun pour une connexion lorsque le dispositif est en utilisation sur une source d'alimentation externe du dispositif afin d'en recevoir une tension de source d'alimentation externe (VDD) et chacun pouvant fonctionner pour dériver à partir de la tension de source d'alimentation externe une tension d'alimentation interne réqulée (VDD(reg)) qui est

appliquée sur ladite partie de contribution au retard correspondante.

3. Dispositif selon la revendication 1 ou 2, caractérisé en ce que le ou chaque dit régulateur de tension d'alimentation interne (11OA, 1 1OB' 1 1OC) sert de façon exclusive à alimenter la ou une dite partie de

contribution au retard (120, 130, 150, 160) seule.

4. Dispositif selon l'une quelconque des revendications

précédentes, caractérisé en ce que le dispositif est connecté, lorsqu'il est utilisé, pour recevoir au moins deux tensions de source d'alimentation externes différentes et lesdites au moins deux tensions de source d'alimentation externes différentes sont utilisées pour alimenter des parties de circuit respectives différentes dudit circuit de traitement

de signal.

5. Dispositif selon la revendication 4, caractérisé en ce qu'il comprend au moins un dit régulateur de tension d'alimentation interne (11OA, 11OB, 11OC) par tension de source d'alimentation externe pour dériver à partir de la tension de source d'alimentation externe (VDD) concernée une tension d'alimentation interne réqulée (VDD(reg)) qui est appliquée sur au moins une dite partie de contribution au retard (120,

, 150, 160).

6. Dispositif selon la revendication 4 ou 5, caractérisé en ce que l'une desdites au moins deux tensions de source d'alimentation externes est utilisée pour alimenter des parties de circuit numérique dudit circuit de traitement de signal (120 à 170) et celle-ci ou une autre desdites au moins deux tensions de source d'alimentation externes est utilisée pour alimenter des parties de circuit analogique dudit circuit de

traitement de signal.

7. Dispositif selon l'une quelconque des revendications

précédentes, caractérisé en ce que la ou une dite partie de contribution

au retard (120, 130, 150, 160) est une partie d'entrée d'horloge (120).

8. D ispositif se lo n la revend ication 7, caracté risé en ce q ue ladite partie d'entrée d'horloge (120) peut fonctionner pour recevoir ledit signal de cadencement (CLK) et pour en dériver au moins un signal d'horloge interne (CK) pour une utilisation par ledit circuit de traitement

de signal (120 à 170).

9. Dispositif selon l'une quelconque des revendications

précédentes, caractérisé en ce que la ou une dite partie de contribution au retard (120, 130, 150, 160) est une partie de distribution d'horloge

(130)

10. Dispositif selon la revendication 9, caractérisé en ce que ladite partie de distribution d'horloge (130) peut fonctionner pour distribuer un ou plusieurs signaux d'horloge (CK) qui sont dérivés à partir dudit signal de cadencement (CLK) à l'intérieur dudit circuit de

traitement de signal (120 à 170).

11. Dispositif selon l'une quelconque des revendications

précédentes, caractérisé en ce que la ou une dite partie de contribution

au retard (120, 130, 150, 160) est une partie de bascule (150).

12. Dispositif selon la revendication 11, caractérisé en ce que ladite partie de bascule (150) peut fonctionner pour verrouiller un signal à un instant qui est déterminé par un signal d'horloge afin de produire un signal cadencé (TCK1 à TCKn) qui est utilisé lors de la production dudit

signal de sortie.

13. Dispositif selon l'une quelconque des revendications

précédentes, caractérisé en ce que la ou une dite partie de contribution au retard (120, 130, 150, 160) est une partie de dispositif de pilotage de

commutateur (160).

14. Dispositif selon la revendication 13, caractérisé en ce que ladite partie de dispositif de pilotage de commutateur (160) peut fonctionner pour recevoir un signal de commande et pour produire un signal de pilotage pour une application sur un commutateur (170) afin d'ouvrir et de fermer ledit commutateur en réponse à des variations du

signal de commande reçu.

15. Dispositif selon la revendication 13, caractérisé en ce que ledit commutateur (170) est ouvert et fermé pour faire passer un circuit échantillonneur et bloqueur d'un état d'échantillonnage à un état de

blocage et vice versa.

- 16. Dispositif selon l'une quelconque des revendications

précédentes, caractérisé en ce que la ou une dite partie de contribution au retard (120, 130, 150, 160) est une partie de commutateur électronique. 17. Dispositif selon la revendication 16, caractérisé en ce que ladite partie de commutateur électronique est utiiisée pour commuter

ledit signal de sortie complet ou une partie de celui-ci.

18. Dispositif selon l'une quelconque des revendications

précédentes, caractérisé en ce que la ou une dite partie de contribution

au retard (120, 130, 150, 160) est une partie d'amplificateur analogique.

19. Dispositif selon l'une quelconque des revendications

précédentes, caractérisé en ce que ledit signal d'entrée (D1 à Dn) est un signal numérique et ledit signal de sortie est un signal analogique

(OUT).

20. Dispositif selon l'une quelconque des revendications 1 à 18,

caractérisé en ce que ledit signal d'entrée est un signal analogique et

ledit signal de sortie est un signal numérique.

21. Dispositif selon l'une quelconque des revendications

précédentes, caractérisé en ce que ledit circuit de traitement de signal (120 à 170) fonctionne de façon répétée pour réaliser une série de cycles de traitement et un signal de sortie est produit dans chaque dit

cycle de traitement.

22. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce qu'au moins une partie de circuit dudit

circuit de traitement de signal (120 à 170) est divisée selon une pluralité de segments de circuit qui peuvent fonctionner en combinaison pour produire ledit signal de sortie (OUT) en fonction dudit signal d'entrée (D1

à Dn) reçu.

23. Dispositif selon la revendication 22, caractérisé en ce que une ou plusieurs dites parties de contribution au retard (120, 130, 150,

) sont incluses dans ladite pluralité de segments de circuit.

24. Dispositif selon l'une quelconque des revendications

précédentes, caractérisé en ce qu'au moins une partie de circuit dudit circuit de traitement de signal (120 à 170) est divisée selon une série d'étages de pipeline qui peuvent fonctionner dune manière en pipeline afin de produire ledit signal de sortie (OUT) en fonction dudit signal

d'entrée (D1 à Dn) reçu.

25. Dispositif selon la revendication 24, caractérisé en ce qu'au moins un dit étage de pipeline comprend une ou plusieurs dites parties

de contribution au retard (120,130,150,160).

26. Dispositif selon la revendication 24, caractérisé en ce que chaque étage de pipeline comprend une ou plusieurs dites parties de

contribution au retard (120,130,150,160).

27. Dispositif selon lune quelconque des revendications

précédentes, caractérisé en ce que le ou chaque dit répulateur de tension d'alimentation interne (11OA, 11OB, 11OC) comporte un moyen pour réduire des variations dépendant de la fréquence dans une

impédance de sortie afférente.

28. Dispositif selon la revendication 27, caractérisé en ce que le moyen de réduction de variation d'impédance comprend: un moyen d'amplificateur de tension de référence (122) qui comporte une entrée pour recevoir une tension de source régulée qui est dérivée à partir de ladite tension de source d'alimentation externe et qui comporte également une sortie dont une impédance présente une composante inductive efficace dans une plage souhaitée de fréquences de fonctionnement de la partie de contribution au retard qui est alimentée par ledit régulateur de tension d'alimentation interne (11OA,

11OB, 110C);

un premier élément de résistance (R.) qui présente une valeur de résistance présélectionnée, connecté entre ladite sortie (A) du moyen d'amplificateur (122) et un noeud de sortie (B) du réqulateur auquel ladite partie de contribution au retard est connectée; une borne de connexion (C) à laquelle un moyen de condensateur externe (Ce,) qui présente une valeur de capacité présélectionnée est connecté lorsque le dispositif est en utilisation; et un second élément de résistance (R2) qui présente une valeur de résistance présélectionnée, connecté entre ledit noeud de sortie (B) et

ladite borne de connexion (C).

29. Dispositif selon l'une quelconque des revendications

précédentes, caractérisé en ce qu'il comprend deux jeux ou plus dudit circuit de traitement de signal (120 à 170), o chaque dit jeu du circuit de traitement de signal comporte au moins un dit régulateur de tension dalimentation interne (11OA, 11OB, 11OC) pour appliquer une tension dalimentation interne réqulée (VDD(reg)) sur au moins une dite partie de contribution au retard (120, 130, 150, 160) dans le jeu du circuit de

traitement de signal concerné.

30. Dispositif selon la revendication 29, caractérisé en ce que chaque dit jeu du circuit de traitement de signal (120 à 170) comprend un convertisseur numérique-analogique ou un convertisseur analogique