CN1496004A - 降低混合信号抖动的数据转换器 - Google Patents

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Abstract

一种数据转换器，以集成电路器件(100)的形式实现。该数据转换器包含可与接收的输入信号(D1－Dm)无关地产生输出信号(OUT)的信号处理电路(120－170)。输出信号(OUT)的产生开始于由定时信号(CLK)决定的时刻，并结束于相对于所述定时信号(CLK)延迟了一个延迟时间的时刻。提供延迟的部分(130，150，160)提供被向其施加的电源电压(VDD)所影响的延迟时间。内部的电源调压器(110)从外部的电源电压(VDD)获得调整了的内部电源电压(VDD(REG))，并把这个电压施加到提供延迟的部分(130，150，160)，从而将该提供与外部电源的变化无关地固定在某个值。集成电路器件(100)中至少还有一个电路部分(140，170)由电源电压(VDD)而不是由该调整了的内部电源电压(VDD(REG))供电。

Description

降低混合信号抖动的数据转换器
本申请是2001年10月29日提交的、申请号为01137556.6、发明名称为“降低混合信号抖动的集成电路器件”的发明专利申请的分案申请。
技术领域
本发明涉及到降低混合信号抖动的数据转换器，例如数模转换器(DAC)。这种数据转换器包括数字电路和模拟电路的混合。
背景技术
附图中图1示出了所谓“电流控制”型常规DAC的各个部分。DAC 1被设计成用来将m位数字输入字(D1-Dm)转换成相应的模拟信号。
DAC 1包含模拟电路，此模拟电路包括多个(n个)完全相同的电流源21-2n，其中n＝2m-1。各个电流源2通过基本上恒定的电流I。此模拟电路还包括分别对应于n个电流源21-2n的多个微分开关电路41-4n。各个微分开关电路4被连接到其相应的电流源2，并将电流源产生的电流I转换到连接于转换器第一连接线A的第一端子或连接于转换器第二连接线B的第二端子。
各个微分开关电路4接收多个数字控制信号T1-Tn中的一个(由于以下解释的理由而被称为“温度计编码的信号”)，并根据涉及到的信号的数值而选择其第一端子或其第二端子。DAC 1的第一输出电流IA是提供给微分开关电路第一端子的各个电流之和，而DAC 1的第二输出电流IB是提供给微分开关电路第二端子的各个电流之和。
模拟输出信号是电压VA与电压VB之间的电压差VA-VB，其中电压VA由DAC 1的第一输出电流IA漏入电阻R产生，而电压VB由转换器的第二输出电流IB漏入另一个电阻R产生。
在图1的DAC中，利用包括二进制温度计译码器6的数字电路，从二进制输入字D1-Dm得到温度计编码的信号T1-Tn。译码器6如下工作。
当二进制输入字D1-Dm具有最低数值时，温度计编码的信号T1-Tn使各个微分开关电路41-4n选择其第二端子，致使所有电流源21-2n被连接到第二连接线B。在此情况下，VA＝0，而VB＝nIR。模拟输出信号VA-VB＝-nIR。
当二进制输入字D1-Dm的数值逐渐增加时，译码器6产生的温度计编码的信号T1-Tn使更多的微分开关电路选择其各自的第一端子(从微分开关电路41开始)，而已经选择了其第一端子的任何微分开关电路无须转换回到其第二端子。当二进制输入字D1-Dm的数值为i时，前面的i个微分开关电路41-4i选择其各自的第一端子，而其余的n-i个微分开关电路4i+1-4n选择其各自的第二端子。模拟输出信号VA-VB＝(2i-n)IR。
图2示出了为3位二进制输入字D1-D3(亦即，此例子中m＝3)产生的温度计编码信号的例子。在此情况下，需要7个温度计编码的信号T1-T7(n＝2m-1＝7)。
如图2所示，二进制温度计译码器6产生的温度计编码信号T1-Tn遵照所谓温度计码，其中已知当r阶信号Tr被激活(设定为“1”)时，所有低阶信号T1-T(r-1)也将被激活。
温度计编码在电流控制型DAC中是普遍使用的，随着二进制输入字的增大，更多的电流源被转换到第一连接线A，而已经被转换到此A线的任何电流源无须转换到其它的B线。因此，DAC的输入/输出特性是单调的，且输入字中的1的改变引起的故障脉冲小。
但当希望以非常高的速度(例如100MHz或更高)来运行这种DAC时，发现在第一和第二连接线A和B之一或二者中可能出现故障，产生DAC模拟输出信号VA-VB的存储错误。模拟输出信号中的这些故障可以是与编码有关的，并导致谐波畸变或甚至输出谱中的非谐波刺点。下面总结了这些故障的一些原因。
数字电路(二进制温度计译码器6和其它数字电路)被要求极快地开关，且其栅数目很大。因此，数字电路的电流消耗在高的运行速度下可以高达20mA/100MHz。快速的开关速度与大的电流消耗的这种组合，不可避免地将大的噪声引入到电源线中。虽然先前曾经考虑过将模拟电路的电源(例如图1中的电流源21-2n和微分开关电路41-4n)分隔于数字电路的电源，但当要求最高的性能水平时，发现仅仅有这一措施是不能完全令人满意的。特别是，来自二进制温度计译码器6的工作的噪声，能够导致响应数字输入字D1-Dm不同的变化的温度计编码信号T1-Tn的变化时刻的偏移。例如，估计此偏移可以是几百皮秒。这一偏移量引起DAC性能的明显退化，而且与数据有关，此退化难以预计。
为了减轻上述的偏移问题，曾经考虑过分别对应于温度计编码信号T1-Tn，在数字电路和模拟电路之间提供一组锁存电路，这些锁存器由公共的定时信号来激活，使其输出同时改变。但发现仅仅有这一措施是不能完全有效清除来自温度计编码信号的偏移的。例如发现，与数据有关的抖动仍然保留在锁存电路的输出中，且最糟糕情况下的抖动大约正比于温度计编码信号的数目而增大。于是，对于(比如说)64个温度计编码信号，最糟糕情况下的抖动可以高达20皮秒，当要求高性能时，这是大得过分了。
在其整个内容此处列为参考的我们的共同未决英国专利申请9804587.5(公开号为no.GB-A-2335097)中，已经讨论了一些上述问题。在GB-A-2335097中，一组锁存器被提供在数字电路和模拟电路之间，各个数字电路部分、锁存电路部分、和模拟电路部分，配备有其自身的电源端子，用来连接到不同的芯片外电源。GB-A-2335097还公开了一种三重阱构造的应用和利用屏蔽来降低不同电路部分电源之间的耦合。
但即使采用上述这些技术，本发明人仍然发现在大多数应用要求中，明显的抖动仍然来自各种来源的噪声引起的电源变化。
发明内容
根据本发明，提供了一种数据转换器，以集成电路器件的形式实现，它包含：可用来根据接收到的输入信号而产生输出信号的信号处理电路，输出信号的产生开始于定时信号确定的时刻，并结束于相对于所述定时信号延迟了一个延迟时间的时刻。所述信号处理电路包括至少一个提供延迟的部分，它提供所述延迟时间，此延迟时间受到施加于提供延迟的部分的电源电压变化的影响；以及至少一个内部电源调压器，当器件处于使用时，用来连接到器件外部的电源，以便从中接收外部电源电压，并可用来从外部电源电压获得被调整了的内部电源电压，加于所述提供延迟的部分，器件中至少还有一个电路部分被电源电压供电而不是被所述调整过的内部电源电压供电。
附图说明
现以举例的方式来参照附图，其中：
上面讨论的图1示出了常规DAC的各个部分；
上面讨论的图2提供了一个表格，示出了从二进制输入字得到的温度计编码信号；
图3方框图示出了体现本发明的混合信号集成电路器件(DAC)的各个部分；
图4方框图更详细地示出了图3的DAC的各个部分；
图5是电路图，示出了图4的锁存器的示例性构造；
图6是电路图，示出了图4的模拟单元的示例性构造；
图7是用来说明时钟-取样延迟周期的时间图；
图8A示出了体现本发明的具有用来为锁存电路馈送延迟时钟的延迟元件的DAC的各个部分；
图8B是用来说明图8A电路的工作的时间图；
图9A示出了体现本发明的具有二级锁存电路的DAC的各个部分；
图9B是用来说明图9A电路的工作的时间图；
图10A示出了用于本发明一个实施方案的内部电源调压器的示例性构造；
图10B示出了用来说明图10A调压器的元件阻抗变化的曲线；
图11方框图示出了体现本发明的另一个混合信号集成电路器件(DAC)的各个部分；而
图12示出了体现本发明的另一个混合信号集成电路器件(DAC)的各个部分。
具体实施方式
在详细描述本发明的实施方案之前，首先描述一下有关上述电源变化引起的抖动问题的进一步考虑。
对于延迟是电源电压的函数以及要求表现非常小的抖动特性的电路，需要噪声非常低的电源。特别是对于CMOS电路更是如此，其中延迟大约正比于电源电压的平方根，以低的抖动工作于高频(例如高速ADC和DAC)，且其中从时钟到输出的延迟不很小(例如，在时钟信号通过引起延迟的树形电路分配的情况下)。
例如，考虑产生幅度为1V而频率Fout为100MHz的正弦波作为其模拟输出信号的DAC的情况下，此DAC从其时钟输入到其微分开关电路(图1中的4)的总延迟为1ns。这一输出信号的最大偏移速率为2π(Fout)，即0.63V/ns。假设延迟D正比于电源电压V的平方根，则1％的电源电压变化将改变延迟0.5％(因为D＝aV0.5，故dD＝0.5aV-0.5dV＝0.5aV0.5dV/V，故dD/D＝0.5dV/V)。因此，电源电压的1％的改变使延迟改变5ps。在0.63V/ns的偏移速率下，这将引起3.1mV的模拟输出信号幅度误差，即大约-50dBc(亦即相对于主信号-50dB)。
在频率Fs下，电源上的正弦波纹将在Fout±Fs处引起边带，导致无杂散动态范围(SFDR)退化。对于90dBc的目标SFDR，电源上的波纹必须不超过0.01％，这在噪声从各种来源被耦合到电源的前述考虑的DAC中，是非常难以达到的。虽然通常推荐提供干净的低噪声电源，但在电源电压变化如此关键的情况下，即使这样也可能还是不够的。
图3示出了体现本发明的混合信号集成电路器件100的各个部分。此实施方案中的混合信号集成电路器件100是一种数模转换器(DAC)，它包含用来接收数字二进制输入字D1-Dm(输入信号)的输入端102、用来接收时钟(定时)信号CLK的时钟输入端104、以及用来输出模拟输出信号OUT的输出端108。
DAC 100还包含下列多个信号处理电路部分：时钟输入电路120、时钟分配电路130、译码电路140、锁存电路150、开关驱动电路160、以及开关电路170。DAC 100还包含用来接收对各个信号处理电路部分120-170供电的电源电压VDD的电源电压端子106以及地(GND)端子107。
如下面将要更详细地描述的那样，在此实施方案中，时钟分配电路130、锁存电路150、和开关驱动电路160，还分别配备有其自身的芯片上电源调压器110A、110B、和110C，用来调整施加到VDD和GND端子的外部电源电压。如稍后描述的那样，各个调压器具有相应的连接端子109A-109C。
DAC 100可在预定的工作频率(取样速率)FDAC下，被用来执行一系列操作过程(转换过程)。例如FDAC是每秒钟1亿个取样(100M/s)。
图3的时钟输入电路120在其输入端接收定时时钟信号CLK，并输出从定时时钟信号CLK得到的修正的时钟信号CK。时钟输入电路120可以包含时钟缓冲电路和/或用来清除接收到的时钟信号CLK的电路，例如为了确保从时钟输入电路120输出大致50％占空度时钟CK。在其整个内容此处列为参考的我们的共同未决英国专利申请公布号为no.GB-A-2356301中，描述了适合于用来提供大致50％的占空度时钟的电路。作为变通，或此外，时钟输入电路120可以包含频率倍增电路或分频电路，用来提供频率比接收到的时钟信号CLK更高或更低的信号作为修正的时钟信号CK。
图3的时钟分配电路130可以包含扇出装置以及进一步时钟缓冲电路，用来将芯片上时钟信号CK分配到集成电路器件的各个部分(例如图3的译码电路140和锁存电路150)。在其整个内容此处列为参考的我们的共同未决英国专利申请公布号为no.GB-A-2356750(见例如图10)中，描述了时钟分配电路的例子。
图4更详细地描述了图3电路的其它部分。译码电路140被连接，以便接收上述m位数字输入字D1-Dm。在此实施方案中，译码电路140具有输出级，它由根据数字输入字，例如根据此前讨论的图2的表格分别产生温度计编码信号T1-Tn的n个数字电路DC1-DCn构成。锁存电路150包含一组n个锁存电路L1-Ln。各个锁存电路被连接，以便接收译码电路140产生的各自对应的一个温度计编码信号T1-Tn。各个锁存电路L1-Ln还接收时钟信号CK。锁存电路L1-Ln在其输出端产生分别对应于译码电路140产生的温度计编码信号T1-Tn的各个钟控温度计信号TCK1-TCKn。译码器电路140也可以配备有一组也被时钟信号CK钟控的输入和/或输出锁存器。
开关驱动电路160和开关电路170一起包含一组n个模拟电路AC1-ACn。如下面参照图6进一步解释的那样，各个模拟电路AC1-ACn包含开关驱动器和开关，并接收钟控温度计信号TCK1-TCKn中各自对应的一个。模拟电路AC1-ACn各具有一个或多个模拟输出端子，且模拟输出端子处产生的信号被适当地组合，以产生一个或多个模拟输出信号。例如，如在图1中那样，各个电流可以通过将连接线彼此相加而被加和。在图4中，用举例的方法示出了二个这样的模拟输出信号OUTA和OUTB；这些信号在图3中被示意地表示为馈送到输出端子108的信号OUT。
图5和6分别示出了图4电路的一个单元的锁存电路L和模拟电路AC的构造例子。
图5的锁存电路L是(在此例子中)具有主从结构的微分D型的。图5电路具有由NAND门62和64构成的主触发器60以及由NAND门68和70构成的从触发器66。NAND门72和74各在其一个输入端处接收时钟信号CK(图4)。门72和74的其它输入端被分别连接到电路的T和 T输入端。T输入端接收所涉及单元的数字电路DC所产生的温度计编码信号T。 T输入端被连接，以便接收互补于温度计编码信号的信号 T。由于信号T的任何改变伴随有信号 T的互补的改变，当输入字改变时，这降低了施加在电源线上的噪声，故在此实施方案中使用了互补的信号T和 T。但若有需要，图5的电路可以被修正成具有单个T输入端，在此情况下，可以在此单个输入端与门74的相关输入端之间提供额外的转换器(未示出)。
图5电路还包括连接在主触发器60的输出端M和 M与从触发器66的输入端之间的NAND门76和78。这些门76和78接收转换器80产生的时钟信号CK的倒相时钟信号 CK。从触发器的输出分别产生相互互补的输出信号TCK和 TCK。
在图5电路的使用中，当时钟信号CK为高时，门72和74被启动，强迫主触发器60的输出M和 M分别成为与输入T和 T相同的逻辑值，亦即M＝T和 M＝ T。门76和78被关闭，故从触发器66保持其先前的状态。当时钟信号CK从HIGH改变到LOW时，主触发器60的输入端从T和 T输入信号断开，而从触发器66的输入端被同时耦合到主触发器60的输出M和 M。主触发器60因而将其状态传送到从触发器66。由于主触发器60现在被有效地关闭，故不能够在输出信号TCK和 TCK中出现进一步的改变。在时钟信号CK的下一个上升边沿处，从触发器66从主触发器60被去耦并保持其状态，而主触发器60再次接受输入信号T和 T。
图6示出了图4电路的一个单元的示例性模拟电路AC的各个部分。模拟电路AC包含恒流源90和微分开关电路92。恒流源90和微分开关电路92构成图3所示开关电路部分170的一部分。微分开关电路92包含第一和第二PMOS场效应晶体管(FET)S1和S2。晶体管S1和S2的各个源被连接到也连接有电流源90的公共节点CN。晶体管S1和S2的各个漏被连接到电路的各个第一和第二加和输出端子OUTA和OUTB，在此实施方案中，所有单元的输出端子OUTA被连接到一起，且各个单元的各个输出端子OUTB被连接到一起。
各个晶体管S1和S2具有连接到其栅的相应的开关驱动电路951和952。开关驱动电路951和952构成图3的开关驱动电路部分160的一部分。由单元的锁存电路L产生的钟控温度计信号TCK和 TCK，分别被施加到开关驱动电路951和952的输入端。各个开关驱动电路对其接受到的输入信号TCK和 TCK进行缓冲并倒相，以便为其相关晶体管S1和S2产生开关信号SW1或SW2，致使在静态条件下，晶体管S1和S2中的一个处于开通而另一个处于关闭。例如，如图2本身所示，当输入信号TCK具有高电平(H)而输入信号 TCK具有低电平(L)时，晶体管S1的开关信号SW1(栅驱动电压)处于低电平L，引起此晶体管开通，而晶体管S2的开关信号SW2(栅驱动电压)处于高电平H，引起此晶体管关闭。于是，在此条件下，流入公共节点CN的所有电流I通过第一输出端子OUTA，而没有电流通过第二输出端子OUTB。
当输入信号TCK和 TCK经历从图6所示状态的互补改变时，晶体管S1关闭，同时晶体管S2开通。
只要译码电路140被连接，就能够使用任何适当的二进制温度计译码电路。可以使用二级译码过程，其中所谓全局译码器将输入字译码成二组或多组(或维)温度计编码信号(称为行和列信号或行、列与深度信号)。这二组或多组信号被馈送到分别对应于各个单元的多个局部译码器。各个局部译码器仅仅需要接收和译码全局译码器产生的各组中的少量(例如二个或三个)信号。这些局部译码器可以被认为逻辑地(不必实际上)排列成二维或多维，分别对应于各个温度计编码信号组。局部译码器被各组温度计编码信号寻址，并利用简单的组合逻辑，得到其各个单元的各个“局部”温度计编码信号。图4中的数字电路DC1-DC2可以例如仅仅由各个这种局部译码器组成，全局译码器在这些数字电路DC1-DCn外面。在其整个内容此处列为参考的我们的共同未决英国专利申请no.9800384.1(公布号为no.GB-A-2333171)中，可以找到二级温度计译码的进一步细节，并在其整个内容此处列为参考的我们的共同未决欧洲申请no.0101307.7(公布号为EP-A-01202459)中，描述了还涉及到区段顺序旋转和变种的变通方案。
在我们的共同未决英国专利申请no.9804587.5(公布号为no.GB-A-2335097)中，更详细地描述了图4电路的其它特点和修正。
如上所述，在各个转换周期中，图3的DAC 100的信号处理电路部分120-170可以一起工作，以便根据接收到的二进制输入字D1-Dm(输入信号)而产生输出信号OUT。输出信号OUT的产生开始于时钟输入端104处接收到的定时时钟信号CLK所确定的时刻，并结束于(亦即在模拟输出端子108处可得到)相对于时钟信号CLK延迟了的时刻。这一时间延迟此处称为时钟-取样(CTS)延迟，现参照图7的时间图来对其进行描述。
在图7的顶部，示出了图3的DAC 100的时钟输入端104处接收到的定时时钟信号CLK。DAC 100根据时钟信号CLK的连续周期而工作。各个周期开始于CLK信号的上升边沿。如图7所示，在图7的CLK信号的第一上升边沿处，周期i-1结束，下一个周期i开始。在图7的CLK信号的第二上升边沿处，周期i结束，下一个周期i+1开始。
如上所述，时钟信号CLK被图3的时钟输入电路120和时钟分配电路130处理并缓冲，以产生被分配到译码电路140和锁存电路150的芯片上时钟信号CK。这一缓冲、处理、和分配，引起时钟CK的上升边沿相对于接收到的时钟CLK的上升边沿延迟d1，且时钟CK的下降边沿相对于接收到的时钟CLK的下降边沿延迟d2。
在时钟CK的各个上升边沿，译码电路140开始译码操作，以便对涉及的上升边沿处出现在数字输入端子102的数字输入字D1-Dm进行译码，从而产生温度计编码信号T1-Tn。译码操作通常需要一段处理时间，此处理时间是时钟周期的很大一部分，而且，在与相关输入字被接收的时钟周期相同的时钟周期中，可能得不到各个操作的结果(亦即温度计编码信号T)。还不可避免地在译码器140准备好各个n个不同的温度计编码信号T1-Tn的时间之间有一些变化或偏移。于是，如图7所示，仅仅知道T信号在开始于最快的T信号准备好时的时间F并结束于最慢的T信号准备好时的时间S的数据转换周期中将要改变。
在图7的例子中，在时钟周期i开始时，出现在图3中数据输入端子102处的数据输入字D(i)，在芯片上时钟信号CK的上升边沿A处，开始被译码电路140处理，但处理的结果仅仅被稍微进入下一个时钟周期i+1的时间S保证为准备好了。在图7中的周期i中产生的结果T(i-1)，与时钟周期i-1中接收到的数据输入字D(i-1)有关。可见，在此例子中，芯片上时钟信号CK的上升边沿B引起译码电路140在译码器已经完成对数据输入字D(i)的译码之前，就开始对数据输入字D(i+1)进行译码，但如我们的共同未决英国专利申请no.9819414.5(公布号为no.GB-A-2341287)所述，由于译码器是流水线型的，故有可能在第一流水线阶段使用全局译码器而在第二流水线阶段使用局部译码器。
如上面参照图5所述，在时钟周期i+1中，芯片上时钟CK的下降边沿C引起锁存电路150锁存译码电路140产生的温度计编码信号T(i)，并在锁存电路150的输出端处可得到晚于钟控温度计编码信号TCK(i)的一个短的时间d3。这一延迟d3是由上面参照图5所述的锁存电路中的各个门的操作延迟引起的。在开关驱动电路160的输入端处可得到新的钟控温度计编码信号TCK1-TCKn之后的短时间d4，新的模拟输出信号OUT从开关电路170被输出。这一延迟d4是由上面参照图6所述的开关驱动电路160中的开关驱动器951和952以及开关电路170中的开关S1和S2引起的。
因此，在上面参照图3-7所述的DAC 100中，存在着几种对总的时钟-取样(CTS)延迟有影响的信号处理电路部分。在本实施方案中，这些信号处理部分是：(a)时钟输入电路120和时钟分配电路130，它们一起将延迟d2提供给CTS延迟；(b)锁存电路150，它将延迟d3提供给CTS延迟；以及(c)开关驱动电路160和开关电路170，它们一起将延迟d4提供给CTS延迟。于是，总的CTS延迟时间是d2+d3+d4，假设固定的占空度CLK和/或CK信号，致使由于是固定的延迟且因而对任何抖动无贡献，而使从周期i开始到对应于边沿C的时钟信号CLK的下降边沿的1.5时钟周期的延迟能够被降低。
然而，根据其产生技术，CLK和/或CK时钟信号实际上可以不具有固定的占空度(例如50％)。致使延迟d2可以表现出周期之间更大的变化。因此，锁存电路150最好仅仅在时钟信号CLK(或从其得到的时钟信号例如CK)的上升边沿被钟控。此外，虽然在图7的时间图中时钟信号CK的下降边沿通常出现在有效和稳定的温度计编码信号出现在译码电路140的输出端时，但对于所有译码电路的设计和对于所有的时钟频率来说，不能保证这一点。
现参照图8A和8B来描述用来对锁存器进行钟控的一种变通装置。在图8A中，用相似于图3的参考号来表示对应于先前参照图3所述的元件的元件。如下面将要解释的那样，图8A的锁存电路150’是图3锁存电路150的稍许修正。在图8A的装置中，还提供有延迟元件145，它接收芯片上时钟信号CK，并如图8B所示，使接收到的时钟信号CK延迟预定的量Δ，从而产生延迟了的时钟信号CKD。此延迟了的时钟信号CKD的上升边沿被用来锁存温度计编码信号T，而不是如参照图7的时间图所述那样用基本时钟信号CK的下降边沿。延迟元件145引入的延迟Δ，能够被设定成符合锁存电路150’的所需建立和保持时间，于是确保温度计编码信号T1-Tn的稳定而可靠的锁存。
在图8A和8B中，锁存电路150’被要求将温度计编码信号T1-Tn锁存在接收到的时钟的上升边沿上，而不是如图5锁存电路那样在接收到的时钟的下降边沿上。
然而，虽然图8A中的锁存电路具有(被延迟了的)芯片上时钟CK的上升边沿，而不是如上面参照图7所述那样被CK的下降边沿钟控的优点，但也具有缺点，即由于锁存电路150’的延迟了的时钟信号CKD是借助于延迟CK信号而产生的，故在这种情况下，不希望有的抖动仍然被锁存电路150’引入到TCK信号中。由于延迟时间Δ不是常数，而是根据电源起伏、噪声、以及电路中产生的寄生信号等改变，故出现这一抖动。抖动量基本上正比于延迟时间Δ的幅度，它又决定于译码电路140的传播时间。由于Δ可以高达几百皮秒，故得到的抖动可以高达30皮秒。
对这一问题的一个可能的解决办法是如图9A所示提供二级锁存电路。在图9A中，对应于先前参照图8A和图3所述的元件的元件，用相同于图8A和图3的参考号来表示。图9A电路包含第一锁存电路150’，它对应于图8A电路的锁存电路150’。此实施方案中的第一锁存电路150’具有用来接收时钟信号CK2的时钟输入端。如图8A电路所示，钟控温度计信号TCK被提供在第一锁存电路150’的输出端。
图9A电路还具有第二锁存电路154，它最好包含一组半透明的锁存器(虽然也能够使用完全边沿触发的锁存器)。第二锁存电路154具有连接到第一锁存电路150’的输出端的输入端，用来从中接收钟控温度计信号TCK。
第二锁存电路154还具有时钟输入端，它被连接来接收时钟信号CK3。用于开关驱动电路160的温度计信号TS，被提供在第二锁存电路154的输出端。当时钟信号CK3处于高(H)逻辑电平时，第二锁存电路154是透明的。
图9A电路还包含时钟发生电路152，用来产生时钟信号CK2和CK3。时钟发生电路152包括图8A电路的延迟元件145。时钟发生电路152还包括第一倒相器155、各个第一和第二NAND门156和157、以及各个第一和第二缓冲器158和159。第二缓冲器159是倒相缓冲器。
延迟元件145通过第一倒相器155接收时钟信号CK。于是，在延迟元件145的输出端产生延迟了的时钟信号 CKD，它被倒相并相对于时钟信号CK被延迟一个延迟时间Δ。这一延迟了的时钟信号 CKD，被提供到各个NAND门156和157的一个输入端。第一NAND门156的另一输入端被永久固定到高逻辑电平H。第一NAND门156的输出被对此输出进行缓冲以产生CK2信号的第一缓冲器158接收。
第二NAND门157的第二输入端，被连接来接收CK信号。第二NAND门157的输出被借助于对此输出进行倒相而产生CK3信号的第二驱动器159接收。
下面参照图9B来描述图9A电路的工作。第一锁存电路150’在各个周期中的CK2信号的上升边沿处被触发。由于第一NAND门156的第二输入端被永久固定到H电平，故此门简单地起倒相器的作用，致使CK2是 CKD信号倒相后的信号。于是，回过来参照图8A，信号CK2简单地对应于图8A电路中的信号CKD。于是，如在图8A电路中那样，第一锁存电路150’的输出TCK不改变，直至新的输入字被接收的周期之后的下一个周期开始之后的时间Δ。
第二锁存电路154被第二驱动器159施加于其上的时钟信号CK3控制。当CK和 CKD信号同时都为高时，CK3信号成为高。这发生在各个周期开始处的Δ时间内。因此，对于各个周期开始处的这一时间Δ，第二锁存电路154是透明的，且对于其余时间是半透明(保持)的状态。
如从图9B可见，在第一锁存电路150’的输出TCK经历其转变之前的各个时间内，第二锁存电路154不再是透明的。因此，直至CK3上升的下一个周期开始，这些转变不被第二锁存电路154寄存。
在图9A电路中，第一锁存电路150’的输出TCK经受来自与图8A电路完全相同的延迟元件145的工作的抖动。但这一抖动由于下面将要解释的理由而不影响第二锁存电路154的输出TS。第二锁存电路154在信号CK3的上升边沿成为透明的。此信号上升的时间不决定于延迟元件145的工作，而是决定于信号CK的上升。只有信号CK3下降的时间决定于延迟元件145产生的延迟了的时钟信号 CKD。因此，在CK3的上升边沿上存在着小得多的抖动。
在CK2的上升边沿上存在着抖动，且不可避免地在第二锁存电路154的输入信号TCK中产生抖动。但由于第二锁存电路154在信号TCK经历其转变之前被置于保持状态，故这一抖动是没有影响的。于是，这些信号中的抖动不馈送到TS信号。在第二锁存电路154再次变成透明之前(在下一个周期开始时)，TCK信号已经建立，故在第二锁存电路154成为透明的瞬间是稳定的。此时由于TCK信号被固定而CK2保持为低，故不出现抖动。
于是，比之图8A的电路，可见用图9A的电路，得到了相同的速度性能，但其抖动性能就不如完全没有延迟元件145那样好。在其整个内容此处列为参考的我们的共同未决英国专利申请公布号为no.GB-A-2341287中，公开了包括第二锁存电路154的示例性构造的进一步细节。图9A和9B的电路仍然涉及到来自第二锁存电路154的工作的不可避免的延迟d3’(虽然由于第二锁存电路中的锁存器可以是比完全锁存器更快的(半)透明锁存器，延迟d3’小于图7中的延迟d3)。元件157和159(时钟选通电路)也对延迟d3’有贡献。延迟d1和d4仍然不可避免地存在，致使存在着总的CTS延迟d1+d3’+d4。
图7中各个延迟d2、d3、和d4(或图9A和9B电路情况下的各个延迟d1、d3’、和d4)依赖于用来对有关电路部分供电的电源电压。当任何一个提供CTS延迟的电路部分的电源被任何其它电路部分共用时(即使其它电路部分本身不提供CTS延迟)，CTS延迟不可避免地要受到电源电压的任何变化的影响，出现例如由其它电路部分的工作(特别是高频开关)引起的变化。
当(如在图3和9A的例子中)存在着二个或多个电路部分各对CTS延迟有贡献时，这一问题进一步恶化。当这些提供延迟的电路部分中的任何一个与任何其它电路部分共用其电源时，存在着CTS延迟变化的范围。而且，当任何二个或多个提供延迟的电路部分共用同一个电源时，由一个提供延迟的电路部分的工作引起的任何电源变化，将不可避免地馈送到各个共用其电源的其它提供延迟的电路部分，就CTS延迟的变化而言，引起严重的“撞击”效应。
如在上述例子中那样，当某些电路部分被分区但各个电路部分中的不同的区段共用同一个电源时，这些考虑是特别严重的。
从一个周期到下一个周期的任何CTS延迟变化，都引起模拟输出信号的抖动。如下面所述，先前曾经考虑了各种各样的措施来降低抖动，但发现对于满足最需要的抖动性能要求来说，这些措施中没有一个是完全有效的。
第一措施是试图降低CTS延迟的幅度和/或对其有贡献的电路部分的数目，如上面参照图9A和9B所述。如上所述，这一措施能够消除抖动的范围先天地受到限制。
曾经尝试过的第二措施是由与用来对集成电路其余部分进行供电的电源分隔的外部电源，来对锁存电路进行供电。而且，利用三重阱结构，锁存电路可以被制作在其本身的阱中，物理上与制作电路其余部分的阱分隔开，以便改善电源与锁存电路的隔离。例如，在GB-A-2341287中，第二锁存器的各个部分由与第一锁存器和译码器电路的电源分隔的外部(芯片外)电源供电。但时钟分配电路共用与第二锁存器相同的电源，致使存在着至少二个共用同一个电源的提供延迟的电路部分。第二锁存器的一些部分也由与第一锁存器和译码器电路相同的外部电源供电，它具有大量的门，因而在第二锁存器那些部分的电源电位中产生比较大的变化。
第二措施的明显缺点是集成电路需要的电源端子数目激增。大量的电源端子限制了可用于其它目的的端子的数目，并且可能需要增大集成电路封装件的物理尺寸。不同的电源通常都是由同一个外部电源得到的，且为了使不同的电源馈送到集成电路端子，需要分立的复杂印刷电路板设计，例如涉及到体积大的去耦元件、接地板、或其它不方便的昂贵措施。
在体现本发明的混合信号集成电路中，借助于提供至少一个提供CTS延迟的信号处理电路部分，以其自身的芯片上电源调压器来在芯片内调整施加于其上的电压，缓和了抖动问题而无须承受先前考虑的措施的缺点。
因此，在本实施方案中，第一内部电源调压器110A被提供来调整对时钟分配电路130的供电，第二内部电源调压器110B被提供来调整对锁存电路150的供电，而第三内部电源调压器110C被提供来调整对开关驱动电路160的供电。
以这种方式，时钟分配电路130、锁存电路150(或150’)、和开关驱动电路160贡献的延迟(图7中的d2、d3和d4或图9A和9B电路中的d1、d3’和d4)受电源变化的影响明显地更小，提供了明显改善的抖动性能。
在图3实施方案中，时钟输入电路120和开关电路170还可以各配备有各自独立的内部调压器，以便进一步改善抖动性能。根据译码结果的使用方式，提供也具有独立内部调压器的译码电路140是有利的。例如，若在译码电路140与开关驱动器160之间不存在特殊的锁存电路150，而是译码电路在其自身的译码电路140(或至少其输出锁存器)中具有被锁存的输出，则可能从其自身独立的内部调压器获益。
在图9A例子中，由于门157和159(时钟选通电路)对总的CTS延迟时间有贡献，故这些部分可以一起配备有其自身独立的内部调压器，以便进一步改善抖动性能。
顺便说一下，先前曾经考虑过为要求提供非常稳定的电压的电路(例如电压参考的前置调压器)，或为以高的信噪比(SNR)放大小信号的电路(例如低噪声音频/射频前置放大器)，或为使用调压差的即有噪声的电源的电路(例如音频/射频功率放大器)提供内部(亦即芯片上)电源调整。但先前未曾考虑过对诸如数据转换器(例如数模转换器和模数转换器)的高速混合信号电路的时钟/开关路径采用这种内部电源调压，这是因为它们对电源通常不那么灵敏(例如ECL)和/或因为比较低的性能要求(例如在某些CMOS器件中)。
图10A示出了本发明一个实施方案中的内部电源调压器110的例子。如图10A中虚线所示，调压器110被分成二个部分。虚线左边部分包括在集成电路器件100中(芯片上)。虚线右边部分在集成电路器件100外面(芯片外)。
首先从未被调整的外部电源电压VDD得到基本被调整的电压Vdd，此基本调整电压然后被缓冲，且若有需要，就被进一步调整，以便在调压器的输出节点B处产生具有所需电流驱动能力的被调整了的内部电源电压VDD(reg)。此基本调整电压在图10A中被示意地示为电压源。实际上，可以例如以熟知的方式，从反向偏置的齐纳二极管，或更好是从具有良好的抗电源噪声性能的带隙参考电路，或甚至从外部精密参考电路得到。缓冲电路122可以包括运算放大器。
由于缓冲电路122的增益通常随频率的提高而下降，故缓冲电路122的输出阻抗通常呈现电感性。如图10A所示，输出阻抗能够被模型化成固定电感Lamp那样的合理近似。实际上，真实的电感是不固定的，而是可以根据诸如输出电流(由于运算放大器的跨导随电流改变)和温度之类的因素改变。
在图10A电路中，第一电阻器R1被串联连接在缓冲电路122输出端处的节点A与调整了的电源电压VDD(reg)从调压器被输出处的输出节点B(负载节点)之间。第二电阻器R2被串联连接在节点B和作为集成电路连接端子的节点C之间。外部电容器Cext被串联连接在节点C和地线GND之间。
调压器的被调整了的电源电压VDD(reg)然后被馈送到信号处理电路，借助于将此电路连接到调压器的节点B，此电路被调整。参照图3，时钟分配电路130被连接到第一调压器110A的节点B，锁存电路150被连接到第二调压器110B的节点B，而开关驱动电路160被连接到第三调压器110C的节点B。
图10A中连接到节点B的信号处理电路看到的阻抗的幅度Z，可以由下式给出：
Z = { [ R 1 R 2 ( R 1 + R 2 ) + ω 2 L 2 R 2 + R 1 ω 2 C 2 ( R 1 + R 2 ) 2 + ( ωL - 1 ωC ) 2 ] 2 + [ ωLR 2 2 - R 1 2 ωC - L C ( ωL - 1 ωC ) ( R 1 + R 2 ) 2 + ( ωL - 1 ωC ) 2 ] 2 } 1 2
图10B以对数尺度示意地示出了电容器Cext的阻抗ZC的幅度|ZC|以及电感Lamp的阻抗ZL的幅度|ZL|随频率ω的变化。由于|ZC|随频率上升而下降，且|ZL|随频率上升而上升，故在某个频率ωX下，二个阻抗的幅度相交，致使二者具有一个阻抗ZX。
可以指出，在图10A的电路中，借助于设定R1＝R2＝R，并进一步设定R等于L与C的相交阻抗ZX，图10A节点B处看到的阻抗Z的幅度降低到：
Z = L C .
因此，利用图10A所示的构造，对于涉及到的信号处理电路，节点B好象具有纯电阻性阻抗并与频率ω无关。实际上，电源调整电路20中的放大器的输出阻抗当然不能用固定电感Lamp来准确地模型化，且在其它方面也偏离理想行为，故节点B的阻抗将不完全是电阻性的，也不是与频率无关的。
电阻器R1和R2在由这些电阻器、电感Lamp和电容器Cext构成的LC谐振电路中有效地起阻尼电阻器的作用。当R1和R2的数值被设定成给出LC谐振电路的临界阻尼时，就出现上述恒定阻抗情况。实际上，例如由于元件容差和运算放大器的不理想的行为，通常不可能可靠地设计被临界阻尼的电路。因此，最好将R1和R2的数值设定成给出稍许的过阻尼(例如标称质量因子Q在0.3-0.7范围内)，致使元件容差和其它的因素不出现阻尼不足。
基于模拟和/或实际测量，在本发明的一个实施方案中，Lamp约为1μH。电容器Cext能够被设定为任意数值，虽然最好是在10nF-1μF的范围内。若Cext低于10nF，则输出阻抗Z会太大，而若C大于1μF，则电容器太庞大且昂贵。在一个实施方案中，采用了0.1μF的电容器C。在此情况下，相交的阻抗，因而也是电阻R的数值，为3.16Ω。为了设计稍许的过阻尼，可以采用例如3.5Ω的电阻数值。
在图10A的电路中，为了得到所希望的低输出阻抗Z(例如几欧姆)，电容器需要做成相当大，故被置于芯片外面。各个内部调压器的外部电容器被连接到集成电路的相应连接端子(节点C)。这些相应的连接端子在图3中被标注为109A-109C。
在其整个内容此处列为参考的我们的共同未决英国专利申请公布号为no.GB-A-2356267中，能够找到参照图10A和10B描述的能够对电源调压电路进行的进一步修正和改善。
可以理解的是，芯片上电源调压器不必是上面参照图10A和10B所述的类型，但鉴于这种调压器提供的低的与频率无关的输出阻抗，这种类型可能是有利的。必须在芯片上能够得到比较高的电压，以便这些调压器能够从这一电压向下调压，但无论如何常常就是这种情况。例如，“精确模拟”电路采用3.3V，但“高速开关”电路采用2.5V或1.8V。
还可以理解的是，对CTS延迟有贡献的每一个信号处理电路部分配备有其自身的内部电源调压器这一点不是主要的。例如，在图3实施方案中，时钟输入电路120没有配备这种电源调压器。即使仅仅一个这样的信号处理电路部分配备有其自身的内部调压器，也会得到好处。
如上所述，先前曾经提出过借助于提供分隔的电源来对各个电路部分，例如数字部分、锁存部分、模拟部分和时钟分配部分进行供电，以便获得进一步改善的抖动性能。在这种情况下，内部电源调压器仍然是有优点的。例如，在图11所示的本发明的另一个实施方案中，采用了3个分立的外部电源：(a)用来对译码电路140供电的DIGITALGND/VDD；(b)用来对锁存电路150、时钟分配电路130、和时钟输入电路120供电的LATCH GND/VDD；以及(c)用来对开关驱动电路160和开关电路170供电的ANALOG GND/VDD。内部调压器110A和110B被连接，以便接收外部电源电压LATCH GND/VDD，而内部调压器110C被连接来接收外部电源电压ANALOG GND/VDD。
可以理解的是，可以受益于提供分立的芯片上电源调压器的信号处理电路部分，不局限于上面参照图3-11所述的那些。例如，时钟驱动电路、时钟选通电路(例如图9A中的门157和159)、以及时钟至取样路径中其延迟是电源电压的函数的任何其它的电路(例如大多数CMOS电路)，都能够配备有其自身的芯片上调压器。
不同电路的分立的调压器也可用来降低电源引入的串扰。例如，若高速DAC的输出信号影响到其自身时钟路径的电源电压(或等效于延迟)，则会引起谐波和相互调制畸变。在此情况下，时钟输入/缓冲/分配和DAC最好采用分隔的电源调压器。
由于DAC输出可能不平衡并可能存在着经由任何保护二极管或其它寄生电容(例如整个采用PMOS晶体管的保护电路对VDD具有不可避免的寄生电容)的输出与电源之间的耦合，故即使DAC供应的电流是恒定的，也可以发生这种情况。在二个DAC电路被包括在同一个集成电路器件上的情况下，也可能存在着能够使SFDR退化的二个DAC之间的串扰，故各个DAC电路可以受益于具有其自身的电源调压器。利用这种具有二个DAC的集成电路器件，公共提供给二个DAC的任何时钟处理电路，除了受益于为包含在DAC本身内的时钟处理电路(例如时钟输入和/或时钟分配电路部分)提供的任何分立的调压器之外，还可以受益于具有其自身的电源调压器。
上述实施方案已经描述了数模转换器(DAC)集成电路器件。在DAC中，CTS延迟的抖动(延迟误差)具有引入模拟输出信号幅度误差的作用，导致输出信号畸变的这种幅度误差，当然仅仅发生在输入(因而输出)信号正在改变的情况下，抖动造成的误差通常正比于改变的信号的频率(或等效于偏移率)。
相似的考虑也适用于模数转换器(ADC)，其中CTS延迟的抖动也能够具有相应的幅度误差效应，因为例如对模拟输入信号取样太早或太晚会导致被取样的模拟输入信号具有幅度误差，不可避免地馈送到数字输出信号。
图12示出了能够被用于模数转换器(ADC)的电压存储电路(取样和保持电路)的各个部分。电压存储电路包括连接在电路输入节点IN与存储电容器302第一平板之间的输入开关元件301。电容器302的另一平板被连接到电路的公共端子COM。高阻抗放大器元件303被连接到第一平板，用来根据第一平板电位VC，在电路输出节点OUT处提供输出电压VO。
电压存储电路还包含开关驱动部分310，它包括自举程序发生电路304和选择电路305。自举程序发生电路304具有连接到放大器元件303的输出端子的输入端。发生电路304在其各个输出端处产生电位Vhigh和Vlow(Vhigh＞Vlow)，各具有到输出端子电位VO的恒定偏离。此二个电位处于适当的电平，以便施加到输入开关元件301的栅电极，从而将其保持在其开通和关闭状态。
此二个电位Vhigh和Vlow被施加到也接收时钟信号CK的选择电路305作为输入。选择电路305的输出端被连接到输入开关电路301的栅电极。选择电路305根据时钟信号CK，使栅电极电位在二个电位Vhigh和Vlow之间转换。自举开关驱动电路310的优点是，施加到输入开关元件301以保持其处于开通状态的电位相对于输入端子电位Vi被固定，致使当它被转换到关闭时，被元件301注入的电荷数量基本上恒定，而不管输入端子的电位。由于这一电荷注入是恒定的，故导致存储电压的恒定误差，这可以被容易地补偿。
在其整个内容此处列为参考的GB-A-2270431中，能够找到图12的电压存储电路设计的进一步细节。
图12的电压存储电路可以被用于ADC，以便对待要转换成相应的数字信号的模拟输入信号进行取样和加以保持。在此情况下，在各个转换周期中，借助于使输入开关元件301从其开通(取样)状态改变到其关闭(保持)状态，而取得模拟输入信号的新取样。这一改变在由外部施加的时钟信号(定时信号)所确定的时间开始。施加到选择电路305的芯片上时钟信号CK，由例如时钟输入电路部分(未示出，但相似于图3的时钟输入电路部分120)从外部施加的时钟信号CLK得到，并被时钟分配电路部分(未示出，但相似于图3的时钟分配电路部分130)内部分配在ADC中。因此，在此情况下，时钟输入电路部分、时钟分配电路部分、和开关驱动器部分310，构成了提供延迟的部分，对总CTS作出贡献的各个提供延迟的部分，受到施加于涉及到的提供延迟的部分的电源电压变化的影响。因此，在体现本发明的ADC中，这些提供延迟的部分中的一个或多个，最好是各个，具有其自身的内部电源调压器用来从外部电源电压得到调整了的内部电源电压，加于涉及到的提供延迟的部分。放大器元件303也可以对CTS有贡献，因而也可以受益于配备其自身的内部电源调压器。
如在GB-A-2270431中也描述的那样，图12所示类型的二种电压存储电路能够有利地用于流水线ADC的各个流水线阶段。由于每个流水线阶段的二种电压存储电路中的每一种包含提供延迟的部分，故同一个阶段中的二种电压存储电路中的每一种最好具有一个或多个其自身的内部电源调压器。而且，每个阶段最好具有一个或多个其自身的内部电源调压器。
因此，本发明也可有利地应用于ADC。
可以理解的是，分立的芯片上电源调压器的提供可适用于具有信号处理电路部分的其它类型的集成电路器件，其中信号路径中的延迟决定性地依赖于通过这些电路部分的延迟，且其中此延迟依赖于提供给这些电路部分的电源电压。例如，本发明也可适用于数字混频器。

Claims (21)

1.一种数据转换器，以集成电路器件的形式实现，包含：
可用来根据接收到的输入信号而产生输出信号的信号处理电路，输出信号的产生开始于定时信号确定的时刻，并结束于相对所述定时信号延迟了一个延迟时间的时刻，所述信号处理电路包括一个提供延迟的部分，它提供所述延迟时间，此延迟时间受到施加于提供延迟的部分的电源电压变化的影响；以及
一个内部电源调压器，当器件处于使用状态时，用来连接到器件外部的电源，以便从中接收外部电源电压，并可用来从外部电源电压获得被调整了的内部电源电压，加于所述提供延迟的部分，从而将所述提供固定在与所述外部电源电压变化无关的某个值，器件中至少还有一个电路部分被电源电压供电而不是被所述调整过的内部电源电压供电。
2.权利要求1所述的数据转换器，其中所述内部电源调压器排他性地用来对所述提供延迟的部分单独供电。
3.前述任一权利要求所述的数据转换器，其中所述提供延迟的部分是时钟输入部分。
4.权利要求3所述的数据转换器，其中所述时钟输入部分可用来接收所述定时信号，并从中获得至少一个内部时钟信号供所述信号处理电路使用。
5.权利要求1至3中任一项所述的数据转换器，其中所述提供延迟的部分是时钟分配部分。
6.权利要求5所述的数据转换器，其中所述时钟分配部分可用来将从所述定时信号获得的一个或多个时钟信号分配到所述信号处理电路中。
7.权利要求1至3中任一项所述的数据转换器，其中所述提供延迟的部分是锁存部分。
8.权利要求7所述的数据转换器，其中所述锁存部分可用来在由时钟信号确定的时刻锁存信号，以便产生钟控信号，用来产生所述输出信号。
9.权利要求1至3中任一项所述的数据转换器，其中所述提供延迟的部分是开关驱动部分。
10.权利要求9所述的数据转换器，其中所述开关驱动部分可用来接收控制信号并产生用于开关的驱动信号，以便响应接收到的控制信号的变化而开通和关闭所述开关。
11.权利要求9所述的数据转换器，其中所述开关被开通和关闭，以便使取样-保持电路在取样状态与保持状态之间改变。
12.权利要求1至3中任一项所述的数据转换器，其中所述提供延迟的部分是电子开关部分。
13.权利要求12所述的数据转换器，其中所述电子开关部分被用来转换全部或部分所述输出信号。
14.权利要求1至3中任一项所述的数据转换器，其中所述提供延迟的部分是模拟放大器部分。
15.前述任一权利要求所述的数据转换器，其中所述信号处理电路重复地工作，以执行一系列处理周期，并在每个所述处理周期中产生一个这种输出信号。
16.前述任一权利要求所述的数据转换器，其中所述信号处理电路的至少一个电路部分被分成多个电路区段，多个电路区段可组合工作，以便根据所述接收到的输入信号来产生所述输出信号。
17.权利要求16所述的数据转换器，其中每一电路区段包括一个所述提供延迟的部分和对应的内部电源调压器，用于从外部电源获得调整了的内部电源电压并且把调整了的内部电源电压提供到其电路区段中的提供延迟的部分。
18.前述任一权利要求所述的数据转换器，包含二组或更多组所述信号处理电路，其中各个所述信号处理电路组具有其自身的所述内部电源调压器，用来将调整过的内部电源电压施加到涉及的信号处理电路组中的这样一个所述提供延迟的部分上。
19.前述任一权利要求所述的数据转换器，其中所述信号处理电路包含：
一个译码器，该译码器接收数字形式的所述输入信号并对该输入信号进行译码以产生一个或多个译码信号；以及
响应所述一个或多个译码信号的模拟电路，以产生模拟形式的所述输出信号。
20.权利要求19所述的数据转换器，其中所述信号处理电路还包括连接在译码器和模拟电路之间的一个或多个锁存器，并可对所述一个或多个译码信号进行锁存。
21.一种控制以集成电路芯片实现的数据转换器中电源相关抖动的方法，该数据转换器包含可根据接收的输入信号产生输出信号的信号处理电路，并且该输出信号的产生在开始于定时信号决定的时刻，并结束于相对所述定时信号延迟了一个延迟时间的时刻，所述方法包括：
使用该器件内部的电源调压器，由该器件外部的电源提供给该器件的外部电源电压获得调整了的内部电源电压；
把调整了的内部电源电压加到提供延迟的部分，该提供延迟的部分形成所述信号处理电路的一部分并提供被向其施加的电源电压变化所影响的所述延迟时间，从而将所述提供固定在与所述外部电源电压变化无关的某个值；并且
器件中至少还有一个电路部分由电源电压供电而不是由所述调整了的内部电源电压供电。
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