CN1815945A - 时钟提取电路 - Google Patents
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Abstract
提供一种时钟提取电路，接收根据时钟信号对传送对象的数字信号进行了编码的编码信号，从该编码信号提取时钟信号，包括：边沿检测单元，其检测所接收的编码信号的上升沿和下降沿，生成表示已检测出的意思的边沿检测脉冲；屏蔽信号生成单元，其根据在接收的编码信号的每一周期生成的边沿检测脉冲，将生成每一周期的边沿检测脉冲作为契机，生成相位反相的屏蔽信号；屏蔽信号延迟单元，其生成以可以控制的延迟时间量延迟屏蔽信号的屏蔽延迟信号；时钟生成单元，其根据屏蔽延迟信号的边沿生成时钟信号；和延迟控制单元，其将生成的时钟信号的占空比设定成预定值，控制屏蔽信号延迟单元的延迟时间。这样可以从由外部接收的编码信号中正确提取时钟信号。
Description
技术领域
本发明涉及时钟提取电路。
背景技术
在办公室的LAN和汽车的车载网络等的通信网络中，由种种不同标准的信号进行设备间的数字信号的传送。即，通信网络，不仅具有相互连接计算机及其外围设备的形态，而且也正在用于计算机以外的各种数字设备的连接。车载网络是其一个例子，例如，作为该车载网络的1个标准，提出了MOST(Media Oriented System Transport：面向媒体的系统传输)系统的方案。在MOST系统中，构成环状的车载网络，使汽车导航系统、CD/DVD唱机、扬声器、显示器、电话机等的各种设备与车载网络连接。例如，经过车载网络将CD唱机再生的数字信号传送到扬声器。而且，以在扬声器中将数字信号变换成声音进行输出的形态加以利用。
这里，当在通信网络内传送数字信号时，一般，考虑高速/长距离的传送，进行数字信号和时钟信号的多路复用(编码化)。图9是进行数字信号和时钟信号的多路复用的数字信号传送系统的一个例子。在数字信号的发送侧，首先，在编码电路10中，进行时钟信号和NRZ(Non-Return to Zero：不归零制)码的数字信号的多路复用。经过驱动器11、传送路经将该经过多路复用的信号(以下，称为“编码信号”)传送到处于数字信号的接收侧的接收机12。另一方面，在数字信号的接收侧，在时钟提取电路14中，从接收的数字信号提取原来的时钟信号。又，在解码电路13中，根据时钟信号等，进行从接收的数字信号到原来的数字信号的解码。
图10表示编码信号的例子。例如，当图10(a)所示的数字数据为“010011”时，NRZ码表现为图10(b)所示的信号，双相码(也称为曼彻斯特(manchester)码)表现为图10(c)所示的信号，差动双相码表现为图10(d)所示的信号，f/2f码(也称为FM码)表现为图10(e)所示的信号。
图10(b)所示的NRZ码是基本的传送码，使数字数据的位值“1”和“0”分别与“H电平”和“L电平”对应。图10(c)所示的双相码使数字数据的位值“1”和“0”与180度相位不同的2类码对应。即，必须在数字数据的各位的中央定时设定电平变化点(上升沿或下降沿)。又，该电平变化点成为时钟信号的信息。图10(d)所示的差动双相码使数字数据的位值“1”与在该位值“1”的中央定时具有电平变化点的码对应。另一方面，使数字数据的位值“0”与在该位值“0”的境界定时电平反相的码对应。图10(e)所示的f/2f码使数字数据的位值“1”和“0”与频率不同的信号对应。f/2f码成为与差动双相码同样的码，但是与差动双相码比较，其相位发生偏离，偏离数字数据的位的中央定时。
这里，对差动双相码的已有的时钟提取电路的构成如图11所示。又，表示图11所示的已有时钟提取电路的工作的时序图如图12所示。
首先，我们述说将预定位速率的数字数据(参照图12(a))的差动双相码(参照图12(b))传送到已有时钟提取电路的情形。这时，在逻辑异或元件16中，计算接收的差动双相码和在延迟电路15中使该差动双相码延迟预定时间量后的延迟信号(参照图12(c))之间的异或。该计算结果成为表示检测出接收的差动双相码的上升沿和下降沿的边沿检测脉冲(参照图12(d))。又，在逻辑与元件17中，计算边沿检测脉冲和单稳态多谐振荡器18的输出(参照图12(e))的逻辑与。此外，单稳态多谐振荡器18，在作为逻辑与元件17的输出的触发信号(参照图12(f))的下降沿，振荡输出预定脉冲宽度的单个脉冲。
已有时钟提取电路，进行上述那样的一连串工作，根据接收的差动双相码的边沿检测脉冲，将单稳态多谐振荡器18的输出作为时钟信号。此外，例如，在下面所示的专利文献1中揭示了已有时钟提取电路。
可是，在图11所示的已有时钟提取电路中，在用于提取时钟信号的单稳态多谐振荡器等的延迟电路中，预先固定它的延迟时间。例如，单稳态多谐振荡器，一般，将到电容元件的充放电波形作为单脉冲进行振荡输出。因此，根据预先决定的电容元件的电容值C固定时钟信号的脉冲宽度。进一步，在用于生成边沿检测脉冲的延迟电路中，也根据构成该延迟电路的延迟元件的延迟量，预先固定它的延迟时间。即，固定边沿检测脉冲的脉冲宽度。
这样，在已有时钟提取电路中，使时钟信号的脉冲宽度和边沿检测脉冲的脉冲宽度固定。因此，在预先不决定数字信号的位速率的情形和与从低速到高速广大范围的位速率对应的情形中，时钟信号的占空比发生变化。进一步，随着在已有时钟提取电路中的电路元件的特性变化，时钟信号的占空比也发生变化。
此外，将时钟信号用于从接收的编码信号对原来的数字信号进行解码的处理等。这里，当接收的编码信号的边沿和时钟信号的边沿的定时重合，发生违反设置和保持(setup/hold)等的不适合情况时，不能够根据时钟信号对原来的数字信号适当地进行解码。进一步，也存在着当伴随着位速率的高速化，时钟信号的脉冲宽度变短时，由于它的波形变钝，不能够形成适当的时钟信号的担心。
因此，为了根据时钟信号适当地进行后面的解码处理，优选时钟信号的占空比具有余量，而为50％。但是，存在着因为时钟信号的占空比，如上所述，与数字信号的位速率等相应地发生变化，所以不能够进行适当的解码处理等的担心。
专利文献1：日本特开平11-136295号专利公报。
发明内容
主要为了解决上述课题的本发明，提供一种时钟提取电路，接收根据时钟信号对传送对象的数字信号进行了编码的编码信号，从该编码信号提取所述时钟信号，包括：边沿检测单元，其检测所接收的所述编码信号的上升沿和下降沿，生成表示已检测出的意思的边沿检测脉冲；屏蔽信号生成单元，其根据在所述接收的编码信号的每一周期生成的所述边沿检测脉冲，将生成所述每一周期的所述边沿检测脉冲作为契机，生成相位反相的屏蔽信号；屏蔽信号延迟单元，其生成以可以控制的延迟时间量延迟所述屏蔽信号的屏蔽延迟信号；时钟生成单元，其根据所述屏蔽延迟信号的边沿生成所述时钟信号；和延迟控制单元，其将所述生成的时钟信号的占空比设定成预定值，控制所述屏蔽信号延迟单元的延迟时间。
如果根据本发明，则能够提供从由外部接收的编码信号中正确提取时钟信号的时钟提取电路。
附图说明
图1是表示具有与本发明一实施方式有关的时钟提取电路的差动双相解码装置的构成图。
图2是表示与本发明一实施方式有关的偏置电路和非反相延迟电路的构成图。
图3是表示与本发明一实施方式有关的可变电流源的构成图。
图4是表示与本发明一实施方式有关的反相延迟电路的构成图。
图5(a)是表示作为输入矩形波的响应输出为梯形波状的充放电波形的情形的模式图，图5(b)是表示作为输入矩形波的响应输出为三角波状的充放电波形的情形的模式图。
图6是表示与本发明一实施方式有关的差动双相解码装置的工作的时序图。
图7是表示具有与本发明一实施方式有关的时钟提取电路的双相解码装置的构成图。
图8是表示与本发明一实施方式有关的双相解码装置的工作的时序图。
图9是表示数字信号传送系统的构成图。
图10是表示进行了时钟信号和数字信号的多路复用的编码信号的例子的图。
图11是表示对于差动双相码的已有时钟提取电路的构成图。
图12是表示对于差动双相码的已有时钟提取电路的工作的时序图。
图中：10-编码电路，11-驱动器，12-接收机，13-解码电路，15-延迟电路，17-逻辑与元件，18-单稳态多谐振荡器，14、100-时钟提取电路，101-非反相延迟电路，16、102、140-逻辑异或元件，120、201、202、301-DFF，130-反相延迟电路，131-第1反相延迟电路，132-第2反相延迟电路，133-第3反相延迟电路，150、203-反相器元件，160-LPF，170-差动放大器，180-偏置电路，181-可变电流源，182-可变电流生成单元，183-固定电流生成单元，200-差动双相解码电路，300-双相解码电路。
具体实施方式
<第1实施方式>
＝＝＝差动双相解码装置的构成＝＝＝
图1是表示具有与本发明一实施方式有关的时钟提取电路的差动双相解码装置的构成图。图1所示的差动双相解码装置是用于接收根据时钟信号对作为传送对象的预定位速率的数字信号进行差动双相编码得到的差动双相码(“编码信号”)，对该接收的差动双相码进行解码的装置。此外，当令数字信号的位速率为“r(bps)”时，时钟信号的频率成为“n(自然数)×r(Hz)”。在下面的说明中，令“n＝1”。
图1所示的差动双相解码装置的构成包括：从由外部接收的差动双相码中提取时钟信号的时钟提取电路100、和从由外部接收的差动双相码对原来的数字信号(NRZ码)进行解码的差动双相解码电路200。此外，图1所示的差动双相解码装置也能够用作对f/2f码进行解码的装置。
首先，说明时钟提取电路100的构成。时钟提取电路100具有边沿检测电路110、DFF(D型触发器元件)120、反相延迟电路130、逻辑异或元件140、反相器元件150、LPF(低通滤波器)160、差动放大器170、和偏置电路180构成。
边沿检测电路110是与本发明有关的“边沿检测单元”的一实施方式。即，边沿检测电路110检测从外部接收的差动双相码(图1中所示的圆圈数字1)的上升沿和下降沿，生成表示已检测到的意思的边沿检测脉冲。这里，边沿检测电路110由非反相延迟电路101和逻辑异或元件102构成。
非反相延迟电路101是与本发明有关的“编码信号延迟单元”的一实施方式。即，非反相延迟电路101生成将从外部接收的差动双相码以作为与后述的反相延迟电路130的延迟时间相同的控制响应的延迟时间量延迟后的差动双相码延迟信号(“编码延迟信号”)。这里，因为非反相延迟电路101是非反相逻辑，所以与差动双相码的逻辑相应的差动双相码延迟信号的逻辑不变化。此外，上述相同的控制响应表示与相同偏差(差动放大器170的输出)相应的控制量(偏置信号的电平)是相同的。
此外，使非反相延迟电路101的延迟时间与反相延迟电路130的延迟时间一并统一进行控制。又，设定非反相延迟电路101的延迟时间比反相延迟电路130的延迟时间短。具体地说，设定非反相延迟电路101的延迟时间为反相延迟电路130的延迟时间的“1/2”。
逻辑异或元件102是与本发明有关的“边沿检测脉冲生成单元”的一实施方式。即，逻辑异或元件102生成从外部接收的差动双相码和差动双相码延迟信号的相位差，作为边沿检测脉冲(图1中所示的圆圈数字2)。此外，存在着在差动双相码的性质上，在与差动双相码的位速率相应的每一个周期生成边沿检测脉冲的情形和在它的一个周期内生成的情形。
DFF120是与本发明有关的“屏蔽信号生成单元”的一实施方式。即，DFF120根据在从外部接收的差动双相码的位速率相应的每一个周期中生成的边沿检测脉冲，将生成该每一个周期的边沿检测脉冲作为契机，生成相位反相的“屏蔽信号(图1中所示的圆圈数字3)”。
因此，DFF120数据输入由后述的反相延迟电路130延迟屏蔽信号的屏蔽延迟信号(图1中所示的圆圈数字6)，并且时钟输入边沿检测脉冲(图1中所示的圆圈数字2)。即，在DFF120中，根据边沿检测脉冲的边沿锁存屏蔽延迟信号的电平。输出该锁存的电平作为屏蔽信号的电平。
反相延迟电路130是与本发明有关的“屏蔽信号延迟单元”的一实施方式。即，反相延迟电路130生成将屏蔽信号延迟由后述的PLL控制可以控制的延迟时间量后的“屏蔽延迟信号(图1中所示的圆圈数字6)”。
逻辑异或元件140是与本发明有关的“时钟生成单元”的一实施方式。即，逻辑异或元件140根据屏蔽延迟信号的边沿提取时钟信号。此外，由反相器元件150使时钟信号逻辑反相，供给LPF160。又，将时钟信号供给差动双相解码电路200。
这里，时钟信号具有从接地电位GND到电源电位VDD的振幅电平。即，时钟信号的一方电平(H电平)是电源电位VDD，另一方电平(L电平)是接地电位GND。因此，时钟信号的占空比，例如，表现为“表示电源电位VDD的周期÷时钟信号的一个周期”。
由LPF160、差动放大器170、偏置电路180构成的电路是与本发明有关的“延迟控制单元”的一实施方式。即，由LPF160、差动放大器170、偏置电路180构成的电路将时钟信号的占空比设定在预定值，统括地反馈控制非反相延迟单元101的延迟时间和反相延迟电路130的延迟时间。该反馈控制进行与所谓的PLL控制同样的工作。此外，为了适当地进行对数字信号的位速率变化的对应和根据时钟信号的以后的解码处理，优选将作为时钟信号的占空比而设定的预定值设定为50％。
LPF160使逻辑反相后的时钟信号的电平平滑化。
差动放大器170是与本发明有关的“差动放大器”的一实施方式。即，差动放大器170，在非反相输入端子上加上基准电压Vref，经过LPF 160将时钟信号加在反相输入端子上。此外，令基准电压Vref为电源电压VDD的“1/2”。而且，差动放大器170放大经过LPF160的时钟信号的电平(图1中所示的圆圈数字8)和基准电压Vref(图1中所示的圆圈数字9)的差分。
偏置电路180是与本发明有关的“偏置电路”的一实施方式。即，偏置电路180，对各个非反相延迟单元101和反相延迟电路130，可以在相同控制响应下进行电平控制，而且，供给用于与该电平相应地设定非反相延迟单元101和反相延迟电路130的各延迟时间的偏置信号。
下面，说明差动双相解码电路200的构成。差动双相解码电路200由DFF201、DFF202和反相器元件203构成。
DFF201将逻辑异或元件140的输出，即时钟信号(图1中所示的圆圈数字7)作为数据输入，将是逻辑异或元件102的输出的边沿检测脉冲(图1中所示的圆圈数字2)作为时钟输入。结果，DFF201的数据输出(图1中所示的圆圈数字10)呈现从差动双相码经过解码的RZ(Return to Zero：归零制)码。
DFF202将DFF201的数据输出(图1中所示的圆圈数字10)作为数据输入，将经过反相器元件203的时钟信号的逻辑反相输出(图1中所示的圆圈数字11)作为时钟输入。结果，DFF202的数据输出(图1中所示的圆圈数字12)呈现从差动双相码经过解码的NRZ码，即原来的数字信号。
以上是具有与本发明有关的时钟提取电路100的解码装置的构成。
此外，在上述实施方式中，反相延迟电路130也可以不由单一的延迟电路构成，而由第1延迟电路和第2延迟电路构成，第1延迟电路生成将屏蔽信号延迟由后述的PLL控制可以控制的第1延迟时间量的第1屏蔽延迟信号(图1中所示的圆圈数字4)，第2延迟电路生成将第1屏蔽延迟信号延迟作为与第1延迟时间相同的控制响应的第2延迟时间量的第2屏蔽延迟信号(图1中所示的圆圈数字6)。
这时，逻辑异或元件140检测第1屏蔽延迟信号(图1中所示的圆圈数字4)和第2屏蔽延迟信号(图1中所示的圆圈数字5)的相位差，提取具有表示检测出的相位差的从接地电位GND到电源电位VDD的振幅电平的时钟信号。这里，将表示时钟信号的一方电平(H电平)的周期称为第2延迟时间。因此，作为用于将时钟信号的占空比设定为“50％”的控制，将第2延迟时间设定在与差动双相码的位速率相应的一个周期的半周期中，根据第1屏蔽延迟信号和第2屏蔽延迟信号的相位差统括地控制非反相延迟电路101的延迟时间和反相延迟电路130的第1和第2延迟时间。
进一步，在上述实施方式中，将反相延迟电路130的第1延迟电路作为使是DFF120的输出的屏蔽信号相位反相并且延迟第1延迟时间量的第1反相延迟电路131。又，反相延迟电路130的第2延迟电路也可以由使是第1反相延迟电路131的输出的第1延迟信号相位反相并且延迟第1延迟时间量的第2反相延迟电路132、和生成使第2反相延迟电路132的输出相位反相并且延迟第1延迟时间量的第2延迟信号的第3反相延迟电路133构成。
这时，反相延迟电路130的第2延迟电路中的第2延迟时间成为合计第2延迟电路132和第3延迟电路133中的第1延迟时间得到的时间。又，作为将时钟信号的占空比设定为“50％”的控制，设定第2延迟时间为与差动双相码的位速率相应的一个周期的半周期，根据第1屏蔽延迟信号(图1中所示的圆圈数字4)和第2屏蔽延迟信号(图1中所示的圆圈数字6)的相位差，统括地控制非反相延迟电路101的延迟时间和第1到第3反相延迟电路(131、132、133)中的各第1延迟时间。
＝＝＝偏置电路和非反相延迟电路的构成＝＝＝
图2是表示与本发明一实施方式有关的偏置电路180和非反相延迟电路101的构成图。
偏置电路180作为根据可变电流源181的输出电流(以下，称为“控制电流”。)，生成非反相延迟单元101的偏置信号(偏置电压或偏置电流)的电流反射镜电路而构成。将该偏置信号供给非反相延迟单元101，最终，成为用于设定到非反相延迟单元101的电容元件C1的充放电电流(图2中所示的电流Ib1′、Ib2′)的信号。
此外，作为是偏置电路180的电流反射镜电路的构成，例如，将设置在电源线(Vcc)和接地线(GND)之间的二组是P型MOSFET的晶体管M1、M2的栅极电极之间连接起来，并且使晶体管M2的栅极电极和漏极电极短路(成二极管连接)。又，在晶体管M2的漏极电极和接地线之间设置可变电流源181，并且在晶体管M1的漏极电极和接地线之间设置是N型MOSFET的晶体管M8。此外，使晶体管M8的栅极电极和漏极电极短路(成二极管连接)。
通过该电流反射镜电路的构成，在经过晶体管M2的电源线和接地线之间，形成关于可变电流源181的控制电流的电流路径。进一步，在经过晶体管M1、M8的电源线和接地线之间，形成关于复制可变电流源181的控制电流的电流的电流路径。
作为偏置电路180和非反相延迟单元101的连接方式的一个例子，使是P型MOSFET的晶体管M3的栅极电极与偏置电路180的晶体管M1、M2的栅极电极连接。结果，由晶体管M1、M2、M3形成电流反射镜电路。另一方面，使是N型MOSFET的晶体管M9的栅极电极与偏置电路180的晶体管M8的栅极电极连接。结果，由晶体管M8、M9形成电流反射镜电路。
又，在非反相延迟单元101中，将是P型MOSFET的晶体管M6和是N型MOSFET的晶体管M7设置在电源线(Vcc)和接地线(GND)之间。此外，将晶体管M6、M7的栅极电极之间连接起来，进一步，经过输入端子IN1将从外部接收的差动双相码分别供给晶体管M6、M7的栅极电极。即，晶体管M6、M7根据从外部接收的差动双相码的电平互补进行工作。
此外，在电源线和晶体管M6的源极电极之间，设置由二组是P型MOSFET的晶体管M4、M5构成的电流反射镜电路。又，在晶体管M6的漏极电极和接地线之间，设置晶体管M9。另一方面，在电源线和晶体管M7的漏极电极之间，设置晶体管M3。又，在晶体管M7的源极电极和接地线之间，设置由二组是N型MOSFET的晶体管M10、M11构成的电流反射镜电路。
进一步，将晶体管M5、M11的漏极电极之间连接起来，在设置在该连接线之间的输出端子OUT1和接地线之间设置电容元件C1。这里，令电容元件C1的电容值为图4中分别所示的，第1反相延迟电路131的电容元件C2、第2反相延迟电路132的电容元件C3、第3反相延迟电路133的电容元件C4的电容值的“1/2”，即，将非反相延迟电路101的延迟时间设定为第1反相延迟电路131、第2反相延迟电路132、第3反相延迟电路133的各延迟时间的“1/2”。
又，输出端子OUT1与在电源线和接地线之间，通过串联连接是P型MOSFET的晶体管M12和是N型MOSFET的晶体管M13构成的反相器电路的输入端子连接。
根据上述那样的非反相延迟电路101的构成，当差动双相码为L电平时，晶体管M6导通并且晶体管M7成为非导通。因此，在源极电源线和接地源线之间，形成分别经过晶体管M4、晶体管M6、晶体管M9的电流Ib2的电流路径。此外，通过由晶体管M4、M5构成的电流反射镜电路，将电流Ib2复制到晶体管M5的漏极电极侧。令该复制的电流为电流Ib2′。该电流Ib2′成为对电容元件C1充电的电流。而且，因为电容元件C1的充放电波形表示H电平，所以晶体管M13导通并且晶体管M12成为非导通。因此，从反相器电路的输出端子OUT2输出与差动双相码同样的L电平。
另一方面，当差动双相码为H电平时，晶体管M7导通并且晶体管M6成为非导通。因此，在电源线和接地线之间，形成分别经过晶体管M3、晶体管M7、晶体管M10的电流Ib1的电流路径。此外，通过由晶体管M10、M11构成的电流反射镜电路，将电流Ib1复制到晶体管M11的漏极电极侧。令该复制的电流为电流Ib1′。该电流Ib1′成为从电容元件C1放电的电流。而且，因为电容元件C1的充放电波形表示L电平，所以晶体管M12导通并且晶体管M13成为非导通。因此，从反相器电路的输出端子OUT2输出与差动双相码同样的H电平。
这样，非反相延迟单元101根据与从偏置电路180供给的偏置信号相应的到电容元件C1的充放电时间使供给输入端子IN1的差动双相码延迟。而且，非反相延迟单元101不使延迟了的差动双相码逻辑反相地，经过输出端子OUT2输出。
＝＝＝可变电流源的构成＝＝＝
图3是表示与本发明一实施方式有关的可变电流源181的构成图。
可变电流源181由可变电流生成单元182、和固定电流生成单元183构成。
可变电流生成单元182将来自差动放大器170的控制电压加在第1电阻元件R1上变换生成可变电流Ia。可变电流生成单元182由将二组是NPN型双极晶体管的晶体管B1、B2的基极电极之间连接，并且让一方晶体管B1成二极管连接的电流反射镜电路构成。此外，经过第1电阻元件R1将来自差动放大器170的控制电压加在晶体管B1的收集极电极上。
固定电流生成单元183通过将电源电位VDD加在第2电阻元件R2上变换生成固定电流Ib。此外，固定电流生成单元183由将二组是NPN型双极晶体管的晶体管B3、B4的基极电极连接起来，并且让一方晶体管B3成二极管连接的电流反射镜电路构成。此外，经过第2电阻元件R2将电源电位VDD加在晶体管B3的收集极电极上。
又，将可变电流生成单元182的晶体管B2的收集极电极和固定电流生成单元183的晶体管B4的收集极电极连接起来，取出该连接点的电流作为控制电流。即，可变电流源181输出合成由可变电流生成单元182生成的可变电流Ia和由固定电流生成单元183生成的固定电流Ib的电流(Ia+Ib)，作为控制电流。
＝＝＝反相延迟电路的构成＝＝＝
图4是表示与本发明一实施方式有关的反相延迟电路130的构成图。
存在着图4所示的反相延迟电路130是通过将第1反相延迟电路131、第2反相延迟电路132、第3反相延迟电路133串联连接起来构成的情形。这里，第1反相延迟电路131、第2反相延迟电路132、第3反相延迟电路133，除了在图2所示的非反相延迟电路101中除去最终段的反相器电路(晶体管M12、M13)以外，呈现与图2所示的非反相延迟电路101同样的构成。
此外，第1反相延迟电路131的电容元件C2、第2反相延迟电路132的电容元件C3、第3反相延迟电路133的电容元件C4具有相同电容值，为非反相延迟电路101的电容元件C1的电容值的2倍。即，第1反相延迟电路131、第2反相延迟电路132、第3反相延迟电路133的各延迟时间呈现相同控制响应，设定为非反相延迟电路101的延迟时间的2倍。
又，为了使时钟提取电路100的电路构成简化，呈现也将与非反相延迟电路101连接的偏置电路180与各个第1反相延迟电路131、第2反相延迟电路132、第3反相延迟电路133连接起来的样态。即，在非反相延迟电路101、第1反相延迟电路131、第2反相延迟电路132、第3反相延迟电路133中，实现了偏置电路180的共用化。此外，也可以在各个非反相延迟电路101、第1反相延迟电路131、第2反相延迟电路132、第3反相延迟电路133中，分别单独设置偏置电路180。
这样，将第1反相延迟电路131、第2反相延迟电路132、第3反相延迟电路133串联连接所构成的反相延迟电路130，根据与从偏置电路180供给的偏置信号相应的到电容元件C2、C3、C4的充放电时间的合计时间，使供给输入端子IN2的屏蔽信号延迟。而且，反相延迟电路130经过输出端子OUT5输出通过使屏蔽信号延迟并且逻辑反相得到的屏蔽延迟信号。
＝＝＝非反相延迟电路和反相延迟电路中充放电波形＝＝＝
图5(a)是表示对于输入到非反相延迟电路101或反相延迟电路130的输入矩形波(差动双相码、屏蔽信号)，作为它的响应输出得到梯形波上的充放电波形(以下，称为输出梯形波)的情形的模式图。这时，根据电容元件C1、C2、C3、C4的电容值和从偏置电路180供给的偏置信号的强度，即可变电流源181的控制电流(Ia+Ib)的强度设定输出梯形波的斜率。如图5(a)所示，当输出梯形波的斜率变化时，输出梯形波的电平从输入矩形波的上升沿的定时到达预定阈值电压Vth的时间，即充电时间(延迟时间)发生变化。
图5(b)是表示对于输入到非反相延迟电路101或反相延迟电路130的输入矩形波(差动双相码、屏蔽信号)，作为它的响应输出得到三角形波上的充放电波形(以下，称为输出三角波)的情形的模式图。这时，也同样地根据电容元件C1、C2、C3、C4的电容值和可变电流源181的控制电流(Ia+Ib)的强度设定输出三角波的斜率。可是，如图5(b)所示，当输出三角波的斜率变化时，输出三角波的电平从输入矩形波的上升沿的定时到达预定阈值电压Vth的时间，即充电时间(延迟时间)大致一定。即，在输出三角波的情形中，成为对可变电流源181控制电流(Ia+Ib)的强度没有任何响应而发生所谓无感带的情形。
因此，作为电容元件C1、C2、C3、C4的充放电波形，必须不是三角形波的充放电波形，而形成梯形波状的充放电波形。因此，为了要形成梯形波状的充放电波形，就要适当地设定可变电流生成单元182的第1电阻元件R1与固定电流生成单元183的第2电阻元件R2的电阻比和非反相延迟电路101的电容元件C1、反相延迟电路130的电容元件C2、C3、C4的电容值。
＝＝＝差动双相解码装置的工作＝＝＝
图6是表示与本发明一实施方式有关的差动双相解码装置的工作的时序图。
此外，图6所示的圆圈数字1～圆圈数字8、圆圈数字10、圆圈数字12的各波形表示图1所示的同一标号所在处的波形。
首先，表示在外部的发送侧装置(图中未画出)中，将40nsec作为位周期的“010001”的数字数据(参照图6(a))编码成差动双相码(参照图6(b))的情形。又，表示将该差动双相码输入到边沿检测电路110的情形。进一步，表示使第3反相延迟电路133的输出(参照图6(g))预先初始化到H电平，又，使逻辑异或元件140的输出(参照图6(h))预先初始化到L电平的情形。
在时刻T0，边沿检测电路110生成与非反相延迟电路101的延迟时间dt0相应的边沿检测脉冲。这时，DFF120根据边沿检测脉冲的上升沿锁存第3反相延迟电路133的H电平输出。结果，作为DFF120的输出的屏蔽信号从L电平上升到H电平(参照图6(d))。而且，将该屏蔽信号输入到反相延迟电路130的第1反相延迟电路131。
第1反相延迟电路131使从DFF120输入的屏蔽信号以延迟时间dt1(第1延迟时间)量延迟并使它逻辑反相(参照图6(e))。结果，将作为第1反相延迟电路131的输出的第1屏蔽延迟信号输入到第2反相延迟电路132。又，该第1屏蔽延迟信号成为逻辑异或元件140的一方输入。
第2反相延迟电路132使从第1反相延迟电路131输入的第1屏蔽延迟信号以延迟时间dt2(第1延迟时间)量延迟并且使它逻辑反相(参照图6(f))。结果，将第2反相延迟电路132的输出输入到第3反相延迟电路133。
第3反相延迟电路133使第2反相延迟电路132的输出以延迟时间dt3(第1延迟时间)量延迟并且使它逻辑反相(参照图6(g))。结果，作为第3反相延迟电路133的输出的第2屏蔽延迟信号成为逻辑异或元件140的另一方输入。
逻辑异或元件140计算作为第1反相延迟电路131的输出的第1屏蔽延迟信号和作为第3反相延迟电路133的输出的第2屏蔽延迟信号的逻辑异或。这里，第1屏蔽延迟信号和第2屏蔽延迟信号，在第2反相延迟电路132的延迟时间dt2和第3反相延迟电路133的延迟时间dt3的合计延迟时间(第2延迟时间)期间，在逻辑上不同。
即，从第1屏蔽延迟信号的下降沿的定时到第2屏蔽延迟信号的下降沿的定时的期间，即表示第1屏蔽延迟信号和第2屏蔽延迟信号的相位差的期间，逻辑异或元件140的输出表示H电平(参照图6(h))。而且，逻辑异或元件140的输出成为供给差动双相解码电路200的时钟信号。
另一方面，通过经过反相器元件150输入到LPF160使作为逻辑异或元件140的输出的时钟信号平滑化(参照图6(i))。此外，平滑化后的时钟信号的电平具有从接地电位GND到基准电位Vref的振幅电平。而且，在差动放大器170中，放大在LPF160中平滑化后的时钟信号的电平与作为电源电位VDD的“1/2”的基准电压Vref的差分。此外，该差分的放大电平表示现阶段的时钟信号的占空比从理想的“50％”偏离了何等程度的度量。
偏置电路180，供给作为差动放大器170的输出的控制电压。在可变电流源181中将该控制电压变换成控制电流。而且，将根据该控制电流进行了电平控制的偏置信号(偏置电压或偏置电流)统括地供给非反相延迟电路101、第1反相延迟电路131、第2反相延迟电路132、第3反相延迟电路133。结果，将时钟信号的占空比设定在“50％”，统括地控制非反相延迟电路101的延迟时间dt0、第1反相延迟电路131的延迟时间dt1、第2反相延迟电路132的延迟时间dt2、第3反相延迟电路133的延迟时间dt3。
这里，说明当时钟信号的H电平期间长时，这时的与本发明有关的延迟控制的流程。这时，需要缩短时钟信号的下一个周期(时刻T1～时刻T3)的各延迟时间dt0到dt3。因此，首先，使H电平的时钟信号逻辑反相，输入到LPF160。而且，输入到LPF160的L电平的时钟信号，因为该L电平期间长，所以LPF160的输出电平下降到比基准电压Vref低的电平。因此，差动放大器170的输出电平，根据“基准电压Vref-LPF160的输出电平”，表示正电平。而且，根据表示该正电平的差动放大器170的输出，设定短的下一个周期的各延迟时间dt0到dt3。
另一方面，说明当时钟信号的H电平期间短时，这时的与本发明有关的延迟控制的流程。这时，需要加长时钟信号的下一个周期(时刻T1～时刻T3)的各延迟时间dt0到dt3。因此，首先，使H电平的时钟信号逻辑反相，输入到LPF160。而且，输入到LPF160的L电平的时钟信号，因为该L电平期间短，所以LPF160的输出电平不下降到比基准电压Vref低的电平，成为比基准电压Vref高的电平。因此，差动放大器170的输出电平，根据“基准电压Vref-LPF160的输出电平”，表示负电平。而且，根据表示该负电平的差动放大器170的输出，设定长的下一个周期的各延迟时间dt0到dt3。
此外，在差动双相解码电路200一侧，DFF201根据边沿检测脉冲的上升沿锁存时钟信号的初始设定的L电平。即，作为DFF201的输出的RZ码表示与数字信号的“0”对应的L电平。
进一步，DFF202，数据输入DFF201的输出，并且输入使时钟信号的初始设定的L电平逻辑反相的H电平作为时钟输入。即，因为时钟输入为固定在H电平上的状态，所以不进行DFF202中的锁存，DFF202输出L电平。即，作为DFF202的输出的NRZ码表示与数字信号的“0”对应的L电平。
接着，在时刻T1、T3、T4、T5、T7实施上述一连串的工作。此外，在表示图6(c)中用圆圈包围的数字数据的位中央的时刻T2、时刻T7中，不进行屏蔽信号的相位反相。即，存在着将数字数据的各位境界的区间作为差动双相码的一个周期的情形。
例如，在时刻T2，数据输入到DFF120的第2屏蔽延迟信号维持与前一时刻T1相同的L电平。因此，根据边沿检测脉冲的上升沿，DFF120锁存与前一时刻T1相同的L电平，不进行相位反相。这样，当在差动双相码的一个周期内发生边沿检测脉冲时，不进行屏蔽信号的相位反相，因而，也不进行各延迟时间dt0到dt3的控制。即，当在差动双相码的一个周期内发生边沿检测脉冲时，对该边沿检测脉冲屏蔽(无效化)。
<第2实施方式>
＝＝＝双相解码装置的构成＝＝＝
图7是表示具有与本发明一实施方式有关的时钟提取电路的双相解码装置的构成图。此外，图7所示的双相解码装置是用于接收根据时钟信号对作为传送对象的预定位速率的数字信号进行双相编码得到的双相码(“编码信号”)，对该接收的双相码进行解码的装置。
这里，作为图7所示的双相解码装置的时钟提取电路，除了在差动双相解码装置的时钟提取电路100中，得到时钟信号作为反相器元件150的输出以外，呈现基本上相同的构成。因此，图7所示的时钟提取电路采用与图1所示的时钟提取电路相同的标号。此外，在图7所示的双相解码装置中，双相解码电路300呈现与差动双相解码电路200不同的构成。
双相解码电路300由DFF301构成。DFF301数据输入从外部接收的双相码(图7中所示的圆圈数字1)，经过反相器元件150的对时钟信号的逻辑反相输出(图7中所示的圆圈数字7)作为时钟输入。结果，DFF301的数据输出(图7中所示的圆圈数字10)呈现从双相码解码了的NRZ码，即原来的数字信号。
＝＝＝双相解码装置的工作＝＝＝
图8是表示与本发明一实施方式有关的双相解码装置的工作时序图。
此外，图8所示的圆圈数字1～圆圈数字8、圆圈数字10的各波形表示图7所示的同一标号所在处的波形。又，表示与图6所示的差动双相解码装置同样，将40nsec作为位周期的“010001”的数字数据(参照图8(a))的双相码(参照图8(b))输入到边沿检测电路110的情形。此外，使第3反相延迟电路133的输出(参照图8(g))预先初始化到L电平，又，使反相器元件150的输出(参照图8(h))预先初始化到L电平。
这里，与差动双相解码装置的情形的不同是在由图8(c)中表示由圆圈包围的数字数据的位境界的时刻T0、时刻T4、时刻T6中，不进行屏蔽信号的相位反相这一点。即，是将数字数据的各位中央的区间作为双相码的一个周期的情形。
例如，在时刻T4，数据输入到DFF120的第2屏蔽延迟信号维持与前一时刻T3相同的H电平。因此，根据边沿检测脉冲的上升沿，锁存与前一时刻T3相同的H电平，不进行屏蔽信号的相位反相。结果，也不进行各延迟时间dt0到dt3的控制地，屏蔽边沿检测脉冲。
此外，双相解码电路300的工作如下所示。
例如，从时刻T2到时刻T3，双相码的电平继续为H电平。这样以一个位周期量继续H或L电平表示将数字数据从“1”切换到“0”或者从“0”切换到“1”。因此，在DFF301中，根据边沿检测脉冲的边沿锁存在时刻T2到时刻T3的期间中所示的双相码的H电平。结果，DFF301的输出表示与时刻T2中的数字数据的“1”对应的H电平。
＝＝＝效果的实例＝＝＝
与本发明有关的时钟提取电路100，首先，在边沿检测电路110中，生成表示检测出接收的编码信号(差动双相码、双相码或f/2f码中的至少某一个)的上升沿和下降沿的边沿检测脉冲。而且，在DFF120中，根据在接收的编码信号的每一个周期中生成的边沿检测脉冲，将生成该每一个周期的边沿检测脉冲作为契机，生成相位反相的屏蔽信号。
此外，不将在该一个周期内生成的边沿检测脉冲用于屏蔽信号的相位反相。即，实施在该一个周期内生成的边沿检测脉冲的屏蔽。该边沿检测脉冲的屏蔽是当进行来自具有双相码、差动双相码、f-2f码等长短二类的脉冲宽度的编码信号的时钟提取时必须的处理。又，根据由反相延迟电路130延迟了屏蔽信号的屏蔽延迟信号的边沿，提取时钟信号。而且，将时钟信号的占空比设定在“50％”，控制反相延迟电路130的延迟时间。
结果，即便例如在数字信号的位速率变化的情形中，通过没有错误地实施边沿检测脉冲的屏蔽，也使用于时钟提取的延迟时间追从数字信号的位速率。而且，从该数字信号的编码信号提取的时钟信号的占空比具有余量而落在“50％”近旁。因此，如果根据本发明，则即便在数字信号的位速率的高速化和在传送路径品质恶化的情形中的数字信号的位速率的低速化等，使数字信号的位速率发生变化的环境下，也能够适当地进行时钟提取和后面的解码处理。
此外，优选反相延迟电路130由生成以第1延迟时间量延迟屏蔽信号的第1屏蔽延迟信号的第1延迟电路、和生成以第2延迟时间量延迟第1屏蔽信号的第2屏蔽延迟信号的第2延迟电路构成。此外，这时，在逻辑异或元件140中，根据第1屏蔽延迟信号和第2屏蔽延迟信号的相位差提取时钟信号。进一步，由LPF160、差动放大器170、偏置电路180等，将表示时钟信号的脉冲宽度的第2延迟时间设定为数字信号的位周期的半周期，根据第1屏蔽延迟信号和第2屏蔽延迟信号的相位差，统括地控制作为相同控制响应的第1和第2延迟时间。
结果，根据第1屏蔽延迟信号和第2屏蔽延迟信号的相位差，能够容易地提取时钟信号。此外，设定表示时钟信号的一方电平的期间作为第2延迟电路的第2延迟时间。因此，用于将时钟信号的占空比设定在“50％”上的控制可以进行用于将第2延迟电路的第2延迟时间设定为编码信号的半周期的控制，可以用单纯的构造加以实施。进一步，用与第1延迟电路的第1延迟时间的控制相同的控制响应实施第2延迟电路的第2延迟时间的控制。因此，能够抑制第1延迟信号和第2延迟信号的相位差的零散，可以高精度地实施用于将时钟信号的占空比设定在“50％”上的控制。
进一步，优选反相延迟电路130通过串联连接分别在相同控制响应中以第1延迟时间量延迟的3个第1到第3反相延迟电路(131、132、133)进行构成。这时，可以对第1到第3反相延迟电路(131、132、133)进行同样的延迟控制。结果，可以高精度地并且用单纯的构造实施用于将时钟信号的占空比设定在“50％”上的控制。
又，在上述实施方式中，在差动放大器170中，能够放大具有预定振幅电平(例如，电源电位VDD～接地电位GND)的时钟信号的检测电平、和作为预定振幅电平一半的基准电平Vref(例如，VDD/2)的差分。而且，根据差动放大器170的输出，统括地控制供给第1和第2延迟电路并且用于设定第1和第2延迟时间的偏置信号的电平。
该控制的结果，时钟信号的电平接近基准电平Vref。而且，当时钟信号的电平与基准电平Vref一致时，时钟信号的占空比落在“50％”近旁。此外，这时，因为能够统括地控制用于设定第1和第2延迟时间的偏置信号的电平，所以可以高精度地并且用单纯的构造实施用于将时钟信号的占空比设定在“50％”上的控制。
进一步，在上述实施方式中，构成偏置电路180，作为根据可变电流源181的控制电流(Ia+Ib)生成偏置信号的电流反射镜电路。又，可变电流源181由可变电流生成单元182和固定电流生成单元183构成。即，第1和第2延迟时间的控制主要通过在可变电流生成单元182中生成的可变电流Ia的强度控制来实施。
这里，当时钟信号的电平与基准电平Vref一致时，从差动放大器170输出的控制电压成为接近零电平的预定的偏置电平。这时，可变电流生成单元182不工作，可变电流Ia的强度成为零强度。因此，通过设置可变电流生成单元182和个别地设置固定电流生成单元183，可变电流源181的控制电流(Ia+Ib)，与从差动放大器170输出的控制电压无关，由固定电流生成单元183生成的固定电流Ib经常地流动。即，偏置电路180稳定地工作。结果，使用于将时钟信号的占空比设定在“50％”的控制稳定化。
进一步，在上述实施方式中，可变电流生成单元182和固定电流生成单元183由将二组双极晶体管组合起来的电流反射镜电路构成。此外，双极晶体管，当导通时，产生稳定的Vbe量的电压降。因此，与使可变电流生成单元182和固定电流生成单元183具有将二组MOS晶体管组合起来的电流反射镜电路构成的情形比较，能够使可变电流Ia和固定电流Ib的强度稳定化。结果，能够高精度地控制第1和第2延迟时间，使用于将时钟信号的占空比设定在“50％”的控制稳定化。
进一步，在上述实施方式中，构成第1和第2延迟电路，作为根据屏蔽信号或第1屏蔽延迟信号切换电容元件C1到C4的充放电，并且根据从偏置电路180供给的偏置信号的电平，在电容元件C1到C4中形成梯形波状的充放电波形的充放电电路。
这里，当作为对屏蔽信号或第2屏蔽延迟信号的输入矩形波信号的响应，在电容元件C1到C4中形成三角波状的充放电波形时，不进行第1和第2延迟时间的控制，发生所谓无感带。因此，作为对屏蔽信号或第2屏蔽延迟信号的输入矩形波的响应，在电容元件C1到C4中形成梯形波状的充放电波形。结果，能够避免上述无感带现象，可以稳定地实施用于将时钟信号的占空比设定在“50％”上的控制。
进一步，在上述实施方式中，当使数字信号的位速率变化时，需要与时钟信号的占空比一起，以同样的比例改变边沿检测脉冲的脉冲宽度。例如，当使数字信号的位速率高速化时，因为接收的编码信号的一个周期缩短，所以为了适当地实施边沿检测脉冲的屏蔽，需要设定短的边沿检测脉冲宽度。
这里，边沿检测电路110具有延迟接收的编码信号的非反相延迟电路101。因此，时钟提取电路100用相同控制响应进行反相延迟电路130的延迟时间的控制和非反相延迟电路101的延迟时间的控制。结果，即便在改变数字信号的位速率的情形中，也能够生成与该位速率相应的适当的边沿检测脉冲，因而，能够使用于将时钟信号的占空比设定在“50％”上的控制稳定化。
进一步，在上述实施方式中，在DFF120中，除了将第2屏蔽延迟信号作为数据输入，将边沿检测脉冲作为时钟输入外，还数据输出屏蔽信号。又，将非反相延迟电路101的延迟时间设定得比反相延迟电路130的延迟时间短(例如“1/2”)。结果，在DFF120中，能够根据边沿检测脉冲的边沿稳定地取入第2屏蔽延迟信号的电平，适当地生成屏蔽信号。因此，能够使用于将时钟信号的占空比设定在“50％”上的控制稳定化。
以上，说明了本实施方式，但是上述实施例是为了容易理解本发明，而不是为了限定解释本发明。在不脱离本发明旨趣的条件下，可以变更/改良本发明，并且本发明也包含它的等价物。
Claims (13)
1、一种时钟提取电路，接收根据时钟信号对传送对象的数字信号进行了编码的编码信号，从该编码信号提取所述时钟信号，包括：
边沿检测单元，其检测所接收的所述编码信号的上升沿和下降沿，生成表示已检测出的意思的边沿检测脉冲；
屏蔽信号生成单元，其根据在所述接收的编码信号的每一周期生成的所述边沿检测脉冲，将生成所述每一周期的所述边沿检测脉冲作为契机，生成相位反相的屏蔽信号；
屏蔽信号延迟单元，其生成以可以控制的延迟时间量延迟所述屏蔽信号的屏蔽延迟信号；
时钟生成单元，其根据所述屏蔽延迟信号的边沿生成所述时钟信号；和
延迟控制单元，其将所述生成的时钟信号的占空比设定成预定值，控制所述屏蔽信号延迟单元的延迟时间。
2、根据权利要求1所述的时钟提取电路，其特征在于，令所述预定值为50％。
3、根据权利要求2所述的时钟提取电路，其特征在于，
所述屏蔽信号延迟单元具有：第1延迟电路，其生成以可以控制的第1延迟时间量延迟所述屏蔽信号的第1屏蔽延迟信号；和第2延迟电路，其生成以作为与所述第1延迟时间相同的控制响应的第2延迟时间量延迟所述第1屏蔽延迟信号的第2屏蔽延迟信号；
所述时钟生成单元根据所述第1屏蔽延迟信号和所述第2屏蔽延迟信号的相位差生成所述时钟信号；
所述延迟控制单元将所述第2延迟时间设定成所述一个周期的半周期，根据所述相位差统括地控制所述第1延迟时间和所述第2延迟时间。
4、根据权利要求3所述的时钟提取电路，其特征在于，
所述第1延迟电路成为使所述屏蔽信号相位反相，并且延迟所述第1延迟时间量的第1反相延迟电路；
所述第2延迟电路具有：第2反相延迟电路，其使所述第1屏蔽延迟信号相位反相，并且延迟所述第1延迟时间量；和第3反相延迟电路，其生成使所述第2反相延迟电路的输出相位反相并且延迟所述第1延迟时间量的所述第2屏蔽延迟信号；
所述第2延迟时间为将所述第2和所述第3反相延迟电路中的所述第1延迟时间合计的时间；
所述延迟控制单元将所述第2延迟时间设定成所述一个周期的半周期，根据所述相位差统括地控制所述第1到所述第3反相延迟电路中的所述第1延迟时间。
5、根据权利要求3或4所述的时钟提取电路，其特征在于，
所述时钟生成单元通过检测所述第1屏蔽延迟信号和所述第2屏蔽延迟信号的相位差，生成具有表示该检测出的相位差的预定振幅电平的所述时钟信号；
所述延迟控制单元具有：差动放大器，其放大所述时钟信号的电平和作为所述预定振幅电平一半的基准电平之间的差分；和偏置电路，其供给在对所述第1和所述第2延迟电路相同的控制响应中可以控制电平并且用于与该电平相应地设定所述第1和所述第2延迟时间的偏置信号；
根据所述差动放大器的输出，统括地控制供给所述第1和所述第2延迟电路的所述偏置信号的电平。
6、根据权利要求5所述的时钟提取电路，其特征在于，
所述偏置电路由根据可变电流源的输出电流生成所述偏置信号的电流反射镜电路构成；
所述可变电流源具有：可变电流生成单元，其将所述差动放大器的电压输出加在第1电阻元件上变换生成可变电流；和固定电流生成单元，将电源电位加在第2电阻元件上变换生成固定电流；
将合成所述可变电流和所述固定电流得到的电流作为所述输出电流。
7、根据权利要求6所述的时钟提取电路，其特征在于，所述可变电流生成单元和所述固定电流生成单元分别由将两组双极晶体管的基极电极之间连接，并且让一方双极晶体管成二极管连接的电流反射镜电路构成。
8、根据权利要求5到7中任一项所述的时钟提取电路，其特征在于，所述第1和第2延迟电路分别由电容元件、和充放电电路构成，所述充放电电路根据切换所述屏蔽信号或所述第1屏蔽延迟信号的电平切换所述电容元件的充放电，并且根据所述偏置信号的电平在所述电容元件中形成梯形波状的充放电波形，用该充放电波形形成所述第1或所述第2屏蔽延迟信号。
9、根据权利要求1到8中任一项所述的时钟提取电路，其特征在于，
所述边沿检测单元具有：
编码信号延迟单元，其生成以作为与所述屏蔽信号延迟单元的延迟时间相同的控制响应的延迟时间量延迟所述接收的编码信号的编码延迟信号；和
边沿检测脉冲生成单元，其将所述接收的编码信号和所述编码延迟信号的相位差作为所述边沿检测脉冲生成；
所述延迟控制单元统括地控制所述屏蔽信号延迟单元和所述编码信号延迟单元的延迟时间。
10、根据权利要求9所述的时钟提取电路，其特征在于，
所述屏蔽信号生成单元，
由将所述屏蔽延迟信号作为数据输入并且将所述边沿检测脉冲作为时钟输入的D型触发器电路构成，生成该D型触发器电路的数据输出作为所述屏蔽信号；
设定所述编码信号延迟单元的延迟时间比所述屏蔽信号延迟单元的延迟时间短。
11、根据权利要求9或10所述的时钟提取电路，其特征在于，
所述时钟生成单元，通过检测所述第1屏蔽延迟信号和所述第2屏蔽延迟信号的相位差，生成具有表示该检测出的相位差的预定振幅电平的时钟信号；
所述延迟控制单元具有：差动放大器，其放大所述时钟信号的电平和作为所述预定振幅电平一半的基准电平之间的差分；和偏置电路，其供给对所述编码信号延迟单元和所述屏蔽信号延迟单元可以在相同的控制响应下控制电平并且用于与该电平相应地设定所述编码信号延迟单元和所述屏蔽信号延迟单元的偏置信号；
根据所述差动放大器的输出，统括地控制供给所述编码信号延迟单元和所述屏蔽信号延迟单元的所述偏置信号的电平。
12、根据权利要求11所述的时钟提取电路，其特征在于，
所述编码信号延迟单元和所述屏蔽信号延迟单元分别由电容元件、和充放电电路构成，所述充放电电路根据切换所述编码信号或所述屏蔽信号的电平切换所述电容元件的充放电，并且根据从所述偏置电路供给的所述偏置信号的电平，在所述电容元件中形成梯形波状的充放电波形，用该充放电波形形成所述编码延迟信号或所述屏蔽延迟信号。
13、根据权利要求1到12中任一项所述的时钟提取电路，其特征在于，所述编码信号是双相编码信号、差动双相编码信号、或者f/2f编码信号中的任一个。
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