KR100667128B1

KR100667128B1 - 클럭 추출 회로

Info

Publication number: KR100667128B1
Application number: KR1020060009560A
Authority: KR
Inventors: 히로히사 스즈끼; 가즈오 하세가와; 에이지 아까마
Original assignee: 산요덴키가부시키가이샤
Priority date: 2005-02-02
Filing date: 2006-02-01
Publication date: 2007-01-12
Also published as: CN1815945A; TW200629850A; KR20060088834A; US20060188048A1; JP2006217171A

Abstract

본원 발명은, 외부로부터 수신한 부호화 신호로부터 클럭 신호를 적절하게 추출하는 것을 목적으로 한다. 전송 대상의 디지털 신호를 클럭 신호에 기초하여 부호화한 부호화 신호를 수신하고 해당 부호화 신호로부터 상기 클럭 신호를 추출하는 클럭 추출 회로에 있어서, 수신한 상기 부호화 신호의 상승 엣지 및 하강 엣지를 검출하고 해당 검출한 취지를 나타내는 엣지 검출 펄스를 생성하는 엣지 검출부와, 상기 수신한 부호화 신호의 1주기마다 생성되는 상기 엣지 검출 펄스에 기초하여, 상기 1주기마다의 상기 엣지 검출 펄스의 생성을 계기로 하여 위상 반전되는 마스크 신호를 생성하는 마스크 신호 생성부와, 제어 가능한 지연 시간분, 상기 마스크 신호를 지연시킨 마스크 지연 신호를 생성하는 마스크 신호 지연부와, 상기 마스크 지연 신호의 엣지에 기초하여 상기 클럭 신호를 생성하는 클럭 생성부와, 상기 생성된 클럭 신호의 듀티비를 소정값으로 설정하기 위해, 상기 마스크 신호 지연부의 지연 시간을 제어하는 지연 제어부를 갖는다.

클럭 신호, 마스크 지연 신호, 엣지 검출 펄스, 가변 전류원, 차동 바이페이즈

Description

클럭 추출 회로{CLOCK EXTRACTION CIRCUIT}

도 1은 본 발명의 일 실시예에 따른 클럭 추출 회로를 가진 차동 바이페이즈 복호화 장치의 구성을 도시하는 도면.

도 2는 본 발명의 일 실시예에 따른 바이어스 회로 및 비반전 지연 회로의 구성을 도시하는 도면.

도 3은 본 발명의 일 실시예에 따른 가변 전류원의 구성을 도시하는 도면.

도 4는 본 발명의 일 실시예에 따른 반전 지연 회로의 구성을 도시하는 도면.

도 5의 (a)는 입력 사각형파의 응답 출력으로서 사다리꼴파 형상의 충방전 파형을 나타내는 경우를 모식적으로 도시한 도면이고, 도 5의 (b)는 입력 사각형파의 응답 출력으로서 삼각파 형상의 충방전 파형을 모식적으로 도시한 도면.

도 6은 본 발명의 일 실시예에 따른 차동 바이페이즈 복호화 장치의 동작을 도시하는 타이밍차트.

도 7은 본 발명의 일 실시예에 따른 클럭 추출 회로를 가진 바이페이즈 복호화 장치의 구성을 도시하는 도면.

도 8은 본 발명의 일 실시예에 따른 바이페이즈 복호화 장치의 동작을 도시하는 타이밍차트.

도 9는 디지털 신호 전송 시스템의 구성을 도시하는 도면.

도 10은 클럭 신호와 디지털 신호의 다중화를 행한 부호화 신호의 예를 도시하는 도면.

도 11은 차동 바이페이즈 부호에 대한 종래의 클럭 추출 회로의 구성을 도시하는 도면.

도 12는 차동 바이페이즈 부호에 대한 종래의 클럭 추출 회로의 동작을 도시하는 타이밍차트.

<도면의 주요 부분에 대한 부호의 설명>

10 : 부호화 회로

11 : 드라이버

12 : 리시버

13 : 복호화 회로

15 : 지연 회로

17 : 논리곱 소자

18 : 모노 멀티 바이브레이터

14, 100 : 클럭 추출 회로

101 : 비반전 지연 회로

16, 102, 140 : 배타적 논리합 소자

120, 201, 202, 301 : DFF

130 : 반전 지연 회로

131 : 제1 반전 지연 회로

132 : 제2 반전 지연 회로

133 : 제3 반전 지연 회로

150, 203 : 인버터 소자

160 : LPF

170 : 차동 앰프

180 : 바이어스 회로

181 : 가변 전류원

182 : 가변 전류 생성부

183 : 고정 전류 생성부

200 : 차동 바이페이즈 복호화 회로

300 : 바이페이즈 복호화 회로

[특허 문헌1] 일본 특개평11-136295호 공보

본 발명은, 클럭 추출 회로에 관한 것이다.

오피스의 LAN이나 자동차의 차량 탑재 네트워크 등의 통신 네트워크에서, 다양한 규격의 신호에 의해 기기간의 디지털 신호의 전송이 행해지고 있다. 즉, 통 신 네트워크는, 컴퓨터 및 그 주변 기기 상호를 연결하는 형태뿐만 아니라, 컴퓨터 이외의 각종 디지털 기기의 접속에도 이용되고 있다. 차량 탑재 네트워크는, 그 일례로서, 예를 들면, 이 차량 탑재 네트워크의 하나의 규격으로서, MOST(Media Oriented Systems Transport) 시스템이 제안되어 있다. MOST 시스템에서는, 링 형상의 차량 탑재 네트워크가 구성되고, 이것에, 카 네비게이션 시스템, CD/DVD 플레이어, 스피커, 디스플레이, 전화기 등의 각종 기기가 접속된다. 예를 들면, CD 플레이어가 재생한 디지털 신호를 차량 탑재 네트워크를 통해 스피커에 전송한다. 그리고, 스피커에서 디지털 신호를 음성으로 변환하여 출력하는 형태로 이용된다.

여기서, 통신 네트워크 내에서의 디지털 신호의 전송 시에는, 일반적으로, 고속/장거리의 전송을 고려하여, 디지털 신호와 클럭 신호의 다중화(부호화)가 행해진다. 도 9는 디지털 신호와 클럭 신호의 다중화가 행해진 디지털 신호 전송 시스템의 일례이다. 디지털 신호의 송신측에서는, 우선, 부호화 회로(10)에서, 클럭 신호와 NRZ(Non-Return to Zero) 부호의 디지털 신호의 다중화가 행해진다. 이 다중화된 신호(이하, 『부호화 신호』라고 함)는, 드라이버(11), 전송로를 통해, 디지털 신호의 수신측에 있는 리시버(12)에 전송된다. 한편, 디지털 신호의 수신측에서는, 클럭 추출 회로(14)에서, 수신한 디지털 신호로부터 원래의 클럭 신호가 추출된다. 또한, 복호화 회로(13)에서, 클럭 신호 등에 기초하여, 수신한 디지털 신호로부터 원래의 디지털 신호로 복호화가 행해진다.

도 10에 부호화 신호의 예를 도시한다. 예를 들면, 도 10의 (a)에 도시하는 디지털 데이터 「010011」의 경우, NRZ 부호는 도 10의 (b)에 도시하는 신호로서 표현되며, 바이페이즈 부호(맨체스터 부호라고도 함)는 도 10의 (c)에 도시하는 신호로서 표현되고, 차동 바이페이즈 부호는 도 10의 (d)에 도시하는 신호로서 표현되며, f/2f 부호(FM 부호라고도 함)는 도 10의 (e)에 도시하는 신호로서 표현된다.

도 10의 (b)에 도시하는 NRZ 부호는, 기본적인 전송 부호로서, 디지털 데이터의 비트값 「1」과 「0」을 각각 「H 레벨」과 「L 레벨」에 대응시킨 것이다. 도 10의 (c)에 도시하는 바이페이즈 부호는, 디지털 데이터의 비트값 「1」과 「0」을, 180도 위상이 서로 다른 2종류의 부호에 대응시킨 것이다. 즉, 디지털 데이터의 각 비트의 중앙 타이밍에서, 레벨 변화점(상승 엣지 또는 하강 엣지)이 반드시 설정된다. 또한, 이 레벨 변화점은, 클럭 신호의 정보로 된다. 도 10의 (d)에 도시하는 차동 바이페이즈 부호는, 디지털 데이터의 비트값 「1」을, 그 비트값 「1」의 중앙 타이밍에서 레벨 변화점을 가진 부호와 대응시킨다. 한편, 디지털 데이터의 비트값 「0」을, 그 비트값 「0」의 경계 타이밍에서 레벨 반전되는 부호와 대응시킨다. 도 10의 (e)에 도시하는 f/2f 부호는, 디지털 데이터의 비트값 「1」과 「0」을 주파수가 서로 다른 신호에 대응시킨 것이다. f/2f 부호는, 차동 바이페이즈 부호와 마찬가지의 부호로 되지만, 차동 바이페이즈 부호와 비교하여, 디지털 데이터의 비트의 중앙 타이밍분 위상이 어긋나게 된다.

여기서, 차동 바이페이즈 부호에 대한 종래의 클럭 추출 회로의 구성을 도 11에 도시한다. 또한, 도 11에 도시하는 종래의 클럭 추출 회로의 동작을 나타내는 타이밍차트를 도 12에 도시한다.

우선, 소정 비트 레이트의 디지털 데이터(도 12의 (a) 참조)의 차동 바이페 이즈 부호(도 12의 (b) 참조)가, 종래의 클럭 추출 회로에 전송된 경우로 한다. 이 경우, 배타적 논리합 소자(16)에서, 수신한 차동 바이페이즈 부호와, 그 차동 바이페이즈 부호를 지연 회로(15)에서 소정 시간분 지연시킨 지연 신호(도 12의 (c) 참조)와의 배타적 논리합이 연산된다. 이 연산 결과는, 수신한 차동 바이페이즈 부호의 상승 엣지 및 하강 엣지를 검출한 취지를 나타내는 엣지 검출 펄스(도 12의 (d) 참조)로 된다. 또한, 논리곱 소자(17)에서, 엣지 검출 펄스와, 모노 멀티 바이브레이터(18)의 출력(도 12의 (e) 참조)과의 논리곱이 연산된다. 또한, 모노 멀티 바이브레이터(18)는, 논리곱 소자(17)의 출력인 트리거 신호(도 12의 (f) 참조)의 하강 엣지에서, 소정 펄스 폭의 원펄스를 발진 출력하는 것이다.

종래의 클럭 추출 회로는, 상술한 바와 같은 일련의 동작을 행함으로써, 수신한 차동 바이페이즈 부호의 엣지 검출 펄스에 기초하여, 모노 멀티 바이브레이터(18)의 출력을 클럭 신호로 하는 것이다. 또한, 종래의 클럭 추출 회로는, 예를 들면, 특허 문헌 1에 개시된다.

그런데, 도 11에 도시한 바와 같은 종래의 클럭 추출 회로에서는, 클럭 신호를 추출하기 위한 모노 멀티 바이브레이터 등의 지연 회로에서, 그 지연 시간은 미리 고정화된 것으로 된다. 예를 들면, 모노 멀티 바이브레이터는, 일반적으로, 용량 소자에의 충방전 파형을 원펄스로 하여 발진 출력하게 된다. 따라서, 클럭 신호의 펄스 폭은, 미리 정해진 용량 소자의 용량값 C에 기초하여 고정화된다. 또한, 엣지 검출 펄스를 생성하기 위한 지연 회로에서도, 그 지연 회로를 구성하는 지연 소자의 지연량에 기초하여, 그 지연 시간은 미리 고정화된다. 즉, 엣지 검출 펄스의 펄스 폭은 고정화된다

이와 같이, 종래의 클럭 추출 회로에서, 클럭 신호의 펄스 폭이나, 엣지 검출 펄스의 펄스 폭은 고정화된다. 이 때문에, 디지털 신호의 비트 레이트가 미리 정해져 있지 않은 경우나, 저속부터 고속까지 광범위한 비트 레이트에 대응시키는 경우에 있어서, 클럭 신호의 듀티비는 변화되게 된다. 또한, 종래의 클럭 추출회로에서의 회로 소자의 특성 변화에 의해서도, 클럭 신호의 듀티비는 변화되게 된다.

또한, 클럭 신호는, 수신한 부호화 신호로부터 원래의 디지털 신호를 복호화하는 처리 등에 이용된다. 여기서, 수신한 부호화 신호의 엣지와, 클럭 신호의 엣지의 타이밍이 중첩되게 되어, 셋업/홀드 위반 등의 문제점이 발생한 경우, 클럭 신호에 의해 원래의 디지털 신호를 적절하게 복호화할 수 없게 된다. 또한, 비트 레이트의 고속화에 수반하여 클럭 신호의 펄스 폭이 짧아지는 경우에는, 그 파형 둔화에 의해, 적절한 클럭 신호가 형성되지 않을 우려도 있다.

따라서, 클럭 신호에 기초하는 이후의 복호화 처리 등을 적절하게 행하기 위해서는, 클럭 신호의 듀티비는, 여유를 갖게 하여 50%로 하는 것이 바람직하다. 그러나, 클럭 신호의 듀티비는, 상술한 바와 같이, 디지털 신호의 비트 레이트 등에 따라 변화되기 때문에, 적절한 복호화 처리 등이 행해지지 않을 우려가 있었다.

상술한 과제를 해결하는 주된 본 발명은, 전송 대상의 디지털 신호를 클럭 신호에 기초하여 부호화한 부호화 신호를 수신하고 해당 부호화 신호로부터 상기 클럭 신호를 추출하는 클럭 추출 회로에 있어서, 수신한 상기 부호화 신호의 상승 엣지 및 하강 엣지를 검출하고 해당 검출한 취지를 나타내는 엣지 검출 펄스를 생성하는 엣지 검출부와, 상기 수신한 부호화 신호의 1주기마다 생성되는 상기 엣지 검출 펄스에 기초하여, 상기 1주기마다의 상기 엣지 검출 펄스의 생성을 계기로 하여 위상 반전되는 마스크 신호를 생성하는 마스크 신호 생성부와, 제어 가능한 지연 시간분, 상기 마스크 신호를 지연시킨 마스크 지연 신호를 생성하는 마스크 신호 지연부와, 상기 마스크 지연 신호의 엣지에 기초하여 상기 클럭 신호를 생성하는 클럭 생성부와, 상기 생성된 클럭 신호의 듀티비를 소정값으로 설정하기 위해, 상기 마스크 신호 지연부의 지연 시간을 제어하는 지연 제어부를 갖는 것으로 한다.

<제1 실시예>

=== 차동 바이페이즈 복호화 장치의 구성===

도 1은 본 발명의 일 실시예에 따른 클럭 추출 회로를 가진 차동 바이페이즈 복호화 장치의 구성을 도시하는 도면이다. 도 1에 도시하는 차동 바이페이즈 복호화 장치는, 전송 대상으로 하는 소정 비트 레이트의 디지털 신호를 클럭 신호에 기초하여 차동 바이페이즈 부호화한 차동 바이페이즈 부호(『부호화 신호』)를 수신하고, 그 수신한 차동 바이페이즈 부호를 복호화하기 위한 장치로 한다. 또한, 디지털 신호의 비트 레이트를 "r(bps)"로 한 경우, 클럭 신호의 주파수는 "n(자연수)×r(Hz)"로 된다. 이하의 설명에서는, "n= 1"로 한다.

도 1에 도시하는 차동 바이페이즈 복호화 장치는, 외부로부터 수신한 차동 바이페이즈 부호로부터 클럭 신호를 추출하는 클럭 추출 회로(100)와, 외부로부터 수신한 차동 바이페이즈 부호로부터 원래의 디지털 신호(NRZ 부호)를 복호화하는 차동 바이페이즈 복호화 회로(200)에 의해 구성된다. 또한, 도 1에 도시하는 차동 바이페이즈 복호화 장치는, f/2f 부호를 복호화하기 위한 장치로서도 이용할 수 있다.

우선, 클럭 추출 회로(100)의 구성에 대하여 설명한다. 클럭 추출 회로(100)는, 엣지 검출 회로(110), DFF(D형 플립플롭 소자)(120), 반전 지연 회로(130), 배타적 논리합 소자(140), 인버터 소자(150), LPF(Low Pass Filter)(160), 차동 앰프(170), 바이어스 회로(180)에 의해 구성된다.

엣지 검출 회로(110)는, 본 발명에 따른 『엣지 검출부』의 일 실시예이다. 즉, 엣지 검출 회로(110)는, 외부로부터 수신한 차동 바이페이즈 부호(도 1에 도시하는 동그라미 숫자 1)의 상승 엣지 및 하강 엣지를 검출하고, 그 검출한 취지를 나타내는 엣지 검출 펄스를 생성하는 것이다. 여기서, 엣지 검출 회로(110)는, 비반전 지연 회로(101)와, 배타적 논리합 소자(102)에 의해 구성되는 것으로 한다.

비반전 지연 회로(101)는, 본 발명에 따른 『부호화 신호 지연부』의 일 실시예이다. 즉, 비반전 지연 회로(101)는, 후술하는 반전 지연 회로(130)의 지연 시간과 동일한 제어 응답으로 하는 지연 시간분, 외부로부터 수신한 차동 바이페이즈 부호를 지연시킨 차동 바이페이즈 부호 지연 신호(『부호화 지연 신호』)를 생성한다. 여기서, 비반전 지연 회로(101)는, 비반전 논리이기 때문에, 차동 바이페 이즈 부호의 논리에 따른 차동 바이페이즈 부호 지연 신호의 논리는 변화되지 않는다. 또한, 상술한 동일한 제어 응답이란, 동일한 편차(차동 앰프(170)의 출력)에 따른 제어량(바이어스 신호의 레벨)이 동일한 것을 나타낸다.

또한, 비반전 지연 회로(101)의 지연 시간은, 반전 지연 회로(130)의 지연 시간과 아울러, 일괄 제어되는 것으로 한다. 또한, 비반전 지연 회로(101)의 지연 시간은, 반전 지연 회로(130)의 지연 시간보다 짧게 설정되는 것으로 한다. 구체적으로는, 비반전 지연 회로(101)의 지연 시간은, 반전 지연 회로(130)의 지연 시간의 "1/2"로서 설정된다.

배타적 논리합 소자(102)는, 본 발명에 따른 『엣지 검출 펄스 생성부』의 일 실시예이다. 즉, 배타적 논리합 소자(102)는, 외부로부터 수신한 차동 바이페이즈 부호와 차동 바이페이즈 부호 지연 신호와의 위상 차를, 엣지 검출 펄스(도 1 에 도시하는 동그라미 숫자 2)로서 생성하는 것이다. 또한, 엣지 검출 펄스는, 차동 바이페이즈 부호의 성질상, 차동 바이페이즈 부호의 비트 레이트에 따른 1주기마다 생성되는 경우와, 그 1주기 내에 생성되는 경우가 있다.

DFF(120)는, 본 발명에 따른 『마스크 신호 생성부』의 일 실시예이다. 즉, DFF(120)는, 외부로부터 수신한 차동 바이페이즈 부호의 비트 레이트에 따른 1주기마다 생성되는 엣지 검출 펄스에 기초하여, 그 1주기마다의 엣지 검출 펄스의 생성을 계기로 하여 위상 반전되는 『마스크 신호(도 1에 도시하는 동그라미 숫자 3)』를 생성하는 것이다.

따라서, DFF(120)는, 후술하는 반전 지연 회로(130)에 의해 마스크 신호를 지연시킨 마스크 지연 신호(도 1에 도시하는 동그라미 숫자 6)를 데이터 입력으로 함과 함께 엣지 검출 펄스(도 1에 도시하는 동그라미 숫자 2)를 클럭 입력으로 한다. 즉, DFF(120)에서, 마스크 지연 신호의 레벨이 엣지 검출 펄스의 엣지에 의해 래치된다. 이 래치된 레벨이, 마스크 신호의 레벨로서 출력되게 된다.

반전 지연 회로(130)는, 본 발명에 따른 『마스크 신호 지연부』의 일 실시예이다. 즉, 반전 지연 회로(130)는, 후술하는 PLL 제어에 의해 제어 가능한 지연 시간분, 마스크 신호를 지연시킨 『마스크 지연 신호(도 1에 도시하는 동그라미 숫자 6)』를 생성하는 것이다.

배타적 논리합 소자(140)는, 본 발명에 따른 『클럭 생성부』의 일 실시예이다. 즉, 배타적 논리합 소자(140)는, 마스크 지연 신호의 엣지에 기초하여 클럭 신호를 추출하는 것이다. 또한, 클럭 신호는, 인버터 소자(150)에 의해 논리 반전되어 LPF(160)에 공급되는 것으로 한다. 또한, 클럭 신호는, 차동 바이페이즈 복호화 회로(200)에 공급되는 것으로 한다.

여기서, 클럭 신호는, 접지 전위 GND로부터 전원 전위 VDD까지의 진폭 레벨을 갖는 것으로 한다. 즉, 클럭 신호의 한쪽의 레벨(H 레벨)이 전원 전위 VDD이고, 다른쪽의 레벨(L 레벨)이 접지 전위 GND인 것으로 한다. 따라서, 클럭 신호의 듀티비는, 예를 들면, 「전원 전위 VDD를 나타내는 기간÷클럭 신호의 1주기」로서 표현된다.

LPF(160), 차동 앰프(170), 바이어스 회로(180)로 구성되는 회로는, 본 발명에 따른 『지연 제어부』의 일 실시예이다. 즉, LPF(160), 차동 앰프(170), 바이 어스 회로(180)로 구성되는 회로는, 클럭 신호의 듀티비를 소정값으로 설정하기 위해, 비반전 지연 회로(101)의 지연 시간과 반전 지연 회로(130)의 지연 시간을 일괄하여 피드백 제어하는 것이다. 이 피드백 제어는, 소위 PLL 제어와 마찬가지의 작용을 한다. 또한, 클럭 신호의 듀티비로서 설정해야 할 소정값은, 디지털 신호의 비트 레이트 변화에의 대응이나, 클럭 신호에 기초하는 이후의 복호화 처리 등을 적절하게 행하기 위해, 50%로 하는 것이 바람직하다.

LPF(160)는, 논리 반전후의 클럭 신호의 레벨을 평활화하는 것이다.

차동 앰프(170)는, 본 발명에 따른 『차동 앰프』의 일 실시예이다. 즉, 차동 앰프(170)는, 비반전 입력 단자에 기준 전압 Vref를 인가시키고, 반전 입력 단자에 LPF(160)를 통해 클럭 신호를 인가시킨다. 또한, 기준 전압 Vref는, 전원 전위 VDD의 "1/2"로 한다. 그리고, 차동 앰프(170)는, LPF(160)를 통한 클럭 신호의 레벨(도 1에 도시하는 동그라미 숫자 8)과 기준 전압 Vref(도 1에 도시하는 동그라미 숫자 9)의 차분을 증폭한다.

바이어스 회로(180)는, 본 발명에 따른 『바이어스 회로』의 일 실시예이다. 즉, 바이어스 회로(180)는, 비반전 지연 회로(101)와 반전 지연 회로(130) 각각에 대하여, 동일한 제어 응답으로 레벨의 제어가 가능하며, 또한, 그 레벨에 따라 비반전 지연 회로(101)와 반전 지연 회로(130)의 각 지연 시간을 설정하기 위한 바이어스 신호를 공급하는 것이다.

다음으로, 차동 바이페이즈 복호화 회로(200)의 구성에 대하여 설명한다. 차동 바이페이즈 복호화 회로(200)는, DFF(201)와, DFF(202), 인버터 소자(203)에 의해 구성된다.

DFF(201)는, 배타적 논리합 소자(140)의 출력, 즉 클럭 신호(도 1에 도시하는 동그라미 숫자 7)를 데이터 입력으로 하고, 배타적 논리합 소자(102)의 출력인 엣지 검출 펄스(도 1에 도시하는 동그라미 숫자 2)를 클럭 입력으로 한 것이다. 이 결과, DFF(201)의 데이터 출력(도 1에 도시하는 동그라미 숫자 10)은, 차동 바이페이즈 부호로부터 복호화된 RZ(Return to Zero) 부호를 나타낸다.

DFF(202)는, DFF(201)의 데이터 출력(도 1에 도시하는 동그라미 숫자 10)을 데이터 입력으로 하고, 인버터 소자(203)를 통한 클럭 신호의 논리 반전 출력(도 1에 도시하는 동그라미 숫자 11)을, 클럭 입력으로 한 것이다. 이 결과, DFF(202)의 데이터 출력(도 1에 도시하는 동그라미 숫자 12)은, 차동 바이페이즈 부호로부터 복호화된 NRZ 부호, 즉 원래의 디지털 신호를 나타낸다.

이상이, 본 발명에 따른 클럭 추출 회로(100)를 가진 복호화 장치의 구성이다.

또한, 상술한 실시예에서, 반전 지연 회로(130)는, 단일의 지연 회로로 구성하는 것이 아니라, 후술하는 PLL 제어에 의해 제어 가능한 제1 지연 시간분, 마스크 신호를 지연시킨 제1 마스크 지연 신호(도 1에 도시하는 동그라미 숫자 4)를 생성하는 제1 지연 회로와, 제1 지연 시간과 동일한 제어 응답으로 하는 제2 지연 시간분, 제1 마스크 지연 신호를 지연시킨 제2 마스크 지연 신호(도 1에 도시하는 동그라미 숫자 6)를 생성하는 제2 지연 회로에 의해 구성되어도 된다.

이 경우, 배타적 논리합 소자(140)는, 제1 마스크 지연 신호(도 1에 도시하 는 동그라미 숫자 4)와 제2 마스크 지연 신호(도 1에 도시하는 동그라미 숫자 5)의 위상 차를 검출하고, 그 검출한 위상 차를 나타내는 접지 전위 GND로부터 전원 전위 VDD까지의 진폭 레벨을 가진 클럭 신호를 추출하게 된다. 여기서, 클럭 신호의 한쪽의 레벨(H 레벨)을 나타내는 기간은, 제2 지연 시간이라는 것으로 된다. 따라서, 클럭 신호의 듀티비를 "50%"로 설정하기 위한 제어로서는, 제2 지연 시간을 차동 바이페이즈 부호의 비트 레이트에 따른 1주기의 반주기로 설정하기 위해, 비반전 지연 회로(101)의 지연 시간과 반전 지연 회로(130)의 제1 및 제2 지연 시간을, 제1 마스크 지연 신호와 제2 마스크 지연 신호의 위상 차에 기초하여 일괄 제어하게 된다.

또한, 상술한 실시예에서, 반전 지연 회로(130)의 제1 지연 회로는, DFF(120)의 출력인 마스크 신호를 위상 반전시킴과 함께 제1 지연 시간분 지연시키는 제1 반전 지연 회로(131)로 한다. 또한, 반전 지연 회로(130)의 제2 지연 회로는, 제1 반전 지연 회로(131)의 출력인 제1 지연 신호를 위상 반전시킴과 함께 제1 지연 시간분 지연시키는 제2 반전 지연 회로(132)와, 제2 반전 지연 회로(132)의 출력을 위상 반전시킴과 함께 제1 지연 시간분 지연시킨 제2 지연 신호를 생성하는 제3 반전 지연 회로(133)에 의해 구성되어도 된다.

이 경우, 반전 지연 회로(130)의 제2 지연 회로에서의 제2 지연 시간은, 제2 반전 지연 회로(132)와 제3 반전 지연 회로(133)에서의 제1 지연 시간을 합계한 시간으로 된다. 또한, 클럭 신호의 듀티비를 "50%"로 설정하기 위한 제어로서는, 제2 지연 시간을 차동 바이페이즈 부호의 비트 레이트에 따른 1주기의 반주기로 설정 하기 위해, 비반전 지연 회로(101)의 지연 시간과, 제1 내지 제3 반전 지연 회로(131, 132, 133)에서의 각 제1 지연 시간을, 제1 마스크 지연 신호(도 1에 도시하는 동그라미 숫자 4)와 제2 마스크 지연 신호(도 1에 도시하는 동그라미 숫자 6)의 위상 차에 기초하여 일괄 제어하게 된다.

=== 바이어스 회로 및 비반전 지연 회로의 구성===

도 2는 본 발명의 일 실시예에 따른 바이어스 회로(180) 및 비반전 지연 회로(101)의 구성을 도시하는 도면이다.

바이어스 회로(180)는, 가변 전류원(181)의 출력 전류(이하, 『제어 전류』라고 함)에 기초하여, 비반전 지연 회로(101)의 바이어스 신호(바이어스 전압 혹은 바이어스 전류)를 생성하는 커런트 미러 회로로서 구성된다. 이 바이어스 신호는, 비반전 지연 회로(101)에 공급되며, 최종적으로는, 비반전 지연 회로(101)의 용량 소자 C1에의 충방전 전류(도 2에 도시하는 전류 Ib1', Ib2')를 설정하기 위한 신호로 된다.

또한, 바이어스 회로(180)인 커런트 미러 회로의 구성으로서는, 예를 들면, 전원 라인(Vcc)과 접지 라인(GND) 사이에 설치한 2조의 P형 MOSFET인 트랜지스터 M1, M2의 게이트 전극끼리를 접속시킴과 함께, 트랜지스터 M2의 게이트 전극과 드레인 전극을 단락(다이오드 접속)시킨다. 또한, 트랜지스터 M2의 드레인 전극과 접지 라인 사이에 가변 전류원(181)을 설치함과 함께, 트랜지스터 M1의 드레인 전극과 접지 라인 사이에 N형 MOSFET인 트랜지스터 M8을 설치한다. 또한, 트랜지스터 M8은, 게이트 전극과 드레인 전극을 단락(다이오드 접속)시킨다.

이 커런트 미러 회로의 구성에 의해, 트랜지스터 M2를 통한 전원 라인과 접지 라인 사이에 가변 전류원(181)의 제어 전류에 관한 전류 경로가 형성된다. 또한, 트랜지스터 M1, M8을 개재한 전원 라인과 접지 라인 사이에, 가변 전류원(181)의 제어 전류를 복제한 전류에 관한 전류 경로가 형성된다.

바이어스 회로(180)와 비반전 지연 회로(101)의 접속 양태의 일례로서는, P형 MOSFET인 트랜지스터 M3의 게이트 전극이 바이어스 회로(180)의 트랜지스터 M1, M2의 게이트 전극과 접속된다. 이 결과, 트랜지스터 M1, M2, M3에 의해 커런트 미러 회로가 형성된다. 한편, N형 MOSFET인 트랜지스터 M9의 게이트 전극이 바이어스 회로(180)의 트랜지스터 M8의 게이트 전극과 접속된다. 이 결과, 트랜지스터 M8, M9에 의해 커런트 미러 회로가 형성된다.

또한, 비반전 지연 회로(101)에서, P형 MOSFET인 트랜지스터 M6과, N형 MOSFET인 트랜지스터 M7이, 전원 라인(Vcc)과 접지 라인(GND) 사이에 설치된다. 또한, 트랜지스터 M6, M7의 게이트 전극끼리가 접속되어 있고, 또한, 외부로부터 수신한 차동 바이페이즈 부호가 입력 단자 IN1을 통해 트랜지스터 M6, M7의 게이트 전극에 각각 공급된다. 즉, 트랜지스터 M6, M7은, 외부로부터 수신한 차동 바이페이즈 부호의 레벨에 따라 상보적으로 동작하게 된다.

또한, 전원 라인과 트랜지스터 M6의 소스 전극 사이에는, 2조의 P형 MOSFET인 트랜지스터 M4, M5에 의해 구성된 커런트 미러 회로가 설치된다. 또한, 트랜지스터 M6의 드레인 전극과 접지 라인 사이에는, 트랜지스터 M9가 설치된다. 한편, 전원 라인과 트랜지스터 M7의 드레인 전극 사이에는, 트랜지스터 M3이 설치된다. 또한, 트랜지스터 M7의 소스 전극과 접지 라인 사이에는, 2조의 N형 MOSFET인 트랜지스터 M10, M11에 의해 구성된 커런트 미러 회로가 설치된다.

또한, 트랜지스터 M5, M11의 드레인 전극끼리가 접속되어 있고, 이 접속 라인 사이에 설치한 출력 단자 OUT1과 접지 라인 사이에 용량 소자 C1이 설치된다. 여기서, 용량 소자 C1의 용량값은, 도 4에 각각 도시하는, 제1 반전 지연 회로(131)의 용량 소자 C2, 제2 반전 지연 회로(132)의 용량 소자 C3, 제3 반전 지연 회로(133)의 용량 소자 C4의 용량값의 "1/2"로 한다. 즉, 비반전 지연 회로(101)의 지연 시간이, 제1 반전 지연 회로(131), 제2 반전 지연 회로(132), 제3 반전 지연 회로(133)의 각 지연 시간의 "1/2"로 설정된다.

또한, 출력 단자 OUT1은, 전원 라인과 접지 라인 사이에서, P형 MOSFET인 트랜지스터 M12와 N형 MOSFET인 트랜지스터 M13을 직렬 접속하여 구성된 인버터 회로의 입력 단자에 접속된다.

상술한 바와 같은 비반전 지연 회로(101)의 구성에 의해, 차동 바이페이즈 부호가 L 레벨인 경우, 트랜지스터 M6이 도통됨과 함께 트랜지스터 M7이 비도통으로 된다. 따라서, 전원 라인과 접지 라인 사이에,, 트랜지스터 M4, 트랜지스터 M6, 트랜지스터 M9를 각각 경유한 전류 Ib2의 전류 경로가 형성된다. 또한, 전류 Ib2는, 트랜지스터 M4, M5로 구성되는 커런트 미러 회로에 의해, 트랜지스터 M5의 드레인 전극측에 복제된다. 이 복제된 전류를 전류 Ib2'로 한다. 이 전류 Ib2'는, 용량 소자 C1에 충전되는 전류로 된다. 그리고, 용량 소자 C1의 충방전 파형이 H 레벨을 나타내기 때문에, 트랜지스터 M13이 도통됨과 함께 트랜지스터 M12가 비도통으로 된다. 따라서, 인버터 회로의 출력 단자 OUT2로부터 차동 바이페이즈 부호와 마찬가지의 L 레벨이 출력된다.

한편, 차동 바이페이즈 부호가 H 레벨인 경우, 트랜지스터 M7이 도통됨과 함께 트랜지스터 M6이 비도통으로 된다. 따라서, 전원 라인과 접지 라인 사이에, 트랜지스터 M3, 트랜지스터 M7, 트랜지스터 M10을 각각 경유한 전류 Ib1의 전류 경로가 형성된다. 또한, 전류 Ib1은, 트랜지스터 M10, M11로 구성되는 커런트 미러 회로에 의해, 트랜지스터 M11의 드레인 전극측에 복제된다. 이 복제된 전류를 전류 Ib1'로 한다. 이 전류 Ib1'은, 용량 소자 C1로부터 방전된 전류로 된다. 그리고, 용량 소자 C1의 충방전 파형이 L 레벨을 나타내기 때문에, 트랜지스터 M12가 도통됨과 함께 트랜지스터 M13이 비도통으로 된다. 따라서, 인버터 회로의 출력 단자 OUT2로부터 차동 바이페이즈 부호와 마찬가지의 H 레벨이 출력된다.

이와 같이, 비반전 지연 회로(101)는, 입력 단자 IN1에 공급된 차동 바이페이즈 부호를, 바이어스 회로(180)로부터 공급되는 바이어스 신호에 따른 용량 소자 C1에의 충방전 시간에 따라 지연시키게 된다. 그리고, 비반전 지연 회로(101)는, 지연시킨 차동 바이페이즈 부호를 논리 반전시키지 않고 출력 단자 OUT2를 통해 출력하는 것이다.

=== 가변 전류원의 구성===

도 3은 본 발명의 일 실시예에 따른 가변 전류원(181)의 구성을 도시하는 도면이다.

가변 전류원(181)은, 가변 전류 생성부(182)와, 고정 전류 생성부(183)에 의 해 구성된다.

가변 전류 생성부(182)는, 차동 앰프(170)로부터의 제어 전압을 제1 저항 소자 R1에 인가시켜 가변 전류 Ia로 변환 생성하는 것이다. 가변 전류 생성부(182)는, 2조의 NPN형 바이폴라 트랜지스터인 트랜지스터 B1, B2의 베이스 전극끼리를 접속하고, 또한, 한쪽의 트랜지스터 B1을 다이오드 접속한 커런트 미러 회로로서 구성된다. 또한, 트랜지스터 B1의 콜렉터 전극에는, 제1 저항 소자 R1을 통해 차동 앰프(170)로부터의 제어 전압이 인가된다.

고정 전류 생성부(183)는, 전원 전위 VDD를 제2 저항 소자 R2에 인가시켜 고정 전류 Ib로 변환 생성하는 것이다. 또한, 고정 전류 생성부(183)는, 2조의 NPN형 바이폴라 트랜지스터인 트랜지스터 B3, B4의 베이스 전극끼리를 접속하고, 또한, 한쪽의 트랜지스터 B3을 다이오드 접속한 커런트 미러 회로로 구성된다. 또한, 트랜지스터 B3의 콜렉터 전극에는, 제2 저항 소자 R2를 통해 전원 전위 VDD가 인가된다.

또한, 가변 전류 생성부(182)의 트랜지스터 B2의 콜렉터 전극과, 고정 전류 생성부(183)의 트랜지스터 B4의 콜렉터 전극이 접속되며, 이 접속점의 전류가 제어 전류로서 취출된다. 즉, 가변 전류원(181)은, 가변 전류 생성부(182)에서 생성된 가변 전류 Ia와, 고정 전류 생성부(183)에서 생성된 고정 전류 Ib를 합성한 전류 (Ia+Ib)를, 제어 전류로서 출력하는 것이다.

=== 반전 지연 회로의 구성===

도 4는 본 발명의 일 실시예에 따른 반전 지연 회로(130)의 구성을 도시하는 도면이다.

도 4에 도시하는 반전 지연 회로(130)는, 제1 반전 지연 회로(131), 제2 반전 지연 회로(132), 제3 반전 지연 회로(133)를 직렬 접속하여 구성된 경우이다. 여기서, 제1 반전 지연 회로(131), 제2 반전 지연 회로(132), 제3 반전 지연 회로(133)는, 도 2에 도시한 비반전 지연 회로(101) 중에서 최종단의 인버터 회로(트랜지스터 M12, M13)를 제거한 것 이외에, 도 2에 도시한 비반전 지연 회로(101)와 마찬가지의 구성을 나타낸다.

또한, 제1 반전 지연 회로(131)의 용량 소자 C2, 제2 반전 지연 회로(132)의 용량 소자 C3, 제3 반전 지연 회로(133)의 용량 소자 C4는, 동일한 용량값이며, 비반전 지연 회로(101)의 용량 소자 C1의 용량값의 2배로 한다. 즉, 제1 반전 지연 회로(131), 제2 반전 지연 회로(132), 제3 반전 지연 회로(133)의 각 지연 시간은, 동일한 제어 응답을 나타내며, 비반전 지연 회로(101)의 지연 시간의 2배로 설정된다.

또한, 클럭 추출 회로(100)의 회로 구성을 간략화시키기 위해, 비반전 지연 회로(101)와 접속한 바이어스 회로(180)를, 제1 반전 지연 회로(131), 제2 반전 지연 회로(132), 제3 반전 지연 회로(133) 각각에 대해서도 접속시킨 양태를 나타낸다. 즉, 비반전 지연 회로(101), 제1 반전 지연 회로(131), 제2 반전 지연 회로(132), 제3 반전 지연 회로(133)에서, 바이어스 회로(180)의 공용화를 도모하는 것으로 하였다. 또한, 비반전 지연 회로(101), 제1 반전 지연 회로(131), 제2 반전 지연 회로(132), 제3 반전 지연 회로(133) 각각 단독으로, 바이어스 회로(180)를 설치하도록 해도 된다.

이와 같이, 제1 반전 지연 회로(131), 제2 반전 지연 회로(132), 제3 반전 지연 회로(133)를 직렬 접속하여 구성된 반전 지연 회로(130)는, 입력 단자 IN2에 공급된 마스크를, 바이어스 회로(180)로부터 공급되는 바이어스 신호에 따른 용량 소자 C2, C3, C4에의 충방전 시간의 합계 시간에 따라 지연시키게 된다. 그리고, 반전 지연 회로(130)는, 마스크 신호를 지연시키고 또한 논리 반전시켜 얻어지는 마스크 지연 신호를 출력 단자 OUT5를 통해 출력하는 것이다.

=== 비반전 지연 회로 및 반전 지연 회로에 있어서의 충방전 파형===

도 5의 (a)는, 비반전 지연 회로(101) 또는 반전 지연 회로(130)에 입력된 입력 사각형파(차동 바이페이즈 부호, 마스크 신호)에 대하여, 그 응답 출력으로서 사다리꼴파 형상의 충방전 파형(이하, 출력 사다리꼴파)이 얻어진 경우를 모식적으로 도시한 도면이다. 이 경우, 출력 사다리꼴파의 기울기는, 용량 소자 C1, C2, C3, C4의 용량값과, 바이어스 회로(180)로부터 공급되는 바이어스 신호의 레벨, 즉, 가변 전류원(181)의 제어 전류 (Ia+Ib)의 레벨에 따라 설정되는 것이다. 도 5의 (a)에 도시하는 바와 같이, 출력 사다리꼴파의 기울기가 변화된 경우, 출력 사다리꼴파의 레벨이, 입력 사각형파의 상승 엣지의 타이밍으로부터 소정의 임계값 전압 Vth에 이르기까지의 시간, 즉 충전 시간(지연 시간)이 변화되게 된다.

도 5의 (b)는, 비반전 지연 회로(101) 또는 반전 지연 회로(130)에 입력된 입력 사각형파(차동 바이페이즈 부호, 마스크 신호)에 대하여, 그 응답 출력으로서 삼각파 형상의 충방전 파형(이하, 출력 삼각파)이 얻어진 경우를 모식적으로 도시 한 도면이다. 이 경우, 출력 삼각파의 기울기도 또한 마찬가지로, 용량 소자 C1, C2, C3, C4의 용량값과, 가변 전류원(181)의 제어 전류 (Ia+Ib)의 레벨에 따라 설정되는 것이다. 그런데, 도 5의 (b)에 도시하는 바와 같이, 출력 삼각파의 기울기가 변화된 경우, 출력 삼각파의 레벨이, 입력 사각형파의 상승 엣지의 타이밍으로부터 소정의 임계값 전압 Vth에 이르기까지의 시간, 즉 충전 시간(지연 시간)은 일정하게 된다. 즉, 출력 삼각파의 경우, 가변 전류원(181)의 제어 전류(Ia+Ib)의 레벨에 대하여 전혀 응답하지 않는, 소위 불감대가 발생하게 된다.

따라서, 용량 소자 C1, C2, C3, C4의 충방전 파형으로서는, 반드시, 삼각파 형상의 충방전 파형이 아니라, 사다리꼴파 형상의 충방전 파형을 형성시키는 것으로 한다. 따라서, 사다리꼴파 형상의 충방전 파형을 형성하기 위해, 가변 전류 생성부(182)의 제1 저항 소자 R1과, 고정 전류 생성부(183)의 제2 저항 소자 R2의 저항비나, 비반전 지연 회로(101)의 용량 소자 C1, 반전 지연 회로(130)의 용량 소자 C2, C3, C4의 용량값이 적절하게 설정되는 것으로 한다.

=== 차동 바이페이즈 복호화 장치의 동작===

도 6은 본 발명의 일 실시예에 따른 차동 바이페이즈 복호화 장치의 동작을 도시하는 타이밍차트이다.

또한, 도 6에 도시하는 동그라미 숫자 1∼동그라미 숫자 8, 동그라미 숫자 10, 동그라미 숫자 12의 각 파형은, 도 1에 도시하는 동일 부호 개소의 파형을 나타낸 것이다.

우선, 외부의 송신측 장치(도시 생략)에서, 40nsec를 비트 주기로 하는 "010001"의 디지털 데이터(도 6의 (a) 참조)가 차동 바이페이즈 부호(도 6의 (b) 참조)로 부호화된 경우로 한다. 또한, 이 차동 바이페이즈 부호가, 엣지 검출 회로(110)에 입력된 경우로 한다. 또한, 제3 반전 지연 회로(133)의 출력(도 6의 (g) 참조)은 미리 H 레벨로, 또한, 배타적 논리합 소자(140)의 출력(도 6의 (h) 참조)은 미리 L 레벨로 초기화되어 있는 것으로 한다.

시각 T0에서, 엣지 검출 회로(110)는, 비반전 지연 회로(101)의 지연 시간 dt0에 따른 엣지 검출 펄스를 생성한다. 이 때, DFF(120)는, 제3 반전 지연 회로(133)의 H 레벨 출력을, 엣지 검출 펄스의 상승 엣지에 의해 래치한다. 이 결과, DFF(120)의 출력인 마스크 신호가 L 레벨로부터 H 레벨로 상승한다(도 6의 (d) 참조). 그리고, 이 마스크 신호가 반전 지연 회로(130)의 제1 반전 지연 회로(131)에 입력된다.

제1 반전 지연 회로(131)는, DFF(120)로부터 입력된 마스크 신호를, 지연 시간 dt1(『제1 지연 시간』)분 지연시킴과 함께 논리 반전시킨다(도 6의 (e) 참조). 이 결과, 제1 반전 지연 회로(131)의 출력인 제1 마스크 지연 신호가, 제2 반전 지연 회로(132)에 입력된다. 또한, 이 제1 마스크 지연 신호는, 배타적 논리합 소자(140)의 한쪽의 입력으로 된다.

제2 반전 지연 회로(132)는, 제1 반전 지연 회로(131)로부터 입력된 제1 마스크 지연 신호를, 지연 시간 dt2(『제1 지연 시간』)분 지연시킴과 함께 논리 반전시킨다(도 6의 (f) 참조). 이 결과, 제2 반전 지연 회로(132)의 출력이, 제3 반전 지연 회로(133)에 입력된다.

제3 반전 지연 회로(133)는, 제2 반전 지연 회로(132)의 출력을, 지연 시간 dt3(『제1 지연 시간』)분 지연시킴과 함께 논리 반전시킨다(도 6의 (g) 참조). 이 결과, 제3 반전 지연 회로(133)의 출력인 제2 마스크 지연 신호가, 배타적 논리합 소자(140)의 다른쪽의 입력으로 된다.

배타적 논리합 소자(140)는, 제1 반전 지연 회로(131)의 출력인 제1 마스크 지연 신호와, 제3 반전 지연 회로(133)의 출력인 제2 마스크 지연 신호의 배타적 논리합을 연산한다. 여기서, 제1 마스크 지연 신호와 제2 마스크 지연 신호는, 제2 반전 지연 회로(132)의 지연 시간 dt2와 제3 반전 지연 회로의 지연 시간 dt3의 합계 지연 시간(『제2 지연 시간』)분, 논리가 상이하게 된다.

즉, 제1 마스크 지연 신호의 하강 엣지의 타이밍으로부터 제2 마스크 지연 신호의 하강 엣지의 타이밍까지의 기간, 즉 제1 마스크 지연 신호와 제2 마스크 지연 신호의 위상 차를 나타내는 기간, 배타적 논리합 소자(140)의 출력은, H 레벨을 나타내게 된다(도 6의 (h) 참조). 그리고, 배타적 논리합 소자(140)의 출력이, 차동 바이페이즈 복호화 회로(200)에 공급되는 클럭 신호로 된다.

한편, 배타적 논리합 소자(140)의 출력인 클럭 신호는, 인버터 소자(150)를 통해 LPF(160)에 입력되어 평활화된다(도 6의 (i) 참조). 또한, 평활화 후의 클럭 신호의 레벨은, 접지 전위 GND로부터 전원 전위 Vref까지의 진폭 레벨을 갖는다. 그리고, 차동 앰프(170)에서, LPF(160)에서 평활화 후의 클럭 신호의 레벨과, 전원 전위 VDD의 "1/2"인 기준 전압 Vref와의 차분이 증폭된다. 또한, 이 차분의 증폭 레벨은, 현 단계에서의 클럭 신호의 듀티비가 이상적인 "50%"로부터 어느 정도 떨 어져 있는지의 정도를 나타내게 된다.

바이어스 회로(180)는, 차동 앰프(170)의 출력인 제어 전압이 공급된다. 이 제어 전압은, 가변 전류원(181)에서 제어 전류로 변환된다. 그리고, 이 제어 전류에 기초하여 레벨 제어된 바이어스 신호(바이어스 전압 또는 바이어스 전류)가, 비반전 지연 회로(101), 제1 반전 지연 회로(131), 제2 반전 지연 회로(132), 제3 반전 지연 회로(133)에 일괄 공급된다. 이 결과, 클럭 신호의 듀티비를 "50%"로 설정하기 위해, 비반전 지연 회로(101)의 지연 시간 dt0, 제1 반전 지연 회로(131)의 지연 시간 dt1, 제2 반전 지연 회로(132)의 지연 시간 dt2, 제3 반전 지연 회로(133)의 지연 시간 dt3이 일괄 제어되는 것이다.

여기서, 클럭 신호의 H 레벨 기간이 긴 경우에 있어서, 그 때의 본 발명에 따른 지연 제어의 흐름에 대하여 설명한다. 이 경우, 클럭 신호의 다음 1주기(시각 T1∼시각 T3)의 각 지연 시간 dt0 내지 dt3을 짧게 할 필요가 있다. 따라서, 우선, H 레벨의 클럭 신호가, 논리 반전되어, LPF(160)에 입력된다. 그리고, LPF(160)에 입력되는 L 레벨의 클럭 신호는, 그 L 레벨 기간이 길기 때문에, LPF(160)의 출력 레벨은 기준 전압 Vref보다 낮은 레벨로 강하하다. 따라서, 차동 앰프(170)의 출력 레벨은, "기준 전압 Vref-LPF(160)의 출력 레벨"에 의해, 플러스의 레벨을 나타내게 된다. 그리고, 플러스의 레벨을 나타내는 차동 앰프(170)의 출력에 의해, 다음 1주기의 각 지연 시간 dt0 내지 dt3은 짧게 설정되게 된다.

한편, 클럭 신호의 H 레벨 기간이 짧은 경우에 있어서, 그 때의 본 발명에 따른 지연 제어의 흐름에 대하여 설명한다. 이 경우, 클럭 신호의 다음 1주기(시 각 T1∼T3)의 각 지연 시간(dt0 내지 dt3)을 길게 할 필요가 있다. 따라서, 우선, H 레벨의 클럭 신호가, 논리 반전되어, LPF(160)에 입력된다. 그리고, LPF(160)에 입력되는 L 레벨의 클럭 신호는, 그 L 레벨 기간이 짧기 때문에, LPF(160)의 출력 레벨은 기준 전압 Vref보다 낮은 레벨로 완전히 강하하지 않고, 기준 전압 Vref보다 높은 레벨로 된다. 따라서, 차동 앰프(170)의 출력 레벨은, "기준 전압 Vref-LPF(160)의 출력 레벨"에 의해, 마이너스의 레벨을 나타내게 된다. 그리고, 마이너스의 레벨을 나타내는 차동 앰프(170)의 출력에 의해, 다음 1주기의 각 지연 시간 dt0 내지 dt3은 길게 설정되게 된다.

또한, 차동 바이페이즈 복호화 회로(200)측에서, DFF(201)는, 클럭 신호의 초기 설정된 L 레벨을, 엣지 검출 펄스의 상승 엣지에 의해 래치한다. 즉, DFF(201)의 출력인 RZ 부호는, 디지털 신호의 "0"에 대응한 L 레벨을 나타내게 된다.

또한, DFF(202)는, DFF(201)의 출력이 데이터 입력됨과 함께, 클럭 신호의 초기 설정된 L 레벨을 논리 반전시킨 H 레벨이 클럭 입력으로서 입력된다. 즉, 클럭 입력은 H 레벨로 고정된 상태이기 때문에, DFF(202)에서의 래치가 행해지지 않고, DFF(202)는 L 레벨을 출력한다. 즉, DFF(202)의 출력인 NRZ 부호는, 디지털 신호의 "0"에 대응한 L 레벨을 나타내게 된다.

계속해서, 상술한 일련의 동작이, 시각 T1, T3, T4, T5, T7에서 실시되게 된다. 또한, 도 6의 (c)에서 동그라미 표시로 둘러싼 디지털 데이터의 비트 중앙을 나타내는 시각 T2, 시각 T7에서는, 마스크 신호의 위상 반전이 행해지지 않는다. 즉, 디지털 데이터의 각 비트 경계의 구간을, 차동 바이페이즈 부호의 1주기로 하는 경우이다.

예를 들면, 시각 T2에서, DFF(120)에 데이터 입력되는 제2 마스크 지연 신호는 이전의 시각 T1과 동일한 L 레벨을 유지한다. 이 때문에, 엣지 검출 펄스의 상승 엣지에 의해, DFF(120)는, 이전의 시각 T1과 동일한 L 레벨을 래치하게 되어, 위상 반전이 행해지지 않는다. 이와 같이, 엣지 검출 펄스가 차동 바이페이즈 부호의 1주기 내에 발생한 경우, 마스크 신호의 위상 반전이 행해지지 않고, 나아가서는, 각 지연 시간 dt0 내지 dt3의 제어도 행해지지 않는다. 즉, 엣지 검출 펄스가 차동 바이페이즈 부호의 1주기 내에 발생한 경우, 그 엣지 검출 펄스는 마스크(무효화)되는 것이다.

<제2 실시예>

=== 바이페이즈 복호화 장치의 구성===

도 7은 본 발명의 일 실시예에 따른 클럭 추출 회로를 가진 바이페이즈 복호화 장치의 구성을 도시하는 도면이다. 또한, 도 7에 도시하는 바이페이즈 복호화 장치는, 전송 대상으로 하는 소정 비트 레이트의 디지털 신호를 클럭 신호에 기초하여 바이페이즈 부호화한 바이페이즈 부호(『부호화 신호』)를 수신하고, 그 수신한 바이페이즈 부호를 복호화하기 위한 장치로 한다.

여기서, 도 7에 도시하는 바이페이즈 복호화 장치의 클럭 추출 회로로서는, 차동 바이페이즈 복호화 장치의 클럭 추출 회로(100)에서, 클럭 신호가 인버터 소자(150)의 출력으로서 얻어지는 것 이외에, 기본적으로는 동일한 구성을 나타낸다. 따라서, 도 7에 도시하는 클럭 추출 회로는, 도 1에 도시하는 클럭 추출 회로와 동일한 부호를 붙이고 있다. 또한, 도 7에 도시하는 바이페이즈 복호화 장치에서, 바이페이즈 복호화 회로(300)는, 차동 바이페이즈 복호화 회로(200)와 다른 구성을 나타낸다.

바이페이즈 복호화 회로(300)는, DFF(301)에 의해 구성된다. DFF(301)는, 외부로부터 수신한 바이페이즈 부호(도 7에 도시하는 동그라미 숫자 1)를 데이터 입력으로 하고, 인버터 소자(150)를 통한 클럭 신호의 논리 반전 출력(도 7에 도시하는 동그라미 숫자 7)을 클럭 입력으로 한 것이다. 이 결과, DFF(301)의 데이터 출력(도 7에 도시하는 동그라미 숫자 10)은, 바이페이즈 부호로부터 복호화된 NRZ 부호, 즉 원래의 디지털 신호를 나타내게 된다.

=== 바이페이즈 복호화 장치의 동작===

도 8은 본 발명의 일 실시예에 따른 바이페이즈 복호화 장치의 동작을 도시하는 타이밍차트이다.

또한, 도 8에 도시하는 동그라미 숫자 1∼동그라미 숫자 8, 동그라미 숫자 10의 각 파형은, 도 7에 도시하는 동일 부호 개소의 파형을 나타낸 것이다. 또한, 도 6에 도시한 차동 바이페이즈 복호화 장치와 마찬가지로, 40nsec를 비트 주기로 하는 "010001"의 디지털 데이터(도 8의 (a) 참조)의 바이페이즈 부호(도 8의 (b) 참조)가, 엣지 검출 회로(110)에 입력된 경우로 한다. 또한, 제3 반전 지연 회로(133)의 출력(도 8의 (g) 참조)은 미리 L 레벨로, 또한, 인버터 소자(150)의 출력(도 8의 (h) 참조)은 미리 L 레벨로 초기화되어 있는 것으로 한다.

여기서, 차동 바이페이즈 복호화 장치의 경우와의 상위는, 도 8의 (c)에서 동그라미 표시로 둘러싼 디지털 데이터의 비트 경계를 나타내는 시각 T0, 시각 T4, 시각 T6에서는, 마스크 신호의 위상 반전이 행해지지 않는 점에 있다. 즉, 디지털 데이터의 각 비트 중앙의 구간을, 바이페이즈 부호의 1주기로 하는 경우이다.

예를 들면, 시각 T4에서, DFF(120)에 데이터 입력되는 제2 마스크 지연 신호는 이전의 시각 T3과 동일한 H 레벨을 유지한다. 이 때문에, 엣지 검출 펄스의 상승 엣지에 의해, 이전의 시각 T3과 동일한 H 레벨을 래치하게 되어, 마스크 신호의 위상 반전이 행해지지 않는다. 이 결과, 각 지연 시간 dt0 내지 dt3의 제어도 행해지지 않아, 엣지 검출 펄스는 마스크되게 된다.

또한, 바이페이즈 복호화 회로(300)의 동작은, 다음과 같다.

예를 들면, 시각 T2로부터 시각 T3까지는, 바이페이즈 부호의 레벨은 H 레벨을 계속한다. 이와 같이 H 또는 L 레벨을 1비트 주기분 계속하는 사상은, 디지털 데이터가 "1" 로부터 "0"으로 혹은 "0"으로부터 "1"로 절환된 취지를 나타내는 것이다. 따라서, DFF(301)에서, 시각 T2로부터 시각 T3의 기간에 나타내는 바이페이즈 부호의 H 레벨이 엣지 검출 펄스의 엣지에 의해 래치된다. 이 결과, DFF(301)의 출력은, 시각 T2에서의 디지털 데이터의 "1"에 대응한 H 레벨을 나타내게 된다.

<효과의 실례>

본 발명에 따른 클럭 추출 회로(100)는, 우선, 엣지 검출 회로(110)에서, 수신한 부호화 신호(차동 바이페이즈 부호, 바이페이즈 부호 또는 f/2f 부호 중 적어도 어느 하나)의 상승 엣지 및 하강 엣지를 검출한 취지를 나타내는 엣지 검출 펄 스를 생성한다. 그리고, DFF(120)에서, 수신한 부호화 신호의 1주기마다 생성되는 엣지 검출 펄스에 기초하여, 해당 1주기마다의 엣지 검출 펄스의 생성을 계기로 하여 위상 반전되는 마스크 신호를 생성한다.

또한, 해당 1주기 내에 생성되는 엣지 검출 펄스는, 마스크 신호의 위상 반전에 이용되지 않는다. 즉, 해당 1주기 내에 생성되는 엣지 검출 펄스의 마스크가 실시된다. 이 엣지 검출 펄스의 마스크는, 바이페이즈 부호, 차동 바이페이즈 부호, f-2f 부호 등, 장단 2종류의 펄스 폭을 갖는 부호화 신호로부터의 클럭 추출 시에 필수 처리이다. 또한, 반전 지연 회로(130)에 의해 마스크 신호를 지연시킨 마스크 지연 신호의 엣지에 기초하여, 클럭 신호가 추출된다. 그리고, 클럭 신호의 듀티비를 "50%"로 설정하기 위해, 반전 지연 회로(130)의 지연 시간의 제어가 행해진다.

이 결과, 디지털 신호의 비트 레이트가 설령 변화된 경우라도, 엣지 검출 펄스의 마스크가 잘못없이 실시되어, 클럭 추출을 위한 지연 시간은 디지털 신호의 비트 레이트에 추종하게 된다. 그리고, 그 디지털 신호의 부호화 신호로부터 추출되는 클럭 신호의 듀티비는 여유가 있는 "50%" 근방으로 안정화된다. 따라서, 본 발명에 따르면, 디지털 신호의 비트 레이트의 고속화나, 전송로의 품질이 악화된 경우에서의 디지털 신호의 비트 레이트의 저속화 등, 디지털 신호의 비트 레이트를 변화시키는 환경 하에서도, 클럭 추출 및 이후의 복호화 처리가 적절하게 행해지게 된다.

또한, 반전 지연 회로(130)는, 마스크 신호를 제1 지연 시간분 지연시킨 제1 마스크 지연 신호를 생성하는 제1 지연 회로와, 제1 마스크 지연 신호를 제2 지연 시간분 지연시킨 제2 마스크 지연 신호를 생성하는 제2 지연 회로에 의해 구성되는 것이 바람직하다. 또한, 이 경우, 배타적 논리합 소자(140)에서, 제1 마스크 지연 신호와 제2 마스크 지연 신호의 위상 차에 의해 클럭 신호가 추출된다. 또한, LPF(160), 차동 앰프(170), 바이어스 회로(180) 등에 의해, 클럭 신호의 펄스 폭을 나타내는 제2 지연 시간을, 디지털 신호의 비트 주기의 반주기로 설정하기 위해, 동일한 제어 응답으로 하는 제1 및 제2 지연 시간이, 제1 마스크 지연 신호와 제2 마스크 지연 신호의 위상 차에 기초하여 일괄 제어된다.

이 결과, 제1 마스크 지연 신호와 제2 마스크 지연 신호의 위상 차에 의해, 클럭 신호를 용이하게 추출할 수 있다. 또한, 클럭 신호의 한쪽의 레벨을 나타내는 기간은, 제2 지연 회로의 제2 지연 시간으로서 설정된다. 이 때문에, 클럭 신호의 듀티비를 "50%"로 설정하기 위한 제어는, 제2 지연 회로의 제2 지연 시간을 부호화 신호의 반주기로 설정하기 위한 제어를 행하면 되어, 단순한 구조로 실시 가능하게 된다. 또한, 제2 지연 회로의 제2 지연 시간의 제어는, 제1 지연 회로의 제1 지연 시간의 제어와 동일한 제어 응답에 의해 실시된다. 이 때문에, 제1 지연 신호와 제2 지연 신호의 위상 차의 변동이 억제되어, 클럭 신호의 듀티비를 "50%"로 설정하기 위한 제어를 고정밀도로 실시 가능하게 된다.

또한, 반전 지연 회로(130)는, 각각 동일한 제어 응답으로 제1 지연 시간분 지연시키는 3개의 제1 내지 제3 반전 지연 회로(131, 132, 133)를 직렬 접속하여 구성하는 것이 바람직하다. 이 경우, 제1 내지 제3 반전 지연 회로(131, 132, 133)에 대하여 마찬가지의 지연 제어가 행해지면 된다. 이 결과, 클럭 신호의 듀티비를 "50%"로 설정하기 위한 제어를 고정밀도로 또한 단순한 구조로 실시하는 것이 가능하게 된다.

또한, 상술한 실시예에서, 차동 앰프(170)에서, 소정 진폭 레벨(예를 들면, 전원 전위 VDD∼접지 전위 GND)을 가진 클럭 신호의 검출 레벨과, 소정 진폭 레벨의 절반으로 하는 기준 레벨 Vref(예를 들면, VDD/2)와의 차분이 증폭된다. 그리고, 차동 앰프(170)의 출력에 기초하여, 제1 및 제2 지연 회로에 공급되며 또한 제1 및 제2 지연 시간을 설정하기 위한 바이어스 신호의 레벨을 일괄 제어한다.

이 제어의 결과, 클럭 신호의 레벨은, 기준 레벨 Vref에 근접하게 된다. 그리고, 클럭 신호의 레벨이 기준 레벨 Vref와 일치하였을 때, 클럭 신호의 듀티비는 "50%" 근방으로 안정화된다. 또한, 이 때, 제1 및 제2 지연 시간을 설정하기 위한 바이어스 신호의 레벨이 일괄 제어되기 때문에, 클럭 신호의 듀티비를 "50%"로 설정하기 위한 제어를 고정밀도로 또한 단순한 구조로 실시 가능하게 된다.

또한, 상술한 실시예에서, 바이어스 회로(180)는, 가변 전류원(181)의 제어 전류(Ia+Ib)에 기초하여 바이어스 신호를 생성하는 커런트 미러 회로로서 구성된다. 또한, 가변 전류원(181)은, 가변 전류 생성부(182)와, 고정 전류 생성부(183)에 의해 구성된다. 즉, 제1 및 제2 지연 시간의 제어는, 주로, 가변 전류 생성부(182)에서 생성되는 가변 전류 Ia의 레벨 제어에 의해 실시된다.

여기서, 클럭 신호의 레벨이 기준 레벨 Vref와 일치하였을 때, 차동 앰프(170)로부터 출력되는 제어 전압이, 제로 레벨에 가까운 소정의 오프셋 레벨로 된 다. 이 경우, 가변 전류 생성부(182)는 가동하지 않고, 가변 전류 Ia의 레벨은 제로 레벨로 된다. 따라서, 가변 전류 생성부(182)와는 별개로 고정 전류 생성부(183)를 설치함으로써, 가변 전류원(181)의 제어 전류 (Ia+Ib)는, 차동 앰프(170)로부터 출력되는 제어 전압에 상관없이, 고정 전류 생성부(183)에서 생성된 고정 전류 Ib가 정상적으로 흐르게 된다. 즉, 바이어스 회로(180)가 안정적으로 동작하게 된다. 이 결과, 클럭 신호의 듀티비를 "50"로 설정하기 위한 제어가 안정화된다.

또한, 상술한 실시예에서, 가변 전류 생성부(182) 및 고정 전류 생성부(183)는, 2조의 바이폴라 트랜지스터를 조합한 커런트 미러 회로에 의해 구성된다. 또한, 바이폴라 트랜지스터는, 그 도통 시에, 안정된 Vbe분의 전압 강하가 발생하는 것이다. 따라서, 가변 전류 생성부(182) 및 고정 전류 생성부(183)를, 2조의 MOS 트랜지스터를 조합한 커런트 미러 회로 구성으로 하는 경우와 대비하여, 가변 전류 Ia 및 고정 전류 Ib의 레벨이 안정화된다. 이 결과, 제1 및 제2 지연 시간의 제어가 고정밀도로 행해져, 클럭 신호의 듀티비를 "50"로 설정하기 위한 제어가 안정화된다.

또한, 상술한 실시예에서, 제1 및 제2 지연 회로는, 마스크 신호 또는 제1 마스크 지연 신호에 따라 용량 소자 C1 내지 C4의 충방전을 절환함과 함께, 바이어스 회로(180)로부터 공급되는 바이어스 신호의 레벨에 기초하여 용량 소자 C1 내지 C4에 사다리꼴파 형상의 충방전 파형을 형성시키는 충방전 회로로서 구성된다.

여기서, 마스크 신호 또는 제2 마스크 지연 신호 등의 입력 사각형파 신호에 대한 응답으로서, 용량 소자 C1 내지 C4에 삼각파 형상의 충방전 파형을 형성시키는 경우, 제1 및 제2 지연 시간의 제어를 행할 수 없는, 소위 불감대가 발생하게 된다. 따라서, 마스크 신호 또는 제2 마스크 지연 신호 등의 입력 사각형파에 대한 응답으로서, 용량 소자 C1 내지 C4에 사다리꼴파 형상의 충방전 파형을 형성시킨다. 이 결과, 상술한 불감대의 현상을 회피할 수 있어, 클럭 신호의 듀티비를 "50%"로 설정하기 위한 제어를 안정적으로 실시 가능하게 된다.

또한, 상술한 실시예에서, 디지털 신호의 비트 레이트를 변화시키는 경우에는, 클럭 신호의 듀티비와 아울러, 엣지 검출 펄스의 펄스 폭에 대해서도 마찬가지의 비율로 변화시킬 필요가 있다. 예를 들면, 디지털 신호의 비트 레이트를 고속화시킨 경우, 수신한 부호화 신호의 1주기가 짧아지기 때문에, 엣지 검출 펄스의 마스크를 적절하게 실시하기 위해서는, 엣지 검출 펄스 폭을 짧게 설정할 필요가 있다.

여기서, 엣지 검출 회로(110)는, 수신한 부호화 신호를 지연시키는 비반전 지연 회로(101)를 갖고 있다. 따라서, 클럭 추출 회로(100)는, 반전 지연 회로(130)의 지연 시간의 제어와, 비반전 지연 회로(101)의 지연 시간의 제어를, 동일한 제어 응답으로 행하는 것으로 한다. 이 결과, 디지털 신호의 비트 레이트를 변화시킨 경우라도, 그 비트 레이트에 따른 적절한 엣지 검출 펄스가 생성되며, 나아가서는, 클럭 신호의 듀티비를 "50%"로 설정하기 위한 제어가 안정화된다.

또한, 상술한 실시예에서, DFF(120)에 있어서, 제2 마스크 지연 신호를 데이터 입력, 엣지 검출 펄스를 클럭 입력으로 한 후에, 마스크 신호를 데이터 출력시 킨다. 또한, 비반전 지연 회로(101)의 지연 시간을, 반전 지연 회로(130)의 지연 시간보다 짧게(예를 들면 "1/2") 설정하는 것으로 한다. 이 결과, DFF(120)에서, 제2 마스크 지연 신호의 레벨이, 엣지 검출 펄스의 엣지에 의해 안정적으로 취득되어, 마스크 신호가 적절하게 생성되게 된다. 따라서, 클럭 신호의 듀티비를 "50%"로 설정하기 위한 제어가 안정화된다.

이상, 본 실시예에 대하여 설명하였지만, 상술한 실시예는, 본 발명의 이해를 용이하게 하기 위한 것으로, 본 발명을 한정하여 해석하기 위한 것은 아니다. 본 발명은, 그 취지를 일탈하지 않고, 변경/개량될 수 있음과 함께, 본 발명에는 그 등가물도 포함된다.

본 발명에 따르면, 외부로부터 수신한 부호화 신호로부터 클럭 신호를 적절하게 추출하는 클럭 추출 회로를 제공할 수 있다.

Claims

전송 대상의 디지털 신호를 클럭 신호에 기초하여 부호화한 부호화 신호를 수신하고 해당 부호화 신호로부터 상기 클럭 신호를 추출하는 클럭 추출 회로에 있어서,

수신한 상기 부호화 신호의 상승 엣지 및 하강 엣지를 검출하고 해당 검출한 취지를 나타내는 엣지 검출 펄스를 생성하는 엣지 검출부와,

상기 수신한 부호화 신호의 1주기마다 생성되는 상기 엣지 검출 펄스에 기초하여, 상기 1주기마다의 상기 엣지 검출 펄스의 생성을 계기로 하여 위상 반전되는 마스크 신호를 생성하는 마스크 신호 생성부와,

제어 가능한 지연 시간분, 상기 마스크 신호를 지연시킨 마스크 지연 신호를 생성하는 마스크 신호 지연부와,

상기 마스크 지연 신호의 엣지에 기초하여 상기 클럭 신호를 생성하는 클럭 생성부와,

상기 생성된 클럭 신호의 듀티비를 소정값으로 설정하기 위해, 상기 마스크 신호 지연부의 지연 시간을 제어하는 지연 제어부

를 갖는 것을 특징으로 하는 클럭 추출 회로.
제1항에 있어서,

상기 소정값을 50%로 하는 것을 특징으로 하는 클럭 추출 회로.
제2항에 있어서,

상기 마스크 신호 지연부는,

제어 가능한 제1 지연 시간분, 상기 마스크 신호를 지연시킨 제1 마스크 지연 신호를 생성하는 제1 지연 회로와,

상기 제1 지연 시간과 동일한 제어 응답으로 하는 제2 지연 시간분, 상기 제1 마스크 지연 신호를 지연시킨 제2 마스크 지연 신호를 생성하는 제2 지연 회로를 갖고 있으며,

상기 클럭 생성부는,

상기 제1 마스크 지연 신호와 상기 제2 마스크 지연 신호의 위상 차에 의해 상기 클럭 신호를 생성하는 것으로 하고,

상기 지연 제어부는,

상기 제2 지연 시간을 상기 1주기의 반주기로 설정하기 위해, 상기 제1 지연 시간 및 상기 제2 지연 시간을 상기 위상 차에 기초하여 일괄 제어하는 것을 특징으로 하는 클럭 추출 회로.
제3항에 있어서,

상기 제1 지연 회로는, 상기 마스크 신호를 위상 반전시킴과 함께 상기 제1 지연 시간분 지연시키는 제1 반전 지연 회로로 하고,

상기 제2 지연 회로는,

상기 제1 마스크 지연 신호를 위상 반전시킴과 함께 상기 제1 지연 시간분 지연시키는 제2 반전 지연 회로와,

상기 제2 반전 지연 회로의 출력을 위상 반전시킴과 함께 상기 제1 지연 시간분 지연시킨 상기 제2 마스크 지연 신호를 생성하는 제3 반전 지연 회로를 갖고 있으며,

상기 제2 지연 시간을, 상기 제2 및 상기 제3 반전 지연 회로에 있어서의 상기 제1 지연 시간을 합계한 시간으로 하고,

상기 지연 제어부는, 상기 제2 지연 시간을 상기 1주기의 반주기로 설정하기 위해, 상기 제1 내지 상기 제3 반전 지연 회로에서의 상기 제1 지연 시간을 상기 위상 차에 기초하여 일괄 제어하는 것

을 특징으로 하는 클럭 추출 회로.
제3항 또는 제4항에 있어서,

상기 클럭 생성부는, 상기 제1 마스크 지연 신호와 상기 제2 마스크 지연 신호와의 위상 차를 검출하고 해당 검출한 위상 차를 나타내는 소정 진폭 레벨을 가진 상기 클럭 신호를 생성하고,

상기 지연 제어부는,

상기 클럭 신호의 레벨과 상기 소정 진폭 레벨의 절반으로 하는 기준 레벨과의 차분을 증폭하는 차동 앰프와,

상기 제1 및 상기 제2 지연 회로에 대하여 동일한 제어 응답으로 레벨의 제 어가 가능하며 또한 해당 레벨에 따라 상기 제1 및 상기 제2 지연 시간을 설정하기 위한 바이어스 신호를 공급하는 바이어스 회로를 갖고 있으며,

상기 차동 앰프의 출력에 기초하여, 상기 제1 및 상기 제2 지연 회로에 대하여 공급하는 상기 바이어스 신호의 레벨을 일괄 제어하는 것

을 특징으로 하는 클럭 추출 회로.
제5항에 있어서,

상기 바이어스 회로는, 가변 전류원의 출력 전류에 기초하여 상기 바이어스 신호를 생성하는 커런트 미러 회로로 구성되고,

상기 가변 전류원은,

상기 차동 앰프의 전압 출력을 제1 저항 소자에 인가시켜 가변 전류로 변환 생성하는 가변 전류 생성부와,

전원 전위를 제2 저항 소자에 인가시켜 고정 전류로 변환 생성하는 고정 전류 생성부

를 갖고 있으며, 상기 가변 전류와 상기 고정 전류를 합성한 전류를 상기 출력 전류로 한 것을 특징으로 하는 클럭 추출 회로.
제6항에 있어서,

상기 가변 전류 생성부 및 상기 고정 전류 생성부는, 2조의 바이폴라 트랜지스터의 베이스 전극끼리를 접속하고 또한 한쪽의 바이폴라 트랜지스터를 다이오드 접속한 커런트 미러 회로로 각각 구성되는 것을 특징으로 하는 클럭 추출 회로.
제5항에 있어서,

상기 제1 및 상기 제2 지연 회로는, 용량 소자와, 상기 마스크 신호 또는 상기 제1 마스크 지연 신호의 레벨의 절환에 따라 상기 용량 소자의 충방전을 절환함과 함께, 상기 바이어스 신호의 레벨에 따라 상기 용량 소자에 사다리꼴파 형상의 충방전 파형을 형성시키고, 해당 충방전 파형을 이용하여 상기 제1 또는 상기 제2 마스크 지연 신호를 형성하는 충방전 회로에 의해 각각 구성되는 것을 특징으로 하는 클럭 추출 회로.
제1항 내지 제4항 중 어느 한 항에 있어서,

상기 엣지 검출부는,

상기 마스크 신호 지연부의 지연 시간과 동일한 제어 응답으로 하는 지연 시간분, 상기 수신한 부호화 신호를 지연시킨 부호화 지연 신호를 생성하는 부호화 신호 지연부와,

상기 수신한 부호화 신호와 상기 부호화 지연 신호와의 위상 차를 상기 엣지 검출 펄스로서 생성하는 엣지 검출 펄스 생성부를 갖고 있고,

상기 지연 제어부는, 상기 마스크 신호 지연부 및 상기 부호화 신호 지연부의 지연 시간을 일괄 제어하는 것

을 특징으로 하는 클럭 추출 회로.
제9항에 있어서,

상기 마스크 신호 생성부는,

상기 마스크 지연 신호를 데이터 입력으로 함과 함께 상기 엣지 검출 펄스를 클럭 입력으로 한 D형 플립플롭 회로에 의해 구성되며, 그 D형 플립플롭 회로의 데이터 출력을 상기 마스크 신호로서 생성하는 것으로 하고,

상기 부호화 신호 지연부의 지연 시간은, 상기 마스크 신호 지연부의 지연 시간보다 짧게 설정되는 것을 특징으로 하는 클럭 추출 회로.
제9항에 있어서,

상기 클럭 생성부는, 상기 제1 마스크 지연 신호와 상기 제2 마스크 지연 신호와의 위상 차를 검출하고 해당 검출한 위상 차를 나타내는 소정 진폭 레벨을 가진 클럭 신호를 생성하고,

상기 지연 제어부는,

상기 클럭 신호의 레벨과 상기 소정 진폭 레벨의 절반으로 하는 기준 레벨과의 차분을 증폭하는 차동 앰프와,

상기 부호화 신호 지연부 및 상기 마스크 신호 지연부에 대하여 동일한 제어 응답으로 레벨의 제어가 가능하며 또한 해당 레벨에 따라 상기 부호화 신호 지연부 및 상기 마스크 신호 지연부를 설정하기 위한 바이어스 신호를 공급하는 바이어스 회로를 갖고 있으며,

상기 차동 앰프의 출력에 기초하여, 상기 부호화 신호 지연부 및 상기 마스크 신호 지연부에 대하여 공급하는 상기 바이어스 신호의 레벨을 일괄 제어하는 것

을 특징으로 하는 클럭 추출 회로.
제11항에 있어서,

상기 부호화 신호 지연부 및 상기 마스크 신호 지연부는, 용량 소자와, 상기 부호화 신호 또는 상기 마스크 신호의 레벨의 절환에 따라 상기 용량 소자의 충방전을 절환함과 함께, 상기 바이어스 회로로부터 공급되는 상기 바이어스 신호의 레벨에 따라 상기 용량 소자에 사다리꼴파 형상의 충방전 파형을 형성시키고, 해당 충방전 파형을 이용하여 상기 부호화 지연 신호 또는 상기 마스크 지연 신호를 형성하는 충방전 회로에 의해 각각 구성되는 것을 특징으로 하는 클럭 추출 회로.
제1항 내지 제4항 중 어느 한 항에 있어서,

상기 부호화 신호는, 바이페이즈 부호 신호, 차동 바이페이즈 부호 신호, 또는, f/2f 부호 신호 중 어느 하나인 것을 특징으로 하는 클럭 추출 회로.