JPH06283981A - デューティサイクル等化回路 - Google Patents

Abstract

(57)【要約】 【目的】 先行技術の限界および欠点を克服する方法
で、等化されたデューティサイクルを与えるために入来
デジタル論理信号のデューティサイクルを変えるための
方法および回路を提供する。 【構成】 デューティサイクル等化回路は、入来する２
レベル論理駆動信号のデューティサイクルを等化にし、
２レベル論理駆動信号を受けるために接続されるソース
電極と鋸歯信号形成経路に接続されるドレイン電極とを
有するＣＭＯＳ電流源と、鋸歯波形を形成する鋸歯信号
形成経路に接続される鋸歯形成回路素子と、２レベル論
理駆動信号の関数として基準電圧レベルを発生する基準
電圧回路と、データ入力で鋸歯波形を受け基準信号入力
で基準電圧を受け基準電圧レベルで鋸歯信号の交さに対
応するようにタイミングを合された論理信号を出すため
に接続される差動比較器回路素子とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】この発明は、電子回路に関する。より特
定的には、この発明は周波数逓倍または分割信号処理を
必要とせずに同じ周波数に等化されたデューティサイク
ルを提供する電子回路に関する。

【０００２】

【発明の背景】多くのデジタル信号処理の応用にとっ
て、デューティサイクルの各々の半分が他方の半分に等
しい対称的なまたは「方形波」の出力を与えるために、
入来する非対称の波形を有する２位相クロック信号を作
り出すことは、望ましいことである。そのような出力を
与える１つの既知の方法は、位相ロックループを適用し
て入来するクロック周波数を２倍にしそれから位相ロッ
クループの出力をＤフリップフロップのような分割器で
分割することである。この試みの欠点は、複雑でしたが
って集積回路アレイのリアルエステートと実現とのコス
トに関して費用が高いことである。

【０００３】入来信号ストリームに接続される１つの入
力と遅延素子を介して同じ入来ストリームに接続される
別の入力とを有する排他的ＯＲゲートを使用するデジタ
ル回路を形成することもまた既知である。そのような回
路への入力が５０％のデューティサイクルのクロックで
あれば、出力はデューティサイクルが２０％から８０％
の間の範囲の、２倍の周波数のクロックである。たとえ
ば、遅延素子が公称の出ていくクロックの周期の４０％
である遅延を与えると仮定すれば、遅延を含む集積回路
の形成における工程上の変動は公称の４０％の遅延の半
分の小さい遅延か、またはその２倍の大きさの遅延をも
たらすであろう。最悪の場合または２０％のデューティ
サイクルのクロックはほとんどの応用において受入れ不
可能である（かつさらなる逓倍を効果的に禁じている）
ので、排他的ＯＲゲートのデューティサイクルを変化さ
せて等化されたデューティサイクルの出力を与えるため
の簡略化されかつ改良された方法および回路に対する今
まで解決されていない要求が起こってきた。

【０００４】

【発明の概要】この発明の一般的な目的は、先行技術の
限界および欠点を克服する方法で等化されたデューティ
サイクルの出力を与えるために入来デジタル論理信号の
デューティサイクルを変化させるための方法および回路
を提供することである。

【０００５】この発明のより特定的な目的は、等しいデ
ューティサイクルのクロックの周波数を２倍にするため
の簡略化された周波数２倍器を提供することである。

【０００６】この発明の他の特定的な目的は、同じデュ
ーティサイクルを有さない入来信号を同じデューティサ
イクルを有する信号に整形するための簡略化されコスト
が削減された波形整形回路を提供することである。

【０００７】この発明のさらに他の特定的な目的は、既
存のＣＭＯＳ大規模集積回路の製造工程および構造に容
易に適合し、集積回路の設計内に容易に組込まれるであ
ろうＣＭＯＳクロックデューティサイクル等化回路を提
供することである。

【０００８】この発明の原則に従って、デューティサイ
クル等化回路は入来２レベル論理駆動信号のデューティ
サイクルを等化するために提供される。等化回路は、Ｃ
ＭＯＳ電流源を含み、そのソース電極は２レベル論理駆
動信号を受けるために接続され、かつドレイン電極は鋸
歯信号形成経路に接続され、さらに鋸歯波形を形成する
ための鋸歯信号形成経路に接続されるコンデンサのよう
な鋸歯形成回路素子と、２レベル論理駆動信号の関数と
して基準電圧レベルを発生するための基準電圧回路と、
データ入力で鋸歯波形を受けかつ基準信号入力で基準電
圧を受けかつ基準電圧レベルよって鋸歯信号の交さに一
致するようにタイミングを合された論理信号を出すため
に接続される差動比較器回路素子とを含む。

【０００９】この発明の１つの局面においては、駆動回
路はクロック信号を与えるクロックソースに接続され、
２レベル論理駆動信号を発生するためのものである。関
連する局面においては、クロックソースは遅延されてい
ない入来クロック経路と、予め定められた分だけクロッ
ク信号を遅延させるために接続される遅延と、遅延され
ていない入来クロック信号および遅延されたクロック信
号を比較して遅延されていない入来クロック信号の周波
数の２倍の周波数で新しいクロック信号を与えるために
接続される排他的ＯＲゲートとを含む。

【００１０】この発明の他の局面においては、基準電圧
回路は入力が鋸歯信号形成経路に接続されかつ出力がＣ
ＭＯＳ電流源の共通に接続されたゲート電極に接続され
る低域通過フィルタを含み、２レベル駆動信号の関数は
おおよそ鋸歯波形の線形平均である。

【００１１】この発明の他の局面においては、鋸歯形成
回路素子は、２レベル論理駆動信号を受けるために接続
される共通のソース電極接続を有しかつ第２のコンデン
サのような信号記憶素子が接続される共通のドレイン電
極出力経路つまり基準電圧レベルを差動比較器に設ける
ための出力経路を有する第２のＣＭＯＳ電流源を含む。

【００１２】この発明のさらに他の局面においては、ノ
イズ減少抵抗器はＣＭＯＳ電流源のソース電極と直列に
設けられる。

【００１３】この発明のさらに他の局面においては、ノ
イズのない電源から供給されるバッファドライバはデュ
ーティサイクル等化回路の入力とドライバとの間に接続
される。

【００１４】この発明のこれらのおよび他の目的、利
点、局面ならびに特徴は、添付の図面とともに示された
次の好ましい実施例の詳細な説明を考慮すればより完全
に理解され認められるであろう。

【００１５】

【好ましい実施例の詳細な説明】図１を参照して、回路
１０は電圧供給レールＶ_DDおよび接地レールＧＲＯＵＮ
Ｄを含む超大規模ＣＭＯＳ集積回路の回路セルとして最
も好ましくは形成される。回路１０は、たとえば４０Ｍ
Ｈｚのような予め定められた第１の周波数Ｆでクロック
入力信号を受ける入力１２を含む。入来信号波形は図２
の波形図（Ａ）に示されている。たとえば経路１２の入
来信号は排他的ＯＲゲート１４の１つの入力に直接与え
られ、遅延回路１６にも与えられる。遅延回路１６は、
経路１２の信号を予め定められた遅延期間だけ遅延す
る。４０ＭＨｚの例示的なクロック周波数では、公称５
ナノ秒の遅延である。しかしながら、２．５ナノ秒のよ
うな小さい遅延および１０ナノ秒のような大きい遅延は
実際に起こり得る。遅延された入来クロック信号は経路
１８を介して排他的ＯＲゲート１４の他の入力に送られ
る。

【００１６】排他的ＯＲゲート１４は、遅延されたおよ
び遅延されていない入来信号を比較し、２つの入来信号
が違う値である間は第１の論理信号を出し、それらが同
じ値である間は第２の論理信号を出す。入来信号の遷移
縁に遭遇するたびに、遅延は、遅延期間が持続する間、
これらの値を異ならせる。排他的ＯＲゲート１４の結果
として起こる作用は効果的には入来クロック周波数を２
倍にすることであり、図２の波形図（Ｂ）に示されてい
る。

【００１７】等しいデューティサイクルを有さない、周
波数が２倍にされた信号は、それからバッファドライバ
２２を介して経路２４に与えられ、経路２４はそれに並
列に接続される２つの相補型金属酸化物シリコン（ＣＭ
ＯＳ）絶縁ゲート電界効果トランジスタを含む。一方の
トランジスタ２６はＰチャネル型であるが、他方のトラ
ンジスタ２８はたとえばＣＭＯＳセルにとっては従来ど
おりのＮチャネル型である。トランジスタ２６および２
８のそれぞれのゲートは経路３０でともに接続される。
共通のドレイン電極である出力ノード３２は経路３０に
接続される抵抗器３４を含む。コンデンサ３６は経路３
０を接地に接続する。抵抗器３４およびコンデンサ３６
は、ともに平均回路を形成し、しばしば低域通過フィル
タネットワークと呼ばれる。鋸歯形成コンデンサ３８も
また経路３２と接地との間に接続される。

【００１８】経路３２は、差動比較器４０の正の入力
（＋）に直接つながる。経路３０は比較器４０の負また
は基準レベルの入力（−）に直接つながる。経路３２お
よび３０の信号は、それぞれ図２の波形図（Ｃ）に示さ
れている。波形図（Ｃ）では、経路３２のＶ+ 入力は、
トランジスタ２６および２８が連続的に図２の波形図
（Ｂ）の入来駆動信号に応答して導通するとき鋸歯コン
デンサ３８の連続的で強制的な順方向および逆方向の充
電の結果として生じる鋸歯波形を示している。

【００１９】図２の波形図（Ｃ）に示されているよう
に、比較器４０の正の入力の鋸歯波形は、平均回路３４
および３６によって確立され、かつコンデンサ３６に保
持され、かつ経路３０にある基準レベルＶ- を通る。基
準レベルにかかる鋸歯の交さは、たとえば図２の波形図
（Ｄ）に示されているように比較器４０によって検出さ
れかつ出力経路４２に出される。波形図（Ｄ）は、経路
４２上の出力信号のハイの時間が波形図（Ｃ）の鋸歯波
形の歯の立上がり縁の時間の二分の一と歯の立下り縁の
二分の一との和であることを示している。それによって
位相ロックループまたは他のより複雑な回路を必要とせ
ずに経路４２上にたとえば８０ＭＨｚ方形波出力を与え
る際に、図２の波形図（Ｂ）に示されているような等し
くないデューティサイクルの特徴に関係なくデューティ
サイクルの対称性が得られる。

【００２０】図１の回路１０がたとえば８０ＭＨｚで作
動するように設計されると、基準コンデンサ３６は８０
ＭＨｚが１／ＲＣ₃₆よりもはるかに大きいような適切な
時定数を有する。約５．０ピコファラドの公称値が十分
である一方、鋸歯コンデンサ３８は約０．１ピコファラ
ドの公称値を有する。ＣＭＯＳトランジスタ駆動Ｉ_{DS at}
は、５ボルトのＶ_GSでおおよそ５０マイクロアンペアで
ある。低域通過フィルタ抵抗器３４は、おおよそ２００
ＫΩの公称値を有する。また、トランジスタの電流源２
６および２８のチャネル長は、既知のラムダの特徴の影
響が無視できるように十分に長くなければならない、す
なわちトランジスタ２６および２８は真の電流源となる
ように設計される。低域通過フィルタの抵抗器３４の抵
抗は、それを通る電流がトランジスタの電流源２６およ
び２８を通る電流に比べて無視できるように十分に大き
く選択される。

【００２１】回路１０の所望の動作は、トランジスタ２
６および２８の飽和モードでの動作を前提としている。
上に示されているように、２つのトランジスタ２６およ
び２８は電流源として作用し、図２の波形図（Ｃ）に示
された鋸歯波形を作り出すために入来駆動信号に応答し
て鋸歯コンデンサ３８を順および逆の電流の方向に充電
する。抵抗器３４およびコンデンサ３６を含む低域通過
フィルタ／平均回路は、経路３０のゲート電圧を一定か
つ鋸歯コンデンサ３８を介して現われる平均電圧に等し
く維持する。フィルタコンデンサ３６は、経路３２上の
鋸歯波形のトランジスタ２６および２８のゲートへの結
合を最小限にするために、キャパシタンスが相対的に大
きくされる。電圧が時間とともに両方向に線形的に変化
するため、波形図（Ｃ）のＶ+ の鋸歯波形が（一旦基準
電圧Ｖ- が鋸歯Ｖ+ の平均値で「ロックする」と）その
時間の半分の間経路３０上の基準電圧Ｖ- よりも大きい
ということが、必然的にあてはまりかつその逆のことが
その時間の他方の半分にあてはまる。したがって、差動
増幅器４０からの経路４２上の出力波形は入来クロック
の周波数の２倍の周波数の５０％のデューティサイクル
のクロックである。最後に、経路２４上の信号は不変の
正の電圧と固体接地戻り経路との間で切換わらなければ
ならない。この要求を実現する１つの満足のいく方法
は、それがＣＭＯＳ対２６および２８を駆動して供給電
圧の限界（「レール」）に近づくように、入力駆動バッ
ファ２２を設計することである。

【００２２】回路１０が適切に作動するためには、排他
的ＯＲゲート１４を介するローからハイへの遅延が、遅
延されていない入力がローからハイに切換わる一方で遅
延された入力がローにとどまるときに発生する遅延と、
遅延されていない入力がハイからローに切換わる一方で
遅延された入力がハイにとどまるときに発生する遅延と
の間で、ほぼ変化せずにとどまることがさらに重要であ
る。回路１０が一定のデューティサイクルの入力クロッ
クを必要とするため、排他的ＯＲゲート１４を介するハ
イからローへのゲート遅延が、遅延された入力がハイか
らローに切換わる一方で遅延されていない入力がローに
とどまるときおよび入力がローからハイに切換わる一方
で遅延されていない入力がハイにとどまるときにもほぼ
変化しないでとどまることが重要である。

【００２３】いくつかの設計の状況では、抵抗器３４を
通る電流がＦＥＴ電流源２６および２８を通る電流に比
べて無視できるように、抵抗器３４の抵抗を十分に大き
くすることは非実用的であるだろう。この状況で、図３
は電流源のトランジスタのゲートに適用される電流源制
御電圧が低域通過フィルタなしで発生される回路５０を
示している。図３では、図１の実施例で見られる同じ回
路素子および回路のポイントが同じ参照数字を有し、そ
れらに対して以前に与えた説明は繰り返されない。

【００２４】回路５０の入力のノイズは、鋸歯波形の形
に大きく影響する。回路１０のＣＭＯＳ対２６および２
８を駆動するバッファ２２は、望ましくはノイズのない
電源を有する。必要であれば、すべてのデューティサイ
クル等化回路入力バッファ２２への電源の接続は結合さ
れかつピンアウトされかつ低域フィルタされるオフチッ
プであることが可能である。その代わりに、図３の回路
５０に示されているように、ドライバ２２はノイズの大
きい信号源であり、経路２４上のその出力は、図２の波
形図（Ｂ）の駆動信号からノイズを効果的に取除くノイ
ズのない電源から供給されるバッファ５２に与えられ
る。

【００２５】回路５０はまた、共通に接続されるソース
ノード６０を有する第１のＣＭＯＳ対５６および５８を
含む。鋸歯コンデンサ６２は、経路６０から接地に接続
され、たとえば経路５４上のバッファ５２から受けられ
る波形図（Ｂ）の駆動信号に応答してＦＥＴＳ５６およ
び５８によって交互にソースとして与えられる駆動電流
に応答して図２の波形図（Ｃ）の鋸歯波形を形成する。

【００２６】それと同時に、経路５４上の駆動信号が共
通のドレインノード６８を有する第２のＣＭＯＳ対６４
および６６を駆動するために与えられる。基準コンデン
サ７０は経路６８を介して接地に接続され、コンデンサ
６２で形成される鋸歯波形が差動比較器４０によって以
前に説明された方法で比較される基準電圧を形成する。
経路６８で作り出された基準電圧は、非常に長いチャネ
ルのトランジスタ電流源６４および６６のためおよび／
または非常に大きな値の基準コンデンサ７０のため、経
路６０で作り出された鋸歯波形の振幅に関しては相対的
に無視できる振幅を有する鋸歯形の波形である。

【００２７】図４に示されているように、ＣＭＯＳ電流
源７４および７６が効果的に２倍にされるチャネル幅を
有する波形整形回路７２を設けることによってならびに
トランジスタ７４および７６のソースノードと直列の抵
抗７８および８０を挿入することによって、ノイズの影
響は約２５％縮小され得る。しかしながら、図４に示さ
れている試みは、バッファ電源２２をフィルタするため
の低域フィルタ素子を形成するために必要とされるより
も大きなＩＣ面積を使うであろう。

【００２８】デューティサイクル等化回路１０、５０お
よび７２は飽和した動作領域でのみ作動するトランジス
タの電流源に依存するため、鋸歯キャパシタンス３８お
よび６２はこの状況を確実にするために十分に大きくさ
れなければならない。回路１０、５０および／または７
２を含む集積回路を形成する際の工程上の変動を受容す
るために、鋸歯キャパシタンス３８および６２の公称の
電圧の振幅はトランジスタのしきい値電圧の和の約半分
を有するであろう。公称の５００ミリボルトの電圧の振
幅は、差動比較器４０に通じる経路３２に約２５０ミリ
ボルトおよび１０００ミリボルトの最小限および最大限
の電圧の振幅をそれぞれ発生するであろう。トランジス
タの電流源２５および２８（または図３の回路５０の５
６および５８または図４の回路７２の７４および７６）
は、ピーク間で１０００ミリボルトまでの飽和した動作
領域にとどまらなければならない。２５０ミリボルトの
電圧レベルは、通常は比較器４０からの受入れ可能な等
化されたデューティサイクルの出力を得るために適切で
あるはずである。

【００２９】ここに示されているデューティサイクル等
化回路は、一定の周波数を有する入力クロックを必要と
するため、周波数２倍器はデジタル２倍回路の入力に一
定のデューティサイクルを与えるために付加的なデュー
ティサイクル等化回路を必要とし、３つのそのような回
路が４倍のクロック発生器のために必要とされ、４つの
回路が８倍のクロック発生器のために必要とされ、以下
同様であろう。

【００３０】このようにこの発明の実施例を説明してき
たので、この発明の目的が完全に達成されたことが今認
められ、構造における多数の変更ならびにこの発明の大
きく異なる実施例および応用がこの発明の意図および範
囲内のものであることが当業者によって理解されるであ
ろう。ここに示された開示および説明は、全く例示的な
ものでありいかなる点においても制限されるものではな
い。

【図面の簡単な説明】

【図１】この発明の原則と局面とに従った回路の簡略化
された概略回路図である。

【図２】共通の水平時間軸に沿って配列され、図１の動
作を示す１組の波形図であり、（Ａ）は周波数Ｆの入来
デジタル信号の波形図であり、（Ｂ）は図１の回路の排
他的ＯＲゲートによって出される逓倍された非対称の信
号の波形図であり、（Ｃ）は図１の回路の２つの相補的
な電界効果トランジスタを介して現われる鋸歯駆動信号
の波形図であり、（Ｄ）は図１の回路の周波数２Ｆの等
しいデューティサイクルの対称的な出力の波形図であ
る。

【図３】この発明の原則および局面に従った回路の代替
の好ましい実施例を示す図である。

【図４】この発明の原則および局面に従った回路の他の
好ましい実施例を示す図である。

【符号の説明】

２６ ＣＭＯＳ電流源手段 ２８ ＣＭＯＳ電流源手段 ３４ 基準電圧回路手段 ３６ 基準電圧回路手段 ３８ 鋸歯形成手段 ４０ 差動比較器手段

Claims (8)

【特許請求の範囲】
1. 【請求項１】 入来する２レベル論理駆動信号のデュー
   ティサイクルを等化するためのデューティサイクル等化
   回路であって、 ソース電極が２レベル論理駆動信号を受けるために接続
   され、かつドレイン電極が鋸歯信号形成経路に接続され
   るＣＭＯＳ電流源手段と、 鋸歯信号形成経路に接続され、鋸歯波形を形成するため
   の鋸歯形成手段と、 ２レベル論理駆動信号の関数として基準電圧レベルを発
   生するための基準電圧回路手段と、 データ入力で鋸歯波形を受け、基準信号入力で基準電圧
   を受け、かつ基準電圧レベルによる鋸歯信号の交さに対
   応するようにタイミングを合わされる論理信号を出すた
   めに接続される差動比較器手段とを含む、デューティサ
   イクル等化回路。
2. 【請求項２】 クロック信号を与えるクロックソースに
   接続され、入力で２レベル論理駆動信号を発生するため
   の第１の駆動手段をさらに含む、請求項１に記載のデュ
   ーティサイクル等化回路。
3. 【請求項３】 クロックソースが、遅延されていない入
   来クロック信号と、クロック信号を予め定められた分だ
   け遅延するために接続される遅延手段と、遅延されてい
   ない入来クロック信号および遅延されたクロック信号を
   比較して新しいクロック信号を遅延されていない入来ク
   ロック信号の周波数の２倍の周波数で与えるために接続
   される排他的ＯＲゲート手段とを含む、請求項２に記載
   のデューティサイクル等化回路。
4. 【請求項４】 鋸歯形成手段はコンデンサを含む、請求
   項１に記載のデューティサイクル等化回路。
5. 【請求項５】 基準電圧回路手段は、入力が鋸歯信号形
   成経路に接続されかつ出力がＣＭＯＳ電流源手段のゲー
   ト電極に接続される低域通過フィルタを含み、２レベル
   論理駆動信号の関数はおおよそ鋸歯波形の線形平均であ
   る、請求項１に記載のデューティサイクル等化回路。
6. 【請求項６】 鋸歯形成手段は共通のソース電極の接続
   が２レベル論理駆動信号を受けるために接続されかつ信
   号記憶手段が接続される共通のドレイン電極の出力経路
   を有する第２のＣＭＯＳ電流源手段を含み、出力経路は
   差動比較器手段に基準電圧レベルを設けるためのもので
   ある、請求項１に記載のデューティサイクル等化回路。
7. 【請求項７】 ソース電極と直列にノイズ低減抵抗手段
   をさらに含む、請求項１に記載のデューティサイクル等
   化回路。
8. 【請求項８】 ノイズのない電源手段から供給される第
   ２のドライババッファ手段をさらに含み、第２のドライ
   ババッファ手段はデューティサイクル等化回路のドライ
   バ手段と入力との間に接続される、請求項２に記載のデ
   ューティサイクル等化回路。