KR100735941B1 - 클록 회로 - Google Patents

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Abstract

본 발명에 따른 클럭 회로(300)는 제 1 출력 신호(OUTN)와 제 2 출력 신호(OUTP)를 제공하는 제 1 회로단(302)을 포함한다. 제 1 회로단은 클럭 신호(VINN 및 VINP)를 위한 입력을 포함한다. 스위치(308)는 제 1 단에 연결되어 제어 신호(invertN/invertP)에 따라 제 1 회로단에 의해 생성된 제 1 출력 신호 및 제 2 출력 신호 중의 하나를 선택하여 출력 극성을 스위칭한다. 제 2 회로단(305)은 스위치를 통하여 제 1 회로단에 연결된다. 제 2 회로단은 스위치로부터 입력된 제 1 및 제 2 출력 신호를 형성한다. 제 2 회로단은 제 1 및 제 2 출력 신호에 기초하여 클럭 펄스를 출력하는 출력(RCVROUT)을 포함한다. 제어 신호는 클럭 펄스로부터 생성된다.

Description

클록 회로{SYMMETRIC CLOCK RECEIVER FOR DIFFERENTIAL INPUT SIGNALS}
본 발명은 클럭 수신기에 관한 것으로, 특히, 완전 차동 클럭 신호를 수신하여 각 전이로부터 제어된 클럭 펄스를 생성하는 클럭 수신기 회로에 관한 것이다.
성능 기준이 한 세대의 장치에서 다음 세대로 증가된 집적 회로에서는 클럭 수신기와 같은 클럭 장치에 대해 더 높은 클럭 레이트가 요구된다. 예를 들어, 더블 데이터 레이트(double data rate: DDR) 동기 동적 랜덤 엑세스 메모리(SDRAM)의 도래로 클럭 수신기에 대한 새로운 요구사항이 발생된다. 이들 목적은 다음을 포함한다.
A: (더블 레이트를 갖는) 내부 클럭에 대한 하강 에지와 내부 클럭에 대한 상승 클럭 에지 사이의 지연 정합이 더욱 중요해 지고 있다.
B: 양과 음의 클럭 입력 핀의 AC-임피던스가 매우 잘 정합되어야 한다.
도 1을 참조하면, 표준의 차동 증폭기에 기초한 수신기(10)는 요구사항 A 및 B를 잘 만족시키지는 못한다. 내부 노드(OUTN 및 OUTP)의 임피던스는 밀러-커플링(Miller-coupling)의 효과가 입력(VINP)(예를 들어, CK)에 대해 훨씬 크게 되도록 그 크기의 차이를 갖고 있다. (큰 시스템에 있어서는, 이것이 시스템 클럭 드라이버가 좋은 대칭 클럭 신호를 제공하기 어렵게 만든다.)
도 2에 도시된 바와 같이, 클럭 신호(CK 및 /CK)는 차동 증폭기(20)에 의해 수신된다. 펄스 생성기 회로(22)는 양의 에지로부터 생성된 펄스를 사용하며, 이 펄스는 (인버터(23)에 의해) 반전된 음의 에지로부터 생성된 펄스와 함께 (OR 함수(24)를 이용하여) 사용되어 더블 데이터 레이트 펄스를 생성한다. 그러나, 이 구조는 모든 경우에서 요구사항 A 및 B를 만족하지 못할 수 있다. 도 2의 회로는 추가의 인버터(23)을 포함하여 타이밍의 비정합을 유발할 수 있다.
요구사항 A 및 B를 만족시키기 위해서, 도 3에 도시된 것과 같은 구조가 제안되었다. 이 구조는 2 개의 차동 증폭기(30)를 포함한다. 신호(CK 및 /CK)는 각 증폭기(30)의 반대의 입력 노드에 입력된다. 펄스 생성기(32)는 증폭기(30)의 출력의 각 상승 에지에서 펄스를 생성한다. 출력은 OR 함수(34)에 의해 논리곱(ORing)되어 더블 레이트 출력을 제공한다. 이 구조의 단점은 (제 2 펄스 생성기 및 제 2 증폭기에 의한) 높은 전류 소모이며, 2개의 분리된 펄스 생성기(32)는 타이밍 비정합을 유발한다.
따라서, 대칭 또는 정합된 지연 출력 클럭 펄스를 제공하며 전력 소모를 최소화하는 클럭 수신기가 필요하다.
본 발명에 따른 클럭 회로는 제 1 출력 신호와 제 2 출력 신호를 제공하는 제 1 회로단을 포함한다. 제 1 회로단은 클럭 신호에 대한 입력을 포함한다. 스위치가 제 1 단에 연결되어 제어 신호에 따라 제 1 회로단에 의해 생성된 제 1 출력 신호 및 제 2 출력 신호 중의 하나를 선택함으로써 출력 극성을 스위칭한다. 제 2 회로단이 스위치를 통하여 제 1 회로단에 연결된다. 제 2 회로단은 스위치로부터 입력받은 제 1 및 제 2 출력 신호를 형성한다. 제 2 회로단은 제 1 및 제 2 출력 신호에 기초하여 클럭 펄스를 출력하는 출력을 포함한다. 제어 신호는 클럭 펄스로부터 생성된다.
다른 실시예에서, 제 1 회로단은 차동 증폭기를 포함할 수 있다. 차동 증폭기는 제 1 및 제 2 출력 신호를 생성하기 위해 제 1 전류를 생성하는 전류 미러를 포함할 수 있다. 전류 미러는 제 1 출력 신호를 생성하는 제 1 전류 미러 부분과 제 2 출력 신호를 생성하는 제 2 전류 미러 부분을 포함할 수 있으며, 여기서 제 1 및 제 2 전류 미러 부분은 제어 신호에 따라 선택될 수 있다. 차동 증폭기는 제 1 및 제 2 출력 신호를 생성하기 위해 제 1 전류를 생성하는 직류 전류 부하를 포함할 수 있다. 차동 증폭기는 제 1 및 제 2 출력 신호를 생성하기 위한 제 1 전류를 생성하는 제 1 전류원과 제 2 전류를 생성하는 제 2 전류원을 포함하여 제 2 회로단의 출력에서의 히스테리시스(hysteresis)가 제어될 수 있다. 히스테리시스는 H = (Ifirst - Isecond/2)/gm 으로 주어질 수 있으며, 여기서 Ifirst는 제 1 전류, Isecond는 제 2 전류, gm은 차동 증폭기의 트랜스컨덕턴스(transconductance)이다.
클럭 펄스는 바람직하게는 입력 클럭 신호의 상승 및 하강 에지 모두에 대해 생성된다. 회로는 스위치에 연결된 드라이버를 포함할 수 있으며, 드라이버는 제 2 단의 출력에 의해 구동되는 전송 게이트를 포함할 수 있으며, 드라이버는 스위치를 위한 제어 신호를 생성한다. 펄스 형성기는 자기-리셋(self-resetting) 펄스 생성기를 포함할 수 있다. 제 1 회로단은 완전 차동 전류 미러 증폭기를 포함할 수 있다. 제 1 회로단은 폴딩된 캐스코드(cascode) 부하를 갖는 차동 증폭기를 포함할 수 있다.
본 발명에 따른 더블 데이터 레이트 클럭 회로는 제 1 출력 신호 및 제 2 출력 신호를 제공하는 차동 증폭기를 포함하는 제 1 회로단을 포함한다. 제 1 회로단은 클럭 신호를 위한 입력을 포함하며, 제 1 회로단은 제어 신호에 따라 차동 증폭기에 의해서 생성되는 제 1 출력 신호 및 제 2 출력 신호 중의 하나를 선택하여 출력 극성을 스위칭하는 전송 게이트를 포함한다. 제 2 회로단은 제 1 회로단에 연결되며, 제 2 회로단은 제 1 출력 신호 및 제 2 출력 신호를 수신하여 제 1 출력 신호 및 제 2 출력 신호에 따라 클럭 펄스를 생성하는 펄스 생성기를 포함한다. 토글(toggle) 스위치는 펄스 생성기의 출력에 기초하여 제어 신호를 생성한다.
다른 실시예에서, 차동 증폭기는 제 1 및 제 2 출력 신호를 생성하기 위해서 제 1 전류를 생성하는 전류 미러를 포함할 수 있다. 전류 미러는 제 1 출력 신호를 생성하는 제 1 전류 미러 부분과 제 2 출력 신호를 생성하는 제 2 전류 미러 부분을 포함할 수 있으며, 여기서 제 1 및 제 2 전류 미러 부분은 제어 신호에 따라 선택될 수 있다. 차동 증폭기는 제 1 및 제 2 출력 신호를 생성하기 위해서 제 1 전류를 생성하는 직류 전류 부하를 포함할 수 있다. 차동 증폭기는 제 1 및 제 2 출력 신호를 생성하기 위해서 제 1 전류를 생성하는 제 1 전류원과 제 2 전류를 생성하는 제 2 전류원을 더 포함하여 제 2 회로단의 출력에서의 히스테리시스를 제어하도록 할 수 있다. 히스테리시스는 H = (Ifirst - Isecond/2)/gm 으로 주어질 수 있으며, 여기서 Ifirst는 제 1 전류, Isecond는 제 2 전류, gm은 차동 증폭기의 트랜스컨덕턴스이다. 클럭 펄스는 바람직하게는 입력 클럭 신호의 상승 및 하강 에지 모두에 대해 생성된다. 토글 스위치는 제 2 회로단의 출력에 의해 구동되는 전송 게이트를 포함할 수 있으며, 드라이버는 전송 게이트를 위한 제어 신호를 생성한다. 펄스 형성기는 자기-리셋 펄스 생성기를 포함할 수 있다. 제 1 회로단은 폴딩된 캐스코드(cascode) 부하 차동 증폭기를 포함할 수 있다. 제 1 회로단은 완전 차동 전류 미러 증폭기를 포함할 수 있다.
본 발명의 이들 및 다른 목적, 특징 및 잇점은 이하 첨부된 도면을 참조하여 본 발명의 실시예에 대한 상세한 설명으로부터 명백해질 것이다.
본 출원은 이하 도면들을 참조하여 바람직한 실시예들을 상세히 기술할 것이다.
도 1은 종래의 클럭 수신기를 개략적으로 도시한다.
도 2는 더블 데이터 레이트를 제공하는 2 개의 펄스 생성기를 사용하는 종래의 클럭 수신기를 개략적으로 도시한다.
도 3은 더블 데이터 레이트를 제공하는 2 개의 증폭기와 2 개의 펄스 생성기를 사용하는 종래의 클럭 수신기를 개략적으로 도시한다.
도 4는 본 발명에 따른 더블 데이터 레이트를 제공하는 토글 스위치/드라이버와 펄스 생성기를 사용하는 클럭 수신기를 개략적으로 도시한다.
도 5는 본 발명에 따른 토글 스위치 드라이버 제어 신호에 의해 제어되는 스위치를 도시하는 도 4의 클럭 수신기의 제 1 단을 개략적으로 도시한다.
도 6a는 본 발명에 따른 차동 증폭기, 스위치 또는 전송 게이트와 펄스 생성기를 사용하는 클럭 수신기의 다른 실시예를 개략적으로 도시한다.
도 6b는 본 발명에 따른 RCRVOUT 신호에 따라 도 6a의 스위치 또는 전송 게이트를 제어하는 토글 스위치/드라이버를 개략적으로 도시한다.
도 6c 및 6d는 본 발명에 따른 도 6a 및 6b의 회로와 함께 사용되는 예시적인 참조 회로를 개략적으로 도시한다.
도 7a는 본 발명에 따른 폴딩된 캐스코드 부하를 갖는 차동 증폭기를 사용하는 클럭 수신기의 또 다른 실시예를 개략적으로 도시한다.
도 7b는 본 발명에 따른 도 7a의 회로와 함께 사용되는 예시적인 참조 회로를 개략적으로 도시한다.
도 8은 본 발명에 따른 추가의 전류원과 DC 부하를 갖는 완전 차동 증폭기를 사용하는 클럭 수신기의 또 다른 실시예를 개략적으로 도시한다.
도 9는 본 발명에 따른 선택가능한 전류 미러를 사용하는 클럭 수신기의 또 다른 실시예를 개략적으로 도시한다.
본 발명은 완전 차동 클럭 신호를 수신하여 각 (상승 및 하강) 전이에서 제어된 클럭 펄스를 생성하는 회로를 제공한다. 하강 및 상승 에지로부터의 펄스의 지연은 정합이 잘 되며, 이것은 DDR-SDRAM(double data rate synchronous dynamic random access memory)과 같은 더블 데이터 레이트 장치의 응용에 중요한 특징이 된다. 다른 응용 및 장치 또한 고려된다. 본 발명의 수신기는 바람직하게는 그것의 양 및 음의 입력 노드에 동일한 임피던스 부하를 제공한다.
도 4, 5, 6a-6d, 7a-7b, 8 및 9에 도시된 회로들은 다수의 다른 구성으로 구현될 수 있음을 이해해야 한다. 도면에 도시된 구성들은 예시적인 것이며, 따라서 본 발명을 제한하는 것으로 해석되어서는 안된다. 예를 들어, 트랜지스터 또는 다이오드의 극성은, 예를 들어, PFET에서 NFET로 또는 그 반대로 변환될 수 있다. 본 발명이 더블 데이터 레이트 클럭 수신기에 대해 예시적으로 기술될 것이지만, 다른 회로가 본 발명을 사용함으로써 본 발명의 잇점을 얻을 수도 있다. 예를 들어, 본 발명은 더블 에지 감지없이 정상적인 클럭 수신기에 사용될 수 있다.
동일한 참조번호는 유사한 또는 동일한 구성요소를 나타내는 도면들을 상세히 참조하며, 우선 도 4를 참조하면, 본 발명의 일실시예에 따른 수신기 회로(100)가 도시되어 있다. 회로(100)는 (제어 입력(106)의 논리 상태에 따라) 반전된 출력 신호(104)를 생성할 수 있는 입력단(102)을 사용하여 지연 정합을 최대화하며 전류 소모를 최소화할 수 있는 잇점이 있다. 일 실시예에서, 제어 입력 신호(106)는 그 구조의 출력(OUT)으로부터 얻어진 각 펄스와 함께 토글(toggle)되는 토글 스위치(108) 또는 드라이버에 의해 토글된다. 펄스 형성기(112)는 입력단(102)로부터 수신된 음의 에지로부터 클럭 펄스를 제공한다. OUT이 양의 펄스를 가질 때, 스위치(108)는 입력단(102)에 반전 또는 제어 신호(106)을 전송하여 수신기(102)의 출력(104)이 극성을 변경하게 한다. 이것은 입력단(102)에 포함된 다른 회로, 스위칭 메카니즘 또는 전송 게이트에 의해 수행될 수 있다. 이러한 방식으로, OUT의 양의 펄스는 신호(106)가 입력단(102)의 출력(104)를 반전하게 하여 음의 에지가 생성된다. 이러한 방식으로, 펄스 형성기(112)는 더블 레이트로 음의 에지를 수신하며, OUT에서 입력을 클럭 펄스로 변환한다. 상승 및 하강 클럭 에지(CK 및 /CK)로부터 발생하는 펄스는 동일한 회로에서 생성되고, 바람직하게는, 하나의 회로가 (예를 들어, 증폭기를 포함하는) 입력단 또는 펄스 생성기를 중복시키지 않고 동작을 수행하기 때문에, 펄스 간의 지연을 감소하며(예를 들어, 더 나은 정합을 수행하여 지연 정합을 최대화함) 전력 소모(예를 들어, 전력 요구사항)을 감소시킨다.
입력 수신기 단(102)을 위한 많은 가능한 구현들이 고려된다. 이들 구현들의 일부는 이하에서 예시적으로 기술될 것이다.
도 5를 참조하면, 회로가 도시되며, 그 회로는 수신기 회로의 입력단(200)을 포함한다. 입력단(200)은 바람직하게는 차동 증폭기(204)를 포함한다. 차동 증폭기(204)는 필요에 따라 전류 I1 및 I2를 선택하여 내장된 히스테리시스를 제공하는 잇점이 있다. 히스테리시스는 대략 H = (I2 - (I1 / 2))/gm에 의해 주어질 수 있으며, 여기서 gm은 트랜스컨덕턴스를 나타낸다. 이렇게 하여, 출력(OUT)에서의 히스테리시스는 용이하게 제어될 수 있다. 차동 증폭기(204)는 두 개의 부하 요소(206 및 208)을 포함한다. 일 실시예에서, 부하 요소(206 및 208)는 p-형 전계 효과 트랜지스터(PFET)를 포함한다. 다른 실시예에서, 부하 요소(206 및 208)는 다른 형태의 전류원, 저항, 다이오드 또는 전류를 제어하는 본 발명이 속하는 분야에서 알려진 다른 요소 또는 회로를 포함한다. 부하 요소(206 및 208)를 위해 PFET가 사용되는 실시예에서, p-채널 트랜지스의 게이트 전압은 바람직하게는 I1과 정합되는 전류(예를 들어, I2)로부터 생성된다. I1은 바람직하게는 전류원(210)에 의해 제공되며, 이것은 적절한 크기의 트랜지스터(예를 들어, 전계 효과 트랜지스터(FET))에 의해 구현될 수 있다. 클럭 에지(CK 및 /CK)는 트랜지스터(212 및 214)의 게이트에서 입력되어 증폭기(204)를 인에이블(enable)시킨다. CK 및 /CK는 각각 증폭기(204)를 위한 VINP 및 VINN을 나타낸다. 토글 스위치(216)가 포함되어 증폭기(204)의 OUTP 및 OUTN의 사이에서 스위칭된다. 스위치(216)는 바람직하게는 전자적 스위치이며, 이것은 INVERT 신호에 따라 스위칭되는 적어도 하나의 전송 게이트(예를 들어, MOS 전송 게이트)를 포함한다.
INVERT 신호는 여러 가지 방식으로 생성될 수 있다. 바람직한 실시예에서, INVERT 신호는 도 4에 도시된 바와 같이 생성된다. 이러한 방식으로, 출력(OUT)은 토글 스위치(108)을 위한 피드백(feedback)으로 사용된다(도 4). 토글 스위치(108)는 INVERT 신호를 생성하며, 이것은 증폭기(204)를 스위칭하여 OUTN 또는 OUTP 중의 하나를 출력하도록 한다. 스위칭은, 예를 들어, 출력(OUT)의 음의 에지가 나타날 때 실행된다(예를 들어, 도 4를 참조). 이러한 방식으로, 더블 데이터 레이트가 출력(OUT)에서 제공된다. OUTN 및 OUTP는 교차적으로 양과 음의 에지를 제공한다. 양의 에지는 바람직하게는 OFF로 스위칭되어, 단지 음의 에지만이 스위치(216)를 통과하게 된다. 그리고 나서, 음의 에지가 제 2 단(220)에서 클럭 펄스를 위한 양의 에지로 형성된다. 도 5에 인버터(222)로 도시된 펄스 형성기(218)가 사용되어 음의 에지로부터 클럭 펄스를 생성한다. 다른 게이트 또는 회로가 또한 펄스 형성기를 위해 사용될 수 있다. 펄스 형성기(218)는 또한 클럭 펄스의 펄스 폭을 제공한다. 트랜지스터의 유형(예를 들어, N-형 전계 효과 트랜지스(NFET) 또는 p-형 전계 효과 트랜지스터(PFET)) 뿐만아니라 극성(예를 들어, 음 또는 양의 에지)은 본 발명이 속하는 기술분야에서 알려진 바에 따라 변경될 수 있음을 이해해야 한다.
도 6a 내지 6d를 참조하면, 본 발명의 실시예에 따른 수신기 회로가 개략적으로 도시되어 있다. 도 6a에서, 수신기 회로(300)는 바람직하게는 차동 증폭기(303)를 포함하는 제 1 단(302), 자기 리셋 펄스 생성기(304)를 구비하는 것으로 도시된 제 2 단(305)를 포함한다. 도 6b에서, 토글 스위치 또는 드라이버(306)는 펄스 생성기(304) 및 제 1 단(302)의 전송 게이트 또는 스위치(308)와 결합하여 동작함을 알 수 있다.
이 예에서, 토글 스위치(306)는 4 개의 전송 게이트(310)를 사용하며, 이들 은 전송 게이트(308)를 제어하기 위한 참조 노드 신호(RN) 및 RCRVOUT 신호에 기초하여 invertP 및 invertN 신호를 생성하는데 사용된다. 전송 게이트(308)는 invertP 및 invertN 신호에 따라 OUTN 및 OUTP의 사이의 노드(312)에서의 출력을 스위칭하여 펄스 생성기(304)에 음의 에지 클럭 신호를 제공한다. 제 2 단(305)은 리셋 회로(314)를 포함하며, 이것은 인버터(315)를 이용하여 RN 신호, reset1 신호 및 reset2 신호를 생성한다. RN, reset1 및 reset2 신호는 각각 트랜지스터(316, 318, 320)를 적절히 인에이블/디스에이블(enable/disable)시킨다. RN 및 reset2가 트랜지스터(316 및 320)의 전도를 인에이블할 때, 양의 에지가 RCRVOUT에 전가된다. reset1이 트랜지스터(318)를 통한 전도를 허용할 때, 양의 에지는 또한 인버터(322)에 의해 음의 에지로부터 반전된 후에 RCRVOUT에 전가된다. 인버터(329 및 322)는 스큐(skew)되어 더 빠른 응답 시간을 제공한다. 이것은 각 인버터의 트랜지스터의 강도가 다르게 되어 속도를 향상시킴을 의미한다. 예를 들어, 인버터(322 및 329)는 각각 약한 P 트랜지스터 및 강한 N 트랜지스터 그리고 강한 P 트랜지스터 및 약한 N 트랜지스터를 포함할 수 있다.
리셋 회로(314)는 또한 신호 np에 따라 리셋 타이밍을 위한 NAND 게이트를 포함한다. 트랜지스터(323)가 상승 에지 드라이버인 반면에 트랜지스터(321)는 하강 에지 드라이버이다. 출력 신호에서의 전류 중첩을 막기 위해서, 트랜지스터(321, 323)는 동일한 시간에 ON이 되지 않는다. 지연 라인(327)은 출력 신호를 위한 주어진 펄스 폭을 제공하도록 구성된 인버터를 포함한다. 지연 라인(327)의 인버터는 인버터(333)와 유사하며 짝수로 더해지거나 삭제될 수 있다.
전류원(324)은 트랜지스터(328)를 사용하여 전류 I1을 제공한다. 전류 I2는 트랜지스터(330)를 사용하여 제공된다. 트랜지스터(328)와 트랜지스터(330)는 거의 포화상태에서 동작한다. I1과 I2의 제어 비는 VREFP 생성기(332)에 의해 보장된다. 일 실시예에서, I1의 값은 대략 400 마이크로 암페어(AMP)이며, I2의 값은 대략 250 마이크로 암페어 정도이다. 이들 전류는 클럭 신호 사이의 지연 비정합을 감소하기 위해 필요한 히스테리시스 제어를 제공한다.
노드(312)에서의 출력의 반전은 전송 게이트(308)에 의해 구현된다. 다른 펄스 생성기가 사용될 수도 있지만, 바람직하게는 단(305)에서 스큐된 자기-리셋 드라이버/펄스 생성기가 사용된다. 이 예에서, 스큐된 자기-리셋 드라이버/펄스 생성기는 우수한 히스테리시스 제어를 허용한다. 히스테리시스는 약 -40 mV에서 약 +40 mV 사이의 값을 가질 수 있다. 히스테리시스는 또한 다른 값으로 조정될 수 있다.
시뮬레이션 결과에 의하면, DC 전류 부하는 종래기술에서 전형적으로 사용되는 부하(예를 들어, 도 1을 참조)에 비해 유리한 속도를 제공할 수 있다. 본 발명의 DC 전류 부하는 선형 범위에서 동작하는 트랜지스터, 다이오드 또는 저항 요소를 포함할 수 있다. 바람직하게, DC 부하는 DC 전류원을 형성하며, 이것은 유리한 속도를 제공한다.
일 실시예에서, 전체 지연은 종래기술의 회로에 비해 약 50%-100% 정도 감소되었다. 예를 들어, 본 발명에 따르면 약 950 ps의 지연이 약 500 ps - 650 ps로 감소되었다. 전류 미러를 떠나서, 감소된 이득은 DC 전류원이 노드(OUTN, OUTP)에 제공하는 감소된 부하와 (미러의) 지연의 부재에 의해 과보상(overcompensation)된다.
본 발명의 다른 잇점은 도 1의 전류 미러와 비교하여 (VINN 및 VINP의 사이의) 증가된 입력 공통 모드 거부에 있다. 본 발명의 공통 모드 거부 범위는 도 1과 비교하여 더 높은 임계 전압이 되며, 이것이 밀러 효과를 제거한다. 본 발명은 트랜지스터(330)를 저항, 즉, 예를 들어, (2 내지 2.5 볼트 사이의 공급 전압에서) 2 내지 4 KOhm의 저항으로 대체할 수 있다. 도 6b의 토글 스위치는 주종(master-slave) D 플립-플롭을 포함할 수 있다. 펄스 생성기(304)는 도시된 바와 같이 자기-리셋 드라이버 타입을 포함할 수 있다.
도 6c 및 6d는 참조 전류 생성기 회로(350, 360)를 도시한다. 회로(350)는 NFET 트랜지스터(354)를 사용하여 VIREF를 생성하며, NFET 트랜지스터는 그것의 게이트와 소스가 서로 연결되고, 게이트와 소스 그리고 공급 전압의 사이에 연결된 저항성 부하(356)를 갖는다. 회로(360)는 그것의 게이트에 VIREF가 인가되는 NFET(364)를 포함한다. PFET(366)는 VIREFP를 제공하며, 이것은 도 6a의 VREFP 생성기(332)의 전류원에 사용된다.
도 7a를 참조하면, 수신기 회로의 제 1 단(400)이 도시되어 있으며, 제 1 단(400)은 폴딩된 캐스코드 부하(402)를 포함한다. 앞서 기술한 대로, OUTN과 OUTP 사이의 스위칭을 위해 전송 게이트 또는 스위치(308)가 포함된다. 실제로, 폴딩된 캐스코드 부하(402)는 추가의 차동 증폭기를 나타낸다. 단(400)의 잇점은 밀러 효과의 제거에 따른 증가된 속도이다. 도 7a에 도시된 저항은 선택적이며 삭제될 수 있다. 도 7b는 VIREFP2를 생성하는 예시적인 회로(440)를 도시한다.
도 8을 참조하면, 본 발명에 따른 수신 회로의 제 1 단(500)의 다른 실시예가 도시되어 있다. 완전 차동 증폭기(502)에서는 전류 미러(504)가 DC 요소(506)를 포함하여 I2를 제공한다. DC 요소는 선형 범위에서 동작하는 트랜지스터, 저항 또는 (도시된 바와 같은) 다이오드(507)를 포함할 수 있다. DC 요소(506)를 위해 저항이 사용된다면, I1의 값이 약 400 마이크로 암페어이고 I2의 값이 약 250 마이크로 암페어일 때, 저항은 바람직하게는 수 KOhm, 즉 2-4 KOhm의 범위의 값을 포함할 수 있다. 트랜지스터(508, 509)는 전류원(510, 511)을 인에이블/디스에이블하여 OUTP 및 OUTN 신호를 생성한다. OUTP 및 OUTN 신호는 전송 게이트(308)(예를 들어, 도 6a의 금속 산화물 반도체(MOS) 전송 게이트)에 따라 스위칭된다.
도 9를 참조하면, 본 발명의 다른 실시예가 도시되어 있다. 이 실시예에서, 스위칭가능한 전류 미러 회로(602)가 사용된다. 회로(602)는 invertN 신호에 의해 인에이블되는 제 1 전류 미러(603)와 invertP 신호에 의해 인에이블되는 제 2 전류 미러(604)를 포함한다.
(본 발명의 범위를 제한하기 위한 것이 아닌 예시적인) 차동 입력 신호를 위한 대칭 클럭 수신기의 바람직한 실시예를 기술하였지만, 상기한 내용의 관점에서 본 발명이 속하는 분야의 기술자에 의해 수정 및 변경이 가능할 것이다. 따라서, 첨부된 청구범위에 의해 기재된 본 발명의 범위 및 취지를 벗어나지 않는 한도에서 개시된 본 발명의 특정 실시예에서의 변경이 가능함을 이해해야 한다. 본 발명은 특허법에서 요구하는 바에 따라 상세하게 기술하였으나, 특허증에 의해 보호되고 청구되는 것은 첨부된 청구범위에 기술된다.

Claims (24)

  1. 클럭 회로에 있어서,
    클럭 신호를 위한 입력부를 포함하며 제 1 출력 신호 및 제 2 출력 신호를 제공하는 제 1 회로단과,
    상기 제 1 회로단에 연결되며 제어 신호에 따라 상기 제 1 회로단에 의해 생성된 상기 제 1 출력 신호 및 상기 제 2 출력 신호 중의 하나를 선택하여 출력 극성을 스위칭하는 스위치와,
    상기 스위치를 통하여 상기 제 1 회로단에 연결되며, 상기 스위치로부터 입력된 상기 제 1 출력 신호 및 상기 제 2 출력 신호를 형성하고, 상기 제 1 출력 신호 및 상기 제 2 출력 신호에 기초하여 클럭 펄스를 출력하는 출력부를 포함하며, 상기 제어 신호가 상기 클럭 펄스로부터 생성되는 제 2 회로단을 포함하는
    클럭 회로.
  2. 제 1 항에 있어서,
    상기 제 1 회로단은 차동 증폭기를 포함하는
    클럭 회로.
  3. 제 2 항에 있어서,
    상기 차동 증폭기는 상기 제 1 및 제 2 출력 신호를 생성하기 위해 제 1 전류를 생성하는 전류 미러를 포함하는
    클럭 회로.
  4. 제 3 항에 있어서,
    상기 전류 미러는 상기 제 1 출력 신호를 생성하는 제 1 전류 미러 부분과 상기 제 2 출력 신호를 생성하는 제 2 전류 미러를 포함하며, 상기 제 1 및 제 2 전류 미러 부분은 상기 제어 신호에 따라 선택가능한
    클럭 회로.
  5. 제 2 항에 있어서,
    상기 차동 증폭기는 상기 제 1 및 제 2 출력 신호를 생성하기 위해 제 1 전류를 생성하는 직류 전류 부하를 포함하는
    클럭 회로.
  6. 제 2 항에 있어서,
    상기 차동 증폭기는,
    상기 제 1 및 제 2 출력 신호를 생성하기 위해 제 1 전류를 생성하는 제 1 전류원과,
    상기 제 2 회로단의 출력에서 히스테리시스가 제어되도록 제 2 전류를 생성하는 제 2 전류원을 포함하는
    클럭 회로.
  7. 제 6 항에 있어서,
    상기 히스테리시스는 H = (Ifirst - Isecond/2)/gm에 의해 주어지며, 여기서 Ifirst는 상기 제 1 전류이고, Isecond는 상기 제 2 전류이며, gm은 상기 차동 증폭기의 트랜스컨덕턴스인
    클럭 회로.
  8. 제 1 항에 있어서,
    상기 클럭 펄스는 상기 입력 클럭 신호의 상승 및 하강 에지 모두에 대해 생 성되는
    클럭 회로.
  9. 제 1 항에 있어서,
    상기 스위치에 연결되며, 상기 제 2 회로단의 출력에 의해 구동되는 전송 게이트를 포함하며, 상기 스위치를 위한 제어신호를 생성하는 드라이버를 더 포함하는
    클럭 회로.
  10. 제 1 항에 있어서,
    상기 펄스 형성기는 자기-리셋 펄스 생성기(self-resetting pulse generator)를 포함하는
    클럭 회로.
  11. 제 1 항에 있어서,
    상기 제 1 회로단은 완전 차동 전류 미러 증폭기를 포함하는
    클럭 회로.
  12. 제 1 항에 있어서,
    상기 제 1 회로단은 폴딩된 캐스코드 부하를 갖는 차동 증폭기를 포함하는
    클럭 회로.
  13. 더블 데이터 레이트 클럭 회로에 있어서,
    제 1 출력 신호 및 제 2 출력 신호를 제공하는 차동 증폭기와, 클럭 신호를 위한 입력부와, 제어 신호에 따라 상기 차동 증폭기에 의해 생성된 상기 제 1 출력 신호 및 상기 제 2 출력 신호 중의 하나를 선택하여 출력 극성을 스위칭하는 전송 게이트를 포함하는 제 1 회로단과,
    상기 제 1 회로단에 연결되며, 상기 제 1 출력 신호 및 상기 제 2 출력 신호를 수신하여 상기 제 1 출력 신호 및 상기 제 2 출력 신호에 따라 클럭 펄스를 생성하여 출력하는 펄스 생성기를 포함하는 제 2 회로단과,
    상기 펄스 생성기의 출력에 기초하여 상기 제어 신호를 생성하는 토글 스위치를 포함하는
    클럭 회로.
  14. 제 13 항에 있어서,
    상기 차동 증폭기는 상기 제 1 및 제 2 출력 신호를 생성하기 위해 제 1 전류를 생성하는 전류 미러를 포함하는
    클럭 회로.
  15. 제 14 항에 있어서,
    상기 전류 미러는 상기 제 1 출력 신호를 생성하는 제 1 전류 미러 부분과 상기 제 2 출력 신호를 생성하는 제 2 전류 미러 부분을 포함하며, 상기 제 1 및 제 2 전류 미러 부분은 상기 제어 신호에 따라 선택가능한
    클럭 회로.
  16. 제 13 항에 있어서,
    상기 차동 증폭기는 상기 제 1 및 제 2 출력 신호를 생성하기 위해 제 1 전류를 생성하는 직류 전류 부하를 포함하는
    클럭 회로.
  17. 제 13 항에 있어서,
    상기 차동 증폭기는,
    상기 제 1 및 제 2 출력 신호를 생성하기 위해 제 1 전류를 생성하는 제 1 전류원과,
    상기 제 2 회로단의 출력에서의 히스테리시스가 제어되도록 제 2 전류를 생성하는 제 2 전류원을 포함하는
    클럭 회로.
  18. 제 17 항에 있어서,
    상기 히스테리시스는 H = (Ifirst - Isecond/2)/gm에 의해 주어지며, 여기서 Ifirst는 상기 제 1 전류이고, Isecond는 상기 제 2 전류이며, gm은 상기 차동 증폭기의 트랜스컨덕턴스인
    클럭 회로.
  19. 제 13 항에 있어서,
    상기 클럭 펄스는 상기 입력 클럭 신호의 상승 및 하강 에지 모두에 대해 생성되는
    클럭 회로.
  20. 제 13 항에 있어서,
    상기 토글 스위치는 상기 제 2 회로단의 출력에 의해 구동되는 전송 게이트를 포함하며, 상기 드라이버는 상기 전송 게이트를 위한 제어신호를 생성하는
    클럭 회로.
  21. 제 13 항에 있어서,
    상기 펄스 생성기는 자기-리셋 펄스 생성기를 포함하는
    클럭 회로.
  22. 제 13 항에 있어서,
    상기 제 1 회로단은 폴딩된 캐스코드 부하 차동 증폭기를 포함하는
    클럭 회로.
  23. 제 13 항에 있어서,
    상기 제 1 회로단은 완전 차동 전류 미러 증폭기를 포함하는
    클럭 회로.
  24. 삭제
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