JP2013232719A - アイソレーション回路 - Google Patents

Abstract

【課題】ＤＣ信号とＡＣ信号とを１つの伝送路で伝送可能な容量結合型またはトランス結合型のアイソレーション回路を提供する。
【解決手段】容量結合方式のアイソレーション回路１，１Ａにおいて、入力側回路２は、入力信号ＩＮの立上がりエッジのタイミングで、電圧値が標準電圧から急峻に上昇または下降した後、緩やかに標準電圧に戻る第１の電圧パルスを送出する。入力側回路２は、入力信号ＩＮの立下がりエッジのタイミングで、電圧値が標準電圧から第１の電圧パルスと逆方向に急峻に上昇または下降した後、緩やかに標準電圧に戻る第２の電圧パルスを送出する。
【選択図】図８

Description

この発明は、アイソレーション回路に関し、たとえば、容量結合またはトランス結合を用いたアイソレーション回路に好適に利用できるものである。

産業用機器などにおいては高電圧部と低電圧部の間でデジタル通信を行う必要がある。このような場合には、電気的絶縁が必要であり、高電圧部から低電圧部への直流電流を遮断した上でデジタル通信を行なうアイソレータ（アイソレーション回路）が必要となる。

アイソレータの方式の１つとして容量結合またはトランス結合を用いたものが知られている。しかし、容量結合またはトランス結合を用いたアイソレータは、そのままでは直流（ＤＣ）信号を通すことができない。

容量結合方式のアイソレータにおいて交流（ＡＣ）信号に加えてＤＣ信号を通すための工夫として、たとえば、米国特許第７７５５４００号明細書（特許文献１）は次のような技術を開示する。この文献の技術では、ＤＣ信号を通すための経路とＡＣ信号を通すための経路とが別々に設けられる。ＤＣ信号を通すための経路の入力側では、送信信号にアップデートパルス（Update Pulse）が付加される。このアップデートパルスは出力側で除去される。

特開２０１０−１６８１５号公報（特許文献２）の図５〜図７には、駆動回路と受信機回路とが容量結合された構成が記載されている。この文献の技術においても上記の技術と同様に、駆動回路においてＤＣ信号にキープアライブパルス（上記のアップデートパルスに相当する）が付加される。このキープアライブパルス（Keep Alive Pulse）は、受信機回路に設けられた遅延フィルタによって除去される。

米国特許第７７５５４００号明細書 特開２０１０−１６８１５号公報

上記の従来技術では、ＤＣ信号を通すための経路とＡＣ信号を通すための経路とが別々に設けられている。このため、ＤＣ信号とＡＣ信号とが切替わる際にタイミングのずれが発生し、および経路の占める面積の増大となった。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、容量結合方式のアイソレーション回路が提供される。入力側回路は、入力信号の立上がりエッジのタイミングで、電圧値が標準電圧から急峻に上昇または下降した後、緩やかに標準電圧に戻る第１の電圧パルスを送出する。入力側回路は、入力信号の立下がりエッジのタイミングで、電圧値が標準電圧から第１の電圧パルスと逆方向に急峻に上昇または下降した後、緩やかに標準電圧に戻る第２の電圧パルスを送出する。

上記の一実施の形態によれば、ＤＣ信号とＡＣ信号とが１つの伝送路で伝送可能である。

実施の形態１によるアイソレータ１の概略的な構成を示す図である。 ＡＣ信号を伝送する場合においてアイソレータ１の各部の電圧波形を示す図である。 ＤＣ信号を伝送する場合においてアイソレータ１の各部の電圧波形を示す図である。 従来のアイソレータにおいてＡＣ信号を伝送するときの動作を説明するための図である。 従来のアイソレータにおいてＤＣ信号を伝送するときの動作を説明するための図である。 変形例２のアイソレータにおいてＡＣ信号を伝送するときの動作を説明するための図である。 変形例２のアイソレータにおいてＤＣ信号を伝送するときの動作を説明するための図である。 実施の形態２によるアイソレータ１Ａの全体構成を示すブロック図である。 ＡＣ信号を伝送する場合において図８のアイソレータ１Ａの各部の電圧波形を示す図である。 ＤＣ信号を伝送する場合において図８のアイソレータ１Ａの各部の電圧波形を示す図である。 ＡＣ信号、ＤＣ信号、ＡＣ信号の順に入力が切替わった場合における図８のアイソレータ１Ａの動作を説明するための図である。 Ｒｉｓｅ／Ｆａｌｌ制御回路１１の具体的構成例を示すブロック図である。 図１２に示すＲｉｓｅ／Ｆａｌｌ制御回路１１の各信号波形を示す図である。 図１２のＲｉｓｅ信号制御回路１１４の具体的構成例を示す回路図である。 図１４のＲｉｓｅ信号制御回路１１４の真理値表を示す図である。 図１２のＦａｌｌ信号制御回路１１５の具体的構成例を示す回路図である。 図１６のＦａｌｌ信号制御回路１１５の真理値表を示す図である。 出力側回路３の変形例としての出力側回路３Ａの構成を示す回路図である。 実施の形態３によるアイソレータ２００の概略的な構成を示す図である。 ＡＣ信号を伝送する場合においてアイソレータ２００の各部の信号波形を示す図である。 ＤＣ信号を伝送する場合においてアイソレータ２００の各部の信号波形を示す図である。 実施の形態４によるアイソレータ２００Ａの全体構成を示すブロック図である。 ＡＣ信号を伝送する場合において図２２のアイソレータ２００Ａの各部の信号波形を示す図である。 ＤＣ信号を伝送する場合において図２２のアイソレータ２００Ａの各部の信号波形を示す図である。 ＡＣ信号、ＤＣ信号、ＡＣ信号の順に入力が切替わった場合における図２２のアイソレータ２００Ａの動作を説明するための図である。

以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

＜実施の形態１＞
［アイソレータ１の全体構成］
図１は、実施の形態１によるアイソレータ１の概略的な構成を示す図である。図１を参照して、アイソレータ１は、容量結合型のものであり、入力信号ＩＮを受ける入力側回路２と、入力信号ＩＮを再生した出力信号ＯＵＴを出力する出力側回路３と、入力側回路２と出力側回路３との間に挿入される第１および第２の容量素子Ｃ１，Ｃ２とを含む。容量素子Ｃ１，Ｃ２によって差動信号を通過させる差動対が構成される。以下、アイソレータ１の動作について説明する。

［アイソレータ１の動作］
（ＡＣ信号を伝送する場合）
図２は、ＡＣ信号を伝送する場合においてアイソレータ１の各部の電圧波形を示す図である。図２では、上から順に、入力信号ＩＮ、容量素子Ｃ１の入力側端子Ａの電圧、容量素子Ｃ２の入力側端子／Ａの電圧、容量素子Ｃ１の出力側端子Ｂの電圧、容量素子Ｃ２の出力側端子／Ｂの電圧、出力側端子間の差電圧（Ｂ−／Ｂ）、および出力信号ＯＵＴの各波形が示されている。

図２において、入力側回路２の電源電圧をＶＣＣとし、出力側回路３の電源電圧をＶＤＤとする。図２では、入力側回路２および出力側回路３の接地電圧を単に０と表記しているが、実際の電位は入力側と出力側とで異なっていてもよい（以上は、後続する各波形図についても同じ）。なお、この明細書では、文字「Ａ」に上線が付されている場合「／Ａ」のように表記する。

図１、図２を参照して、入力側回路２は、入力信号ＩＮの立上がりエッジを検出すると（時刻ｔ１，ｔ３，ｔ５）、電圧値が第１の標準電圧（図２ではＶＣＣ／２）から急峻に上昇した後、第１の標準電圧まで緩やかに戻る電圧パルス（以下、「電圧パルスＲ１」と称する）を容量素子Ｃ１の入力側端子Ａに印加する。入力側回路２は、入力信号ＩＮの立上がりエッジおいてさらに、第２の標準電圧（図２ではＶＣＣ／２）から急峻に下降した後、第２の標準電圧まで緩やかに戻る電圧パルス（以下、「電圧パルスＲ２」と称する）を容量素子Ｃ２の入力側端子／Ａに入力する。このように第１の容量素子Ｃ１と第２の容量素子とで逆方向に変化する電圧パルスが印加される。

入力側回路２は、入力信号ＩＮの立下がりエッジを検出すると（時刻ｔ２，ｔ４，ｔ６）、電圧値が第１の標準電圧（図２ではＶＣＣ／２）から急峻に下降した後、第１の標準電圧まで緩やかに戻る電圧パルス（以下、「電圧パルスＦ１」と称する）を容量素子Ｃ１の入力側端子Ａに印加する。入力側回路２は、入力信号ＩＮの立下がりエッジおいてさらに、第２の標準電圧（図２ではＶＣＣ／２）から急峻に上昇した後、第２の標準電圧まで緩やかに戻る電圧パルス（以下、「電圧パルスＦ２」と称する）を容量素子Ｃ２の入力側端子／Ａに入力する。このように入力信号ＩＮの立上がりエッジ（時刻ｔ１，ｔ３，ｔ５）と立下がりエッジ（時刻ｔ２，ｔ４，ｔ６）とで、逆方向に変化する電圧パルスが印加される。

各容量素子Ｃ１，Ｃ２に印加される電圧パルスＲ１，Ｒ２，Ｆ１，Ｆ２のうち、急峻に電圧が変化する部分は容量素子Ｃ１，Ｃ２を通過するが、緩やかに電圧が変化する部分は容量素子Ｃ１，Ｃ２を通過しない。したがって、容量素子Ｃ１，Ｃ２の出力側端子Ｂ，／Ｂには、入力側端子Ａ，／Ａに印加された電圧パルスＲ１，Ｒ２，Ｆ１，Ｆ２のうち急峻に変化する部分に応じた波形の電圧がそれぞれ生成される。なお、図２では、容量素子Ｃ１，Ｃ２の出力側端子Ｂ，／Ｂのコモン電圧をＶＣＭとしている。

出力側回路３は、容量素子Ｃ１の出力側端子Ｂの電圧と容量素子Ｃ２の出力側端子／Ｂの電圧との差電圧（Ｂ−／Ｂ）を所定の参照電圧Ｒｅｆ１，Ｒｅｆ２と比較する（ただし、Ｒｅｆ１＞０＞Ｒｅｆ２とする）。出力側回路３は、差電圧（Ｂ−／Ｂ）が参照電圧Ｒｅｆ１を超えたとき出力信号ＯＵＴをＨレベルにし、差電圧（Ｂ−／Ｂ）が参照電圧Ｒｅｆ２未満となったとき出力信号ＯＵＴをＬレベルにする。出力側回路３は、差電圧（Ｂ−／Ｂ）が参照電圧Ｒｅｆ２以上でありかつ参照電圧Ｒｅｆ１以下である場合、出力信号ＯＵＴの論理レベルを変化させない。こうして入力信号ＩＮが再生される。このような出力側回路３の機能は、たとえば、図８で後述するヒステリシスコンパレータによって実現できる。

（ＤＣ信号を伝送する場合）
図３は、ＤＣ信号を伝送する場合においてアイソレータ１の各部の電圧波形を示す図である。図３では、上から順に、入力信号ＩＮ、クロック信号ＣＬＫ、容量素子Ｃ１の入力側端子Ａの電圧、容量素子Ｃ２の入力側端子／Ａの電圧、容量素子Ｃ１の出力側端子Ｂの電圧、容量素子Ｃ２の出力側端子／Ｂの電圧、出力側端子間の差電圧（Ｂ−／Ｂ）、および出力信号ＯＵＴの各波形が示されている。図３において、時刻ｔ５まで入力信号ＩＮはハイレベル（Ｈレベル）であり、時刻ｔ５以降、入力信号ＩＮはローレベル（Ｌレベル）である。

図１、図３を参照して、入力側回路２は、入力信号ＩＮが所定時間Ｈレベルのまま変化しないと、入力信号ＩＮの立上がりエッジを検出したときと同じ電圧パルスＲ１，Ｒ２を容量素子Ｃ１，Ｃ２の入力側端子Ａ，／Ａにそれぞれ印加する。電圧パルスを印加するタイミングは、たとえば、入力側回路２が内蔵するクロックから生成されるクロック信号ＣＬＫの立上がり（時刻ｔ１，ｔ２，ｔ３，ｔ４）に同期させる。もっとも、電圧パルスを印加するタイミングは、クロック信号ＣＬＫの立下がりもしくは立上がり・立下がりの両方に同期してもよい。

図３の時刻ｔ５において、入力信号ＩＮがＨレベルからＬレベルに切替わる。入力側回路２は、この入力信号ＩＮの立下がりエッジを検出して図２で説明した電圧パルスＦ１，Ｆ２を容量素子Ｃ１，Ｃ２の入力側端子Ａ，／Ａにそれぞれ印加する。

入力信号ＩＮの論理レベルの変化が検出された時刻ｔ５以降、時刻ｔ６までの所定期間は、クロック信号ＣＬＫがオフとなる。この所定期間の間、入力信号ＩＮの論理レベルが変化しない状態が継続されると、クロック信号の出力が再開される。

入力側回路２は、入力信号ＩＮが所定時間、Ｌレベルのまま変化しないとき、入力信号ＩＮの立下がりエッジを検出したときに生成した電圧パルスと同じ電圧パルスＦ１，Ｆ２を容量素子の入力側端子Ａ，／Ａにそれぞれ印加する。図３の場合、電圧パルスＦ１，Ｆ２はクロック信号ＣＬＫの立上がりエッジに同期して時刻ｔ６，ｔ７，ｔ８に印加される。

出力側回路３の動作は、図２の場合と同じであり、ヒステリシスコンパレータと同様に動作する。すなわち、出力側回路３は、容量素子Ｃ１の出力側端子Ｂの電圧と容量素子Ｃ２の出力側端子／Ｂの電圧との差電圧（Ｂ−／Ｂ）を所定の参照電圧Ｒｅｆ１，Ｒｅｆ２と比較する（ただし、Ｒｅｆ１＞０＞Ｒｅｆ２とする）。

時刻ｔ１，ｔ２，ｔ３，ｔ４において、差電圧（Ｂ−／Ｂ）が参照電圧Ｒｅｆ１を超えているが、出力信号ＯＵＴは既にＨレベルであるので、そのＨレベルの状態が維持される。時刻ｔ５において、差電圧（Ｂ−／Ｂ）が参照電圧Ｒｅｆ２未満となるので、出力信号ＯＵＴはＨレベルからＬレベルに切替わる。時刻ｔ６，ｔ７，ｔ８において、差電圧（Ｂ−／Ｂ）が参照電圧Ｒｅｆ２未満となっているが、出力信号は既にＬレベルであるので、そのＬレベルの状態が維持される。こうして入力信号ＩＮが再生される。

［従来技術と比較した実施の形態１の効果］
以下、実施の形態１のアイソレータ１の動作を、従来の容量結合方式のアイソレータと比較して説明する。

（従来のアイソレータの動作の概要）
図４は、従来のアイソレータにおいてＡＣ信号を伝送するときの動作を説明するための図である。図４では、図２の場合と同様に、入力信号ＩＮとしてＡＣ信号が入力された場合におけるアイソレータの各部の電圧波形が示されている。

図１、図４を参照して、従来のアイソレータでは、容量素子Ｃ１の入力側端子Ａに入力信号ＩＮがそのまま入力され、容量素子Ｃ２の入力側端子／Ａに入力信号ＩＮを反転した信号が入力される。

既に説明したように、容量素子Ｃ１，Ｃ２の入力側端子Ａ，／Ａの電圧が急峻に変化するときはその変化に応じた電圧が出力側端子Ｂ，／Ｂに現れる。容量素子Ｃ１，Ｃ２の入力側端子Ａ，／Ａの電圧が変化しない場合には、出力側端子Ｂ，／Ｂの電圧は所定のバイアス電圧であるコモンモード電圧ＶＣＭに等しくなる。したがって、図４に示すように、容量素子Ｃ１，Ｃ２の出力側端子Ｂ，／Ｂには、入力信号ＩＮの立上がりエッジのタイミング（時刻ｔ１，ｔ３，ｔ５）および立下がりエッジのタイミング（時刻ｔ２，ｔ４，ｔ６）でパルス状の電圧が生じる。これらの容量素子Ｃ１，Ｃ２の出力側端子Ｂ，／Ｂの電圧波形は、図２の場合と同じである。この結果、図２の場合と同様に、ヒステリシスコンパレータを用いて、容量素子Ｃ１の出力側端子Ｂの電圧と容量素子Ｃ２の出力側端子／Ｂの電圧との差電圧（Ｂ−／Ｂ）を参照電圧Ｒｅｆ１，Ｒｅｆ２と比較することにより、入力信号ＩＮを再生することができる。

図５は、従来のアイソレータにおいてＤＣ信号を伝送するときの動作を説明するための図である。図５では、図３の場合と同様に、時刻ｔ５まで入力信号ＩＮがＨレベルであり、時刻ｔ５以降、入力信号ＩＮがＬレベルになる例が示されている。

図１、図５を参照して、従来のアイソレータにおいても、時刻ｔ１，ｔ２，ｔ３，ｔ４，ｔ６，ｔ７，ｔ８のタイミングで入力信号ＩＮにアップデートパルスが付加される。しかしながら、この場合のアップデートパルスは、実施の形態１の場合と異なり、立上がりエッジおよび立下がりエッジの両方とも急峻なものである。アップデートパルスが付加された入力信号ＩＮは、容量素子Ｃ１の入力側端子Ａに入力される。容量素子Ｃ２の入力側端子／Ａには、容量素子Ｃ１の入力側端子Ａに入力された信号を反転した信号が入力される。この結果、容量素子Ｃ１，Ｃ２の出力側端子Ｂ，／Ｂには、アップデートパルスの立上がりエッジおよび立下がりエッジの両方のタイミング（図５の時刻ｔ１，ｔ１ａ，…，ｔ４，ｔ４ａ，ｔ６，ｔ６ａ，…，ｔ８，ｔ８ａ）で電圧パルスが発生する。したがって、ヒステリシスコンパレータを用いて、容量素子Ｃ１の出力側端子Ｂの電圧と容量素子Ｃ２の出力側端子／Ｂの電圧との差電圧（Ｂ−／Ｂ）を参照電圧Ｒｅｆ１，Ｒｅｆ２と比較したときには、アップデートパルスの付加された入力信号が再生されることになる。最終的に入力信号ＩＮを再生するためには、フィルタ回路などを用いてアップデートパルスを除去しなればならない。

（従来のアイソレータの課題）
このように従来のアイソレータにおいてＤＣ信号を伝送するときには、入力側回路で付加されたアップデートパルスを除去するためのフィルタ回路を出力側回路に設けなければならない。このフィルタ回路（ローパスフィルタに相当する）を周波数の高いＡＣ信号は通過できないので、従来技術では、ＤＣ信号用の伝送路とＡＣ信号用の伝送路との２つの伝送路を別々に設けなければならなかった。

伝送路が別々に設けられていると、入力信号がＤＣ信号からＡＣ信号に切替わる際に先頭ビットに欠けが発生する。このビットの欠けをなくすためには交流信号に遅延回路を設置する必要があり、高速伝送の観点から不利である。

さらに、伝送路が別々に設けられていると、入出力結合用の容量素子が４個必要となり、小型化の観点から不利である。

（実施の形態１によるアイソレータ１の効果）
実施の形態１によるアイソレータ１によれば、従来のアップデートパルスに代えて、図２、図３で説明した形状の電圧パルスＲ１，Ｒ２，Ｆ１，Ｆ２を用いる。このため、ヒステリシスコンパレータなどを用いて元の入力信号を再生したときに、入力時に付加された電圧パルスＲ１，Ｒ２，Ｆ１，Ｆ２は残らない。この結果、出力側回路では、ＡＣ信号とＤＣ信号とで同一の信号処理を行なうことができるので、１つの伝送路でＡＣ信号とＤＣ信号の伝送が可能となる。

さらに、実施の形態１によれば、大きな設置スペースを必要とする入出力結合用の容量素子の数を従来よりも２個削減することができる。ＤＣ信号とＡＣ信号とで伝送路の切替が不要になるため、切替による遅延時間がなくなり、これによってより高速な信号伝送が可能になる。

［変形例１］
図１において、１個の容量素子のみを用いて、上記の実施の形態１の場合と類似の方法で、入力側回路２から出力側回路３にＡＣ信号およびＤＣ信号の伝送を行なうことができる。以下、容量素子Ｃ１のみを用いて信号伝送する方法について具体的に説明する。

図１〜図３を参照して、ＡＣ信号を伝送するときには、入力側回路２は、ＡＣ信号の立上がりエッジのタイミングで電圧パルスＲ１を容量素子Ｃ１の入力側端子Ａに出力し、ＡＣ信号の立下がりエッジのタイミングで電圧パルスＦ１を容量素子Ｃ１の入力側端子Ａに出力する。この場合、容量素子Ｃ１の出力側端子Ｂに発生する電圧を、単一信号入力のヒステリシスコンパレータを用いて参照電圧Ｒｅｆ３，Ｒｅｆ４（ただし、Ｒｅｆ３＞ＶＣＭ＞Ｒｅｆ４＞０）と比較することによって、入力されたＡＣ信号を再生することができる。

ＤＣ信号を伝送するときには、入力側回路２は、入力信号ＩＮが所定時間、Ｈレベルのまま変化しないときには、電圧パルスＲ１を容量素子Ｃ１の入力側端子Ａに出力する。入力側回路２は、入力信号ＩＮが所定時間、Ｌレベルのまま変化しないときには、電圧パルスＦ１を容量素子Ｃ１の入力側端子Ａに出力する。この場合も、容量素子Ｃ２の出力側端子Ｂに発生する電圧を、単一信号入力のヒステリシスコンパレータを用いて参照電圧Ｒｅｆ３，Ｒｅｆ４（ただし、Ｒｅｆ３＞ＶＣＭ＞Ｒｅｆ４＞０）と比較することによって、入力されたＤＣ信号を更新することができる。

上記の方法は、差動信号の振幅を参照電圧と比較する実施の形態１の場合に比べると、単一信号であるためにヒステリシスコンパレータに入力される電圧の振幅が小さくなる。そのため差動信号に対するコモンモードノイズ耐性、および、小電圧振幅によるノイズ耐性が低下することを考慮する必要がある。

なお、上記の説明とは逆に、ＡＣ信号の立上がりエッジのタイミングまたはＤＣ信号でＨレベルのときに電圧パルスＦ１を送出し、ＡＣ信号の立下りエッジのタイミングまたはＤＣ信号でＬレベルのときに電圧パルスＲ１を送出するようにしてもよい。

［変形例２］
図１において、容量素子Ｃ１，Ｃ２を互いに異なるタイミングで独立に用いるようにしてもＡＣ信号およびＤＣ信号の伝送が可能である。すなわち、ＡＣ信号の立上がりエッジのタイミングまたはＨレベルのＤＣ信号におけるアップデートパルス送出のタイミングでは、容量素子Ｃ１のみに電圧パルスＲ１またはＦ１を印加する。ＡＣ信号の立下りエッジのタイミングまたはＬレベルのＤＣ信号におけるアップデートパルス送出のタイミングでは、容量素子Ｃ２のみに電圧パルスＲ２またはＦ２を印加する。以下、図６、図７を参照して具体的に説明する。

図６は、変形例２のアイソレータにおいてＡＣ信号を伝送するときの動作を説明するための図である。図６では、図２の場合と同様に、入力信号ＩＮとしてＡＣ信号が入力された場合における図１のアイソレータの各部の電圧波形が示されている。

図１、図６を参照して、変形例２のアイソレータの場合、入力側回路２は、入力信号の立上がりエッジのタイミング（時刻ｔ１，ｔ３，ｔ５）で、容量素子Ｃ１の入力側端子Ａのみに電圧パルスＲ１を印加する。入力側回路２は、入力信号の立下がりエッジのタイミング（時刻ｔ２，ｔ４，ｔ６）で、容量素子Ｃ２の入力側端子／Ａのみに電圧パルスＦ２を印加する。

なお、この場合の電圧パルスＲ１，Ｆ２の標準電圧はＶＣＣ／２ではなく、接地電圧ＧＮＤレベルにすることができる。すなわち、電圧パルスＲ１，Ｆ２の電圧値は、接地電圧ＧＮＤから電源電圧ＶＣＣに近い値まで急峻に上昇した後、緩やかに接地電圧ＧＮＤに戻るように変化してもよい。

容量素子Ｃ１の入力側端子Ａに電圧パルスＲ１が印加されることによって、出力側端子Ｂに電圧パルスＲ１ｂが発生する。出力側回路３は、この電圧パルスＲ１ｂのピーク値が参照電圧Ｒｅｆ１を超えたことを検知することによって、出力信号ＯＵＴをＬレベルからＨレベルに切替える。同様に、容量素子Ｃ２の入力側端子／Ａに電圧パルスＦ２が印加されることによって、出力側端子／Ｂに電圧パルスＦ２ｂが発生する。出力側回路３は、この電圧パルスＦ２ｂのピーク値が参照電圧｜Ｒｅｆ２｜（ただし、｜Ｒｅｆ２｜はＲｅｆ２の絶対値を表わす）を超えたことを検知することによって、出力信号ＯＵＴをＨレベルからＬレベルに切替える。

なお、図２、図３で説明した場合と同様に、出力側回路３は、容量素子Ｃ１の出力側端子Ｂの電圧と容量素子Ｃ２の出力側端子／Ｂの電圧との差電圧（Ｂ−／Ｂ）を所定の参照電圧Ｒｅｆ１，Ｒｅｆ２と比較してもよい。

図７は、変形例２のアイソレータにおいてＤＣ信号を伝送するときの動作を説明するための図である。図７では、図３の場合と同様に、時刻ｔ５まで入力信号ＩＮがＨレベルであり、時刻ｔ５以降、入力信号ＩＮがＬレベルになる例が示されている。

図１、図７を参照して、変形例２のアイソレータの場合、入力側回路２は、入力信号ＩＮが所定時間、Ｈレベルのまま変化しないと、クロック信号ＣＬＫの立上がりエッジのタイミング（時刻ｔ１，ｔ２，ｔ３，ｔ４）で、容量素子Ｃ１の入力側端子Ａのみに電圧パルスＲ１を印加する。入力側回路２は、入力信号ＩＮが所定時間、Ｌレベルのまま変化しないと、クロック信号ＣＬＫの立上がりエッジのタイミング（時刻ｔ６，ｔ７，ｔ８）で、容量素子Ｃ２の入力側端子／Ａのみに電圧パルスＦ２を印加する。

容量素子Ｃ１の入力側端子Ａに電圧パルスＲ１が印加されることによって、出力側端子Ｂに電圧パルスＲ１ｂが発生する。出力側回路３は、容量素子Ｃ１の出力側端子Ｂに生じた電圧パルスＲ１ｂのピーク値が参照電圧Ｒｅｆ１を超えたことを検知したとき、既に出力信号ＯＵＴがＨレベルの場合にはＨレベルを維持する。同様に、容量素子Ｃ２の入力側端子／Ａに電圧パルスＦ２が印加されることによって、出力側端子／Ｂに電圧パルスＦ２ｂが発生する。出力側回路３は、容量素子Ｃ２の出力側端子／Ｂに生じた電圧パルスＦ２ｂのピーク値が参照電圧｜Ｒｅｆ２｜を超えたことを検知したとき、既に出力信号ＯＵＴがＬレベルの場合にはＬレベルを維持する。

上記においても、図２、図３で説明した場合と同様に、出力側回路３は、容量素子Ｃ１の出力側端子Ｂの電圧と容量素子Ｃ２の出力側端子／Ｂの電圧との差電圧（Ｂ−／Ｂ）を所定の参照電圧Ｒｅｆ１，Ｒｅｆ２と比較してもよい。

なお、容量素子Ｃ１の入力側端子Ａには、電圧パルスＲ１に代えて電圧パルスＦ１を印加してもよい。容量素子Ｃ２の入力側端子／Ａには、電圧パルスＦ２に代えて電圧パルスＲ１を印加してもよい。なお、この場合の電圧パルスＦ１，Ｒ２の標準電圧はＶＣＣ／２ではなく、電源電圧ＶＣＣレベルにできる。すなわち、電圧パルスＦ１，Ｒ２の電圧値は、電源電圧ＶＣＣから接地電圧ＧＮＤに近い値まで急峻に下降した後、緩やかに電源電圧ＶＣＣに戻るように変化してもよい。

＜実施の形態２＞
図８は、実施の形態２によるアイソレータ１Ａの全体構成を示すブロック図である。図８のアイソレータ１Ａは、図１のアイソレータ１の入力側回路２および出力側回路３の具体的構成例を示すものである。

［入力側回路２の構成］
図８を参照して、まず、入力側回路２の構成について説明する。入力側回路２は、第１および第２のスイッチ回路２０，３０と、第１および第２のバイアス回路４０，５０と、スイッチ制御部１０とを含む。

スイッチ回路２０は、第１のスイッチ素子としてのＰＭＯＳ（Positive-channel Metal Oxide Semiconductor）トランジスタ２１および第２のスイッチ素子としてのＮＭＯＳ（Negative-channel MOS）トランジスタ２２とを含む。ＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ２２は、この順で、電源電圧ＶＣＣが与えられる電源ノード４と接地電圧ＧＮＤが与えられる接地ノード５との間に直列に接続される。ＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ２２の接続ノード２３は、容量素子Ｃ１の入力側端子Ａに接続される。

スイッチ回路３０は、第３のスイッチ素子としてのＰＭＯＳトランジスタ３１および第４のスイッチ素子としてのＮＭＯＳトランジスタ３２とを含む。ＰＭＯＳトランジスタ３１およびＮＭＯＳトランジスタ３２は、この順で、電源ノード４と接地ノード５との間に直列に接続される。ＰＭＯＳトランジスタ３１およびＮＭＯＳトランジスタ３２の接続ノード３３は、容量素子Ｃ２の入力側端子／Ａに接続される。

バイアス回路４０は、ＭＯＳトランジスタ２１，２２の接続ノード２３にバイアス電圧として標準電圧ＳＶ１を与える。バイアス回路４０は、抵抗素子４１，４２を少なくとも有する分圧回路４５と容量素子４３とを含む。抵抗素子４１，４２は、この順で、電源ノード４と接地ノード５との間に直列に接続される。抵抗素子４１，４２の接続ノード４４はＭＯＳトランジスタ２１，２２の接続ノード２３に接続される。容量素子４３は、抵抗素子４２と並列に接続される。

実施の形態２では、抵抗素子４１の抵抗値と抵抗素子４２の抵抗値とが等しく設定されるので、標準電圧ＳＶ１はＶＣＣ／２に等しい。なお、容量素子４３は、抵抗素子４１と並列に接続してもよいし、抵抗素子４１，４２とそれぞれ並列に容量素子を設けてもよい。

バイアス回路５０は、ＭＯＳトランジスタ３１，３２の接続ノード３３にバイアス電圧として標準電圧ＳＶ２を与える。バイアス回路５０は、抵抗素子５１，５２を少なくとも有する分圧回路５５と容量素子５３とを含む。抵抗素子５１，５２は、この順で、電源ノード４と接地ノード５との間に直列に接続される。抵抗素子５１，５２の接続ノード５４はＭＯＳトランジスタ３１，３２の接続ノード３３に接続される。容量素子５３は、抵抗素子５２と並列に接続される。

実施の形態２では、抵抗素子５１の抵抗値と抵抗素子５２の抵抗値とが等しく設定されるので、標準電圧ＳＶ２はＶＣＣ／２に等しい。なお、容量素子５３は、抵抗素子５１と並列に接続してもよいし、抵抗素子５１，５２とそれぞれ並列に容量素子を設けてもよい。

スイッチ制御部１０は、入力信号ＩＮに基づいてＭＯＳトランジスタ２１，２２，３１，３２のオン（ＯＮ）およびオフ（ＯＦＦ）を制御する。スイッチ制御部１０は、判定回路１２と、クロック生成回路１４と、クロック制御回路１３と、Ｒｉｓｅ／Ｆａｌｌ制御回路１１と、インバータ１５，１６とを含む。

判定回路１２は、入力信号ＩＮの論理レベルが所定時間変動しないか否かを判定する。クロック生成回路１４は、クロック信号ＣＬＫを生成する。

クロック制御回路１３は、判定回路１２の判定結果を受けて、入力信号ＩＮの論理レベルが所定時間変化しない場合には、クロック生成回路１４で生成されたクロック信号ＣＬＫをそのままＲｉｓｅ／Ｆａｌｌ制御回路１１に出力する。クロック制御回路１３は、入力信号ＩＮの論理レベルが所定時間内に変化した場合には、Ｒｉｓｅ／Ｆａｌｌ制御回路１１に出力するクロック信号ＣＬＫをＬレベルに固定する。

Ｒｉｓｅ／Ｆａｌｌ制御回路１１は、入力信号ＩＮとクロック信号ＣＬＫとに基づいて、Ｒｉｓｅ信号およびＦａｌｌ信号を生成する。Ｒｉｓｅ信号はパルス状の信号であり、Ｒｉｓｅパルスが発生するということは、そのパルスが生じた時点において入力信号ＩＮがＨレベルであることを意味する。具体的に、Ｒｉｓｅ／Ｆａｌｌ制御回路１１は、入力信号ＩＮの立上がりエッジのタイミングでＲｉｓｅパルスを生成するとともに、入力信号が所定時間、Ｈレベルのまま変化しないときにクロック信号ＣＬＫの立上がりエッジのタイミングでＲｉｓｅパルスを生成する。

Ｆａｌｌ信号もパルス状の信号である。Ｆａｌｌパルスが発生するということは、そのパルスが生じた時点において入力信号ＩＮがＬレベルであることを意味する。具体的に、Ｒｉｓｅ／Ｆａｌｌ制御回路１１は、入力信号ＩＮの立下がりエッジのタイミングでＦａｌｌパルスを生成するとともに、入力信号が所定時間、Ｌレベルのまま変化しないときにクロック信号ＣＬＫの立上がりエッジのタイミングでＦａｌｌパルスを生成する。

Ｒｉｓｅ信号は、インバータ１５を介して、容量素子Ｃ１の入力側端子ＡをドライブするＰＭＯＳトランジスタ２１のゲートに入力される。Ｆａｌｌ信号は、インバータ１６を介して、容量素子Ｃ２の入力側端子／ＡをドライブするＰＭＯＳトランジスタ３１のゲートに入力される。さらに、Ｒｉｓｅ信号は直接に容量素子Ｃ２の入力側端子／ＡをドライブするＮＭＯＳトランジスタ３２にゲートに入力される。Ｆａｌｌ信号は直接に容量素子Ｃ１の入力側端子ＡをドライブするＮＭＯＳトランジスタ２２のゲートに入力される。

容量素子Ｃ１の入力側端子Ａの電圧は、ＲｉｓｅパルスでＰＭＯＳトランジスタ２１をオンすることにより、標準電圧ＳＶ１（通常、ＶＣＣ／２）から電源電圧ＶＣＣ近くまで急峻に上昇する。この応答速度は、ＰＭＯＳトランジスタ２１のオン抵抗と容量素子４３の容量値とによるＣＲ時定数に依存する。容量素子Ｃ１の入力側端子Ａの電圧は、ＦａｌｌパルスでＮＭＯＳトランジスタ２２をオンすることにより、標準電圧ＳＶ１から接地電圧ＧＮＤ近くまで急峻に下降する。この応答速度は、ＮＭＯＳトランジスタ２２のオン抵抗と容量素子４３の容量値とによるＣＲ時定数に依存する。

ＰＭＯＳトランジスタ２１またはＮＭＯＳトランジスタ２２がオフ状態に戻ると、容量素子Ｃ１の入力側端子Ａの電圧は、バイアス回路４０の時定数（すなわち、抵抗素子４１，４２の抵抗値および容量素子４３の容量値で決まるＣＲ時定数）で緩やかに標準電圧ＳＶ１まで戻る。なお、抵抗素子４１，４２の抵抗値は、ＭＯＳトランジスタ２１，２２のオン抵抗よりも十分に大きな値に設定されているのでバイアス回路４０の時定数も大きくなる。

容量素子Ｃ２の入力側端子／Ａの電圧変化は、容量素子Ｃ１の入力側端子Ａの電圧変化とは位相が反転している。すなわち、容量素子Ｃ２の入力側端子／Ａの電圧は、ＲｉｓｅパルスでＮＭＯＳトランジスタ３２がオンすることにより、標準電圧ＳＶ２（通常、ＶＣＣ／２）から接地電圧ＧＮＤ近くまで急峻に下降する。この応答速度は、ＮＭＯＳトランジスタ３２のオン抵抗と容量素子５３の容量値とによるＣＲ時定数に依存する。容量素子Ｃ２の入力側端子／Ａの電圧は、ＦａｌｌパルスでＰＭＯＳトランジスタ３１がオンすることにより、標準電圧ＳＶ２（通常、ＶＣＣ／２）から電源電圧ＶＣＣ近くまで急峻に上昇する。この応答速度は、ＰＭＯＳトランジスタ３１のオン抵抗と容量素子５３の容量値とによるＣＲ時定数に依存する。

ＰＭＯＳトランジスタ３１またはＮＭＯＳトランジスタ３２がオフ状態に戻ると、容量素子Ｃ２の入力側端子／Ａの電圧は、バイアス回路５０の時定数（抵抗素子５１，５２の抵抗値および容量素子５３の容量値で決まるＣＲ時定数）で緩やかに標準電圧ＳＶ２まで戻る。なお、抵抗素子５１，５２の抵抗値は、ＭＯＳトランジスタ３１，３２のオン抵抗よりも十分に大きな値に設定されているのでバイアス回路５０の時定数も大きくなる。

容量素子Ｃ１，Ｃ２の入力側端子Ａ，／Ａに生じた急峻な電圧変化は周波数が高いため容量素子Ｃ１，Ｃ２を通過し次段の出力側回路３に供給される。一方、容量素子Ｃ１，Ｃ２の入力側端子Ａ，／Ａに生じた緩やかな電圧変化は周波数が低いため容量素子Ｃ１，Ｃ２を通過しない。

［出力側回路３の構成］
次に、出力側回路３の構成について説明する。出力側回路３は、バイアス回路７０と、ヒステリシスコンパレータ６０とを含む。

バイアス回路７０は、容量素子Ｃ１の出力側端子Ｂと容量素子Ｃ２の出力側端子／Ｂとの間に直列に接続された抵抗素子７１，７２を含む。抵抗素子７１，７２の接続ノード７３には、所定のバイアス電圧（コモンモード電圧ＶＣＭと称する）が与えられる。コモンモード電圧ＶＣＭは、ヒステリシスコンパレータ６０の入力端子（＋端子、−端子）にバイアス電圧として印加される。

容量素子Ｃ１の出力側端子Ｂにおける電圧変化は、容量素子Ｃ１の容量値と抵抗素子７１の抵抗値とによって決まるＣＲ時定数に依存する。容量素子Ｃ１と抵抗素子７１はＣＲ型のハイパスフィルタを構成し、入力側端子Ａに発生した周波数の高い急峻な電圧変化のみを通過し、周波数の低い緩やかな電圧変化は遮断する。容量素子Ｃ２の出力側端子／Ｂにおける電圧変化は、容量素子Ｃ２の容量値と抵抗素子７２の抵抗値とによって決まるＣＲ時定数に依存する。容量素子Ｃ２と抵抗素子７２はＣＲ型のハイパスフィルタを構成すし、入力側端子／Ａに発生した周波数の高い急峻な電圧変化のみを通過し、周波数の低い緩やかな電圧変化は遮断する。

ヒステリシスコンパレータ６０は、入力信号に対する応答にヒステリシスを持たせたコンパレータである。ヒステリシスコンパレータ６０は、差動入力信号の振幅（＋端子入力から−端子入力を減じた差の絶対値）が上側参照電圧を超えた場合に出力をＨレベルにする。ヒステリシスコンパレータ６０は、差動入力信号の振幅（−端子入力から＋端子入力を減じた差の絶対値）が下側参照電圧を超えた場合には出力をＬレベルとする。ヒステリシスコンパレータ６０は、差動入力信号の振幅がこれら参照電圧によって決まる範囲内の場合、出力を変化させず出力状態（現在の出力の論理レベル）を維持する。すなわち、ヒステリシスコンパレータ６０は、差動入力信号が上側参照電圧を超えてから下側参照電圧未満となるまでの間、出力をＨレベルにする。ヒステリシスコンパレータ６０は、差動入力信号が下側参照電圧未満となってから上側参照電圧を超えるまでの間、出力をＬレベルにする。

［図８のアイソレータ１Ａの動作］
（ＡＣ信号を伝送する場合）
図９は、ＡＣ信号を伝送する場合において図８のアイソレータ１Ａの各部の電圧波形を示す図である。図９には、上から順に、入力信号ＩＮ、クロック信号ＣＬＫ、Ｒｉｓｅ信号、Ｆａｌｌ信号、容量素子Ｃ１の入力側端子Ａの電圧、容量素子Ｃ２の入力側端子／Ａの電圧、容量素子Ｃ１の出力側端子Ｂの電圧、容量素子Ｃ２の出力側端子／Ｂの電圧、出力側端子間の差電圧（Ｂ−／Ｂ）、および出力信号ＯＵＴの各波形が示されている。

図８、図９を参照して、ＡＣ信号伝送時には、Ｒｉｓｅ／Ｆａｌｌ制御回路１１は、入力信号ＩＮの立上がりエッジのタイミング（時刻ｔ１，ｔ３，ｔ５）でＲｉｓｅパルスを発生させ、入力信号の立下がりエッジのタイミング（時刻ｔ２，ｔ４，ｔ６）でＦａｌｌパルスを発生させる。つまり、Ｒｉｓｅ／Ｆａｌｌ制御回路１１は、入力信号ＩＮの変化点では変化の方向に応じてＲｉｓｅパルスまたはＦａｌｌパルスを生成する。具体的には、Ｒｉｓｅ／Ｆａｌｌ制御回路１１は、入力信号ＩＮがＬレベルからＨレベルに変化したときにはＲｉｓｅパルスを生成し、入力信号ＩＮがＨレベルからＬレベルに変化したときにはＦａｌｌパルスを生成する。このとき判定回路１２の判定結果に基づいて、クロック信号ＣＬＫはＬレベルで一定になっている。

ＲｉｓｅパルスがＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ３２をオンすることによって、容量素子Ｃ１の入力側端子Ａに電圧パルスＲ１が発生し、容量素子Ｃ２の入力側端子／Ａに電圧パルスＲ２が発生する。これらの電圧パルスＲ１，Ｒ２は容量素子Ｃ１，Ｃ２をそれぞれ通過し、この結果、ヒステリシスコンパレータ６０の差動入力（＋端子の電圧から−端子の電圧を減じた値）に電圧パルスＲｏが発生する。電圧パルスＲｏが上側参照電圧Ｒｅｆ１を超えることによって、ヒステリシスコンパレータ６０の出力はＬレベルからＨレベルに変化する。

ＦａｌｌパルスがＰＭＯＳトランジスタ３１およびＮＭＯＳトランジスタ２２をオンすることによって、容量素子Ｃ１の入力側端子Ａに電圧パルスＦ１が発生し、容量素子Ｃ２の入力側端子／Ａに電圧パルスＦ２が発生する。これらの電圧パルスＦ１，Ｆ２は容量素子Ｃ１，Ｃ２をそれぞれ通過し、この結果、ヒステリシスコンパレータ６０の差動入力（＋端子の電圧から−端子の電圧を減じた値）に電圧パルスＦｏが発生する。電圧パルスＦｏが下側参照電圧Ｒｅｆ２を超えることによって、ヒステリシスコンパレータ６０の出力はＨレベルからＬレベルに変化する。

（ＤＣ信号を伝送する場合）
図１０は、ＤＣ信号を伝送する場合において図８のアイソレータ１Ａの各部の電圧波形を示す図である。図１０には、上から順に、入力信号ＩＮ、クロック信号ＣＬＫ、Ｒｉｓｅ信号、Ｆａｌｌ信号、容量素子Ｃ１の入力側端子Ａの電圧、容量素子Ｃ２の入力側端子／Ａの電圧、容量素子Ｃ１の出力側端子Ｂの電圧、容量素子Ｃ２の出力側端子／Ｂの電圧、出力側端子間の差電圧（Ｂ−／Ｂ）、および出力信号ＯＵＴの各波形が示されている。

図８、図１０を参照して、ＤＣ信号伝送時には、Ｒｉｓｅ／Ｆａｌｌ制御回路１１は、クロック信号ＣＬＫの立上がりエッジのタイミングで、入力信号ＩＮの論理レベルに応じてＲｉｓｅパルスまたはＦａｌｌパルスを生成する。すなわち、Ｒｉｓｅ／Ｆａｌｌ制御回路１１は、入力信号ＩＮがＨレベルのとき（図１０の時刻ｔ１，ｔ２，ｔ３，ｔ４）、Ｒｉｓｅパルスを生成し、入力信号ＩＮがＬレベルのとき（図１０の時刻ｔ６，ｔ７，ｔ８）、Ｆａｌｌパルスを生成する。

以下、ＤＣ信号伝送時におけるＲｉｓｅパルスおよびＦａｌｌパルスをアップデートパルスと呼ぶ。アップデートパルスは、クロック信号ＣＬＫの周期に対応した所定の間隔で、入力信号ＩＮの論理レベルがＬレベルかＨレベルかを判定して出力を更新する役目を担う。なお、ＲｉｓｅパルスおよびＦａｌｌパルスを生成するタイミングは、クロック信号ＣＬＫの立上がり時に限らず、立下がり時でもよいし、立上がりおよび立下がりの両方のタイミングでも良い。

入力信号ＩＮの論理レベルが変化した場合、Ｒｉｓｅ／Ｆａｌｌ制御回路１１は、入力信号ＩＮの変化の方向に応じてＲｉｓｅパルスまたはＦａｌｌパルスを発生する。図１０の時刻ｔ５のように、入力信号ＩＮがＨレベルからＬレベルに変化した場合、Ｒｉｓｅ／Ｆａｌｌ制御回路１１はＦａｌｌパルスを発生させる。逆に入力信号ＩＮがＬレベルからＨレベルに変化した場合、Ｒｉｓｅ／Ｆａｌｌ制御回路１１はＲｉｓｅパルスを発生させる。

なお、クロック制御回路１３は、入力信号変化した時点から所定期間、クロック信号ＣＬＫをＬレベルに固定する。入力信号ＩＮが変化する場合、入力信号ＩＮの立上がりエッジおよび立下がりエッジに応じてＲｉｓｅパルスおよびＦａｌｌパルスがそれぞれ生成されるので、アップデートパルスを生成する必要がないからである。

Ｒｉｓｅパルスが生成されたときには、容量素子Ｃ１，Ｃ２の入力側端子Ａ，／Ａにそれぞれ電圧パルスＲ１，Ｒ２が発生する。これらの電圧パルスＲ１，Ｒ２は容量素子Ｃ１，Ｃ２をそれぞれ通過し、この結果、ヒステリシスコンパレータ６０の差動入力（＋端子の電圧から−端子の電圧を減じた値）に電圧パルスＲｏが発生する。電圧パルスＲｏが上側参照電圧Ｒｅｆ１を超えることによって、ヒステリシスコンパレータ６０は出力をＬレベルからＨレベルに変化させる。ヒステリシスコンパレータ６０は、Ｒｉｓｅパルスが生成される前から出力をＨレベルにしている場合には（図１０の時刻ｔ１，ｔ２，ｔ３，ｔ４）、Ｈレベルを維持する。

Ｆａｌｌパルスが生成されたときには、容量素子Ｃ１，Ｃ２の入力側端子Ａ，／Ａにそれぞれ電圧パルスＦ１，Ｆ２が発生する。これらの電圧パルスＦ１，Ｆ２は容量素子Ｃ１，Ｃ２をそれぞれ通過し、この結果、ヒステリシスコンパレータ６０の差動入力（＋端子の電圧から−端子の電圧を減じた値）に電圧パルスＦｏが発生する。電圧パルスＦｏが下側参照電圧Ｒｅｆ２を超えることによって、ヒステリシスコンパレータ６０は、出力をＨレベルからＬレベルに変化させる。ヒステリシスコンパレータ６０は、Ｆａｌｌパルスが生成される前から出力をＬレベルにしている場合には（図１０の時刻ｔ６，ｔ７，ｔ８）、Ｌレベルを維持する。

（ＡＣ信号、ＤＣ信号、ＡＣ信号の順に切替わる場合）
図１１は、ＡＣ信号、ＤＣ信号、ＡＣ信号の順に入力が切替わった場合における図８のアイソレータ１Ａの動作を説明するための図である。図１１には、上から順に、入力信号ＩＮ、クロック信号ＣＬＫ、Ｒｉｓｅ信号、Ｆａｌｌ信号、容量素子Ｃ１の入力側端子Ａの電圧、容量素子Ｃ２の入力側端子／Ａの電圧、容量素子Ｃ１の出力側端子Ｂの電圧、容量素子Ｃ２の出力側端子／Ｂの電圧、出力側端子間の差電圧（Ｂ−／Ｂ）、および出力信号ＯＵＴの各波形が示されている。

図８、図１１を参照して、判定回路１２は、入力信号ＩＮの論理レベルが変化していると判定した場合、すなわち入力信号ＩＮがＡＣ信号の場合には（時刻ｔ６まで）、判定結果をクロック制御回路１３に通知する。この場合、クロック制御回路１３は、Ｒｉｓｅ／Ｆａｌｌ制御回路１１に出力するクロック信号ＣＬＫをＬレベルに固定する（クロック信号をオフにする）。Ｒｉｓｅ／Ｆａｌｌ制御回路１１は、入力信号ＩＮの立上がりエッジのタイミング（時刻ｔ１，ｔ３，ｔ５）でＲｉｓｅパルスを生成し、入力信号ＩＮの立下がりエッジのタイミング（時刻ｔ２，ｔ４，ｔ６）でＦａｌｌパルスを生成する。

判定回路１２は、入力信号ＩＮが所定期間（時刻ｔ６から時刻ｔ７まで）変化しなくなると、入力信号ＩＮがＡＣ信号からＤＣ信号に切替わったと判定し、判定結果をクロック制御回路１３に通知する。この場合、クロック制御回路１３は、クロック生成回路１４で生成されたクロック信号ＣＬＫをＲｉｓｅ／Ｆａｌｌ制御回路１１に出力する（クロック信号をオンにする）。クロック信号がオンになると、Ｒｉｓｅ／Ｆａｌｌ制御回路１１は、入力信号ＩＮの論理レベルに応じたアップデートパルス（ＲｉｓｅパルスまたはＦａｌｌパルス）を出力する。

時刻ｔ９において、判定回路１２は、入力信号ＩＮの論理レベルが変化すると、入力信号ＩＮがＤＣ信号からＡＣ信号に切替わったと判定し、判定結果をクロック制御回路１３に通知する。この場合、クロック制御回路１３はクロック信号をオフにする。クロック信号がオフになると、Ｒｉｓｅ／Ｆａｌｌ制御回路１１は、アップデートパルスの送出を停止する。そして、Ｒｉｓｅ／Ｆａｌｌ制御回路１１は、入力信号ＩＮの立上がりエッジのタイミング（時刻ｔ９，ｔ１１，ｔ１３）でＲｉｓｅパルスを生成し、入力信号ＩＮの立下がりエッジのタイミング（時刻ｔ１０，ｔ１２，ｔ１４）でＦａｌｌパルスを生成する。

このように判定回路１２の判定結果に基づいて、Ｒｉｓｅ／Ｆａｌｌ制御回路１１は、ＤＣ信号伝送時におけるクロック信号ＣＬＫに基づいたアップデートパルスの送出と、ＡＣ信号伝送時における入力信号ＩＮの変化に基づくＲｉｓｅパルスまたはＦａｌｌパルスの送出とが衝突しないように調整している。回路遅延等の原因により、アップデートパルスの送出と入力信号ＩＮの変化とが重なった場合には、Ｒｉｓｅ／Ｆａｌｌ制御回路１１は、入力信号ＩＮの変化に応じたＲｉｓｅパルスまたはＦａｌｌパルスの送出を優先するようにしている。

［Ｒｉｓｅ／Ｆａｌｌ制御回路１１の具体的構成例］
図１２は、Ｒｉｓｅ／Ｆａｌｌ制御回路１１の具体的構成例を示すブロック図である。図１２を参照して、Ｒｉｓｅ／Ｆａｌｌ制御回路１１は、立上がりエッジ検出回路１１０，１１１と、立下がりエッジ検出回路１１２と、デマルチプレクサ（ＤＭＵＸ：demultiplexer）１１３と、Ｒｉｓｅ信号制御回路１１４と、Ｆａｌｌ信号制御回路１１５とを含む。

立上がりエッジ検出回路１１０は、クロック信号ＣＬＫの立上がりエッジのタイミングで、所定のパルス幅を有するパルス信号Ｘを出力する。立上がりエッジ検出回路１１１は、入力信号ＩＮの立上がりエッジのタイミングで、所定のパルス幅を有するパルス信号をＤＡＴＡ＿Ｒｉｓｅ信号として出力する。立下がりエッジ検出回路１１２は、入力信号ＩＮの立下がりエッジのタイミングで、所定のパルス幅を有するパルス信号をＤＡＴＡ＿Ｆａｌｌ信号として出力する。ＤＡＴＡ＿Ｒｉｓｅ信号およびＤＡＴＡ＿Ｆａｌｌ信号を総称してデータパルスと称する。

デマルチプレクサ１１３は、入力信号ＩＮがＨレベル（“１”）のときには、立上がりエッジ検出回路１００から出力されたパルス信号ＸをＣＬＫ_Ｒｉｓｅ信号としてＲｉｓｅ信号制御回路１１４およびＦａｌｌ信号制御回路１１５に出力する。デマルチプレクサ１１３は、入力信号ＩＮがＬレベル（“０”）のときには、立上がりエッジ検出回路１００から出力されたパルス信号ＸをＣＬＫ＿Ｆａｌｌ信号としてＲｉｓｅ信号制御回路１１４およびＦａｌｌ信号制御回路１１５に出力する。

Ｒｉｓｅ信号制御回路１１４は、Ｒｉｓｅ信号を生成して出力する。Ｒｉｓｅ信号制御回路１１４は、ＤＡＴＡ＿Ｒｉｓｅ信号またはＣＬＫ＿Ｒｉｓｅ信号がＨレベルのときＲｉｓｅ信号をＨレベルにする。Ｒｉｓｅ信号制御回路１１４は、さらに、アップデートパルス（ＣＬＫ＿Ｒｉｓｅ信号、ＣＬＫ＿Ｆａｌｌ信号）とデータパルス（ＤＡＴＡ＿Ｒｉｓｅ信号、ＤＡＴＡ＿Ｆａｌｌ信号）とが衝突したとき、データパルスを優先して出力する（詳細は、図１４、図１５で説明する）。

Ｆａｌｌ信号制御回路１１５は、Ｆａｌｌ信号を生成して出力する。Ｆａｌｌ信号制御回路１１５は、ＤＡＴＡ＿Ｆａｌｌ信号またはＣＬＫ＿Ｆａｌｌ信号がＨレベルのときＦａｌｌ信号をＨレベルにする。Ｆａｌｌ信号制御回路１１５は、さらに、アップデートパルス（ＣＬＫ＿Ｒｉｓｅ信号、ＣＬＫ＿Ｆａｌｌ信号）とデータパルス（ＤＡＴＡ＿Ｒｉｓｅ信号、ＤＡＴＡ＿Ｆａｌｌ信号）とが衝突したとき、データパルスを優先して出力する（詳細は、図１６、図１７で説明する）。

図１３は、図１２に示すＲｉｓｅ／Ｆａｌｌ制御回路１１の各信号波形を示す図である。

図１３を参照して、入力信号ＩＮがＨレベルのとき、クロック信号ＣＬＫの立上がりエッジのタイミング（時刻ｔ１，ｔ２，ｔ３，ｔ４）でＣＬＫ＿Ｒｉｓｅパルスが生成される。入力信号がＬレベルのとき、クロック信号ＣＬＫの立上がりエッジのタイミング（時刻ｔ６、ｔ７）でＣＬＫ＿Ｆａｌｌパルスが生成される。入力信号ＩＮがＨレベルからＬレベルに変化したとき（時刻ｔ５）、ＤＡＴＡ＿Ｆａｌｌパルスが生成される。入力信号ＩＮがＬレベルからＨレベルに変化したとき（時刻ｔ８）、ＤＡＴＡ＿Ｒｉｓｅパルスが生成される。

Ｒｉｓｅパルスは、ＤＡＴＡ＿Ｒｉｓｅパルスが生成されたとき（時刻ｔ８）およびＣＬＫ＿Ｒｉｓｅパルスが生成されたとき（時刻ｔ１，ｔ２，ｔ３，ｔ４）に生成される。Ｆａｌｌパルスは、ＤＡＴＡ＿Ｆａｌｌパルスが生成されたとき（時刻ｔ５）およびＣＬＫ＿Ｆａｌｌパルスが生成されたとき（時刻ｔ６，ｔ７）に生成される。

［Ｒｉｓｅ信号制御回路１１４の具体的構成例］
図１４は、図１２のＲｉｓｅ信号制御回路１１４の具体的構成例を示す回路図である。図１４を参照して、Ｒｉｓｅ信号制御回路１１４は、インバータ１３１，１３２と、ＡＮＤゲート１３３，１３４，１３５と、ＯＲゲート１３６とを含む。

ＤＡＴＡ＿Ｒｉｓｅ信号は、ＡＮＤゲート１３３の第１の入力端子に入力される。ＣＬＫ_Ｒｉｓｅ信号は、ＡＮＤゲート１３４の第１の入力端子に入力される。ＤＡＴＡ＿Ｆａｌｌ信号をインバータ１３１によって反転した信号は、ＡＮＤゲート１３３の第２の入力端子に入力されるとともに、ＡＮＤゲート１３５の第１の入力端子に入力される。ＣＬＫ＿Ｆａｌｌ信号をインバータ１３２によって反転した信号は、ＡＮＤゲート１３５の第２の入力端子に入力される。ＡＮＤゲート１３５の出力信号は、ＡＮＤゲート１３４の第２の入力端子に入力される。ＯＲゲート１３６は、ＡＮＤゲート１３３の出力信号とＡＮＤゲート１３４の出力信号との論理和をＲｉｓｅ信号として出力する。

図１５は、図１４のＲｉｓｅ信号制御回路１１４の真理値表を示す図である。
図１４、図１５を参照して、ＤＡＴＡ＿Ｆａｌｌ信号が“０”でありかつＣＬＫ＿Ｆａｌｌ信号が“０”の場合は、Ｒｉｓｅ信号制御回路１１４は、ＤＡＴＡ＿Ｒｉｓｅ信号とＣＬＫ_Ｒｉｓｅ信号の論理和をＲｉｓｅ信号として出力する。

ＤＡＴＡ＿Ｆａｌｌ信号が“１”の場合は、Ｒｉｓｅ信号が“０”になる。この場合は、Ｆａｌｌ信号が“１”となる。

ＤＡＴＡ＿Ｆａｌｌ信号が“０”でありかつＣＬＫ＿Ｆａｌｌ信号が“１”の場合は、ＣＬＫ＿Ｆａｌｌ信号とＤＡＴＡ＿Ｒｉｓｅ信号とが衝突する。この場合、ＤＡＴＡ＿Ｒｉｓｅ信号が優先され、Ｒｉｓｅ信号制御回路１１４は、ＤＡＴＡ＿Ｒｉｓｅ信号の論理レベルをＲｉｓｅ信号の論理レベルとして出力する。

［Ｆａｌｌ信号制御回路１１５の具体的構成例］
図１６は、図１２のＦａｌｌ信号制御回路１１５の具体的構成例を示す回路図である。図１６を参照して、Ｆａｌｌ信号制御回路１１５は、インバータ１５１，１５２と、ＡＮＤゲート１５３，１５４，１５５と、ＯＲゲート１５６とを含む。

ＤＡＴＡ＿Ｒｉｓｅ信号をインバータ１５１によって反転した信号は、ＡＮＤゲート１５３の第１の入力端子に入力されるとともに、ＡＮＤゲート１５５の第１の入力端子に入力される。ＣＬＫ_Ｒｉｓｅ信号をインバータ１５２によって反転した信号は、ＡＮＤゲート１５４の第１の入力端子に入力される。ＤＡＴＡ＿Ｆａｌｌ信号は、ＡＮＤゲート１５５の第２の入力端子に入力される。ＣＬＫ＿Ｆａｌｌ信号は、ＡＮＤゲート１５４の第２の入力端子に入力される。ＡＮＤゲート１５４の出力信号は、ＡＮＤゲート１５３の第２の入力端子に入力される。ＯＲゲート１５６は、ＡＮＤゲート１５３の出力信号とＡＮＤゲート１５５の出力信号との論理和をＦａｌｌ信号として出力する。

図１７は、図１６のＦａｌｌ信号制御回路１１５の真理値表を示す図である。
図１６、図１７を参照して、ＤＡＴＡ＿Ｒｉｓｅ信号が“０”でありかつＣＬＫ＿Ｒｉｓｅ信号が“０”の場合は、Ｆａｌｌ信号制御回路１１５は、ＤＡＴＡ＿Ｆａｌｌ信号とＣＬＫ_Ｆａｌｌ信号の論理和をＦａｌｌ信号として出力する。

ＤＡＴＡ＿Ｒｉｓｅ信号が“１”の場合は、Ｆａｌｌ信号が“０”になる。この場合は、Ｒｉｓｅ信号が“１”となる。

ＤＡＴＡ＿Ｒｉｓｅ信号が“０”でありかつＣＬＫ＿Ｒｉｓｅ信号が“１”の場合は、ＣＬＫ＿Ｒｉｓｅ信号とＤＡＴＡ＿Ｆａｌｌ信号とが衝突する。この場合、ＤＡＴＡ＿Ｆａｌｌ信号が優先され、Ｆａｌｌ信号制御回路１１５は、ＤＡＴＡ＿Ｆａｌｌ信号の論理レベルをＦａｌｌ信号の論理レベルとして出力する。

［出力側回路３の変形例］
図１８は、出力側回路３の変形例としての出力側回路３Ａの構成を示す回路図である。図１８を参照して出力側回路３Ａは、ヒステリシスコンパレータ６０に代えて、ウィンドウコンパレータ８０およびＲＳラッチ回路（R-S LATCH）９０を含む点で、図８で説明した出力側回路３と異なる。

ウィンドウコンパレータ８０は、入力信号に対する応答に不感帯を持たせたコンパレータである。ウィンドウコンパレータ８０は、差動入力信号の振幅（容量素子Ｃ１の出力側端子Ｂの電圧と容量素子Ｃ２の出力側端子／Ｂとの差電圧（Ｂ−／Ｂ））が上側参照電圧（Ｒｅｆ１）を超えている間、ＲＳラッチ回路９０をセット状態にするセット信号を出力する。ウィンドウコンパレータ８０は、差動入力信号の振幅が下側参照電圧（−Ｒｅｆ２）未満となっている間、ＲＳラッチ回路９０をリセット状態にするリセット信号を出力する。

より詳細には、ウィンドウコンパレータ８０は、コンパレータ８１，８２を含む。コンパレータ８１の＋端子およびコンパレータ８２の−端子は、容量素子Ｃ１の出力側端子Ｂに接続される。コンパレータ８１の−端子およびコンパレータ８２の＋端子は、容量素子Ｃ２の出力側端子／Ｂに接続される。コンパレータ８１の出力端子はＲＳラッチ回路９０のセット端子Ｓに接続される。コンパレータ８２の出力端子はＲＳラッチ回路９０のリセット端子Ｒに接続される。

コンパレータ８１は、＋端子と−端子との差電圧（出力側端子Ｂの電圧から出力側端子／Ｂの電圧を減じた差電圧（Ｂ−／Ｂ））が第１参照電圧（Ｒｅｆ１）を超えている間のみ、Ｈレベルの信号を出力する。コンパレータ８１は、上記の差電圧（Ｂ−／Ｂ）が第１参照電圧（Ｒｅｆ１）を下回っている間はＬレベルの信号を出力する。コンパレータ８２は、＋端子と−端子との差電圧（出力側端子／Ｂの電圧から出力側端子Ｂの電圧を減じた差電圧（／Ｂ−Ｂ）が第２参照電圧（Ｒｅｆ２）を超えている間、Ｈレベルの信号を出力する。コンパレータ８２は、上記の差電圧（／Ｂ−Ｂ）が第２参照電圧（Ｒｅｆ２）を下回っている間はＬレベルの信号を出力する。コンパレータ８１,８２は図１８のように差動信号に対称に接続することにより、コンパレータ８１の第１参照電圧（Ｒｅｆ１）がウィンドウコンパレータ８０の上側参照電圧（Ｒｅｆ１）となり、コンパレータ８２の第２参照電圧（Ｒｅｆ２）がウィンドウコンパレータ８０の下側参照電圧（−Ｒｅｆ２）となる。ここで、差電圧（Ｂ−／Ｂ）を基準に考えると、上側参照電圧（Ｒｅｆ１）＞０、下側参照電圧（−Ｒｅｆ２）＜０となる。

ＲＳラッチ回路９０は、内部状態がセット状態のときＨレベルの信号を出力端子Ｑから出力する。ＲＳラッチ回路９０は、内部状態がリセット状態のときＬレベルの信号を出力端子Ｑから出力する。

［実施の形態２の効果］
上記の実施の形態２のアイソレータ１Ａにおいても、実施の形態１のアイソレータ１の場合と同様に、１つの伝送路でＡＣ信号とＤＣ信号の伝送を行なうことができる。この結果、入出力結合用の容量素子の数を従来よりも減らすことができる。さらには、ＤＣ信号とＡＣ信号とで伝送路の切替が不要になるので、より高速な信号伝送が可能になる。

＜実施の形態３＞
［アイソレータ２００の全体構成］
図１９は、実施の形態３によるアイソレータ２００の概略的な構成を示す図である。図１９を参照して、アイソレータ２００は、トランス結合型のものであり、入力信号ＩＮを受ける入力側回路２０１と、入力信号ＩＮを再生した出力信号ＯＵＴを出力する出力側回路２０２と、変圧器ＴＲとを含む。変圧器ＴＲの一次コイルＬ１の両端２０３，２０４が入力側回路２０１と接続され、変圧器ＴＲの二次コイルＬ２の両端２０５，２０６が出力側回路２０２と接続される。図１９において、一次コイルＬ１を流れる電流Ｉが変化したとき、二次コイルＬ２に誘起電圧Ｖが生じる。以下、アイソレータ２００の動作について説明する。実施の形態３のトランス結合の場合も、実施の形態１の容量結合の場合に類似の動作で、ＡＣ信号とＤＣ信号の両方を伝送することができる。

［アイソレータ２００の動作］
（ＡＣ信号を伝送する場合）
図２０は、ＡＣ信号を伝送する場合においてアイソレータ２００の各部の信号波形を示す図である。図２０では、上から順に、入力信号ＩＮ、変圧器ＴＲの一次コイルＬ１を流れる電流Ｉ、変圧器ＴＲの二次コイルＬ２に生じる誘起電圧Ｖ、および出力信号ＯＵＴの各波形が示されている。

図２０において、入力側回路２０１の電源電圧をＶＣＣとし、出力側回路２０２の電源電圧をＶＤＤとする。図１９の一次コイルＬ１の一端２０３から他端２０４の方向（第１の方向）に流れる電流Ｉを正で表わし、他端２０４から一端２０３の方向（第２の方向）に流れる電流Ｉを負で表わす。誘起電圧Ｖは、二次コイルＬ２の一端２０５が他端２０６よりも高電位の場合を正で表わす。以上は、図２１、図２３〜図２５においても同じである。

図１９、図２０を参照して、入力側回路２０１は、入力信号ＩＮの立上がりエッジを検出すると（時刻ｔ１，ｔ３，ｔ５）、第１の方向の電流値が０から急峻に増加した後、０まで緩やかに戻る電流パルス（以下、「電流パルスＲ３」と称する）を変圧器ＴＲの一次コイルＬ１に流す。入力側回路２０１は、入力信号ＩＮの立下がりエッジを検出すると（時刻ｔ２，ｔ４，ｔ６）、第２の方向（電流パルスＲ３と逆方向）の電流値が０から急峻に増加した後、０まで緩やかに戻る電流パルス（以下、「電流パルスＦ３」と称する）を変圧器ＴＲの一次コイルＬ１に流す。

変圧器ＴＲの一次コイルＬ１を流れる電流パルスＲ３、Ｆ３のうち、急峻に電流値が変化する部分は二次コイルＬ２に誘起電圧Ｖを発生させるが、緩やかに電流値が変化する部分は二次コイルＬ２に誘起電圧Ｖをほとんど発生させない。したがって、変圧器ＴＲの一次コイルＬ１を流れる電流パルスＲ３、Ｆ３のうち電流値が急激に変化する部分に応じた波形の電圧パルスＲ３ｂ，Ｆ３ｂが二次コイルＬ２にそれぞれ生成される。

出力側回路２０２は、二次コイルＬ２の誘起電圧Ｖを参照電圧Ｒｅｆ１，Ｒｅｆ２と比較する（ただし、Ｒｅｆ１＞０＞Ｒｅｆ２とする）。出力側回路２０２は、誘起電圧Ｖが参照電圧Ｒｅｆ１を超えたとき出力信号ＯＵＴをＨレベルにし、誘起電圧Ｖが参照電圧Ｒｅｆ２未満となったとき出力信号ＯＵＴをＬレベルにする。出力側回路２０２は、誘起電圧Ｖが参照電圧Ｒｅｆ２以上でありかつ参照電圧Ｒｅｆ１以下である場合、出力信号ＯＵＴの論理レベルを変化させない。こうして入力信号ＩＮが出力信号ＯＵＴとして再生される。このような出力側回路２０２の機能は、たとえば、ヒステリシスコンパレータによって実現できる。

（ＤＣ信号を伝送する場合）
図２１は、ＤＣ信号を伝送する場合においてアイソレータ２００の各部の信号波形を示す図である。図２０には、上から順に、入力信号ＩＮ、クロック信号ＣＬＫ、変圧器ＴＲの一次コイルＬ１を流れる電流Ｉ、変圧器ＴＲの二次コイルＬ２に生じる誘起電圧Ｖ、および出力信号ＯＵＴの各波形が示されている。図２１において、時刻ｔ５まで入力信号ＩＮはＨレベルであり、時刻ｔ５以降、入力信号ＩＮはＬレベルである。

図２０、図２１を参照して、入力側回路２０１は、入力信号ＩＮが所定時間Ｈレベルのまま変化しないと、入力信号ＩＮの立上がりエッジを検出したときと同じ電流パルスＲ３を変圧器ＴＲの一次コイルＬ１に流す。図２１の場合、電流パルスを印加するタイミングは、入力側回路２０１が内蔵するクロックから生成されるクロック信号ＣＬＫの立上がり（時刻ｔ１，ｔ２，ｔ３，ｔ４）に同期している。もっとも、電流パルスを印加するタイミングは、クロック信号ＣＬＫの立下がりもしくは立上がり・立下がりの両方に同期してもよい。

図２１の時刻ｔ５において、入力信号ＩＮがＨレベルからＬレベルに切替わる。入力側回路２０１は、この入力信号ＩＮの立下がりエッジを検出して図２０で説明した電流パルスＦ３を変圧器ＴＲの一次コイルＬ１に流す。

入力信号ＩＮの論理レベルの変化が検出された時刻ｔ５以降、時刻ｔ６までの所定期間は、クロック信号ＣＬＫがオフとなる。この所定期間の間、入力信号ＩＮの論理レベルが変化しないと、クロック信号の出力が再開される。

入力側回路２０１は、入力信号ＩＮが所定時間、Ｌレベルのまま変化しないとき、入力信号ＩＮの立下がりエッジを検出したときに生成したものと同じ電流パルスＦ３を変圧器ＴＲの一次コイルＬ１に流す。図２１の場合、電流パルスＦ３はクロック信号ＣＬＫの立上がりエッジに同期して時刻ｔ６，ｔ７，ｔ８に印加される。

出力側回路２０２の動作は、図２０の場合と同じであり、ヒステリシスコンパレータと同様に動作する。すなわち、出力側回路２０２は、二次コイルＬ２の誘起電圧Ｖを参照電圧Ｒｅｆ１，Ｒｅｆ２と比較する（ただし、Ｒｅｆ１＞０＞Ｒｅｆ２とする）。

時刻ｔ１，ｔ２，ｔ３，ｔ４において、誘起電圧Ｖ（電圧パルスＲ３ｂのピーク値）が参照電圧Ｒｅｆ１を超えているが、出力信号ＯＵＴは既にＨレベルであるので、そのＨレベルの状態が維持される。時刻ｔ５において、誘起電圧Ｖ（電圧パルスＦ３ｂのピーク値）が参照電圧Ｒｅｆ２未満となるので、出力信号ＯＵＴはＨレベルからＬレベルに切替わる。時刻ｔ６，ｔ７，ｔ８において、誘起電圧Ｖ（電圧パルスＦ３ｂのピーク値）が参照電圧Ｒｅｆ２未満となっているが、出力信号は既にＬレベルであるので、そのＬレベルの状態が維持される。こうして入力信号ＩＮが再生される。

［実施の形態３の効果］
実施の形態３のアイソレータ２００によれば、１つの変圧器ＴＲでＤＣ信号およびＡＣ信号の両方を伝送することができる。さらに、トランス結合型は容量結合型に比べて入力側回路２０１のコモンモードノイズを出力側回路２０２に伝達し難いという特徴がある。このため、実施の形態３のアイソレータ２００はノイズへの耐性がより優れている。

＜実施の形態４＞
図２２は、実施の形態４によるアイソレータ２００Ａの全体構成を示すブロック図である。図２２のアイソレータ２００Ａは、図１９のアイソレータ２００の入力側回路２０１および出力側回路２０２の具体的構成例を示すものである。

［入力側回路２０１の構成］
図２２を参照して、まず、入力側回路２０１の構成について説明する。入力側回路２０１は、スイッチ回路２０と、バイアス回路４０と、スイッチ制御部１０Ａとを含む。

スイッチ回路２０は、第１のスイッチ素子としてのＰＭＯＳトランジスタ２１および第２のスイッチ素子としてのＮＭＯＳトランジスタ２２とを含む。ＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ２２は、この順で、電源電圧ＶＣＣが与えられる電源ノード４と接地電圧ＧＮＤが与えられる接地ノード５との間に直列に接続される。ＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ２２の接続ノード２３は、変圧器ＴＲの一次コイルＬ１の一端２０３に接続される。

バイアス回路４０は、変圧器ＴＲの一次コイルＬ１の他端２０４にバイアス電圧として中間電圧ＭＶを与える。バイアス回路４０は、抵抗素子４１，４２を少なくとも有する分圧回路４５と容量素子４３とを含む。抵抗素子４１，４２は、この順で、電源ノード４と接地ノード５との間に直列に接続される。抵抗素子４１，４２の接続ノード４４は、一次コイルＬ１の他端２０４に、すなわち、一次コイルＬ１を介してＭＯＳトランジスタ２１，２２の接続ノード２３に接続される。容量素子４３は、抵抗素子４２と並列に接続される。

実施の形態１では、抵抗素子４１の抵抗値と抵抗素子４２の抵抗値とが等しく設定されるので、中間電圧ＭＶはＶＣＣ／２に等しい。なお、容量素子４３は、抵抗素子４１と並列に接続してもよいし、抵抗素子４１，４２とそれぞれ並列に容量素子を設けてもよい。

スイッチ制御部１０Ａは、入力信号ＩＮに基づいてＭＯＳトランジスタ２１，２２のオンおよびオフを制御する。スイッチ制御部１０Ａは、判定回路１２と、クロック生成回路１４と、クロック制御回路１３と、Ｒｉｓｅ／Ｆａｌｌ制御回路１１と、インバータ１５とを含む。判定回路１２、クロック生成回路１４、クロック制御回路１３、およびＲｉｓｅ／Ｆａｌｌ制御回路１１の構成および動作は実施の形態２の場合と同じであるので説明を繰り返さない。

Ｒｉｓｅ／Ｆａｌｌ制御回路１１によって生成されたＲｉｓｅ信号は、インバータ１５を介してＰＭＯＳトランジスタ２１のゲートに入力される。Ｆａｌｌ信号は、直接にＮＭＯＳトランジスタ２２のゲートに入力される。

Ｒｉｓｅパルスが発生した場合（Ｒｉｓｅ信号がＨレベルとなった場合）、ＰＭＯＳトランジスタ２１がオンする。このとき、Ｆａｌｌ信号はＲｉｓｅ／Ｆａｌｌ制御回路１１によって必ずＬレベルとなっており、ＮＭＯＳトランジスタ２２は必ずオフである。したがって、変圧器ＴＲの一次コイルＬ１の一端２０３には電源電圧ＶＣＣが印加され、変圧器ＴＲの一次コイルＬ１の他端２０４には中間電圧ＭＶ（ＶＣＣ／２）が印加される。この結果、一次コイルＬ１の一端２０３から他端２０４の方向に一時的に電流Ｉが流れる。この電流Ｉによって、変圧器ＴＲの二次コイルＬ２に正の誘起電圧Ｖ（二次コイルの一端２０５のほうが他端２０６よりも高電位になる）が発生する。

ここで、バイアス回路４０を構成する抵抗素子４１，４２の抵抗値と容量素子４３との容量値とによって決まる時定数により、電流Ｉの立下がりは緩やかになる。このため、変圧器ＴＲの二次コイルＬ２に発生する誘起電圧Ｖは、一次コイルＬ１を流れる電流Ｉの立上がりによって生じるが、電流Ｉの立下がりよっては発生しない。この理由は、変圧器が低周波を伝送しないことによる。

同様にＦａｌｌパルスが発生した場合（Ｆａｌｌ信号がＨレベルとなった場合）、ＮＭＯＳトランジスタ２２がオンし、ＰＭＯＳトランジスタ２１はオフのままである。したがって、変圧器ＴＲの一次コイルＬ１の一端２０３には接地電圧ＧＮＤが印加され、変圧器ＴＲの一次コイルＬ１の他端２０４には中間電圧ＭＶ（ＶＣＣ／２）が印加される。この結果、一次コイルＬ１の端部２０４から端部２０３の方向に電流（負の電流Ｉ）が流れる。この負の電流Ｉは、変圧器ＴＲの二次コイルＬ２に負の誘起電圧Ｖ（二次コイルの一端２０５のほうが他端２０６よりも低電位になる）を発生させる。

ここで、バイアス回路４０の時定数により、一次コイルＬ１を流れる電流の立上がり（０への戻り）は緩やかになる。このため、変圧器ＴＲの二次コイルＬ２に発生する誘起電圧Ｖは、一次コイルＬ１を流れる電流の立下がりによって生じるが、電流の立上がりよっては発生しない。

［出力側回路２０２の構成］
次に、出力側回路２０２の構成について説明する。出力側回路２０２は、抵抗素子２０８と、ヒステリシスコンパレータ６０とを含む。変圧器ＴＲの二次コイルＬ２のセンタータップ２０７には、ヒステリシスコンパレータ６０のバイアス電圧としてコモンモード電圧ＶＣＭが、抵抗素子２０８を介して印加されている。

ヒステリシスコンパレータ６０の＋端子は、変圧器ＴＲの二次コイルＬ２の一端２０５に接続され、ヒステリシスコンパレータ６０の−端子は、変圧器ＴＲの二次コイルＬ２の他端２０６に接続される。

ヒステリシスコンパレータ６０は、差動入力信号電圧（＋端子と−端子との差電圧）すなわち二次コイルＬ２の誘起電圧Ｖを参照電圧Ｒｅｆ１，Ｒｅｆ２（ただし、Ｒｅｆ１＞０＞Ｒｅｆ２）と比較することによって、入力信号ＩＮを再生する。ヒステリシスコンパレータ６０の動作は、実施の形態２の場合と同じであるので説明を繰り返さない。なお、ヒステリシスコンパレータ６０に代えて、図１８で説明したウィンドウコンパレータ８０およびＲＳラッチ回路９０を設けることもできる。

［図２２のアイソレータ２００Ａの動作］
（ＡＣ信号を伝送する場合）
図２３は、ＡＣ信号を伝送する場合において図２２のアイソレータ２００Ａの各部の信号波形を示す図である。図２３には、上から順に、入力信号ＩＮ、クロック信号ＣＬＫ、Ｒｉｓｅ信号、Ｆａｌｌ信号、変圧器ＴＲの一次コイルＬ１を流れる電流Ｉ、変圧器ＴＲの二次コイルＬ２に生じる誘起電圧Ｖ、および出力信号ＯＵＴの各波形が示されている。

図２２、図２３を参照して、ＡＣ信号伝送時には、Ｒｉｓｅ／Ｆａｌｌ制御回路１１は、入力信号ＩＮの立上がりエッジのタイミング（時刻ｔ１，ｔ３，ｔ５）でＲｉｓｅパルスを発生させ、入力信号の立下がりエッジのタイミング（時刻ｔ２，ｔ４，ｔ６）でＦａｌｌパルスを発生させる。このとき判定回路１２の判定結果に基づいて、クロック信号ＣＬＫはＬレベルで一定になっている。

ＲｉｓｅパルスがＰＭＯＳトランジスタ２１を一時的にオンすることによって、変圧器ＴＲの一次コイルＬ１に電流パルスＲ３が発生する。この電流パルスＲ３によって変圧器の二次コイルＬ２に電圧パルスＲ３ｂが発生する。ヒステリシスコンパレータ６０は、この電圧パルスＲ３ｂの振幅が上側参照電圧Ｒｅｆ１を超えたことを検知することにより、出力信号ＯＵＴをＬレベルからＨレベルに変化させる。

ＦａｌｌパルスがＮＭＯＳトランジスタ２２をオンすることによって、変圧器ＴＲの一次コイルＬ１に電流パルスＦ３が発生する。この電流パルスＦ３によって変圧器の二次コイルＬ２に電圧パルスＦ３ｂが発生する。ヒステリシスコンパレータ６０は、この電圧パルスＦ３ｂの振幅が下側参照電圧Ｒｅｆ２を超えたことを検知することにより、出力信号ＯＵＴをＨレベルからＬレベルに変化させる。

（ＤＣ信号を伝送する場合）
図２４は、ＤＣ信号を伝送する場合において図２２のアイソレータ２００Ａの各部の信号波形を示す図である。図２４には、上から順に、入力信号ＩＮ、クロック信号ＣＬＫ、Ｒｉｓｅ信号、Ｆａｌｌ信号、変圧器ＴＲの一次コイルＬ１を流れる電流Ｉ、変圧器ＴＲの二次コイルＬ２に生じる誘起電圧Ｖ、および出力信号ＯＵＴの各波形が示されている。

図２２、図２４を参照して、ＤＣ信号伝送時には、Ｒｉｓｅ／Ｆａｌｌ制御回路１１は、クロック信号ＣＬＫの立上がりエッジのタイミングで、入力信号ＩＮの論理レベルに応じてＲｉｓｅパルスまたはＦａｌｌパルスを生成する。すなわち、Ｒｉｓｅ／Ｆａｌｌ制御回路１１は、入力信号ＩＮがＨレベルのとき（図２４の時刻ｔ１，ｔ２，ｔ３，ｔ４）、Ｒｉｓｅパルスを生成し、入力信号ＩＮがＬレベルのとき（図２４の時刻ｔ６，ｔ７，ｔ８）、Ｆａｌｌパルスを生成する。この明細書では、ＤＣ信号伝送時におけるＲｉｓｅパルスおよびＦａｌｌパルスをアップデートパルスとも称する。なお、ＲｉｓｅパルスおよびＦａｌｌパルスを生成するタイミングは、クロック信号ＣＬＫの立上がり時に限らず、立下がり時でもよいし、立上がりおよび立下がりの両方のタイミングでも良い。

入力信号ＩＮの論理レベルが変化した場合、Ｒｉｓｅ／Ｆａｌｌ制御回路１１は、入力信号ＩＮの変化の方向に応じてＲｉｓｅパルスまたはＦａｌｌパルスを発生する。図２４の時刻ｔ５のように、入力信号ＩＮがＨレベルからＬレベルに変化した場合、Ｒｉｓｅ／Ｆａｌｌ制御回路１１はＦａｌｌパルスを発生させる。逆に入力信号ＩＮがＬレベルからＨレベルに変化した場合、Ｒｉｓｅ／Ｆａｌｌ制御回路１１はＲｉｓｅパルスを発生させる。

クロック制御回路１３は、入力信号変化した時点から所定期間、クロック信号ＣＬＫをＬレベルに固定する。入力信号ＩＮが変化する場合、入力信号ＩＮの立上がりエッジおよび立下がりエッジに応じてＲｉｓｅパルスおよびＦａｌｌパルスがそれぞれ生成されるので、アップデートパルスを生成する必要がないからである。

Ｒｉｓｅパルスが生成されたときには、変圧器ＴＲの一次コイルＬ１に電流パルスＲ３が発生する。この電流パルスＲ３によって変圧器の二次コイルＬ２に電圧パルスＲ３ｂが発生する。ヒステリシスコンパレータ６０は、この電圧パルスＲ３ｂの振幅が上側参照電圧Ｒｅｆ１を超えたことを検知することにより、出力信号ＯＵＴをＬレベルからＨレベルに変化させる。ヒステリシスコンパレータ６０は、Ｒｉｓｅパルスが生成される前から出力をＨレベルにしている場合には（図２４の時刻ｔ１，ｔ２，ｔ３，ｔ４）、Ｈレベルを維持する。

Ｆａｌｌパルスが生成されたときには、変圧器ＴＲの一次コイルＬ１に電流パルスＦ３が発生する。この電流パルスＦ３によって変圧器の二次コイルＬ２に電圧パルスＦ３ｂが発生する。ヒステリシスコンパレータ６０は、この電圧パルスＦ３ｂの振幅が下側参照電圧Ｒｅｆ２を超えたことを検知することにより、出力信号ＯＵＴをＨレベルからＬレベルに変化させる。ヒステリシスコンパレータ６０は、Ｆａｌｌパルスが生成される前から出力をＬレベルにしている場合には（図２４の時刻ｔ６，ｔ７，ｔ８）、Ｌレベルを維持する。

（ＡＣ信号、ＤＣ信号、ＡＣ信号の順に切替わる場合）
図２５は、ＡＣ信号、ＤＣ信号、ＡＣ信号の順に入力が切替わった場合における図２２のアイソレータ２００Ａの動作を説明するための図である。図２５には、上から順に、入力信号ＩＮ、クロック信号ＣＬＫ、Ｒｉｓｅ信号、Ｆａｌｌ信号、変圧器ＴＲの一次コイルＬ１を流れる電流Ｉ、変圧器ＴＲの二次コイルＬ２に生じる誘起電圧Ｖ、および出力信号ＯＵＴの各波形が示されている。

図２５の入力信号ＩＮの波形は、図１１の場合と同じである。したがって、図２２のＲｉｓｅ／Ｆａｌｌ制御回路１１によってＲｉｓｅパルス、Ｆａｌｌパルスが生成されるタイミングも図１０の場合と同じであるので説明を繰り返さない。

Ｒｉｓｅパルスが生成されたとき（図２５の時刻ｔ１，ｔ３，ｔ５，ｔ９，ｔ１１，ｔ１３）、図２２のヒステリシスコンパレータ６０は、変圧器ＴＲの二次コイルＬ２に発生する誘起電圧Ｖが上側参照電圧Ｒｅｆ１を超えたことを検知することにより、出力信号ＯＵＴをＬレベルからＨレベルに変化させる（図２５の時刻ｔ１，ｔ３，ｔ５，ｔ９，ｔ１１，ｔ１３）。ヒステリシスコンパレータ６０は、Ｒｉｓｅパルスが生成される前から出力をＨレベルにしている場合にはＨレベルを維持する。

Ｆａｌｌパルスが生成されたとき（図２５の時刻ｔ２，ｔ４，ｔ６，ｔ７，ｔ８，ｔ１０，ｔ１２，ｔ１４）、図２２のヒステリシスコンパレータ６０は、変圧器ＴＲの二次コイルＬ２に発生する誘起電圧Ｖが下側参照電圧Ｒｅｆ２未満となったことを検知することにより、出力信号ＯＵＴをＨレベルからＬレベルに変化させる（図２５の時刻ｔ２，ｔ４，ｔ６，ｔ１０，ｔ１２，ｔ１４）。ヒステリシスコンパレータ６０は、Ｆａｌｌパルスが生成される前から出力をＬレベルにしている場合には（図２５の時刻ｔ７，ｔ８）、Ｌレベルを維持する。

［実施の形態４の効果］
実施の形態４によるアイソレータ２００Ａは、実施の形態３によるアイソレータ２００と同様に、１つの変圧器ＴＲでＤＣ信号およびＡＣ信号の両方を伝送することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

１，１Ａ，２００，２００Ａ アイソレータ、２，２０１ 入力側回路、３，３Ａ，２０２ 出力側回路、４ 電源ノード、５ 接地ノード、１０，１０Ａ スイッチ制御部、１１ Ｒｉｓｅ／Ｆａｌｌ制御回路、１２ 判定回路、１３ クロック制御回路、１４ クロック生成回路、２０，３０ スイッチ回路、２１，２２，３１，３２ ＭＯＳトランジスタ（スイッチ素子）、４０，５０，７０ バイアス回路、４１，４２，５１，５２，７１，７２，２０８ 抵抗素子、４３，５３，Ｃ１，Ｃ２ 容量素子、４５，５５ 分圧回路、６０ ヒステリシスコンパレータ、８０ ウィンドウコンパレータ、９０ ＲＳラッチ回路、Ａ，／Ａ 入力側端子、Ｂ，／Ｂ 出力側端子、Ｒ１，Ｒ２，Ｆ１，Ｆ２ 電圧パルス、Ｒ３，Ｆ３ 電流パルス、ＩＮ 入力信号、Ｌ１ 一次コイル、Ｌ２ 二次コイル、ＭＶ 中間電圧、ＯＵＴ 出力信号、Ｒｅｆ１，Ｒｅｆ２，Ｒｅｆ３，Ｒｅｆ４ 参照電圧、ＳＶ１，ＳＶ２ 標準電圧、ＴＲ 変圧器。

Claims (16)

1. 第１の容量素子と、
   前記第１の容量素子の第１の端子と接続された入力側回路とを備え、
   前記入力側回路は、外部から受けた入力信号の立上がりエッジのタイミングで、電圧値が第１の標準電圧から上昇または下降した後、前記第１の標準電圧から上昇または下降するときよりも緩やかに前記第１の標準電圧まで戻る第１の電圧パルスを、前記第１の容量素子の第１の端子に印加し、
   前記入力側回路は、前記入力信号の立下がりエッジのタイミングで、電圧値が前記第１の標準電圧から前記第１の電圧パルスと反対方向に上昇または下降した後、前記第１の標準電圧から上昇または下降するときよりも緩やかに前記第１の標準電圧まで戻る第２の電圧パルスを、前記第１の容量素子の第１の端子に印加し、
   さらに、前記第１の容量素子の第２の端子と接続され、前記第１の容量素子の第２の端子の電圧変化に基づいて前記入力信号を再生する出力側回路を備えたアイソレーション回路。
2. 前記入力側回路および前記出力側回路とそれぞれ接続された第１および第２の端子を有する第２の容量素子をさらに備え、
   前記入力側回路は、前記立上がりエッジのタイミングで、電圧値が第２の標準電圧から前記第１の電圧パルスと反対方向に上昇または下降した後、前記第２の標準電圧から上昇または下降するときよりも緩やかに前記第２の標準電圧まで戻る第３の電圧パルスを前記第２の容量素子の第１の端子に印加し、
   前記入力側回路は、前記立下がりエッジのタイミングで、電圧値が前記第２の標準電圧から前記第３の電圧パルスと反対方向に上昇または下降した後、前記第２の標準電圧から上昇または下降するときよりも緩やかに前記第２の標準電圧まで戻る第４の電圧パルスを前記第２の容量素子の第１の端子に印加し、
   前記出力側回路は、前記第１の容量素子の第２の端子の電圧と前記第２の容量素子の第２の端子の電圧との差電圧の変化に基づいて前記入力信号を再生する、請求項１に記載のアイソレーション回路。
3. 前記入力側回路は、前記入力信号が所定時間、ハイレベルで変化しないときは、前記第１の電圧パルスを前記第１の容量素子の第１の端子に印加するとともに前記第３の電圧パルスを前記第２の容量素子の第１の端子に印加し、
   前記入力側回路は、前記入力信号が所定時間、ローレベルで変化しないときは、前記第２の電圧パルスを前記第１の容量素子の第１の端子に印加するとともに前記第４の電圧パルスを前記第２の容量素子の第１の端子に印加する、請求項２に記載のアイソレーション回路。
4. 前記入力側回路は、
   電源ノードと前記１の容量素子の第１の端子との間に接続された第１のスイッチ素子および接地ノードと前記第１の容量素子の第１の端子との間に接続された第２のスイッチ素子を有する第１のスイッチ回路と、
   前記第１の容量素子の第１の端子に前記第１の標準電圧をバイアス電圧として与える第１のバイアス回路と、
   前記電源ノードと前記第２の容量素子の第１の端子との間に接続された第３のスイッチ素子および前記接地ノードと前記第２の容量素子の第１の端子との間に接続された第４のスイッチ素子を有する第２のスイッチ回路と、
   前記第２の容量素子の第１の端子に前記第２の標準電圧をバイアス電圧として与える第２のバイアス回路と、
   前記入力信号に基づいて前記第１〜第４のスイッチ素子のスイッチングを制御するスイッチング制御部とを含み、
   前記スイッチング制御部は、前記入力信号の立上がりエッジのタイミングで前記第１および第２のスイッチ素子のうち一方を一時的にオン状態にし、前記入力信号の立下がりエッジのタイミングで前記第１および第２のスイッチ素子のうち他方を一時的にオン状態にし、
   前記スイッチング制御部は、前記入力信号が所定時間、ハイレベルで変化しないときには、前記第１および第２のスイッチ素子のうち前記一方をオン状態にし、前記入力信号が所定時間、ローレベルで変化しないときには、前記第１および第２のスイッチ素子のうち前記他方を一時的にオン状態にし、
   前記スイッチング制御部は、前記第１および第２のスイッチ素子を一時的にオン状態にするときには、前記第４および第３のスイッチ素子をそれぞれ一時的にオン状態にする、
   請求項３に記載のアイソレーション回路。
5. 前記第１のバイアス回路は、
   前記電源ノードと前記第１の容量素子の第１の端子との間に接続された第１の抵抗素子と、
   前記接地ノードと前記第１の容量素子の第１の端子との間に接続された第２の抵抗素子と、
   前記第１および第２の抵抗素子の一方と並列に接続された第３の容量素子とを含み、
   前記第２のバイアス回路は、
   前記電源ノードと前記第２の容量素子の第１の端子との間に接続された第３の抵抗素子と、
   前記接地ノードと前記第２の容量素子の第１の端子との間に接続された第４の抵抗素子と、
   前記第３および第４の抵抗素子の一方と並列に接続された第４の容量素子とを含む、請求項４に記載のアイソレーション回路。
6. 前記出力側回路は、ヒステリシスコンパレータを含み、
   前記ヒステリシスコンパレータは、前記差電圧が所定の第１の参照電圧を超えてから、前記第１の参照電圧よりも低い所定の第２の参照電圧未満となるまでの間、第１の論理レベルの信号を出力し、
   前記ヒステリシスコンパレータは、前記差電圧が前記第２の参照電圧未満となってから、前記第１の参照電圧を超えるまでの間、第２の論理レベルの信号を出力する、請求項３に記載のアイソレーション回路。
7. 前記出力側回路は、
   ウィンドウコンパレータと、
   第１および第２の内部状態を有するラッチ回路とを含み、
   前記ウィンドウコンパレータは、前記差電圧が所定の第１の参照電圧を超えている間、前記ラッチ回路を前記第１の内部状態にするための信号を出力し、
   前記ウィンドウコンパレータは、前記差電圧が前記第１の参照電圧よりも低い所定の第２の参照電圧未満となっている間、前記ラッチ回路を前記第２の内部状態にするための信号を出力する、請求項３に記載のアイソレーション回路。
8. 前記入力側回路は、前記入力信号が所定時間、ハイレベルで変化しないときは、前記第１の電圧パルスを前記第１の容量素子の第１の端子に印加し、
   前記入力側回路は、前記入力信号が所定時間、ローレベルで変化しないときは、前記第２の電圧パルスを前記第１の容量素子の第１の端子に印加する、請求項１に記載のアイソレーション回路。
9. 第１および第２の容量素子と、
   前記第１および第２の容量素子の各第１の端子と接続され、入力信号を受ける入力側回路とを備え、
   前記入力側回路は、前記入力信号の立上がりエッジのタイミングで、電圧値が第１の標準電圧から上昇または下降した後、前記第１の標準電圧から上昇または下降するときよりも緩やかに前記第１の標準電圧まで戻る第１の電圧パルスを、前記第１の容量素子の第１の端子に印加し、
   前記入力側回路は、前記入力信号の立下がりエッジのタイミングで、電圧値が第２の標準電圧から上昇または下降した後、前記第２の標準電圧から上昇または下降するときよりも緩やかに前記第２の標準電圧まで戻る第２の電圧パルスを、前記第２の容量素子の第１の端子に印加し、
   さらに、前記第１および第２の容量素子の各第２の端子と接続され、各第２の端子の電圧変化に基づいて前記入力信号を再生する出力側回路を備えたアイソレーション回路。
10. 前記入力側回路は、前記入力信号が所定時間、ハイレベルで変化しないときは、前記第１の電圧パルスを前記第１の容量素子の第１の端子に印加し、
    前記入力側回路は、前記入力信号が所定時間、ローレベルで変化しないときは、前記第２の電圧パルスを前記第２の容量素子の第１の端子に印加する、請求項９に記載のアイソレーション回路。
11. 変圧器と、
    前記変圧器の一次コイルに接続された入力側回路とを備え、
    前記入力側回路は、外部から受けた入力信号の立上がりエッジのタイミングで、電流値が０から増加した後、増加時よりも緩やかに０まで戻る第１の電流パルスを、前記変圧器の一次コイルに流し、
    前記入力側回路は、前記入力信号の立下がりエッジのタイミングで、電流値が０から前記第１の電流パルスと逆方向に増加した後、増加時よりも緩やかに０まで戻る第２の電流パルスを、前記変圧器の一次コイルに流し、
    さらに、前記変圧器の二次コイルと接続され、前記変圧器の二次コイルに誘起される誘起電圧に基づいて前記入力信号を再生する出力側回路を備えたアイソレーション回路。
12. 前記入力側回路は、前記入力信号が所定時間、ハイレベルで変化しないときは、前記第１の電流パルスを前記変圧器の一次コイルに流し、
    前記入力側回路は、前記入力信号が所定時間、ローレベルで変化しないときは、前記第２の電流パルスを前記変圧器の一次コイルに流す、請求項１１に記載のアイソレーション回路。
13. 前記入力側回路は、
    電源ノードと前記一次コイルの一方端との間に接続された第１のスイッチ素子および接地ノードと前記一次コイルの前記一方端との間に接続された第２のスイッチ素子を有するスイッチ回路と、
    電源電圧と接地電圧との間の所定の中間電圧を前記一次コイルの他方端にバイアス電圧として与えるバイアス回路と、
    前記入力信号に基づいて前記第１および第２のスイッチ素子のスイッチングを制御するスイッチング制御部とを含み、
    前記スイッチング制御部は、前記入力信号の立上がりエッジのタイミングで前記第１および第２のスイッチ素子のうち一方を一時的にオン状態にし、前記入力信号の立下がりエッジのタイミングで前記第１および第２のスイッチ素子のうち他方を一時的にオン状態にし、
    前記スイッチング制御部は、前記入力信号が所定時間、ハイレベルで変化しないときには、前記第１および第２のスイッチ素子のうち前記一方をオン状態にし、前記入力信号が所定時間、ローレベルで変化しないときには、前記第１および第２のスイッチ素子のうち前記他方を一時的にオン状態にする、請求項１２に記載のアイソレーション回路。
14. 前記バイアス回路は、
    前記電源ノードと前記一次コイルの前記他方端との間に接続された第１の抵抗素子と、
    前記接地ノードと前記一次コイルの前記他方端との間に接続された第２の抵抗素子と、
    前記第１および第２の抵抗素子の一方と並列に接続された容量素子とを含む、請求項１３に記載のアイソレーション回路。
15. 前記出力側回路は、ヒステリシスコンパレータを含み、
    前記ヒステリシスコンパレータは、前記誘起電圧が所定の第１の参照電圧を超えてから、前記第１の参照電圧よりも低い所定の第２の参照電圧未満となるまでの間、第１の論理レベルの信号を出力し、
    前記ヒステリシスコンパレータは、前記誘起電圧が前記第２の参照電圧未満となってから、前記第１の参照電圧を超えるまでの間、第２の論理レベルの信号を出力する、請求項１２に記載のアイソレーション回路。
16. 前記出力側回路は、
    ウィンドウコンパレータと、
    第１および第２の内部状態を有するラッチ回路とを含み、
    前記ウィンドウコンパレータは、前記誘起電圧が所定の第１の参照電圧を超えている間、前記ラッチ回路を前記第１の内部状態にするための信号を出力し、
    前記ウィンドウコンパレータは、前記誘起電圧が前記第１の参照電圧よりも低い所定の第２の参照電圧未満となっている間、前記ラッチ回路を前記第２の内部状態にするための信号を出力する、請求項１２に記載のアイソレーション回路。

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