JP4265615B2 - 信号ドライバ - Google Patents

Description

本発明は出力信号ドライバに関し、より具体的には波形操作（wave shaping）、すなわちエンファシス機能を有する差動信号（differential signal）ドライバに関し、さらに具体的には電流モード論理（current mode logic）、ＣＭＬアプリケーションに適した差動信号ドライバに関する。

図１を見ると、受信機のバッファ11に伝送される一連のバイナリ論理信号は各々論理ハイ（logic high）および論理ロー（logic low）を表す一連の高パルスおよび低パルスで構成されることができる。この代表的な信号伝送方法は1本の信号線を使用し、電圧高のレベル（例えばＶＣＣ）および電圧低のレベル（例えばＧＮＤ）を手段として論理１および０（すなわち論理ハイおよびローの信号）を伝送する。この種の信号伝送は実施が簡単であるが、伝送周波数および／あるいは通信線が増加すると劣化する。

伝送の保全性および信号復元（signal recovery）を向上させるために、図２に示すような差動信号伝送を使用することができる。この場合論理信号を伝送するために2本の線が使用される。第1の線は論理信号の真の論理形態13を伝送し、第2の線は信号の相補論理形態15を伝送する。線は双方とも伝送の受信側で差動増幅器17の入力につながれる。差動増幅器17は2本の信号線の相対電圧を比較し2本の内どちらの電位の方が高いか判定することにより受信した論理信号を識別できるため、いずれの線も完全な論理ハイの電圧レベル（ＶＣＣ）または完全な論理ローの電圧レベル（ＧＮＤ）を伝送線上受信機17まで全線維持する必要はない。従って差動通信システムはシングルエンド通信システムに比べ、より高い周波数およびより長い通信線を達成できる。しかし周波数がさらに増加すると、典型的な差動伝送システムのこの実施も信号の劣化や信号復元の問題を起こすようになる。

高周波、すなわちギガヘルツ領域、の設計は物理的な伝送媒体、すなわち伝送線そのものにおける二次効果のため難しい。これら二次効果はより低い周波数では無視できるが、高周波数では支配的になる。伝送線の表皮効果、誘電損および信号線の形状変化による不連続性などすべて信号劣化、すなわち進行波の形状変化、に寄与する。物理的媒体のこのような退行効果を緩和する１つの方法は受信側でより良い信号対雑音比をもたらすように駆動信号パルス（出力ドライバからの）を操作することである。

信号復元の成功率はエンファシス、またはプリ・エンファシス（すなわちドライバ‐受信機通信ペアで受信側の信号復元を向上させるために出力ドライバ側で実施する波形操作（wave shaping）手法）と呼ばれる手法で増加することが見出されている。エンファシス手法はシングルエンド伝送システムにも適用できるが、もっとも頻繁に使われるのは差動信号伝送システムである。

エンファシス印加手法は複数知られているが、一般的なエンファシス手法では伝送論理信号の電圧（および／あるいは電流）レベルを論理遷移において増加させることにより信号復元を向上させる。例えば図３において、伝送された真の論理信号21およびその相補論理信号23は論理遷移において（すなわち論理「１」から論理「０」に遷移する際、および図１の論理遷移を右から左へ追うことで例示されるように、その逆）電圧の大きさが増加される。これらの論理遷移は図３において「Tr」の表示で特定される。その後の信号伝送で論理遷移が起こらない場合、エンファシス操作は次の論理遷移まで除去される。すなわち電圧の揺れのレベルが非エンファシス・レベル（non-emphasis level）に戻る。

図３においてパルス列の右側は先に伝送され差動増幅器19に向かって進行するパルスを表し、パルス列の左側は図示されていない信号伝送機によりすぐ前に通信線に置かれた伝送信号を表す。従ってパルス列を右から左へ（すなわち先の伝送からより現下の伝送へ）と見ると、Trの表示で特定されるように論理遷移が起こったパルスを識別することができる。例えばパルス列の左側に示される最後の４つの論理信号パルス（すなわち送信機側）「１０１１」であり、従って最初の２つの1と１の間では論理遷移が起こらなかったが、最後の２つのパルス「１０」では論理遷移が起こっている。従って論理遷移の電圧高のレベルおよび電圧低のレベルの大きさが増加される、すなわちエンファシスまたはプリ・エンファシス（pre-emphasis）が行なわれる。しかし「Tr」の表示で特定されないパルスのように連続信号 パルスで論理遷移が起こらない場合、電圧高のレベルおよび電圧低のレベルの大きさはより低い大きさのレベルに下げられる。

高周波における信号にエンファシスを加える利点をさらに明らかにするために、図４は実際の、すなわち物理的な、伝送線上に対する高周波差動信号伝送の悪影響を分析する設定を示す。伝送線14および16は、50Ωの抵抗値および望ましい場合は任意の反応値を割り当てるなど、物理的伝送線の電気特性と一致した属性を割り当てられたボックスで象徴される。同様に接地面12も適当な電気属性を割り当てられた1対のボックスで表される。信号ドライバ（図示せず）が伝送線14および16の各々の左側にある伝送リード線14aおよび16aに差動信号を印加する。印加された差動信号は受信リード線14bおよび16bに到達し、伝送線14および16の右側にある受信機（図示せず）に印加されるまで伝送線14および16の全長を伝わる。通例のように、50Ωの端末抵抗器18および20は受信リード線14bおよび16bを接地し、信号反射（signal reflection）を減らし信号対雑音比を最大化する。本考察においては伝送リード線14a/16aに印加され受信リード線14b/16bで観察された理想的な差動パルス波形が同様に伝送リード線14a/16aに印加され、同じく受信リード線14b/16bで観察されるエンファシス操作された波形と比較される。

図５では理想的な差動パルス信号および伝送リード線14a/14bに印加するためにエンファシス操作された差動信号が、理想的およびエンファシス操作された差動信号の重なりを避けるため異なったＤＣ電圧オフセットが与えられ明瞭化されている。このＤＣオフセットは本説明に重要なものではない。下の波形セット、すなわち波形20aおよび22a、は図示されない理想的な発信源からの真および相補差動信号が伝送線14および16に駆動されるのを表す。上の波形セット、すなわち波形20aおよび22a、は制御された方法でパルスを操作する、すなわちエンファシス操作を適用する、ドライバ回路からの真および相補差動信号を表す。

理想的な伝送線は信号が伝送線の全長を通過するのにかかる時間だけ信号を遅延し、通過信号の形状を変えることはしなし。しかし、実際の（すなわち物理的な）伝送線の場合、特に非常に高い周波数で信号を伝送する場合、はそうではない。物理的な伝送線の場合、伝送信号は伝送線を通過するにつれ劣化し形が変わる。

図６について、下の波形セット、20bおよび22b、は理想的な発信源が発信した真および相補信号（図５からの20a/22a）が伝送線14/16を通過して受信リード線14bおよび16ｂ（図４）に到着した時点の形状を示している。上の波形セット、24bおよび26b、はパルス操作ドライバが発信した（すなわちエンファシスが加えれた）真および相補信号24aおよび26aが伝送線14/16を通過して受信リード線14bおよび16ｂに到着した時点の形状を示している。上述のように、受信された相補信号20b/22bおよび24b/26bの各セットは各々の受信機（例えば差動増幅器）に印加され、受信機は伝送データを復元しようとする。しかし信号20/22bおよび24b/26bの両セットは変形している（すなわち伝送線14および16を通過する際に形状が変えられている）ため、受信機がどちらの波形セットの方をより良く読み取り正しく伝送データを復元できるか容易に明らかではない。言い換えれば、受信された波形信号のどちらがより良品質であるか明確でない。

受信された差動信号の品質を識別する１つの方法は各波形セットにおける真および相補信号間の差をアイ・ダイアグラムで表すことである。図７は各々伝送線の受信側における相補信号20b/22bおよび24b/26bの２セットから構成された２つのアイ・ダイアグラムを示す。アイ・ダイアグラムの構成は一般的に現場でどのように構成されるかを説明すると最も良く理解できる。ベース・バンドの波形は通常受信機のサンプラがP秒毎にサンプリングすることで誘発されるタイム・ベースを有するオシロスコープに接続される。次に長いシーケンスのランダム・データが送信機に送り込まれる。結果はＰ秒毎の可能な波形遷移の重ね合わせで、目に似たパターンが形成される。目が「開いて」いるかぎり、伝送データを復元することができるが、目が閉じられていると伝送データを復元することはできない。従って受信信号の品質は合成アイ・パターンがどれだけ開いているの判定で測ることができる。

図７において、左の図は理想的な発信源（図５における理想的なパルス波形20a/22a）から受信された信号（図６における波形20b/22b）によるものであり、右の図は波形操作ドライバ（図５におけるエンファシス波形24a/26a）から受信された信号（図６における波形24b/26b）によるものである。両図は各400psのデータ・ビット周期を3回で合計1.2 nsを対象としている。左の図では目がなく、すなわち目が「閉じられて」いることが分かり、これは理想的な四角のパルスは伝送線の受信側で識別可能なデータ信号が復元できないほど劣化していることを意味する。右の図はエンファシス操作された信号（すなわち操作されたパルス）が図中開いた目38を形成しており、これは受信機が確実に伝送信号を復元できることを意味する。受信信号がどれだけ向上するかは伝送線および操作信号におけるエンファシスの量／種類の関数である。

過去において、波形操作（すなわちエンファシスまたはプリ・エンファシス）手法を実施する回路は、論理遷移を識別し、エンファシスを適用すべきか判断するために最新論理出力と前の論理出力とを比較するレジスタおよび論理コンパレータを有する制御論理回路構成を通常必要としていた。また従来の技術では出力ドライバ自体が通常２つの別個で独立した出力ドライバ回路からなり、一方はエンファシス出力電圧レベルを提供し、他方は非エンファシス（non-emphasis）（すなわち低減）出力電圧レベルを提供した。エンファシスを適用するか否かにより制御論理回路構成は出力ドライバのいずれか（または両方）を選んだ。

例えば図８では、従来のプリ・エンファシス送信機において（簡素化のため真または相補線の対の１つしか図示されていない）、伝送されるデータは非エンファシス信号ドライバ30に直接印加され、ドライバは低減された電圧振動を提供する。非エンファシス信号ドライバ30のプルアップＰＭＯＳトランジスタおよびプルダウンＮＭＯＳトランジスタは比較的弱く、出力線32を完全にＶＣＣに引き上げることができず、また出力線32を完全にＧＮＤに引き下げることもできない。従って本例はプリ・エンファシスが必要な場合に作動する第２の信号ドライバ34を提供している。第１30および第２34信号ドライバが並行して作動することにより、出力線32は電流のソース／ドレーン能力の向上を受け、論理ハイのパワーレイルまで完全に上り、論理ローのパワーレイルまで完全に下がる。

図示されるように、この回路は印加された論理信号の記録を取って置くために伝送されるデータ信号がシフト・レジスタ36に印加されることを必要とする。シフト・レジスタ36の内容は前および最新の出力信号間の論理遷移を識別するためにデジタル・コンパレータ38に印加され、デジタル・コンパレータ38の出力はプリ・エンファシス・コントローラ40に印加され、これは伝送される最新データも受信し、必要に応じ第２の信号ドライバ34を選択して作動化する。

シフト・レジスタおよびデジタル・コンパレータの使用は出力ドライバの全体的構造を複雑化し大型化させる。さらに図８のプリ・エンファシス回路はＣＭＯＳに基づく回路であるが、ＣＭＯＳ回路構成は非常に高い周波数の用途にはしばしば適していない。非常に高い周波数では電流モード論理（ＣＭＬ（current mode logic））回路構成など電流に基づく回路構成が必要とされる。

米国特許第6,400,616号明細書

本発明の１つの目的は簡素化構造の波形操作エンファシス回路を提供することである。

本発明の別の目的は電流モード論理回路構成に適したエンファシス回路を提供することである。

本発明は高周波数（すなわちギガヘルツ値域）における差動信号伝送に適した信号ドライバである。本信号ドライバはさらに受信側でより良い信号復元を可能にするエンファシス手法（すなわちドライバ側での波形操作）を実施するための簡素化回路構造を提供する。

エンファシスは論理遷移など所定の点で論理信号の電圧（または電流）レベルを上げることで信号復元を向上させる。例えば、エンファシスされていない論理ハイ（すなわち論理１）が通常3.3Ｖの電圧レベルで表される場合、エンファシスされた論理ハイは4Ｖの電圧レベルであり得る。この例を続け、エンファシスがされていない論理ロー（すなわち論理０）が通常1Ｖの電圧レベルで表される場合、エンファシスされた論理ローは0Ｖの電圧レベルであり得る。

エンファシスが出力信号の論理遷移において印加されただけでも充分な信号復元の向上が達成されることが見出されている。例えば、出力信号ドライバがエンファシスされていない論理１の列を出力する場合、出力信号ドライバはエンファシスされていない3.3Vの電圧ハイのレベルを出力することになる。出力を論理ローに遷移した時点で出力信号ドライバはエンファシスを印加し、0Ｖのエンファシスされた論理ローのレベルを提供する。この論理遷移に続き、出力信号ドライバが論理0の列を出力し続けた場合エンファシスは取り除かれ、出力信号ドライバは例えば1Ｖのエンファシスされていない論理ローのレベルを提供する。次に出力信号ドライバが論理ハイに遷移したとすると、信号ドライバは4Ｖの論理ハイのレベルを印加する。これに続き、出力信号ドライバがさらに論理信号の遷移を起こさず論理１の列を引き続き出力したとすると、エンファシスは取り除かれ、出力電圧は3.3Ｖのエンファシスされないレベルのハイに下がる。

これを達成するために、本発明による出力ドライバの機能は第１および第２の部分出力ドライバに分割され、各々その出力が共通の出力線に結合している。第１の部分出力ドライバは非エンファシス操作中に電圧ローの出力を提供するように最適化されており、第２の部分出力ドライバは非エンファシス操作中電圧ハイの出力を提供するように最適化されている。このように、非エンファシス操作中２つの部分出力ドライバのいずれかが別個に出力線を駆動し、より電圧の揺れの低い論理ハイまたは論理ローを提供する。

各部分出力ドライバは構造的に所定の強度の電流シンクに直列の制御トランジスタに直列のプルアップ抵抗器でかたどることができる反転電圧ホロア増幅器（inverting voltage-follower amplifier）として実施される。従って第１および第２の電圧ホロア増幅器の電流シンク機能は各々不均衡な強度の第１および第２電流シンクで制御される。すなわち第１電流シンクの強度は例えば第２電流シンクより３倍高くあり得る。

非エンファシス操作において第１電圧ホロア増幅器は、そのより強い第１電流シンクがプルアップ抵抗器に拘わらず出力線を引き下げることができるため、非エンファシスの論理ローを出力線に印加するために用いられる。同様に非エンファシス操作において第２電圧ホロア増幅器は、そのより弱い第２電流シンクがプルアップ抵抗器を完全に克服できないため出力線は論理ハイのレベルでかつＶＣＣより低い電圧、すなわち非エンファシスの論理ハイのレベルに維持される。言い換えれば、第１の電圧ホロア増幅器のみが作動している場合、そのより強い電流シンクは例えば１Ｖの非エンファシスの論理ロー電圧を出力線に印加することができるが、出力線を完全に接地まで引き下げることはできない。同様に第２の電圧ホロア増幅器のみが作動している場合、そのより弱い電流シンクは出力線を部分的に引き下げることができるが、出力線は例えば3.3Ｖなどの高い論理レベルの電位（ＶＣＣよりは低いが）を維持する。

エンファシス操作向けにより大きい電圧の揺れを達成するために第１および第２の部分出力ドライバ双方が連動するようになっている。これらの作動の組み合わせにより出力線は一方のパワーレイルから他方へと完全に揺れることができる。すなわち両方の電流シンクが同時にオンの状態にある場合、合わせたプルダウン作用 は出力線を例えば0Ｖのエンファシス・レベルに引き下げることができる。同様に両方の電流シンクが同時にオフの状態にある場合、反転増幅器のプルアップ抵抗器は電流シンクに妨げられず出力を例えばVCC のエンファシス・レベルｎ引き上げることができる。従ってエンファシスの間出力線は例えば0Ｖから4Ｖまでのより大きな電圧の揺れを達成できる。

発明のより全面的な理解とともに、他の目的および達成は添付図面と併せ以下の説明および請求項を参照すると明らかになり、理解されよう。

［実施形態１］
本出力ドライバは差動出力ドライバ（differential output driver）における使用に適しており、さらに電流モード論理、ＣＭＬ、のような電流ベースの回路における使用に適している。周知のように、差動出力ドライバは真および相補波形信号各々を2本の出力リード線に出力し、これらは組になって１つのデータ論理信号を構成する。分かり易さの目的から最初の説明は差動ドライバの半分、すなわち差動信号の真のコンポーネントを出力する差動出力ドライバの部分、にのみ適用される。 これはシングル出力ドライバに類似することになる。差動ドライバ全体としてはさらに真の信号（true signal）成分を形成する回路に相似し、真の信号成分の論理的相補を形成するように設計された相補回路を含むことが理解されよう。差動出力ドライバ全体は本考察で後ほど説明される。

図９について、本発明による出力ドライバは少なくとも１つのプルアップ装置71、２つのプルダウン装置73および75、２つのトランジスタ47および49、および出力ノード77を含む。プルアップ装置71は第１のパワーレイル、すなわちＶＣＣ、および出力ノード77の間で連結され、図示されないプルアップ抵抗器などの電流ベースの回路で使用される抵抗装置で構成されることができ、あるいは図示されないプルアップ・トランジスタで構成されることができる。第１のトランジスタ47は好ましくは第１の信号、D、に応答するＮＭＯＳトランジスタで、第１のプルダウン装置73を出力ノード77に選択的に連結する。同様に、第２のトランジスタ49は好ましくは第２の信号、T、に応答するＮＭＯＳトランジスタで、第2のプルダウン装置75を出力ノード77に選択的に連結する。第１および第２のプルダウン装置73および75は第２のパワーレイル、ＧＮＤ、に連結され、より詳しく後述のように電流シンク、またはドレーン、として使用される等しくない強度の可変電流として実施されることが好ましい。プルアップ装置71、第１のトランジスタ47、および第１のプルダウン装置73は電圧ホロア構成における第１の反転増幅器を構成し、プルアップ装置71、第２のトランジスタ49、および第１のプルダウン装置75は電圧ホロア構成（a voltage-follower configuration）における第２の反転増幅器を構成することが理解されよう。

プルダウン装置75は相対的に弱く、トランジスタ49が作動した際にノード77をＧＮＤまで引き下げられないことが好ましい。すなわち、プルアップ装置71はプルダウン装置75を克服して出力ノード77をエンファシスなしの論理ハイの電圧レベルを表す電圧電位に維持するだけ強いことが好ましい。例えばＶＣＣが4Ｖで、トランジスタ47がオフの時にトランジスタ49が作動するとプルダウン装置75のみが積極的にノード77を引き下げるが、プルアップ装置71の方が強いので出力ノードは3.3Ｖなどのエンファシスなしの論理ハイを表す値までＶＣＣからわずかに引き下げられる。従って、トランジスタ47をオフにしたままトランジスタ49を作動することにより非エンファシスの論理ハイ電圧がノード77に印加される。

プルダウン装置73はプルダウン装置75より強いが、プルアップ装置71よりまだ弱い。すなわち、プルダウン装置73は出力ノード77をGNDに向かって下方に引くことができる強さを有するが、プルアップ装置71はノード77がＧＮＤに到達することを防ぐことが好ましい。従って、トランジスタ49がオフでトランジスタ47が作動すると、出力ノード77は非エンファシスの論理ローのレベルを表す低電圧値、すなわち0.7ＶなどＧＮＤより高いレベルまで引き下げられることが好ましい。

エンファシスが望まれない操作において、トランジスタ47をオフにしたままトランジスタ49を作動させることにより非エンファシスの論理ハイ電位が出力ノード77に印加される。同様にエンファシスが望まれない場合、トランジスタ49をオフにしたままトランジスタ47を作動させることにより非エンファシスの論理ろー電位が出力ノード77に印加される。要するに、非エンファシスの論理ハイまたは論理ローを出力ノード77に印加することは信号Dおよび信号Tの双方に依存している。本例の場合、非エンファシスの論理ハイを出力ノード77に印加するには信号DおよびTが各々"1 0"の値を有する必要がある。逆に非エンファシスの論理ローを出力ノード77に印加するには信号DおよびTが各々"0 1"の値を有する必要がある。要するに非エンファシスの論理レベルは真の論理信号を線Ｄに、相補論理信号を線Tに印加することにより達成される。

出力ノード77にエンファシス電圧レベルを印加するためには、プルダウン装置73とプルダウン装置75を同時に機能させることになる。出力ノード77にエンファシス論理ハイのレベルの信号を印加するには、プルダウン装置73および75双方を出力ノード77から遮断するためにトランジスタ47および49が両方ともオフにされる。これによりプルアップ装置71は妨げられることなく自由に出力ノード77をＶＣＣまで引き上げることができる。出力ノード77にエンファシス論理ローのレベルの信号を印加するには、プルダウン装置73および75双方を出力ノード77に連結するためにトランジスタ47および49が両方ともオンに、すなわち作動、される。上述のように、プルダウン装置73および75のいずれも単独では出力ノード77を完全に下まで、すなわちＧＮＤまで、引き下げることができないが、連携するとプルダウン装置73および75はプルアップ装置71を克服し、出力ノード77をエンファシス論理ローの電圧レベル、すなわちGND、に引き下げることができる。このように、エンファシス論理ハイを出力ノード77に印加するには信号DおよびTが各々一致した値 "0 0"を有する必要があり、エンファシス論理ローを出力ノード77に印加するには信号DおよびTが各々一致した値 "1 1"を有する必要がある。要するに、エンファシス論理レベルは同じ真の信号を信号DおよびTに印加することによって達成される。

言い換えると、論理遷移が検出された時などエンファシスが望まれる場合、信号Tは信号Dと同じ論理レベルを割り当てられ、エンファシスが望まれない場合、信号Tは信号Dの論理反転を割り当てられる。

図１０は図９における出力ドライバの操作を図示したものであるが、図では２つの論理ハイの電圧値（Vhigh_1およびVhigh_2）、ならびに２つの論理ローの電圧値（Vlow_1およびVlow_2）が示される。Vhigh_1はエンファシス電圧ハイのレベルを示し、Vhigh_2は非エンファシス電圧ハイのレベルを示す。Vlow_1 エンファシス電圧ローのレベルを示し、Vlow_2 は非エンファシス電圧ローのレベルを示す。4種の操作モードが図示されている。第1に論理ハイのエンファシス・レベルは信号DおよびT双方に"0" を割り当てる結果、プルダウン装置73および75双方が出力ノード77から遮断されることによって達成される。第２に論理ハイの非エンファシス・レベルは信号Dに"0"を割り当て、信号Tに論理相補の"1"を割り当てる結果第２のプルダウン装置75が出力ノード77に連結され、第１のプルダウン装置73が出力ノード77から遮断されることによって達成される。上述のように、第２のプルダウン装置75は出力ノード77の電位を下げるのに有効であるが、単独で出力ノード77を論理ローのレベルに引き下げるほど強くない。操作の第３のモードで、論理ローのエンファシス・レベルは信号DおよびT双方に"1" を割り当てる結果、第１および第２のプルダウン装置73および75双方が出力ノード77に連結され、双方が積極的に出力ノード77を引き下げることにより達成される。最後に論理ローの非エンファシス・レベルは信号Dに"1"を割り当て、信号Tに論理相補の"0"を割り当てる結果、第１のプルダウン装置73が出力ノード77に連結され第２のプルダウン装置75が出力ノード77から遮断されることで達成される。上述のように、第１のプルダウン装置73は出力ノード77の電位を下げるのに有効であるが、単独で出力ノード77をエンファシス論理ローのレベルに引き下げるほど強くない。

図１１について、図９と同様な要素は同様の参照記号が付けられており、上記に説明されている。本例において、プルアップ装置71はプルアップ・レジスタ31として具体化されている。第１のプルダウン装置73は可変電流ソース33で具体化され、その電流ソース（current source）の大きさは第１のバイアス信号BiasD で制御される。第２のプルダウン装置75は第２の可変電流ソース35で具体化され、その電流ソースの大きさは第２のバイアス信号BiasT で制御される。前と同じように、トランジスタ47は信号Dに応答し、トランジスタ49は信号Tに応答する。

さらに図１１に図示されているのはプリ・ドライバ41および43で、これらは各々信号DおよびTを出力する。プリ・ドライバ41はプルアップ抵抗器45、トランジスタ37、および電流ソース48を含む。プリ・ドライバ43はプルアップ抵抗器55、トランジスタ57、および電流ソース59を含む。プリ・ドライバ41およびプリ・ドライバ43は双方とも、トランジスタ37の制御ゲートに連結したデータ信号Dt、トランジスタ57の制御ゲートに連結した遷移データ信号Tt、ならびに電流ソース48および59を選択的にオンおよびオフにするように連結された信号Idleを出力する制御回路61により制御される。このように、プリ・ドライバ41および43は信号Idleが電流ソース48および59をオンにしている場合信号DtおよびTtに応答して選択的に出力ドライバを作動させ、作動を停止させるが、制御回路が電流ソース48および59をオフにした場合は信号DtおよびTtの値に関係なくプルアップ抵抗器45および55が各々信号DおよびTをＶＣＣの方向に引き上げる。

本考察はここまで１つの出力ドライバおよび１組のプリ・ドライバを示しているが、上述のように本出力ドライバは差動伝送環境での使用が好ましい。従って、本発明による差動出力ドライバを実施するには相補的出力ドライバおよびプリ・ドライバが２組必要である。

図１２について、図１１と同様の要素はすべて同様の参照記号が使用されているが、例外として真のおよび相補タスクを実施するために論理反転回路が２組必要な場合要素は後置指定、すなわち真の場合は”T”、相補の場合は”C”、が加えられ区別される。例えば抵抗器31T、トランジスタ47T、および電流ソース33は図１１の抵抗器31、トランジスタ47、および電流ソース33に対応し、出力ドライバの真の機能を実施して真のデータ信号D+を出力する。同様に、抵抗器31C、トランジスタ47C、および電流ソース33は図１１の抵抗器31、トランジスタ47、および電流ソース33に対応し、合わせて相補信号（complementary signal）D-を出力する相補機能を実施する。真および相補双方の出力ドライバ回路装置31T/C および47C/Tは簡素化のため同じ電流ソース33を共有することが特記される。望まれる場合は別個の電流ソースを実施することができることが理解されよう。同様にトランジスタ49T および49Cは図１１におけるトランジスタ49としての真および相補の対応挙動を実施する。トランジスタ49T および49C双方は電流ソース35を共有する。

プリ・ドライバ41Tはトランジスタ47Tに連結した信号Dを出力し、プリ・ドライバ43Tはトランジスタ49Tに連結した信号Tを出力する。プリ・ドライバ41Tはプルアップ抵抗器45T、トランジスタ37T、および電流ソース48Tを含み、プリ・ドライバ41Tは制御回路61からの信号Dtに応答する。プリ・ドライバ43Tはプルアップ抵抗器55T、トランジスタ57T、および電流ソース59Tを含み、プリ・ドライバ43Tは制御回路61からに信号Ttに応答する。

同様にプリ・ドライバ41Cはトランジスタ47Cに連結した変転信号D_inv を出力し、プリ・ドライバ43Cはトランジスタ49Cに連結した反転信号T_inv を出力する。プリ・ドライバ41Cはプルアップ抵抗器45C、トランジスタ37C、および電流ソース48Cを含み、プリ・ドライバ41Cは制御回路61からの信号Dcに応答する。プリ・ドライバ43Cはプルアップ抵抗器55C、トランジスタ57C、および電流ソース 59Cを含み、プリ・ドライバ43Cは制御回路61からの信号Tcに応答する。

本例において、プリ・ドライバの電流ソース48T/48C および59T/59Cは別個に示されるが、必要に応じ一体化することができる。例えば電流ソース48T および48C電流値Idを供給するように示され、電流ソース59T および59Cは電流値Itを供給するように示される。従って電流ソース48T および48Cは好ましくは一体化することができ、電流ソース59T および59Cも好ましくは一体化することができる。 電流ソース48C/T および59C/Tは制御回路61からの信号Idle によって選択的にオンおよびオフにされ、それによりアイドル状態中信号D、T、D_inv、およびT_invを論理ハイに強制することが示される。

図示されるように、制御回路61は必要に応じすべての制御信号を発行し、必要に応じエンファシス付きまたは無しの論理ハイまたはローの信号を出力する。具体的に、制御回路61は信号Dt、Dc、Tt、Tc、It、およびIcを出力する。これらの信号のルーティングは図示されないが、信号表示で示される各々の適切な入力にルーティングされることが理解されよう。

上述のように、エンファシスおよび非エンファシス信号の揺れおよび大きさのレベルを設定するために電流ソース33 および35の強度は各々のバイアス信号により決定される。好ましい本実施形態において、本回路はさらに論理ハイと論理ロー・レベルの中間の定電流値を出力できることが望ましい。これはバイアス信号がプルアップ抵抗器31T および31Cのプルアップ強度をバランスし、トランジスタ47T および47C および／あるいはトランジスタ49T および49C が信号D、T、D_inv、およびT_invの論理レベルに関係なく作動していることを保証するようにバイアス信号を適当に調節することにより得られる。より詳しく後述するように、制御回路61は本出力ドライバがアイドル状態中に定常値を出力するかどうか決定する。

図１３について、本発明による差動信号ドライバ63の電子記号はクロック、データ、アイドル、およびビーコン信号用の入力を有する。バイアス入力は論理回路用の電流基準で、biasT およびbiasDは上述のように出力の揺れおよびエンファシスのないレベルを設定する電流基準である。ドライバ63は相補信号D+ およびD-を出力する。相補アイドル入力、Idle およびIdleZ、は相補信号D+ およびD- を同じ電圧レベルに強制し、これは論理ハイおよび論理ロー・レベルの中間点であることが好ましい。相補ビーコン信号、Beacon およびBeaconZ、は出力が論理遷移に関係なく非エンファシス・レベルで揺れるようにし、要するにエンファシス機能をディスエーブルすることになる。

図１４について、出力ドライバ63は好ましくは２つのサブブロック、63aおよび63b、で構成される。第１のサブブロック63aはサブブロック63bとその電圧レベルを制御する論理回路を含む。つまり、第１のサブブロック63aは制御回路61に関連して上述したように制御回路機能の多くを実施する。第２のサブブロック63bは電圧を伝送線へ駆動する。基本的に第２のサブブロック63bは信号ドライバおよびプリ・ドライバに関連して上述した信号ドライバ機能の多くを実施する。しかし図１２において各々電流ソース48C/48T および59T/59Cにより供給された電流の大きさId およびItは第１のサブブロック63aで供給されることが好ましい点が特記される。

図１５において、アイドルおよびビーコン制御信号の操作およびこれらと出力ドライバの操作とのインタラクションが図示される。真のおよび相補出力信号D+ およびD-は図示されるが、分かり易いように相補制御信号Beacon およびIdle の各対の内真の成分のみ図示される。信号Beacon およびIdleは関連相補信号BeaconZ およびIdleZ を有し、これらの値は図示されるものの反転論理であることが理解されよう。10 nsecの時点で信号Beacon が論理ハイに上がると、出力ドライバのエンファシス操作がディスエーブルされ、出力信号D+ およびD-は非エンファシス・レベルの間で切り替わる。信号Idle がハイ・レベルの間、出力D+ およびD-は普通に切り替わり、エンファシス付きか無しかは信号Beacon で決定される。しかし信号Idle がローの場合（0 nsecおよび20 nsecの時点で）、出力D+ およびD-は信号の平均ＤＣレベル、すなわち論理ハイおよび論理ロー・レベルの中間点、に駆動される。

図１６Ａおよび１６Ｂは各々サブブロック63aおよび63bの内部図を提供する。図１６Ａに示されるように、図１２におけるプリ・ドライバの電流ソース48T/48C および59T/59C は各々１つの電流ソース83 および85に一体化されている。電流ソース83 および85はスイッチ81により選択的にオンまたはオフにすることができる。このように、図１６Ｂに示されるプリ・ドライバの操作は図１６Ａにおける制御回路で直接制御することができる。

図１６Ｂは本発明による図１２の構造をより集約した図であるが、電流ソース33および35はトランジスタ構造として実施されている。図１６Ａおよび１６Ｂにおいて図９から１２の要素と同様のものは同様の参照記号が与えられ、上記に説明されている。電流ソース33はデフォルトの電流ソース能力（current source strength）がダイオード接続トランジスタ33bで制御される第１のトランジスタ33aとして実施される。上述のように適切な電圧の揺れおよび電圧レベルの挙動を保証するために、電流ソース33aの電流ソース能力（current source strength）はさらに信号BiasD で変化させることができる。

同様に、電流ソース35はデフォルトの電流ソース容量がダイオード接続トランジスタ35bで制御される第１のトランジスタ35aとして実施される。上述のように適当な電圧の揺れおよび電圧レベルの挙動を保証するために、電流ソース35aの電流ソース能力はさらに信号BiasT で変化させることができる。

プリ・ドライバの電流ソース値はサブブロック63aからの線Id およびItで提供される。通常のモードで操作の場合、線Id およびItは上述のようにプリ・ドライバが通常の操作を行なえるような電流ソース値を提供することが好ましい。すなわち、トランジスタ37C および37Tは信号Dc およびDtに応答して出力ドライバ・トランジスタ 47C および47Tに適当なプリ・ドライバ信号を印加する。エンファシスが不必要の場合、好ましくは信号 Tc およびTtが信号Dc およびDtの論理相補 を受け、従って非エンファシス操作の際トランジスタ47Cが作動する一方トランジスタ49Cは非作動化され、トランジスタ47Ｔが作動する一方トランジスタ49Tは非作動化され、逆もまたしかりである。すなわち、論理ローが線D- に求められる場合トランジスタ47C が作動し線D-を非エンファシスの論理ローのレベルに下げ、トランジスタ49Cは線D-に対するプルダウン作用を高めないよう非作動化される。この操作中、線D+上には相補の非エンファシス論理ハイが望ましい。従ってトランジスタ47Tは線D+をプルダウン電流ソース33から隔離するために非作動化されるが、トランジスタ49Tは作動して線D+を第２の（より小さい）電流ソース35に連結する。上記に説明した通り、電流ソース35の電流ソース容量は電流ソース33のそれよりはるかに低く（好ましくは３分の１）、好ましくは線D+をＶＣＣより低い、非エンファシス論理ハイの値まで多少引き下げる。

逆に線D-上にエンファシスの論理ローが求められる場合、線D+ およびD-の電圧レベルを高めるために信号Tc/Tt を信号Dc/Tc と一致させる。例えば、線D-上にエンファシスの論理ローが求められる場合、トランジスタ47C および49C双方が同時に作動し、従って線D-はトランジスタ47C および49C双方により電流ソース 33 および35双方に連結される。前記に説明された通り、電流ソース33および35がいっしょに作動する２重のプルダウン作用は線D-をＧＮＤなどのエンファシス論理ローのレベルに引き下げるのに充分である。この際、線D+上には相補のエンファシス論理ハイが望ましい。トランジスタ47T および49T は一致して作動しているので双方ともオフであり、プルアップ抵抗器31Tは電流ソース33または35からの逆作用を受けることなく、線D+を例えばＶＣＣといったより高いエンファシス・レベルに自由に引き上げることができる。

しかしアイドル操作中は真のおよび相補線D+ およびD-双方とも、信号Dc、Dt、Tc、およびTtのデータ値に関係なく論理ハイおよび論理ローの中間点における共通値を有することが望ましい。従ってアイドル操作中は、プルダウン線 Id およびItは接地から遮断されインピーダンスが高くなるよう、すなわちトライステート状態、にすることが好ましい。その結果トランジスタ37C、37T、57C、および57T のいずれもプルダウン作用を利用することができなくなる。従って信号D、D_inv、T、およびT_inv は、信号Dc、Dt、Tc、またはTtのデータ値に関係なく皆プルアップ抵抗器45T、45C、55T、および55C により引き上げられる。これによりトランジスタ47C、47T、49C、および49T は皆同時に作動する。通常の操作においてはこれにより線D+ およびD- 双方がエンファシス論理ローのレベルに引き下げられることになるが、アイドル状態においては信号BiasT およびBiasD双方を調節し、電流ソース35および33のプルダウン能力がプルアップ抵抗器31Tおよび31Cのプルアップ作用をバランスし、線D+およびD-が両方とも論理ハイおよび論理ローの値の中間点にある値に移動することが好ましい。これはダイオード接続トランジスタ33b および35b、ならびにプルダウン・トランジスタ33a および35aのサイズ設定により信号BiasT およびBiasDがトライステートにある時、この電流ソース容量を提供するようにすることで達成される。この方法により、正しい電流ソース容量は単に線BiasT およびBiasDに印加されるバイアス電圧を取り除くことで得られる。逆に、線BiasT およびBiasDに印加される電圧値を単に切り替えることにより、電流ソース35および33が線D+およびD-に適当な出力値を提供するために望まれる電流ソース容量を得ることができる。あるいは抵抗器31T および31Cのサイズを、双方を組み合わせたＶＣＣへの電流パスが電流ソース33および35を組み合わせたプルダウン作用にも拘わらず、線D+およびD-をVCC およびGNDの中間点の値に引き上げるのに充分になるよう設定すれば、信号BiasT およびBiasCの値は変化しなくても良い。

図１６Ａにおいて、２つのラッチ87および89、および４つの相補論理ＡＮＤゲート91-94からなる制御論理、インバータ95、および相補トライステート・バッファ97により望ましい操作における信号Dc、Dt、Ic、およびItに対する適当な論理レベル、ならびに線IdおよびItに対する但し操作が提供される。

本発明は添付図面を参照していくつかの好ましい実施形態について説明されているが、前述の説明により各種代わりの方法、変更、および修正が明確であることが当業者には明らかになるであろう。従って本明細書で説明される発明はこのような変わりの方法、変更および修正をすべて添付請求項の精神および範囲に入る限りにおいて含むことが意図される。

受信機に印加されるビット・ストリーム。 図１のビット・ストリームが差動受信機に印加されるところを示す差動表示。 図１のエンファシスが加えられたビット・ストリームが差動受信機に印加されるところを示す差動表示。 物理的伝送線におけるパルスの歪みを分析するための回路構造。 比較用に一対の差動伝送を示し、片方は方形パルスであり、他方はエンファシス操作パルス。 図５におけるパルスの双方が高周波数で伝送線を通過した結果のパルス形。 図６における波形のアイ・ダイアグラム。 出力ドライバにエンファシス波形操作を提供する従来の回路。 本発明による出力ドライバの簡素化された構成。 図９のドライバから出力されたエンファシスされた波形およびされない波形。 図９の出力ドライバの簡素化された回路構造。 図９のドライバのより完全な差動回路構造。 図１２の回路の記号的表示。 図１３の記号的表示の内部構造のブロック図。 図１３における構造の典型的操作。 図１４における63aの内部図。 図１４における63bの内部図。

符号の説明

36 シフト・レジスタ
38 デジタル・コンパレータ
40 プリ・エンファシス・コントローラ
71 プルアップ
73 プルダウン１
75 プルダウン２
61 制御回路
41 データ用プリ・ドライバ
43 エンファシス用プリ・ドライバ
59 オン／オフ
71 プルアップ
73 プルダウン１
75 プルダウン２

Claims (2)

1. 第１の電圧パワーレイルと、前記第１の電圧パワーレイルより低い電圧レベルを有する第２の電圧パワーレイルと、に接続された信号ドライバであって、
   前記第１の電圧パワーレイルと出力ノードとの間に接続される第１のプルアップ装置と、
   前記第２の電圧パワーレイルに接続される第１のプルダウン装置と、
   前記第１のプルダウン装置と前記出力ノードを選択的に接続するデータ切り替え装置と、
   前記第２の電圧パワーレイルに接続される第２のプルダウン装置と、
   前記第２のプルダウン装置と前記出力ノードを選択的に接続するエンファシス切替え装置と、
   前記第１の電圧パワーレイルに一端が接続された第３のプルアップ装置と、前記第２の電圧パワーレイルに一端が接続された第１の電流源と、前記第３のプルアップ装置の他端と前記第１の電流源の他端とを選択的に接続する第１の切り替え回路と、を含み、前記データ切替え装置を制御するデータ用プリ・ドライバと、
   前記第１の電圧パワーレイルに一端が接続された第４のプルアップ装置と、前記第２の電圧パワーレイルに一端が接続された第２の電流源と、前記第４のプルアップ装置の他端と前記第２の電流源の他端とを選択的に接続する第２の切り替え回路と、を含み、前記エンファシス切替え装置を制御するエンファシス用プリ・ドライバと、
   前記第１の切り替え回路、前記第２の切り替え回路、前記第１の電流源、及び前記第２の電流源を制御する制御回路と、
   を含む、信号ドライバ。
2. 第１のデータ信号と及び前記第１のデータ信号と差動信号を構成する第２のデータ信号を出力し、第１の電圧パワーレイルと、前記第１の電圧パワーレイルより低い電圧レベルを有する第２の電圧パワーレイルと、に接続された信号ドライバであって、
   前記第１の電圧パワーレイルと前記第１のデータ信号を出力する第１の出力ノードとの間に接続される第１のデータ・プルアップ装置と、
   前記第２の電圧パワーレイルに接続される第１のデータ・プルダウン装置と、
   前記第１のデータ・プルダウン装置と前記第１の出力ノードを選択的に接続する第１のデータ切り替え装置と、
   前記第２の電圧パワーレイルに接続される第１のエンファシス・プルダウン装置と、
   前記第１のエンファシス・プルダウン装置と前記第１の出力ノードを選択的に接続する第１のエンファシス切替え装置と、
   前記第１の電圧パワーレイルに一端が接続された第２のデータ・プルアップ装置と、前記第２の電圧パワーレイルに一端が接続された第１の電流源と、前記第２のデータ・プルアップ装置の他端と前記第１の電流源の他端とを選択的に接続する第１の切り替え回路と、を含み、前記第１のデータ切替え装置を制御する第１のデータ用プリ・ドライバと、
   前記第１の電圧パワーレイルに一端が接続された第１のエンファシス・プルアップ装置と、前記第２の電圧パワーレイルに一端が接続された第２の電流源と、前記第１のエンファシス・プルアップ装置の他端と前記第２の電流源の他端とを選択的に接続する第２の切り替え回路と、を含み、前記第１のエンファシス切替え装置を制御する第１のエンファシス用プリ・ドライバと、
   前記第１の電圧パワーレイルと前記第２のデータ信号を出力する第２の出力ノードとの間に接続される第３のデータ・プルアップ装置と、
   前記第２の電圧パワーレイルに接続される第３のデータ・プルダウン装置と、
   前記第３のデータ・プルダウン装置と前記第２の出力ノードを選択的に接続する第２のデータ切り替え装置と、
   前記第２の電圧パワーレイルに接続される第３のエンファシス・プルダウン装置と、
   前記第３のエンファシス・プルダウン装置と前記第２の出力ノードを選択的に接続する第２のエンファシス切替え装置と、
   前記第１の電圧パワーレイルに一端が接続された第４のデータ・プルアップ装置と、前記第２の電圧パワーレイルに一端が接続された第３の電流源と、前記第４のデータ・プルアップ装置の他端と前記第３の電流源の他端とを選択的に接続する第３の切り替え回路と、を含み、前記第２のデータ切替え装置を制御する第２のデータ用プリ・ドライバと、
   前記第１の電圧パワーレイルに一端が接続された第２のエンファシス・プルアップ装置と、前記第２の電圧パワーレイルに一端が接続された第４の電流源と、前記第２のエンファシス・プルアップ装置の他端と前記第４の電流源の他端とを選択的に接続する第４の切り替え回路と、を含み、前記第２のエンファシス切替え装置を制御する第２のエンファシス用プリ・ドライバと、
   前記第１〜第４の切り替え回路、前記第１〜４の電流源を制御する制御回路と、
   を含む、信号ドライバ。