KR100433019B1

KR100433019B1 - 출력 버퍼 회로

Info

Publication number: KR100433019B1
Application number: KR10-2001-0056702A
Authority: KR
Inventors: 구리스마사까즈; 네다찌다까아끼
Original assignee: 엔이씨 일렉트로닉스 코포레이션
Priority date: 2000-09-14
Filing date: 2001-09-14
Publication date: 2004-05-24
Also published as: CN1185823C; US20020030517A1; CN1344079A; KR20020021354A; JP3573701B2; US6674313B2; JP2002094365A; TWI234344B; EP1189399A2; EP1189399A3

Abstract

프리-앰퍼시스를 수행하는 기능을 갖고, 논리 신호를 분포 정수 회로로 작용하는 전송 선로(L)로 전송하는 출력 버퍼 회로는, 전송 선로(L)로 전송될 논리 신호의 논리 값을 정의하는 제1 논리 신호(S1)를 수신하고, 전송 선로를 구동시키는 제1 버퍼(B1) 및, 제1 논리 신호(S1)와 소정의 논리 관계를 갖는 제2 논리 신호(S2)를 수신하고, 제1 버퍼(B1)와 협력하여 전송 선로(L)를 구동시키는 제2 버퍼(B2)를 구비한다. 제2 버퍼(B2)는, 전송 선로(L)에서 신호 감쇠가 개선되는 한도에서 제1 버퍼(B1)의 출력 임피던스보다 높은 출력 임피던스를 갖는다.

Description

출력 버퍼 회로{OUTPUT BUFFER CIRCUIT}

본 발명은 반도체 집적 회로 장치에 장착되고, 반도체 집적 회로 장치내에서 처리되는 논리 데이터를 논리 신호로 변환하여, 반도체 집적 회로 장치 외부로 출력하는 출력 버퍼 회로에 관한 것이며, 특히 전송 선로내의 감쇠에 따라 프리-앰퍼시스(pre-emphasis)를 수행하는 기능을 갖는 출력 버퍼 회로에 관한 것이다.

논리 신호를 분포 정수 회로로 작용하는 전송 선로로 전송하는 몇몇 출력 버퍼 회로들은 신호 파형이 전송 선로상의 신호의 감쇠에 따라 강조되는 소위 프리 앰퍼시스 기능을 갖도록 설계된다. 그러한 출력 버퍼 회로들은 일반적으로 전류-모드(current-mode)타입 회로, 즉, 전류를 표시하는 신호를 처리하는 회로에 의해 달성된다.

전류-모드 타입 회로는 그 구조로 인해 회로가 비교적 저 전압에서는 잘 작동하지 않는 문제점을 수반한다.

그러나, 반도체 집적 회로를 더 적은 규모로 제조하는 기술이 개발됨에 따라, 반도체 집적 회로는 동작 전압의 감소로 인해 적은 전력을 소비하면서도 동작할 수 있다. 결과적으로, 현재 반도체 집적 회로는 저 전압에서 고속으로 동작하는 것이 요구된다.

예컨대, 1998년 6월 5일 출원된 독일 특허 출원 번호 제 19825258.7 에 기초한 일본 특개 2000-68816 에는 상기와 같은 요구를 충족시키는 출력 버퍼 회로가 개시되었다.

상기 공보에 개시된 출력 버퍼 회로는 도 1에 도시된 출력 단계, 및 제어 회로(미도시)를 구비한다. 도 1에 도시된 출력 단계는, 고 전압원(VDD)과 출력 단자(TOUT) 사이에 각각 전기적으로 접속된 n-채널 전계 효과 트랜지스터(N11, N13 및 N15), 저 전압원(VSS)과 출력 단자(TOUT) 사이에 각각 전기적으로 접속된 n-채널 전계 효과 트랜지스터(N12, N14 및 N16), 및 인버터(INV11, INV12 및 INV13)를 구비한다. n-채널 전계 효과 트랜지스터(N11, N13 및 N15)는 제1 임피던스 회로를 정의하고, n-채널 전계 효과 트랜지스터(N12, N14 및 N16)는 제2 임피던스 회로를 정의한다.

인버터(INV11, INV12 및 INV13)는 제어 신호(A1, A2 및 A3)를 수신하고, 제어 신호(A1, A2 및 A3)를 반전시킨다. 제어 신호(A1, A2 및 A3)는 n-채널 전계 효과 트랜지스터(N11, N13 및 N15)의 게이트 전극에 인가되고, 인버터(INV11, INV12 및 INV13)에 의해 반전되는 제어 신호(A1, A2 및 A3)는 n-채널 전계 효과 트랜지스터(N12, N14 및 N16)의 게이트 전극에 인가된다. 제1 및 제2 임피던스 회로내의 n-채널 전계 효과 트랜지스터(N11, N13, N15, N12, N14 및 N16)는, 제2 임피던스 회로의 임피던스에 대한 제1 임피던스 회로의 임피던스의 임피던스비가 적어도 3개의 상이한 값들 중의 하나와 동일하고, 제1 및 제2 임피던스 회로의 컨덕턴스의 합이 임피던스비에 의존하지 않도록 턴온 또는 턴오프된다. 이것은 출력 임피던스가 프리-엠퍼시스와 관계없이 소정값과 거의 동일하게 유지될 수 있도록 한다.

상술한 출력 버퍼 회로는 일반적인 전류-모드 타입 회로가 동작할 수 있는 전압보다 저 전압에서 동작할 수 있음에도 불구하고, 출력 버퍼 회로는 제1 및 제2임피던스 회로를 구성하는 전계 효과 트랜지스터의 온/오프를 제어하는 제어 회로를 포함해야 한다. 제어 회로는, 전송될 데이터를 사용하여 논리 곱(AND) 및 논리합(OR)과 같은 논리 연산을 수행하여, 프리-엠퍼시스 단계에서 필요한 제어 신호(A1, A2 및 A3)를 전송한다. 결과적으로, 출력 버퍼 회로는 입력에서 출력까지 불가피하게 긴 전파 지연 시간을 갖는다. 출력 신호는 전파 지연 시간중에 전압원 잡음과 전압 변동에 의한 영향을 받고, 이에 따라, 지터가 증가되어, 출력 버퍼 회로는 고속으로 동작할 수 없게 된다.

종래의 출력 버퍼 회로에서 상술한 문제점들을 고려하여, 본 발명의 목적은 프리-앰퍼시스 기능을 갖음에도 불구하고 비교적 저 전압에서 동작할 수 있고, 입력에서 출력까지 저감된 전송 지연 시간을 갖는 출력 버퍼 회로를 제공하는 것이다.

프리-앰퍼시스를 수행하는 기능을 갖고, 논리 신호를 분포 정수 회로로 작용하는 전송 선로로 전송하는 출력 버퍼 회로로서, (a) 전송 선로로 전송될 논리 신호의 논리값을 정의하는 제1 논리 신호를 수신하고, 전송 선로를 구동하는 제1 버퍼, 및 (b) 제1 논리 신호와 소정의 논리 관계를 갖는 제2 논리 신호를 수신하고, 제1 버퍼와 협력하여 전송 선로를 구동하는 제2 버퍼를 구비하며, 제2 버퍼는 전송 선로에서 신호 감쇠가 개선되는한도에서 제1 버퍼의 출력 임피던스보다 높은 출력 임피던스를 갖는 것을 특징하는 출력 버퍼 회로가 제공된다.

이하, 본 발명에 따른 출력 버퍼 회로의 동작을 설명한다.

출력 버퍼 회로는 전송될 신호 열에 대응하는 제1 논리 신호를 제1 입력 단자를 통해 수신하며, 제1 논리 신호와 소정의 논리 관계를 갖는 제2 논리 신호를 제2 입력 단자를 통해 더 수신한다. 예컨대, 제2 논리 신호는 전송될 제1 논리 신호를 1 비트 지연시키고, 반전 시켜 얻어진 신호 열을 포함할 수 있다. 제2 버퍼는 제1 버퍼와 협력하여 전송 선로를 구동한다.

예컨대, 제1 및 제2 논리 신호가 동일한 논리 값을 가질 때, 제1 및 제2 버퍼는 동일한 논리 값을 갖는 논리 신호를 전송한다. 제2 버퍼의 출력 임피던스는 전송 선로상의 신호 감쇠를 개선하도록 설계되기 때문에, 출력 버퍼 회로의 출력 임피던스는 현저하게 감소되며, 즉, 출력 버퍼 회로의 구동 능력이 증가되어, 출력 버퍼 회로는 앰퍼시스된 전압(예컨대, 도 3에 도시된 Voh1 및 Vol1)을 갖는 논리 신호를 전송하는 결과를 낳는다.

다른 예를 들면, 제1 및 제2 신호들이 서로 다른 논리 값을 가질 때, 제2 버퍼는 제1 버퍼로부터 전송될 논리 신호의 논리 값과 상반되는 논리 값을 갖는 논리 신호를 전송한다. 제2 버퍼의 출력 임피던스는 제1 버퍼의 출력 임피던스보다 높게 설정되므로, 제1 버퍼로부터 전송될 논리 신호의 논리 값은 그대로 유지된다. 따라서, 출력 버퍼 회로의 출력 임피던스는 현저하게 증가되며, 즉, 출력 버퍼 회로의 구동 능력은 현저하게 감소되어, 출력 버퍼 회로는 디-앰퍼시스된 전압(예컨대, 도 3에 도시된 Voh2 및 Vol2)을 갖는 논리 신호를 전송하는 결과를 초래한다.

전술한 바와 같이, 전송될 제1 논리 신호의 논리 값이 변하면, 전송될 논리 신호의 파형이 앰퍼시스되고, 이에 반해, 제1 논리 신호의 논리 값이 변하지 않거나, 그대로 유지되면, 파형은 앰퍼시스되지 않거나, 디-앰퍼시스된다. 이것은 전송 선로로 전송될 논리 신호의 전압이 논리 신호의 다음 변화에 대비하여 논리 임계 전압(VTT)에 근접하게 되는 결과를 초래한다.

따라서, 본 발명은 전송될 제1 논리 신호의 파형에서 고주파 성분이 강화되는 장점을 제공하고, 고 손실의 전송 선로, 즉, 케이블 또는 인쇄회로 기판의 배선과 같은 길고 가는 전송 선로를 통과한 후에 수신된 신호의 파형내의 소위 아이 패턴(eye pattern)에 있어서의 개선이 얻어진다. 따라서, 본 발명은 프리-앰퍼시스 기능을 갖지 않는 출력 버퍼 회로에 비해 더 먼 거리에서 더 작은 직경의 케이블을 통해 고속으로 신호를 전송할 수 있도록 한다.

또한, 본 발명에 따른 출력 버퍼 회로는 CMOS 타입 회로 구조를 갖도록 설계되었기 때문에, 출력 버퍼는 전류-모드 타입 회로가 동작하는 전압보다 더 낮은 전원 전압으로 동작할 수 있다.

또한, 프리-앰퍼시스 단계가 수행될때 제1 및 제2 논리 신호와 같은 수신된 신호에 대해 논리 곱(AND) 및 논리 합(OR)과 같은 논리 연산을 수행할 필요가 없으므로, 입력부에서 출력부까지 전송 지연 시간을 감소시켜, 고속 연산이 가능하게 한다.

도 1은 종래의 출력 버퍼 회로의 회로도.

도 2는 본 발명의 제1 실시예에 따른 출력 버퍼 회로의 회로도.

도 3은 도 2에 도시된 출력 버퍼 회로내의 신호의 파형도.

도 4는 제1 실시예 따른 변형된 출력 버퍼 회로의 회로도.

도 5는 본 발명의 제2 실시예에 따른 출력 버퍼 회로의 회로도.

도 6은 본 발명의 제3 실시예에 따른 출력 버퍼 회로의 회로도.

<도면의 주요 부분에 대한 부호의 설명>

P1 ~ P5 : p-채널 전계 효과 트랜지스터

N1 ~ N5 : n-채널 전계 효과 트랜지스터

INV1 ~ INV4 : 인버터

B1 : 제1 버퍼

B2 : 제2 버퍼

TOUT : 출력 단자

Rt, Rt1, Rt2 : 종단 저항

TRV : 수신 단자

[제1 실시예]

도 1은 제1 실시예에 따른 출력 버퍼 회로의 회로도이다.

출력 버퍼 회로는 프리-앰퍼시스 기능을 갖고, 논리 신호를 분포 정수 회로로 작용하는 전송 선로(L)로 전송한다. 출력 버퍼 회로는 전류 비트 입력 단자(TA), 반전된 프리-비트 입력 단자(TB), 제1 입력 단자(TIN1), 제2 입력 단자(TIN2), 제1 인버터(INV1), 제2 인버터(INV2), 제1 버퍼(B1), 제2 버퍼(B2), 출력 단자(TOUT), 및 수신 단자(TRV)에 전기적으로 접속된 종단 저항(Rt)을 포함한다. 전송 선로(L)는 그 선 단부에서 출력 단자(TOUT)에 전기적으로 접속되며, 후 단부에서 수신 단자(TRV)에 전기적으로 접속된다.

제1 인버터(INV1)는 전송 선로(L)로 전송될 논리 신호의 논리 값과 동일한 논리 값을 갖는 전류 비트 신호(S01)를 전류 비트 입력 단자(TA)를 통해 수신하고, 전류 비트 신호(S01)를 반전시켜, 그 반전된 전류 비트 신호를 제1 논리신호(S1)로 출력한다. 제1 논리 신호(S1)는 전송 선로(L)로 전송될 논리 신호의 논리 값을 정의한다. 제1 논리 신호(S1)는 제1 입력 단자(TIN1)를 통해 제1 버퍼(B1)로 입력된다. 제1 논리 신호(S1)를 수신하면, 제1 버퍼(B1)는 전송 선로(L)를 구동한다.

제2 버퍼(B2)는 수행될 프리-앰퍼시스 단계 또는 디-앰퍼시스 단계를 지정하는 반전된 프리-비트 신호를 반전 프리-비트 입력 단자(TB)를 통해 수신하고, 반전 프리-비트 신호를 반전시켜, 그 결과에 따른 신호를 제2 논리 신호(S2)로 출력한다. 반전된 프리-비트 신호 및 상기 전류 비트 신호는 그들 사이에 논리 관계를 갖고 프리-앰퍼시스 또는 디-앰퍼시스 단계가 전송 선로(L)로 전송될 논리 신호의 파형에 대해 수행되도록 미리 생성된다. 따라서, 반전 프리-비트 신호 및 전류 비트 신호는 제1 및 제2 논리 신호(S1 및 S2)사이의 소정의 논리 관계, 즉, 전송 선로(L)로 전송될 논리 신호의 파형에 대해 프리-앰퍼시스 또는 디-앰퍼시스가 수행될지 여부를 결정하는 논리 관계를 정의한다.

제1 실시예에서, 제2 논리 신호(S2)는, 적어도 제1 논리 신호(S1)가 통과할때, 제1 논리 신호(S2)가 통과 하기 직전에 제1 버퍼(B1)로부터 전송된 논리 신호의 논리 값과 상이하거나 반대되는 논리 값을 갖는다.

제2 논리 신호(S2)는 제2 입력 단자(TIN2)를 통해 제2 버퍼(B2)로 입력된다. 제1 논리 신호(S1)와 상기 논리 관계를 갖는 제2 논리 신호(S2)를 수신하면, 제2 버퍼(B2)는 제1 버퍼(B1)와 협력하여 전송 선로(L)를 구동 시킨다. 제2 버퍼(B2)의 출력 임피던스는 전송 선로(L)상에서 신호 감쇠가 개선되는한 제1 버퍼(B1)의 출력 임피던스보다 높게 설정된다.

이하, 출력 버퍼 회로의 구조가 더 자세히 설명된다.

제1 버퍼(B1)는 제1 p-채널 전계 효과 트랜지스터(P1) 및 제1 n-채널 전계 효과 트랜지스터(N1)를 포함하는 CMOS 인버터를 구비한다. 제1 p-채널 전계 효과 트랜지스터(P1)는 고 전압원(VDD)과 출력 단자(TOUT)사이에 전류 경로를 갖고, 제1 입력 단자(TIN1)에 전기적으로 접속된 게이트 전극을 갖는다. 제1 n-채널 전계 효과 트랜지스터(N1)는 저 전압원(VSS)과 출력 단자(TOUT)사이에 전류 경로를 갖고, 제1 입력 단자(TIN1)에 전기적으로 접속된 게이트 전극을 갖는다.

제2 버퍼(B2)는 제2 p-채널 전계 효과 트랜지스터(P2) 및 제2 n-채널 전계 효과 트랜지스터(N2)를 포함하는 CMOS 인버터를 구비한다. 제2 p-채널 전계 효과 트랜지스터(P2)는 고 전압원(VDD)과 출력 단자(TOUT)사이에 전류 경로를 갖고, 제2 입력 단자(TIN2)에 전기적으로 접속된 게이트 전극을 갖는다. 제2 n-채널 전계 효과 트랜지스터(N2)는 저 전압원(VSS)과 출력 단자(TOUT)사이에 전류 경로를 갖고, 제2 입력 단자(TIN2)에 전기적으로 접속된 게이트 전극을 갖는다.

제1 p-채널 전계 효과 트랜지스터(P1)는 제2 n-채널 전계 효과 트랜지스터(N2)의 구동 능력보다 높은 구동 능력을 갖도록 설계 되고, 제1 n-채널 전계 효과 트랜지스터(N1)는 제2 p-채널 전계 효과 트랜지스터(P2)의 구동 능력보다 높은 구동 능력을 갖도록 설계 된다. 여기서, 구동 능력은, 예컨대 그 온-저항이 얼마나 작은지 여부에 따라 정의된다.

제1 버퍼(B1)에서, 제1 p-채널 전계 효과 트랜지스터(P1)는 고 전압원(VDD)에 전기적으로 접속된 전원 전극을 갖고, 출력 단자(TOUT)에 전기적으로 접속된 드레인 전극을 갖고, 제1 n-채널 전계 효과 트랜지스터(N1)는 저 전압원(VSS)에 전기적으로 접속된 전원 전극을 갖고, 출력 단자(TOUT)에 전기적으로 접속된 드레인 전극을 갖는다.

제2 버퍼(B2)에서, 제2 p-채널 전계 효과 트랜지스터(P2)는 고 전압원(VDD)에 전기적으로 접속된 전원 전극을 갖고, 출력 단자(TOUT)에 전기적으로 접속된 드레인 전극을 갖고, 제2 n-채널 전계 효과 트랜지스터(N2)는 저 전압원(VSS)에 전기적으로 접속된 전원 전극을 갖고, 출력 단자(TOUT)에 전기적으로 접속된 드레인 전극을 갖는다.

제1 p-채널 전계 효과 트랜지스터(P1) 및 제1 n-채널 전계 효과 트랜지스터(N1)의 게이트 전극은 제1 입력 단자(TIN1)에 전기적으로 접속되고, 제2 p-채널 전계 효과 트랜지스터(P2) 및 제2 n-채널 전계 효과 트랜지스터(N2)의 게이트 전극은 제2 입력 단자(TIN2)에 전기적으로 접속된다.

출력 단자(TOUT)는 전송 선로(L)의 선 단부에 전기적으로 접속된다. 전송 선로(L)는 후 단부에서 수신 단자(TRV)에 전기적으로 접속되고, 수신 단자(TRV)는 전송 선로(L)의 특성 임피던스에 정합하는 종단 저항(Rt)을 통해 종단 전압원(VTT)에 전기적으로 접속된다. 여기서, 고 전압원(VDD), 저 전압원(VSS), 및 종단 전압원(VTT)은 서로 다음과 같이 정의되는 관계를 갖는다.

VDD 〉VTT 〉VSS (A)

제1 실시예의 종단 전압은 논리 값 0 과 1 사이의 경계를 정의 하는 논리적 임계 값과 동일하게 설계된다. 따라서, 전송 선로(L)를 지나 흐르는 논리 신호는 논리 신호의 논리 값에 따라 종단 전압(VTT)보다 높은 전압을 갖거나 종단 전압(VTT)보다 낮은 전압을 갖는다.

다음에는, 제1 실시예에 따라 출력 버퍼 회로의 동작을 설명한다.

첫째, 프리-앰퍼시스 동작은 전류 비트 신호(S01), 반전된 프리-비트 신호(S02), 및 출력 신호(SOUT)의 파형을 도시하는 도 3을 참조하여 다음에 설명된다.

도 3을 참조하면, 제1 버퍼(B1)는 전류 비트 신호(S01)에 따라 회로(미도시)로부터 신호 열 "001101000" 을 수신하고, 제2 버퍼(B2)는 반전된 프리-비트 신호(S02)에 따라 신호 열 "111001011" 을 수신하며, 이 신호열은 전류 비트 신호의 신호 열을 1 비트 지연시키고, 지연된 신호 열을 반전시켜 얻어진다.

전류 비트 신호(S01) 및 반전된 프리-비트 신호(S02)가 모두 논리 값 1 을가질때, 제1 p-채널 전계 효과 트랜지스터(P1) 및 제2 p-채널 전계 효과 트랜지스터(P2)는 턴온되고, 제1 n-채널 전계 효과 트랜지스터(N1) 및 제2 n-채널 전계 효과 트랜지스터(N2)는 턴오프된다. 결과적으로, 프리-앰퍼시스 단계는 논리 값 1 을 갖는 논리 신호의 파형에 대해 수행된다. 앰퍼시스 동작중에 고-레벨 출력 전압(Voh1)은 키르히호프 법칙에 의해, 하기 식(B)에 따라 정의 된다.

Voh1 = VTT + (VDD - VTT)Rt/(Rt + (Rp1//Rp2)) (B)

여기서, Rt는 종단 저항을 표시하고, Rp1은 제1 p-채널 전계 효과 트랜지스터(P1)의 온-저항을 표시하며, Rp2 는 제2 p-채널 전계 효과 트랜지스터(P2)의 온-저항을 표시한다.

전류 비트 신호(S01) 및 반전된 프리-비트 신호(S02)가 모두 논리 값 0 을 가질때, 제1 p-채널 전계 효과 트랜지스터(P1) 및 제2 p-채널 전계 효과 트랜지스터(P2)는 턴오프되고, 제1 n-채널 전계 효과 트랜지스터(N1) 및 제2 n-채널 전계 효과 트랜지스터(N2)는 턴온된다. 결과적으로, 프리-앰퍼시스 단계는 논리 값 0 을 갖는 논리 신호의 파형에 대해 수행된다. 앰퍼시스중에 저-레벨 출력 전압(Vol1)은 키르히호프 법칙에 의해, 하기 식(C)에 따라 정의 된다.

Vol1 = VTT - (VTT - VSS)Rt/(Rt + (Rn1//Rn2)) (C)

여기서, Rn1은 제1 n-채널 전계 효과 트랜지스터(N1)의 온-저항을 표시하며, Rn2 는 제2 n-채널 전계 효과 트랜지스터(N2)의 온-저항을 표시한다.

전류 비트 신호(S01)가 논리 값 1을 갖고 반전된 프리-비트 신호(S02)가 논리 값 0을 가질때, 제1 p-채널 전계 효과 트랜지스터(P1) 및 제2 n-채널 전계 효과트랜지스터(N2)는 턴온되고, 제1 n-채널 전계 효과 트랜지스터(N1) 및 제2 p-채널 전계 효과 트랜지스터(P2)는 턴오프된다. 결과적으로, 디-앰퍼시스 단계는 논리 값 1 을 갖는 논리 신호의 파형에 대해 수행된다. 디-앰퍼시스중에 고-레벨 출력 전압(Voh2)은 키르히호프 법칙에 의해, 하기 식(D)에 따라 정의 된다.

Voh2 = VTT + (Rn2(VDD - VTT) - Rp1(VTT - VSS))Rt/(Rp1·Rn2 + Rn2·Rt + Rt·Rp1) (D)

고-레벨 출력 전압(Voh2)이 논리 임계 전압에 따라 종단 전압(VTT)보다 높도록 하기 위해서는, 제1 p-채널 전계 효과 트랜지스터(P1)가 제2 n-채널 전계 효과 트랜지스터(N2)보다 높은 구동 능력을 갖는 것이 필요하다. 다시 말해, 다음의 관계식(E)이 성립된다.

Rp1〈 Rn2 (E)

전류 비트 신호(S01)가 논리 값 0을 갖고 반전된 프리-비트 신호(S02)가 논리 값 1을 가질때, 제1 p-채널 전계 효과 트랜지스터(P1) 및 제2 n-채널 전계 효과 트랜지스터(N2)는 턴오프되고, 제1 n-채널 전계 효과 트랜지스터(N1) 및 제2 p-채널 전계 효과 트랜지스터(P2)는 턴온된다. 결과적으로, 디-앰퍼시스 단계는 논리 값 0 을 갖는 논리 신호의 파형에 대해 수행된다. 디-앰퍼시스중에 저-레벨 출력 전압(Vol2)은 키르히호프 법칙에 의해, 하기 식(F)에 따라 정의 된다.

Vol2 = VTT - (Rp2(VTT - VSS) - Rn1(VDD - VTT))Rt/(Rn1·Rp2 + Rp2·Rt + Rt·Rn1) (F)

저-레벨 출력 전압(Vol2)이 논리 임계 전압에 따라 종단 전압(VTT)보다 낮도록 하기 위해서는, 제1 n-채널 전계 효과 트랜지스터(N1)가 제2 p-채널 전계 효과 트랜지스터(P2)보다 높은 구동 능력을 갖는 것이 필요하다. 다시 말해, 다음의 관계식(G)이 성립된다.

Rn1〈 Rp2 (G)

이하, 상기 고-레벨 출력 전압(Voh1, Voh2) 및 저-레벨 출력 전압(Vol1, Vol2)의 일례가 도시된다.

예컨대, 다음과 같이 가정하면

VDD = 1.5V,

VSS = 0V,

VTT = 0.75V,

Rt = 50Ω

Rp1 = 50Ω

Rn1 = 50Ω

Rp2 = 100Ω및

Rn2 = 100Ω,

다음과 같은 4개의 상이한 출력 전압이 얻어진다;

Voh1 = 1.2V (프리-앰퍼시스된 고-레벨 출력 전압);

Voh2 = 0.9V (디-앰퍼시스된 고-레벨 출력 전압);

Vol1 = 0.3V (프리-앰퍼시스된 저-레벨 출력 전압); 및

Vol2 = 0.6V (디-앰퍼시스된 저-레벨 출력 전압).

상기와 같이, 전류 비트 신호(S01)의 논리 값이 0에서 1로 변할때, 앰퍼시스 단계가 수행된다. 구체적으로, 출력 버퍼 회로는 고-레벨 출력 전압(Voh1)을 전송하여 논리 값 1을 갖는 논리 신호의 파형을 앰퍼시스한다.

전류 비트 신호(S01)의 논리 값이 1로 유지될 때, 디-앰퍼시스 단계가 수행된다. 구체적으로, 출력 버퍼 회로는 논리 임계 전압을 정의 하는 종단 전압(VTT)과 근사한 고-레벨 출력 전압(Voh 2)을 전송하고, 전류 비트 신호(S01)의 논리 값의 다음 변화를 위한 대기, 즉, 전류 비트 신호(S01)의 논리 값이 1에서 0으로 변할 때까지 대기한다.

전류 비트 신호(S01)의 논리 값이 1에서 0으로 변할 때, 앰퍼시스 단계가 수행된다. 구체적으로, 출력 버퍼 회로는 저-레벨 출력 전압(Vol 1)을 전송하여 논리 값 0을 갖는 논리 신호의 파형을 앰퍼시스한다.

전류 비트 신호(S01)의 논리 값이 0으로 유지될때, 디-앰퍼시스 단계가 수행된다. 구체적으로, 출력 버퍼 회로는 논리 임계 전압을 정의하는 종단 전압(VTT)과 근사한 저-레벨 출력 전압(Vol 2)을 전송하고, 전류 비트 신호(S01)의 논리 값의 다음 변화를 위한 대기, 즉, 전류 비트 신호(S01)의 논리 값이 0에서 1로 변할 때까지 대기한다.

제1 실시예에 따라, 전송된 신호가 감쇠되는, 인쇄회로 기판상에 형성된 배선, 또는 케이블과 같은 전송 선로를 통해 신호가 통과한 후, 수신된 신호의 전압 진폭의 변동 및 수신된 신호의 타이밍의 변동이 고려되어, 신호가 적절하게 수신될 수 있는 대역을 표시하는 소위 아이 패턴내에서 개선이 이루어진다. 결과적으로,프리-앰퍼시스 기능을 갖지 않는 출력 버퍼 회로보다 더 먼 거리에서 고속으로 신호를 전송할 수 있게 된다.

또한, 제1 실시예에 따른 출력 버퍼 회로는 CMOS 타입 회로 구조를 갖도록 설계되기 때문에, 출력 버퍼는 종래의 전류-모드 타입 회로가 동작하는 전압보다 적은 전원 전압에서 동작할 수 있다.

또한, 제1 실시예에서 출력 버퍼 회로는, 신호 선로에서 앰퍼시스 기능이 턴온 또는 턴오프되도록 하는 신호 변화를 검출하는 배타적 논리 합(OR) 게이트와 같은 장치를 구비할 필요가 없다. 따라서, 전류 비트 입력 단자(TA) 로부터 출력 단자(TOUT)까지의 단계수는 2개이면 되고, 신호 지연 시간이 감소된다.

또한, 제1 p-채널 전계 효과 트랜지스터(P1)의 온-저항(Rp1) 및 제1 n-채널 전계 효과 트랜지스터(N1)의 온-저항(Rn1) 모두가 전송 선로(L)의 특성 임피던스와 정합하면, 전송 측에서 발생할 수 있는 신호 반사가 억제될 수 있다.

도 4는 제1 실시예에 따른 변형된 출력 버퍼 회로의 회로도이다.

전송 선로(L)가 상기 제1 실시예에서는 종단 전압원(VTT)에서 종단되어 있지만, 전송 선로(L)는, 도 4에 도시된 바와 같이 테브낭 정리에 따라 종단될 수 있다.

특히, 제1 종단 저항(Rt1)은 고 전압원(VDD)과 수신 단자(TRV)사이에 삽입되고, 제2 종단 저항(Rt2)은 저 전압원(VSS)과 수신 단자(TRV)사이에 삽입된다. 제1 및 제2 종단 저항(Rt1 및 Rt2)은 특성 임피던스보다 2배 큰 저항을 갖는다.

도 4에 도시된 출력 버퍼 회로는 전송 선로(L)를 종료시키기 위해 종단 전압원(VTT)을 포함할 필요가 없고, 출력 버퍼 회로는 단일의 전압원을 포함하도록 설계될 수 있다.

[제2 실시예]

도 5는 제2 실시예에 따른 출력 버퍼 회로의 회로도이다.

제2 실시예에 따른 출력 버퍼 회로는 제1 실시예의 함수뿐만아니라, 프리-앰퍼시스 함수의 인에이블 또는 디스에이블을 제어하는 부가적인 함수도 갖는다. 도 2에 도시된, 제1 실시예에 따른 출력 버퍼 회로와 비교할 때, 도 5에 도시된, 제2 실시예 따른 출력 버퍼 회로는 제2 버퍼(B2)대신에 3-상태(tri-state type) 버퍼(B20) 및 부가적으로 제3 인버터(INV3)도 포함하도록 설계된다. 3-상태 버퍼(B20)는 프리-앰퍼시스 단계가 수행되는지에 따라 활성 또는 비활성된다. 제3 인버터(INV3)는 3-상 버퍼(B20)가 활성 또는 비활성됨에 따라 제어 신호(TS)를 반전시킨다.

도 5를 참조하면, 3-상태 버퍼(B20)는 제2 p-채널 전계 효과 트랜지스터(P2), 제3 p-채널 전계 효과 트랜지스터(P3), 제2 n-채널 전계 효과 트랜지스터(N2), 및 제3 n-채널 전계 효과 트랜지스터(N3)를 포함한다. 이러한 트랜지스터들은 그들의 전류 경로가 고 전압원(VDD)과 저 전압원(VSS)사이에 연장되도록 서로 직렬로 전기적으로 접속된다.

제2 p-채널 전계 효과 트랜지스터(P2)는 고 전압원(VDD)과 출력 단자(TOUT)사이에 전류 경로를 갖고, 제2 입력 단자(TIN 2)에 전기적으로 접속된 게이트 전극을 갖는다. 제2 n-채널 전계 효과 트랜지스터(N2)는 저 전압원(VSS)과 출력단자(TOUT)사이에 전류 경로를 갖고, 제2 입력 단자(TIN 2)에 전기적으로 접속된 게이트 전극을 갖는다. 제3 p-채널 전계 효과 트랜지스터(P3)는 고 전압원(VDD)과 제2 p-채널 전계 효과 트랜지스터(P2)의 전류 경로 사이에 전류 경로를 갖는다. 제3 n-채널 전계 효과 트랜지스터(N3)는 저 전압원(VSS)과 제2 n-채널 전계 효과 트랜지스터(N2)의 전류 경로 사이에 전류 경로를 갖는다.

제1 p-채널 전계 효과 트랜지스터(P1)는 제2 n-채널 전계 효과 트랜지스터(N2) 및 제3 n-채널 전계 효과 트랜지스터(N3)에 의해 정의되는 직렬 회로의 구동 능력보다 높은 구동 능력을 갖도록 설계되며, 제1 n-채널 전계 효과 트랜지스터(N1)는 제2 p-채널 전계 효과 트랜지스터(P2) 및 제3 p-채널 전계 효과 트랜지스터(P3)에 의해 정의되는 직렬 회로의 구동 능력보다 높은 구동 능력을 갖도록 설계된다.

제어 입력 단자(TS)를 통해 입력되는 제어 신호(SC)는 제3 인버터(INV3)에서 반전되고, 반전된 제어 신호는 제3 p-채널 전계 효과 트랜지스터(P3)의 게이트 전극으로 입력된다. 제어 신호(SC)는 제3 n-채널 전계 효과 트랜지스터(N3)의 게이트 전극으로 그대로, 즉, 반전되지 않고 입력된다. 제3 p-채널 전계 효과 트랜지스터(P3) 및 제3 n-채널 전계 효과 트랜지스터(N3)는 프리-앰퍼시스 단계가 수행되는지의 여부에 따라 제어 신호(SC)에 의해 동시에 턴온 또는 턴오프된다.

다음에는 제2 실시예에 따른 출력 버퍼 회로의 동작이 설명된다.

논리 값 1을 갖는 제어 신호(SC)가 제어 입력 단자(TS)를 통해 출력 버퍼 회로로 입력되면, 제3 p-채널 전계 효과 트랜지스터(P3) 및 제3 n-채널 전계 효과 트랜지스터(N3)는 모두 턴온된다. 결과적으로, 3-상태 버퍼(B20)는 인에이블되고, 따라서, 3-상태 버퍼(B20)는 제1 실시예의 제2 버퍼(B2)와 동일한 방식으로 동작한다. 따라서, 제2 실시예에 따른 출력 버퍼 회로는 제1 실시예에 따른 출력 버퍼 회로와 동일한 방식으로 동작한다.

제2 실시예에서, 제1 실시예의 온-저항(Rp2)은 제2 p-채널 전계 효과 트랜지스터(P2)의 온-저항(Rp2)과 제3 p-채널 전계 효과 트랜지스터(P3)의 온-저항(Rp3)의 합에 대응한다. 유사하게, 제1 실시예의 온-저항(Rn2)은 제2 n-채널 전계 효과 트랜지스터(N2)의 온-저항(Rn2)과 제3 n-채널 전계 효과 트랜지스터(N3)의 온-저항(Rn3)의 합에 대응한다.

논리 값 0을 갖는 제어 신호(SC)가 제어 입력 단자(TS)를 통해 출력 버퍼 회로로 입력되면, 제2 p-채널 전계 효과 트랜지스터(P2) 및 제2 n-채널 전계 효과 트랜지스터(N2)는 고 전압원(VDD)과 저 전압원(VSS)으로 전기적으로 분리되고, 따라서, 트랜지스터(P2 및 N2)의 출력부는 고 임피던스 상태가 된다.

따라서, 제1 p-채널 전계 효과 트랜지스터(P1) 및 제1 n-채널 전계 효과 트랜지스터(N1)를 고려할 때, 3-상태 버퍼(B2)내의 제2 p-채널 전계 효과 트랜지스터(P2) 및 제2 n-채널 전계 효과 트랜지스터(N2)는 거의 용량성 부하로 작용한다. 따라서, 프리-앰퍼시스 단계 또는 디-앰퍼시스 단계 모두 제1 버퍼(B1)로부터 전송된 논리 신호의 파형에 대해서는 수행되지 않는다. 즉, 프리-앰퍼시스 기능은 디스에이블 상태가 된다.

전술한 바와 같이, 제2 실시예에서, 신호가 전송 선로(L)에서 많이 감쇄될때, 이에 따라, 프리-앰퍼시스 단계가 수행될 필요가 있고, 제어 신호(SC)는 프리-앰퍼시스 기능을 인에이블 하는 논리 값 1을 갖도록 설계되고, 이에 반해 신호가 전송 선로(L)에서 많이 감쇠되지 않는 경우에는, 이에 따라 프리-앰퍼시스 기능이 수행될 필요가 없고, 제어 신호(SC)는 프리-앰퍼시스 기능을 디스에이블 하는 논리 값 0을 갖도록 설계된다. 따라서, 출력 버퍼 회로는 단독으로 신호가 많이 감쇠되는 경우 또는 신호가 많이 감쇠되지 않는 경우를 처리할 수 있다.

신호가 약간 감쇠되는 전송 선로가 구동될 때, 전송 선로의 불연속에 의한 신호 반사를 억제하는 것이 중요하다. 제2 실시예는 제1 p-채널 전계 효과 트랜지스터(P1)의 온-저항(Rp1) 및 제1 n-채널 전계 효과 트랜지스터(N1)의 온-저항(Rn1) 모두를 전송 선로(L)의 특성 임피던스에 정합하여 신호 반사를 억제할 수 있다. 이렇게 함에 따라, 제2 p-채널 전계 효과 트랜지스터(P2) 및 제2 n-채널 전계 효과 트랜지스터(N2)는 이미 언급된 바와 같이 용량성 부하로 작용하므로, 트랜지스터(P2 및 N2)는 출력 파형의 통과율을 감소시킨다. 이것은 신호 반사가 더 억제 될수 있도록 한다.

제2 실시예에 따른 출력 버퍼 회로를 포함하는 반도체 집적 회로(LSI)가 테스트중일 때, 프리-앰퍼시스 기능을 디스에이블하여 출력 버퍼 회로내의 누설 전류를 차단하는 것이 가능하다. 이것은 반도체 집적 회로 테스트내의 테스트 아이템중의 하나인 전류 누설 테스트(IDDQ)가 수행될 수 있도록 한다.

제2 실시예에 따른 출력 버퍼 회로에서, 전송 선로(L)는 제1 실시예와 유사하고, 도 4에 도시된 바와 같이, 테브낭 정리에 따라 종단 될 수 있다.

[제3 실시예]

도 6은 제3 실시예에 따른 출력 버퍼 회로의 회로도이다.

도 5에 도시된, 제2 실시예에 따른 출력 버퍼 회로와 비교하면, 제3 실시예에 따른 출력 버퍼 회로는 제2 3-상태 버퍼(B21) 및 제4 인버터(INV4)를 더 포함한다. 다시 말해, 도 2에 도시된, 제1 실시예에 따른 출력 버퍼 회로와 비교하면, 도 6에 도시된, 제3 실시예에 따른 출력 버퍼 회로는 제2 버퍼(B2) 대신에 제1 및 제2 3-상태 버퍼(B20 및 B21)을 포함하도록 설계되고, 부가적으로 제4 인버터(INV4)를 포함하도록 설계된다. 제1 및 제2 3-상태 버퍼(B20 및 B21)는 프리-앰퍼시스 단계가 수행되는지 여부에 따라 활성 또는 비활성 된다.

제3 실시예에서, 제2 3-상태 버퍼(B21)는 제1 3-상태 버퍼(B20)의 구동 능력의 약 절반정도의 구동 능력을 갖도록 설계된다. 제1 및 제2 3-상태 버퍼(B20 및 B21)는 전송 선로(L)의 신호 감쇠에 따라 활성 또는 비활성 된다.

제1 내지 제3 인버터(INV1 내지 INV3), 제1 버퍼(B1), 제1 3-상태 버퍼(B20), 전송 선로(L) 및 종단 저항(Rt)은 도 5에 도시된, 제2 실시예에서의 구조와 동일한 구조를 갖는다. 제3 실시예에서, 제2 실시예의 제어 입력 단자(TS)는 제1 제어 입력 단자(TS1)라 하고, 제2 실시예의 제어 신호(SC)는 제1 제어 신호(SC)라 한1다.

도 6을 참조하면, 제2 3-상태 버퍼(B21)는 도 5에 도시된 3-상태 버퍼(B20)와 동일한 구조를 갖도록 설계된다. 구체적으로, 제2 3-상태 버퍼(B21)는 제4 p-채널 전계 효과 트랜지스터(P4), 제5 p-채널 전계 효과 트랜지스터(P5), 제4 n-채널 전계 효과 트랜지스터(N4), 제5 n-채널 전계 효과 트랜지스터(N5)를 포함하도록 설계 된다. 트랜지스터(P4, P5, N4 및 N5)는 고 전압원(VDD)과 저 전압원(VSS)사이에 전류 경로를 갖는다.

제4 p-채널 전계 효과 트랜지스터(P4)는 고 전압원(VDD)과 출력 단자(TOUT)사이에 전류 경로를 갖고, 제2 입력 단자(TIN2)에 전기적으로 접속된 게이트 전극을 갖는다. 제4 n-채널 전계 효과 트랜지스터(N4)는 저 전압원(VSS)과 출력 단자(TOUT)사이에 전류 경로를 갖고, 제2 입력 단자(TIN2)에 전기적으로 접속된 게이트 전극을 갖는다.

제5 p-채널 전계 효과 트랜지스터(P5)는 고 전압원(VDD)과 제4 p-채널 전계 효과 트랜지스터(P4)의 전류 경로 사이에 전류 경로를 갖는다. 제5 n-채널 전계 효과 트랜지스터(N5)는 저 전압원(VSS)과 제4 n-채널 전계 효과 트랜지스터(N4)의 전류 경로 사이에 전류 경로를 갖는다.

제1 p-채널 전계 효과 트랜지스터(P1)는 제2 n-채널 전계 효과 트랜지스터(N2) 및 제3 n-채널 전계 효과 트랜지스터(N3)에 의해 정의되는 직렬 회로의 구동 능력과 제4 n-채널 전계 효과 트랜지스터(N4) 및 제5 n-채널 전계 효과 트랜지스터(N5)에 의해 정의되는 직렬 회로의 구동 능력의 합 보다 높은 구동 능력을 갖도록 설계되며, 제1 n-채널 전계 효과 트랜지스터(N1)는 제2 p-채널 전계 효과 트랜지스터(P2) 및 제3 p-채널 전계 효과 트랜지스터(P3)에 의해 정의되는 직렬 회로의 구동 능력과 제4 p-채널 전계 효과 트랜지스터(P4) 및 제5 p-채널 전계 효과 트랜지스터(P5)에 의해 정의되는 직렬 회로의 구동 능력의 합 보다 높은 구동능력을 갖도록 설계된다.

제2 제어 입력 단자(TS2)를 통해 입력되는 제2 제어 신호(SC2)는 제4 인버터(INV4)에서 반전되고, 반전된 제어 신호는 제5 p-채널 전계 효과 트랜지스터(P5)의 게이트 전극으로 입력된다. 제2 제어 신호(SC2)는 제5 n-채널 전계 효과 트랜지스터(N5)의 게이트 전극으로 그대로, 즉, 반전되지 않고 입력된다. 제5 p-채널 전계 효과 트랜지스터(P5) 및 제5 n-채널 전계 효과 트랜지스터(N5)는 프리-앰퍼시스 단계가 수행되는지의 여부에 따라 제2 제어 신호(SC2)에 의해 동시에 턴온 또는 턴오프된다.

다음에는 제3 실시예에 따른 출력 버퍼 회로의 동작이 설명된다.

제3 실시예에서, 제1 및 제2 제어 입력 단자(TS1 및 TS2)를 통해 입력되는 논리 신호의 논리 값들을 서로 결합하여, 제로 앰퍼시스를 포함하는 4개의 상이한 앰퍼시스중에서, 전송 선로(L)의 신호 감쇠에 따라, 다음과 같이 최적의 앰퍼시스를 선택할 수 있다.

논리 값 1을 갖는 논리 신호가 제1 제어 입력 단자(TS1)를 통해 입력되고, 논리 값 1을 갖는 논리 신호가 제2 제어 입력 단자(TS2)를 통해 입력되면, 제1 및 제2 3-상태 버퍼(B20 및 B21)의 앰퍼시스 함수는 인에이블되고, 최적의 앰퍼시스가 얻어진다.

반대로, 논리 값 0을 갖는 논리 신호가 제1 제어 입력 단자(TS1)를 통해 입력되고, 논리 값 0을 갖는 논리 신호가 제2 제어 입력 단자(TS2)를 통해 입력되면, 제1 및 제2 3-상태 버퍼(B20 및 B21)의 앰퍼시스 함수는 디스에이블된다.

논리 값 1을 갖는 논리 신호가 제1 제어 입력 단자(TS1)와 제2 제어 입력 단자(TS2)중의 하나를 통해 입력되고, 논리 값 0을 갖는 논리 신호가 다른 쪽을 통해 입력되면, 중간 앰퍼시스가 얻어진다.

여기서, 제2 p-채널 전계 효과 트랜지스터(P2)의 게이트 폭(Wp2)과 제4 p-채널 전계 효과 트랜지스터(P4)의 게이트 폭(Wp4) 사이 및 제2 n-채널 전계 효과 트랜지스터(N2)의 게이트 폭(Wn2)과 제4 n-채널 전계 효과 트랜지스터(N4)의 게이트 폭(Wn4) 사이에 2진수로 가중치가 부여되면, 2진 코드를 제1 및 제2 제어 입력 단자(TS1 및 TS2)에 인가하여, 무 앰퍼시스 모드, 저 앰퍼시스 모드, 중간 앰퍼시스 모드 및 고 앰퍼시스 모드를 포함하는 4개의 상이한 연산 모드 중에서 최적의 모드를 선택하는 것이 가능하다. 제1 3-상태 버퍼(B20)는 2 비트의 이진 코드로 표현되고 프리-앰퍼시스를 표시하는 MSB 데이터에 따라 활성 또는 비활성되며, 제2 3-상태 버퍼(B21)는 2 비트의 이진 코드로 표현되는 LSB 데이터에 따라 활성 또는 비활성 된다.

제3 실시예에 따른 출력 버퍼 회로는 2개의 3-상태 버퍼(B20 및 B21)를 포함하도록 설계되어 있지만, 출력 버퍼 회로는 N개의 3-상태 버퍼들을 포함하도록 설계될 수도 있고, N은 3이상의 정수이며, 이 경우에, 프리-앰퍼시스는 n-비트 이진 코드들로 제어된다.

3-상태 버퍼는 테스트할때 프리-앰퍼시스가 최소화 되도록 제어될 수 있다. 이것은 3-상태 버퍼를 통해 흐르는 전류가 감소될 수 있도록 하고, 이에 따라, 전류 누설 테스트가 매우 정확하게 수행될 수 있다.

제3 실시예에 따른 출력 버퍼 회로에서, 전송 선로(L)는, 제1 실시예와 유사하게, 도 4에 도시된 바와 같이, 테브낭 정리에 따라 종단될 수 있다.

본 발명이 특정의 바람직한 실시예와 관련하여 설명되었지만, 본 발명의 요지는 특정 실시예에만 한정되는 것은 아님이 분명하다. 한편, 본 발명의 요지는 다음의 특허청구범위의 사상과 범주내에 포함될 수 있는 모든 대체례, 변형례 및 균등물을 포함하게 된다.

예컨대, 2개의 p-채널 전계 효과 트랜지스터 및 2개의 n-채널 전계 효과 트랜지스터는 고 전압원(VDD)과 저 전압원(VSS)사이에서 서로 직렬로 전기적으로 접속되어 제2 및 제3 실시예에서 3-상 기능을 실현할 수 있다. 대신에, NAND 게이트의 출력 신호는 p-채널 전계 효과 트랜지스터의 게이트 전극으로 입력될 수 있고, NOR 게이트의 출력 신호는 n-채널 전계 효과 트랜지스터의 게이트 전극으로 입력될 수 있으며, 이러한 경우에, p-채널 및 n-채널 전계 효과 트랜지스터들은 인에이블시 입력 신호에 따라 상보적으로 턴온되고, 이에 반해 디스에이블시에는 상기 트랜지스터 모두가 턴오프 된다.

Claims

프리-앰퍼시스(pre-emphasis)를 수행하는 기능을 갖고, 분포 정수 회로로 작용하는 전송 선로(L)에 논리 신호를 송출하기 위한 출력 버퍼 회로에 있어서,

(a) 상기 전송 선로(L)에 송출될 논리 신호의 논리 값을 정의하는 제1 논리 신호(S1)를 수신하고, 상기 전송 선로(L)를 구동시키는 제1 버퍼(B1); 및

(b) 상기 제1 논리 신호(S1)가 천이되기(transited) 직전에 상기 제1 논리 신호(S1)가 갖고 있던 논리값과 반대되는 논리값을 갖는 제2 논리 신호(S2)를 수신하고, 상기 제1 버퍼(B1)와 협력하여 상기 전송 선로(L)를 구동시키는 제2 버퍼(B2)를 구비하고,

상기 제2 버퍼(B2)는, 상기 전송 선로(L)에서의 신호 감쇠량이 개선되는 한도에서 상기 제1 버퍼(B1)의 출력 임피던스보다 높은 출력 임피던스를 갖는 것을 특징으로 하는 출력 버퍼 회로.
제1항에 있어서,

상기 제2 버퍼(B2)는, 프리-앰퍼시스 단계가 수행되는지의 여부에 따라서, 활성 또는 비활성으로 되는 1개 이상의 3-상태 버퍼(B20, B21)를 구비하는 것을 특징으로 하는 출력 버퍼 회로.
제1항에 있어서,

상기 제1 버퍼(B1)는 (a1) 전류 경로가 고 전압원(VDD)과 출력 단자(TOUT) 사이에 접속되고, 게이트 전극이 제1 입력 단자(TIN1)에 전기적으로 접속된 제1 p-채널 전계 효과 트랜지스터(P1), 및 (a2) 전류 경로가 저 전압원(VSS)과 상기 출력 단자(TOUT) 사이에 접속되고, 게이트 전극이 상기 제1 입력 단자(TIN1)에 전기적으로 접속된 제1 n-채널 전계 효과 트랜지스터(N1)를 구비하고,

상기 제2 버퍼(B2)는 (b1) 전류 경로가 고 전압원(VDD)과 상기 출력 단자(TOUT) 사이에 접속되고, 게이트 전극이 제2 입력 단자(TIN2)에 전기적으로 접속된 제2 p-채널 전계 효과 트랜지스터, 및 (b2) 전류 경로가 저 전압원(VSS)과 상기 출력 단자(TOUT) 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자(TIN2)에 전기적으로 접속된 제2 n-채널 전계 효과 트랜지스터를 구비하며,

상기 제1 p-채널 전계 효과 트랜지스터(P1)는 상기 제2 n-채널 전계 효과 트랜지스터의 구동 능력보다 높은 구동 능력을 갖고,

상기 제1 n-채널 전계 효과 트랜지스터(N1)는 상기 제2 p-채널 전계 효과 트랜지스터의 구동 능력보다 높은 구동 능력을 갖는 것을 특징으로 하는 출력 버퍼 회로.
제1항에 있어서,

상기 제1 버퍼(B1)는 (a1) 전류 경로가 고 전압원(VDD)과 출력 단자(TOUT) 사이에 접속되고, 게이트 전극이 제1 입력 단자(TIN1)에 전기적으로 접속된 제1 p-채널 전계 효과 트랜지스터(P1), 및 (a2) 전류 경로가 저 전압원(VSS)과 상기 출력 단자(TOUT) 사이에 접속되고, 게이트 전극이 상기 제1 입력 단자(TIN1)에 전기적으로 접속된 제1 n-채널 전계 효과 트랜지스터(N1)를 구비하고,

상기 제2 버퍼(B2)는 (b1) 전류 경로가 고 전압원(VDD)과 상기 출력 단자(TOUT) 사이에 접속되고, 게이트 전극이 제2 입력 단자(TIN2)에 전기적으로 접속된 제2 p-채널 전계 효과 트랜지스터, (b2) 전류 경로가 저 전압원(VSS)과 상기 출력 단자(TOUT) 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자(TIN2)에 전기적으로 접속된 제2 n-채널 전계 효과 트랜지스터, (b3) 상기 제2 p-채널 전계 효과 트랜지스터와 직렬로 전기 접속되고, 프리-앰퍼시스 단계가 수행되는지의 여부에 따라 턴온 또는 턴오프되는 제3 p-채널 전계 효과 트랜지스터(P3), 및 (b4) 상기 제2 n-채널 전계 효과 트랜지스터와 직렬로 전기 접속되고, 상기 제3 p-채널 전계 효과 트랜지스터(P3)와 동시에 턴온 또는 턴오프되는 제3 n-채널 전계 효과 트랜지스터(N3)를 포함하는 3-상태 버퍼를 구비하고,

상기 제1 p-채널 전계 효과 트랜지스터(P1)는, 상기 제2 및 제3 n-채널 전계 효과 트랜지스터(N2, N3)의 구동 능력의 합보다 높은 구동 능력을 갖고,

상기 제1 n-채널 전계 효과 트랜지스터(N1)는, 상기 제2 및 제3 p-채널 전계 효과 트랜지스터(P2, P3)의 구동 능력의 합보다 높은 구동 능력을 갖는 것을 특징으로 하는 출력 버퍼 회로.
제1항에 있어서,

상기 제1 버퍼(B1)는 (a1) 전류 경로가 고 전압원(VDD)과 출력 단자(TOUT) 사이에 접속되고, 게이트 전극이 제1 입력 단자(TIN1)에 전기적으로 접속된 제1 p-채널 전계 효과 트랜지스터(P1), 및 (a2) 전류 경로가 저 전압원(VSS)과 상기 출력 단자(TOUT) 사이에 접속되고, 게이트 전극이 상기 제1 입력 단자(TIN1)에 전기적으로 접속된 제1 n-채널 전계 효과 트랜지스터(N1)를 구비하고,

상기 제2 버퍼(B2)는 (b1) 전류 경로가 고 전압원(VDD)과 상기 출력 단자(TOUT) 사이에 접속되고, 게이트 전극이 제2 입력 단자(TIN2)에 전기적으로 접속된 제2 p-채널 전계 효과 트랜지스터, (b2) 전류 경로가 저 전압원(VSS)과 상기 출력 단자(TOUT) 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자(TIN2)에 전기적으로 접속된 제2 n-채널 전계 효과 트랜지스터, (b3) 제2 p-채널 전계 효과 트랜지스터와 직렬로 전기 접속되고, 프리-앰퍼시스 단계가 수행되는지의 여부에 따라 턴온 또는 턴오프되는 제3 p-채널 전계 효과 트랜지스터(P3), 및 (b4) 상기 제2 n-채널 전계 효과 트랜지스터와 직렬로 전기 접속되고, 상기 제3 p-채널 전계 효과 트랜지스터(P3)와 동시에 턴온 또는 턴오프되는 제3 n-채널 전계 효과 트랜지스터(N3)를 각각 포함하는 제1 내지 제N 3-상태 버퍼(B20, B21)(여기서, N은 2보다 크거나 같은 정수임)를 구비하며,

상기 제1 p-채널 전계 효과 트랜지스터(P1)는 상기 제1 내지 제N 3-상태 버퍼 내의 상기 제2 및 제3 n-채널 전계 효과 트랜지스터(N2, N3)의 구동 능력의 합보다 높은 구동 능력을 갖고,

상기 제1 n-채널 전계 효과 트랜지스터(N1)는 상기 제1 내지 제N 3-상태 버퍼내의 상기 제2 및 제3 p-채널 전계 효과 트랜지스터(P2, P3)의 구동 능력의 합보다 높은 구동 능력을 갖는 것을 특징으로 하는 출력 버퍼 회로.
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제1항 내지 제5항 중 어느 한 항에 있어서,

상기 전송 선로(L)는 종단 전압원(VTT)에 전기적으로 접속된 종단 저항(Rt)에 의해 종단되는 것을 특징으로 하는 출력 버퍼 회로.
제1항 내지 제5항 중 어느 한 항에 있어서,

상기 전송 선로(L)는 고 전압원(VDD)에 전기적으로 접속된 제1 종단 저항(Rt1), 및 저 전압원(VSS)에 전기적으로 접속된 제2 종단 저항(Rt2)에 의해 종단되는 것을 특징으로 하는 출력 버퍼 회로.
제1항 내지 제5항 중 어느 한 항에 있어서,

상기 제1 버퍼(B1)의 출력 임피던스는 상기 전송 선로(L)의 특성 임피던스와 정합하는 것을 특징으로 하는 출력 버퍼 회로.
제2항, 제4항 또는 제5항 중 어느 한 항에 있어서,

상기 제2 버퍼(B2)는, 전송 선로(L)에서의 논리 신호가 많이 감쇠되어 프리-앰퍼시스 단계가 수행되는 경우에 활성화되고, 상기 논리 신호가 적게 감쇠되어 프리-앰퍼시스 단계가 수행되지 않는 경우에 비활성화 되는 것을 특징으로 하는 출력 버퍼 회로.
제2항, 제4항 또는 제5항 중 어느 한 항에 있어서,

상기 제2 버퍼(B2)는 테스트가 수행되는 동안 비활성화로 되는 것을 특징으로 하는 출력 버퍼 회로.
제5항에 있어서,

제M번째의 3-상태 버퍼는 제(M-1)번째의 3-상태 버퍼의 구동 능력의 약 1/2 의 구동 능력을 갖고, 여기서 M은 N보다 작거나 같은 정수인 것을 특징으로 하는 출력 버퍼 회로.
제5항에 있어서,

제1 내지 제N 3-상태 버퍼(B20, B21)는 프리-앰퍼시스를 표시하는 2진 코드에 따라 활성 또는 비활성으로 되는 것을 특징으로 하는 출력 버퍼 회로.
제5항에 있어서,

제1 내지 제N 3-상태 버퍼(B20, B21)는 전송 선로(L)의 감쇠량에 따라서 활성 또는 비활성으로 되는 것을 특징으로 하는 출력 버퍼 회로.
제5항에 있어서,

제2 버퍼(B2)는, 테스트시에 상기 프리-앰퍼시스량이 최소화되도록 활성화되는 것을 특징으로 하는 출력 버퍼 회로.