JPH07221624A - 入出力インタフェース回路装置 - Google Patents
入出力インタフェース回路装置Info
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- JPH07221624A JPH07221624A JP6012898A JP1289894A JPH07221624A JP H07221624 A JPH07221624 A JP H07221624A JP 6012898 A JP6012898 A JP 6012898A JP 1289894 A JP1289894 A JP 1289894A JP H07221624 A JPH07221624 A JP H07221624A
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Abstract
(57)【要約】
【目的】 伝送バス４に送出されるデータ信号波形のリ
ンギング成分を減少させ、データ信号の高速度伝送を可
能にした入出力インタフェース回路装置の提供。 【構成】 両端が終端抵抗５を介して終端電圧供給端子
６に接続された伝送バス４と、データ信号を受けて伝送
バス４に出力するドライバ回路２及び伝送バス４からデ
ータ信号を受けるレシーバ回路３からなる同一構成の複
数の集積回路１とによって構成される入出力インタフェ
ース回路装置において、複数の集積回路１のドライバ回
路２における出力ＮＭＯＳトランジスタ１５のドレイン
電極と電源端子６間に、出力ＮＭＯＳトランジスタ１５
のオン、オフに対応したドライバ回路２の出力インピ−
ダンスの変動を抑圧するインピ−ダンス整合用可変抵抗
素子、好ましくは、ＰＭＯＳトランジスタ１６を接続し
た。
ンギング成分を減少させ、データ信号の高速度伝送を可
能にした入出力インタフェース回路装置の提供。 【構成】 両端が終端抵抗５を介して終端電圧供給端子
６に接続された伝送バス４と、データ信号を受けて伝送
バス４に出力するドライバ回路２及び伝送バス４からデ
ータ信号を受けるレシーバ回路３からなる同一構成の複
数の集積回路１とによって構成される入出力インタフェ
ース回路装置において、複数の集積回路１のドライバ回
路２における出力ＮＭＯＳトランジスタ１５のドレイン
電極と電源端子６間に、出力ＮＭＯＳトランジスタ１５
のオン、オフに対応したドライバ回路２の出力インピ−
ダンスの変動を抑圧するインピ−ダンス整合用可変抵抗
素子、好ましくは、ＰＭＯＳトランジスタ１６を接続し
た。
Description
【０００１】
【産業上の利用分野】本発明は、伝送バスに複数の集積
回路が結合された入出力インタフェース回路装置に係わ
り、特に、伝送バスに送出されるデータ信号を整定さ
せ、データ信号の高速転送を計るとともに、使用する電
源の種類を最小限に抑えた入出力インタフェース回路装
置に関する。
回路が結合された入出力インタフェース回路装置に係わ
り、特に、伝送バスに送出されるデータ信号を整定さ
せ、データ信号の高速転送を計るとともに、使用する電
源の種類を最小限に抑えた入出力インタフェース回路装
置に関する。
【０００２】
【従来の技術】近年、マイクロプロセッサユニット（Ｍ
ＰＵ）やメモリにおける信号処理の高速化に伴い、高速
度のデータ伝送が可能な入出力インタフェース回路の実
現に対する要求が高まっている。ところで、既知のデー
タ伝送においては、データ信号をＴＴＬレベルに選択す
ると、伝送バス等に送出されたデータ信号の反射波が発
生し、この反射波がデータ信号に重畳されて雑音になる
ため、データ信号を高速度で伝送させることが難しくな
っている。このため、最近では、データ信号をＥＣＬレ
ベルのような低振幅レベルに選択し、低消費電力化を計
った小振幅動作の入出力インタフェース回路が米国特許
第５、０２３、４８８号によって提案されている。
ＰＵ）やメモリにおける信号処理の高速化に伴い、高速
度のデータ伝送が可能な入出力インタフェース回路の実
現に対する要求が高まっている。ところで、既知のデー
タ伝送においては、データ信号をＴＴＬレベルに選択す
ると、伝送バス等に送出されたデータ信号の反射波が発
生し、この反射波がデータ信号に重畳されて雑音になる
ため、データ信号を高速度で伝送させることが難しくな
っている。このため、最近では、データ信号をＥＣＬレ
ベルのような低振幅レベルに選択し、低消費電力化を計
った小振幅動作の入出力インタフェース回路が米国特許
第５、０２３、４８８号によって提案されている。
【０００３】図８は、前記提案による入出力インタフェ
ース回路の回路構成図である。
ース回路の回路構成図である。
【０００４】図８において、ドライバ回路５１側におい
て、入力データ信号が低レベル（Ｌ）時に、出力ＮＭＯ
Ｓトランジスタ６４がオンし、ドライバ回路５１の出力
端子５９は出力ＮＭＯＳトランジスタ６４の出力電圧Ｖ
OLに等しい０．４Ｖになる。一方、入力データ信号が高
レベル（Ｈ）時には、出力ＮＭＯＳトランジスタ６４は
オフし、ドライバ回路５１の出力端子５９は、終端電圧
ＶT に等しい１．２Ｖになる。このため、伝送バス５３
に供給されるデータ信号の電圧振幅は、１．２／０．４
Ｖの小振幅のものになる。
て、入力データ信号が低レベル（Ｌ）時に、出力ＮＭＯ
Ｓトランジスタ６４がオンし、ドライバ回路５１の出力
端子５９は出力ＮＭＯＳトランジスタ６４の出力電圧Ｖ
OLに等しい０．４Ｖになる。一方、入力データ信号が高
レベル（Ｈ）時には、出力ＮＭＯＳトランジスタ６４は
オフし、ドライバ回路５１の出力端子５９は、終端電圧
ＶT に等しい１．２Ｖになる。このため、伝送バス５３
に供給されるデータ信号の電圧振幅は、１．２／０．４
Ｖの小振幅のものになる。
【０００５】また、レシーバ回路５２側において、１．
２／０．４Ｖの入力データ信号は、参照電圧供給端子５
７に印加される０．８Ｖの参照電圧ＶR と電圧比較さ
れ、その比較の結果、出力端子６１から低レベル（Ｌ）
／高レベル（Ｈ）が出力されるものである。
２／０．４Ｖの入力データ信号は、参照電圧供給端子５
７に印加される０．８Ｖの参照電圧ＶR と電圧比較さ
れ、その比較の結果、出力端子６１から低レベル（Ｌ）
／高レベル（Ｈ）が出力されるものである。
【０００６】
【発明が解決しようとする課題】前記既知の入出力イン
タフェース回路は、低消費電力特性を示し、低電圧の大
規模集積回路用電圧ＶVLSIにより動作させることがで
き、しかも、小振幅のデータ信号を用いて高速度でデー
タ信号の伝送を行うことが可能であるが、伝送バス５３
に結合されるドライバ回路５１の出力ＮＭＯＳトランジ
スタ６４がオ−プンドレイン構成であるため、出力ＮＭ
ＯＳトランジスタ６４のオフ時にドライバ回路５１の出
力インピ−ダンスがハイインピ−ダンス状態になり、ド
ライバ回路５１の出力インピ−ダンスと伝送バス５３の
インピ−ダンスとが不整合になる。
タフェース回路は、低消費電力特性を示し、低電圧の大
規模集積回路用電圧ＶVLSIにより動作させることがで
き、しかも、小振幅のデータ信号を用いて高速度でデー
タ信号の伝送を行うことが可能であるが、伝送バス５３
に結合されるドライバ回路５１の出力ＮＭＯＳトランジ
スタ６４がオ−プンドレイン構成であるため、出力ＮＭ
ＯＳトランジスタ６４のオフ時にドライバ回路５１の出
力インピ−ダンスがハイインピ−ダンス状態になり、ド
ライバ回路５１の出力インピ−ダンスと伝送バス５３の
インピ−ダンスとが不整合になる。
【０００７】このため、前記既知の入出力インタフェー
ス回路においては、データ信号がドライバ回路５１から
伝送バス５３に送出された際に、前記インピ−ダンス不
整合によって伝送バス５３において反射され、データ信
号波形にリンギング成分が重畳し、必ずしもデータ信号
の高速度伝送ができないという問題がある。
ス回路においては、データ信号がドライバ回路５１から
伝送バス５３に送出された際に、前記インピ−ダンス不
整合によって伝送バス５３において反射され、データ信
号波形にリンギング成分が重畳し、必ずしもデータ信号
の高速度伝送ができないという問題がある。
【０００８】また、前記既知の入出力インタフェース回
路では、使用する電源として、終端電圧ＶT 、大規模集
積回路用電圧ＶVLSI、参照電圧ＶR というように３種類
の異なる電圧の電源を必要としているので、回路構成上
いくつかの制約が生じ、しかも、全体の構成が複雑にな
るという問題もある。
路では、使用する電源として、終端電圧ＶT 、大規模集
積回路用電圧ＶVLSI、参照電圧ＶR というように３種類
の異なる電圧の電源を必要としているので、回路構成上
いくつかの制約が生じ、しかも、全体の構成が複雑にな
るという問題もある。
【０００９】本発明は、このような問題を除去するもの
であって、その第１の目的は、伝送バスに送出されるデ
ータ信号波形中のリンギング成分を減少させ、データ信
号の高速度伝送を可能にした入出力インタフェース回路
装置を提供することにある。
であって、その第１の目的は、伝送バスに送出されるデ
ータ信号波形中のリンギング成分を減少させ、データ信
号の高速度伝送を可能にした入出力インタフェース回路
装置を提供することにある。
【００１０】また、本発明の第２の目的は、使用される
電源の種類を削減し、回路構成上の制約を少なくし、全
体の構成を比較的簡単にした入出力インタフェース回路
装置を提供することにある。
電源の種類を削減し、回路構成上の制約を少なくし、全
体の構成を比較的簡単にした入出力インタフェース回路
装置を提供することにある。
【００１１】
【課題を解決するための手段】前記第１の目的の達成の
ために、本発明は、両端が終端抵抗を介して終端電圧供
給端子に接続された伝送バスと、データ信号を受けて前
記伝送バスに出力するドライバ回路及び前記伝送バスか
らデータ信号を受けるレシーバ回路からなる同一構成の
複数の集積回路とによって構成される入出力インタフェ
ース回路装置において、前記複数の集積回路のドライバ
回路における出力ＮＭＯＳトランジスタのドレイン電極
と終端電圧供給端子もしくは大規模集積回路用電圧供給
端子との間に、前記出力ＮＭＯＳトランジスタのオン、
オフに対応した前記ドライバ回路の出力インピ−ダンス
の変動を抑圧するインピ−ダンス整合用可変抵抗素子を
接続するようにした点（第１の手段）に特徴がある。
ために、本発明は、両端が終端抵抗を介して終端電圧供
給端子に接続された伝送バスと、データ信号を受けて前
記伝送バスに出力するドライバ回路及び前記伝送バスか
らデータ信号を受けるレシーバ回路からなる同一構成の
複数の集積回路とによって構成される入出力インタフェ
ース回路装置において、前記複数の集積回路のドライバ
回路における出力ＮＭＯＳトランジスタのドレイン電極
と終端電圧供給端子もしくは大規模集積回路用電圧供給
端子との間に、前記出力ＮＭＯＳトランジスタのオン、
オフに対応した前記ドライバ回路の出力インピ−ダンス
の変動を抑圧するインピ−ダンス整合用可変抵抗素子を
接続するようにした点（第１の手段）に特徴がある。
【００１２】この場合、前記インピ−ダンス整合用可変
抵抗素子として用いられる素子は、好ましくは、ソース
が終端電圧供給端子に、ゲートが前記出力ＮＭＯＳトラ
ンジスタのゲートに、ドレインが前記出力ＮＭＯＳトラ
ンジスタのドレインにそれぞれ接続されたＰＭＯＳトラ
ンジスタ、または、ソースが大規模集積回路用電圧供給
端子に、ゲートが前記出力ＮＭＯＳトランジスタのゲー
トに、ドレインが少なくとも１個以上の直列接続された
ダイオードを介して前記出力ＮＭＯＳトランジスタのド
レインにそれぞれ接続されたＰＭＯＳトランジスタから
なる。
抵抗素子として用いられる素子は、好ましくは、ソース
が終端電圧供給端子に、ゲートが前記出力ＮＭＯＳトラ
ンジスタのゲートに、ドレインが前記出力ＮＭＯＳトラ
ンジスタのドレインにそれぞれ接続されたＰＭＯＳトラ
ンジスタ、または、ソースが大規模集積回路用電圧供給
端子に、ゲートが前記出力ＮＭＯＳトランジスタのゲー
トに、ドレインが少なくとも１個以上の直列接続された
ダイオードを介して前記出力ＮＭＯＳトランジスタのド
レインにそれぞれ接続されたＰＭＯＳトランジスタから
なる。
【００１３】また、前記第２の目的の達成のために、本
発明は、両端が終端抵抗を介して終端電圧供給端子に接
続される伝送バスと、データ信号を受けて前記伝送バス
に出力するドライバ回路及び前記伝送バスからデータ信
号を受けるレシーバ回路からなる同一構成の複数の集積
回路とによって構成される入出力インタフェース回路装
置において、前記レシーバ回路は、少なくとも、入力端
子と、差動接続された一方及び他方のＭＯＳトランジス
タを備えた差動段と、ＰＭＯＳトランジスタ及びＮＭＯ
Ｓトランジスタを備えたＣＭＯＳインバータ段とによっ
て構成され、前記ＣＭＯＳインバータ段は、終端電圧ま
たは大規模集積回路用電圧のいずれかを動作電圧とし、
前記他方のＭＯＳトランジスタのゲートに、前記一方の
ＭＯＳトランジスタのゲートに供給されるデータ信号を
反転したデータ信号を供給するようにした点（第２の手
段）に特徴がある。
発明は、両端が終端抵抗を介して終端電圧供給端子に接
続される伝送バスと、データ信号を受けて前記伝送バス
に出力するドライバ回路及び前記伝送バスからデータ信
号を受けるレシーバ回路からなる同一構成の複数の集積
回路とによって構成される入出力インタフェース回路装
置において、前記レシーバ回路は、少なくとも、入力端
子と、差動接続された一方及び他方のＭＯＳトランジス
タを備えた差動段と、ＰＭＯＳトランジスタ及びＮＭＯ
Ｓトランジスタを備えたＣＭＯＳインバータ段とによっ
て構成され、前記ＣＭＯＳインバータ段は、終端電圧ま
たは大規模集積回路用電圧のいずれかを動作電圧とし、
前記他方のＭＯＳトランジスタのゲートに、前記一方の
ＭＯＳトランジスタのゲートに供給されるデータ信号を
反転したデータ信号を供給するようにした点（第２の手
段）に特徴がある。
【００１４】
【作用】前記第１の手段を採用すれば、ドライバ回路
は、出力ＮＭＯＳトランジスタのドレイン電極と電源端
子間に、前記出力ＮＭＯＳトランジスタのオン、オフに
対応した前記ドライバ回路の出力インピ−ダンスの変動
を抑圧するインピ−ダンス整合用可変抵抗素子、好まし
くは、ＰＭＯＳトランジスタまたはＰＭＯＳトランジス
タ及び直列接続された１個以上のダイオードを接続した
ものが用いられているので、前記出力ＮＭＯＳトランジ
スタのオフ時におけるドライバ回路の出力インピーダン
スと前記出力ＮＭＯＳトランジスタのオン時におけるド
ライバ回路の出力インピーダンスとの差が少なくなり、
常時、ドライバ回路の出力インピーダンスを伝送バスの
インピーダンスに略等しくすることができる、即ち、ド
ライバ回路の出力インピーダンスと伝送バスのインピー
ダンスとの不整合を大幅に低減することができる。
は、出力ＮＭＯＳトランジスタのドレイン電極と電源端
子間に、前記出力ＮＭＯＳトランジスタのオン、オフに
対応した前記ドライバ回路の出力インピ−ダンスの変動
を抑圧するインピ−ダンス整合用可変抵抗素子、好まし
くは、ＰＭＯＳトランジスタまたはＰＭＯＳトランジス
タ及び直列接続された１個以上のダイオードを接続した
ものが用いられているので、前記出力ＮＭＯＳトランジ
スタのオフ時におけるドライバ回路の出力インピーダン
スと前記出力ＮＭＯＳトランジスタのオン時におけるド
ライバ回路の出力インピーダンスとの差が少なくなり、
常時、ドライバ回路の出力インピーダンスを伝送バスの
インピーダンスに略等しくすることができる、即ち、ド
ライバ回路の出力インピーダンスと伝送バスのインピー
ダンスとの不整合を大幅に低減することができる。
【００１５】このため、ドライバ回路から伝送バスに送
出されたデータ信号が伝送バスにおいて反射される割合
が相当減少し、データ信号波形に重畳されるリンギング
成分が減少するので、データ信号を高速度伝送させるこ
とが可能になる。
出されたデータ信号が伝送バスにおいて反射される割合
が相当減少し、データ信号波形に重畳されるリンギング
成分が減少するので、データ信号を高速度伝送させるこ
とが可能になる。
【００１６】また、前記第２の手段を採用すれば、レシ
ーバ回路のＣＭＯＳインバータ段は、終端電圧を動作電
圧とし、入力されるデータ信号を反転して差動接続され
た他方のＭＯＳトランジスタのゲートに供給するように
するか、または、大規模集積回路用電圧を動作電圧と
し、入力されるデータ信号を反転及びレベルシフトさせ
て差動接続された他方のＭＯＳトランジスタのゲートに
供給するようにしている。
ーバ回路のＣＭＯＳインバータ段は、終端電圧を動作電
圧とし、入力されるデータ信号を反転して差動接続され
た他方のＭＯＳトランジスタのゲートに供給するように
するか、または、大規模集積回路用電圧を動作電圧と
し、入力されるデータ信号を反転及びレベルシフトさせ
て差動接続された他方のＭＯＳトランジスタのゲートに
供給するようにしている。
【００１７】このため、既知のＣＭＯＳインバータ段に
おいて必要とされていた参照電圧ＶR の供給電源を省略
することができるので、電源の種類を削減することが可
能になり、その分、回路構成上の制約が少なくなって、
全体の構成が比較的簡単になる。
おいて必要とされていた参照電圧ＶR の供給電源を省略
することができるので、電源の種類を削減することが可
能になり、その分、回路構成上の制約が少なくなって、
全体の構成が比較的簡単になる。
【００１８】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。
説明する。
【００１９】図１は、本発明に係る入出力インタフェー
ス回路装置の第１の実施例の構成を示す回路構成図であ
る。
ス回路装置の第１の実施例の構成を示す回路構成図であ
る。
【００２０】図１において、１は集積回路、２はドライ
バ回路、３はレシーバ回路、４は伝送バス、５は終端抵
抗、６は終端電圧供給端子、７は大規模集積回路用電圧
供給端子、８は参照電圧供給端子、９はドライバ回路２
の入力端子、１０はドライバ回路２の出力端子、１１は
レシーバ回路３の入力端子、１２はレシーバ回路３の出
力端子、１３は第１のＰＭＯＳトランジスタ、１４は第
１のＮＭＯＳトランジスタ、１５は第２のＮＭＯＳトラ
ンジスタ、１６は第２のＰＭＯＳトランジスタ、１７は
第３のＰＭＯＳトランジスタ、１８は第４のＰＭＯＳト
ランジスタ、１９は第５のＰＭＯＳトランジスタ、２０
は第３のＮＭＯＳトランジスタ、２１は第４のＮＭＯＳ
トランジスタである。
バ回路、３はレシーバ回路、４は伝送バス、５は終端抵
抗、６は終端電圧供給端子、７は大規模集積回路用電圧
供給端子、８は参照電圧供給端子、９はドライバ回路２
の入力端子、１０はドライバ回路２の出力端子、１１は
レシーバ回路３の入力端子、１２はレシーバ回路３の出
力端子、１３は第１のＰＭＯＳトランジスタ、１４は第
１のＮＭＯＳトランジスタ、１５は第２のＮＭＯＳトラ
ンジスタ、１６は第２のＰＭＯＳトランジスタ、１７は
第３のＰＭＯＳトランジスタ、１８は第４のＰＭＯＳト
ランジスタ、１９は第５のＰＭＯＳトランジスタ、２０
は第３のＮＭＯＳトランジスタ、２１は第４のＮＭＯＳ
トランジスタである。
【００２１】そして、集積回路１は、ドライバ回路２及
びレシーバ回路３からなり、同一構成のこれら複数の集
積回路１が伝送バス４に適宜結合される。伝送バス４
は、両端がインピーダンス整合用の終端抵抗５を介して
終端電圧供給端子６に接続される。ドライバ回路２は、
第１のＰＭＯＳトランジスタ１３及び第１のＮＭＯＳト
ランジスタ１４からなるＣＭＯＳインバータバッファ
と、出力ＮＭＯＳトランジスタとなる第２のＮＭＯＳト
ランジスタ１５と、インピ−ダンス整合用可変抵抗素子
となる第２のＰＭＯＳトランジスタ１６とを有する。Ｃ
ＭＯＳインバータバッファは、入力が入力端子９に、出
力が第２のＮＭＯＳトランジスタ１５及び第２のＰＭＯ
Ｓトランジスタ１６の各ゲートにそれぞれ接続される。
第２のＮＭＯＳトランジスタ１５のドレインは、出力端
子１０及び第２のＰＭＯＳトランジスタ１６のドレイン
にそれぞれ接続される。出力端子１０は伝送バス４に接
続され、第２のＰＭＯＳトランジスタ１６のソースは終
端電圧供給端子６に接続される。レシーバ回路３は、差
動接続された第３（一方）のＰＭＯＳトランジスタ１７
及び第４（他方）のＰＭＯＳトランジスタ１８と、電流
源を構成する第５のＰＭＯＳトランジスタ１９と、負荷
を構成する第３のＮＭＯＳトランジスタ２０及び第４の
ＮＭＯＳトランジスタ２１とを備えた差動段を有する。
第３のＰＭＯＳトランジスタ１７及び第５のＰＭＯＳト
ランジスタ１９の各ゲートは入力端子１１に接続され、
入力端子１１は伝送バス４に接続される。第４のＰＭＯ
Ｓトランジスタ１８のゲートは参照電圧供給端子８に接
続され、第３のＰＭＯＳトランジスタ１７のドレインは
出力端子１２に接続される。
びレシーバ回路３からなり、同一構成のこれら複数の集
積回路１が伝送バス４に適宜結合される。伝送バス４
は、両端がインピーダンス整合用の終端抵抗５を介して
終端電圧供給端子６に接続される。ドライバ回路２は、
第１のＰＭＯＳトランジスタ１３及び第１のＮＭＯＳト
ランジスタ１４からなるＣＭＯＳインバータバッファ
と、出力ＮＭＯＳトランジスタとなる第２のＮＭＯＳト
ランジスタ１５と、インピ−ダンス整合用可変抵抗素子
となる第２のＰＭＯＳトランジスタ１６とを有する。Ｃ
ＭＯＳインバータバッファは、入力が入力端子９に、出
力が第２のＮＭＯＳトランジスタ１５及び第２のＰＭＯ
Ｓトランジスタ１６の各ゲートにそれぞれ接続される。
第２のＮＭＯＳトランジスタ１５のドレインは、出力端
子１０及び第２のＰＭＯＳトランジスタ１６のドレイン
にそれぞれ接続される。出力端子１０は伝送バス４に接
続され、第２のＰＭＯＳトランジスタ１６のソースは終
端電圧供給端子６に接続される。レシーバ回路３は、差
動接続された第３（一方）のＰＭＯＳトランジスタ１７
及び第４（他方）のＰＭＯＳトランジスタ１８と、電流
源を構成する第５のＰＭＯＳトランジスタ１９と、負荷
を構成する第３のＮＭＯＳトランジスタ２０及び第４の
ＮＭＯＳトランジスタ２１とを備えた差動段を有する。
第３のＰＭＯＳトランジスタ１７及び第５のＰＭＯＳト
ランジスタ１９の各ゲートは入力端子１１に接続され、
入力端子１１は伝送バス４に接続される。第４のＰＭＯ
Ｓトランジスタ１８のゲートは参照電圧供給端子８に接
続され、第３のＰＭＯＳトランジスタ１７のドレインは
出力端子１２に接続される。
【００２２】前記構成による入出力インタフェース回路
は、次のような動作をする。
は、次のような動作をする。
【００２３】始めに、ドライバ回路２においては、ドラ
イバ回路２の入力端子９に供給されるデータ信号が低レ
ベル（Ｌ）のとき、ＣＭＯＳインバータバッファの第１
のＰＭＯＳトランジスタ１３がオンになり、出力ＮＭＯ
Ｓトランジスタ１５のゲートに高レベル（Ｈ）が供給さ
れる。ここで、出力ＮＭＯＳトランジスタ１５はオンに
なり、ドライバ回路２の出力端子１０は低レベル
（Ｌ）、例えば、出力ＮＭＯＳトランジスタ１５の出力
電圧ＶOLに等しい０．４Ｖになり、この０．４Ｖの低レ
ベル（Ｌ）の電圧が伝送バス４に供給される。このと
き、第１のＰＭＯＳトランジスタ１３がオンのとき、第
２のＰＭＯＳトランジスタ１６は、オフ状態にあるの
で、前記０．４Ｖの低レベル（Ｌ）の電圧の伝送バス４
への供給に対して、第２のＰＭＯＳトランジスタ１６が
影響を与えることはない。
イバ回路２の入力端子９に供給されるデータ信号が低レ
ベル（Ｌ）のとき、ＣＭＯＳインバータバッファの第１
のＰＭＯＳトランジスタ１３がオンになり、出力ＮＭＯ
Ｓトランジスタ１５のゲートに高レベル（Ｈ）が供給さ
れる。ここで、出力ＮＭＯＳトランジスタ１５はオンに
なり、ドライバ回路２の出力端子１０は低レベル
（Ｌ）、例えば、出力ＮＭＯＳトランジスタ１５の出力
電圧ＶOLに等しい０．４Ｖになり、この０．４Ｖの低レ
ベル（Ｌ）の電圧が伝送バス４に供給される。このと
き、第１のＰＭＯＳトランジスタ１３がオンのとき、第
２のＰＭＯＳトランジスタ１６は、オフ状態にあるの
で、前記０．４Ｖの低レベル（Ｌ）の電圧の伝送バス４
への供給に対して、第２のＰＭＯＳトランジスタ１６が
影響を与えることはない。
【００２４】一方、前記データ信号が高レベル（Ｈ）の
ときは、ＣＭＯＳインバータバッファの第１のＮＭＯＳ
トランジスタ１４がオンになり、出力ＮＭＯＳトランジ
スタ１５のゲートに低レベル（Ｌ）が供給される。ここ
で、出力ＮＭＯＳトランジスタ１５はオフになり、ドラ
イバ回路２の出力端子１０は、高レベル（Ｈ）、例え
ば、終端電圧供給端子６に供給される終端電圧ＶT に等
しい１．２Ｖになり、この１．２Ｖの高レベル（Ｈ）の
電圧が伝送バス４に供給される。このとき、第１のＮＭ
ＯＳトランジスタ１４のオンによって、第２のＰＭＯＳ
トランジスタ１６がオン状態になるが、第２のＰＭＯＳ
トランジスタ１６のソースには１．２Ｖの終端電圧ＶT
が供給されているので、第２のＰＭＯＳトランジスタ１
６のオンによって出力端子１０に印加されている１．２
Ｖの電圧状態が乱されることはなく、伝送バス４には、
高レベル（Ｈ）が１．２Ｖで、低レベル（Ｌ）が０．４
Ｖの小振幅のデータ信号が供給され、このデータ信号が
伝送バス４を介して他の集積回路１に伝送されるもので
ある。また、第２のＰＭＯＳトランジスタ１６がオンに
なると、ドライバ回路２の出力端子１０の出力インピー
ダンスは、第２のＰＭＯＳトランジスタ１６がない場合
に比べて相当量低下し、出力ＮＭＯＳトランジスタ１５
のオン時の同じ出力端子１０の出力インピーダンスに略
等しくなるので、出力ＮＭＯＳトランジスタ１５のオン
時の前記出力インピーダンスを伝送バス４の特性インピ
ーダンスに略等しくなるように選べば、常時、ドライバ
回路２の出力端子１０の出力インピーダンスを伝送バス
４の特性インピーダンスに略等しくすることができる。
ときは、ＣＭＯＳインバータバッファの第１のＮＭＯＳ
トランジスタ１４がオンになり、出力ＮＭＯＳトランジ
スタ１５のゲートに低レベル（Ｌ）が供給される。ここ
で、出力ＮＭＯＳトランジスタ１５はオフになり、ドラ
イバ回路２の出力端子１０は、高レベル（Ｈ）、例え
ば、終端電圧供給端子６に供給される終端電圧ＶT に等
しい１．２Ｖになり、この１．２Ｖの高レベル（Ｈ）の
電圧が伝送バス４に供給される。このとき、第１のＮＭ
ＯＳトランジスタ１４のオンによって、第２のＰＭＯＳ
トランジスタ１６がオン状態になるが、第２のＰＭＯＳ
トランジスタ１６のソースには１．２Ｖの終端電圧ＶT
が供給されているので、第２のＰＭＯＳトランジスタ１
６のオンによって出力端子１０に印加されている１．２
Ｖの電圧状態が乱されることはなく、伝送バス４には、
高レベル（Ｈ）が１．２Ｖで、低レベル（Ｌ）が０．４
Ｖの小振幅のデータ信号が供給され、このデータ信号が
伝送バス４を介して他の集積回路１に伝送されるもので
ある。また、第２のＰＭＯＳトランジスタ１６がオンに
なると、ドライバ回路２の出力端子１０の出力インピー
ダンスは、第２のＰＭＯＳトランジスタ１６がない場合
に比べて相当量低下し、出力ＮＭＯＳトランジスタ１５
のオン時の同じ出力端子１０の出力インピーダンスに略
等しくなるので、出力ＮＭＯＳトランジスタ１５のオン
時の前記出力インピーダンスを伝送バス４の特性インピ
ーダンスに略等しくなるように選べば、常時、ドライバ
回路２の出力端子１０の出力インピーダンスを伝送バス
４の特性インピーダンスに略等しくすることができる。
【００２５】次に、レシーバ回路３においては、前述の
既知の入出力インターフェイス回路装置のレシーバ回路
５２の動作と同じであって、他のいずれかの集積回路１
が伝送バス４に送信したデータ信号を受信した場合に、
入力端子１１に供給されたデータ信号が０．４Ｖの低レ
ベル（Ｌ）であるとき、差動段を構成する第３のＰＭＯ
Ｓトランジスタ１７のゲートに０．４Ｖの低レベル
（Ｌ）のデータ信号、第４のＰＭＯＳトランジスタ１８
のゲートに参照電圧供給端子８に印加される０．８Ｖの
参照電圧ＶR がそれぞれ供給される。このとき、第３の
ＰＭＯＳトランジスタ１７と第４のＰＭＯＳトランジス
タ１８では、それらの電圧比較が行われ、その電圧比較
の結果、第３のＰＭＯＳトランジスタ１７側がオンにな
って、レシーバ回路３の出力端子１２に高レベル（Ｈ）
の電圧が発生する。一方、前記データ信号が１．２Ｖの
高レベル（Ｈ）であるとき、第３のＰＭＯＳトランジス
タ１７のゲートに１．２Ｖの高レベル（Ｈ）、第４のＰ
ＭＯＳトランジスタ１８のゲートに０．８Ｖの参照電圧
ＶR がそれぞれ供給される。このときも、第３のＰＭＯ
Ｓトランジスタ１７と第４のＰＭＯＳトランジスタ１８
で電圧比較が行われる結果、第３のＰＭＯＳトランジス
タ１７側がオフになって、レシーバ回路３の出力端子１
２には低レベル（Ｌ）の電圧が発生するものである。
既知の入出力インターフェイス回路装置のレシーバ回路
５２の動作と同じであって、他のいずれかの集積回路１
が伝送バス４に送信したデータ信号を受信した場合に、
入力端子１１に供給されたデータ信号が０．４Ｖの低レ
ベル（Ｌ）であるとき、差動段を構成する第３のＰＭＯ
Ｓトランジスタ１７のゲートに０．４Ｖの低レベル
（Ｌ）のデータ信号、第４のＰＭＯＳトランジスタ１８
のゲートに参照電圧供給端子８に印加される０．８Ｖの
参照電圧ＶR がそれぞれ供給される。このとき、第３の
ＰＭＯＳトランジスタ１７と第４のＰＭＯＳトランジス
タ１８では、それらの電圧比較が行われ、その電圧比較
の結果、第３のＰＭＯＳトランジスタ１７側がオンにな
って、レシーバ回路３の出力端子１２に高レベル（Ｈ）
の電圧が発生する。一方、前記データ信号が１．２Ｖの
高レベル（Ｈ）であるとき、第３のＰＭＯＳトランジス
タ１７のゲートに１．２Ｖの高レベル（Ｈ）、第４のＰ
ＭＯＳトランジスタ１８のゲートに０．８Ｖの参照電圧
ＶR がそれぞれ供給される。このときも、第３のＰＭＯ
Ｓトランジスタ１７と第４のＰＭＯＳトランジスタ１８
で電圧比較が行われる結果、第３のＰＭＯＳトランジス
タ１７側がオフになって、レシーバ回路３の出力端子１
２には低レベル（Ｌ）の電圧が発生するものである。
【００２６】このように、本実施例によれば、出力ＮＭ
ＯＳトランジスタ１５のオフ時に、第２のＰＭＯＳトラ
ンジスタ１６がオンして、ドライバ回路２の出力端子１
０の出力インピーダンスの調整（インピーダンスの低
減）を行っているので、ドライバ回路２の出力端子１０
の出力インピーダンスがハイインピーダンス状態になる
のが回避され、伝送バス４とのインピーダンスの不整合
状態の発生をなくすことができる。このため、伝送バス
４に送出されたデータ信号が前記インピ−ダンスの不整
合によって伝送バス４から反射されるのを抑え、データ
信号波形にリンギングが重畳されるのを防ぐことがで
き、伝送バス４を介してデータ信号を高速伝送させるこ
とが可能になる。また、第２のＰＭＯＳトランジスタ１
６を接続しても、第２のＰＭＯＳトランジスタ１６は、
ドライバ回路２の出力端子１０から伝送バス４に送出さ
れるデータ信号の小振幅電圧状態、即ち、１．２Ｖの高
レベル（Ｈ）／０．４Ｖの低レベル（Ｌ）を乱すことが
なく、単に、ドライバ回路２の出力端子１０の出力イン
ピーダンスを調整するだけであるので、低消費電力特性
及び低電源電圧対応特性を保持したままで、前記データ
信号の高速伝送が可能になるものである。
ＯＳトランジスタ１５のオフ時に、第２のＰＭＯＳトラ
ンジスタ１６がオンして、ドライバ回路２の出力端子１
０の出力インピーダンスの調整（インピーダンスの低
減）を行っているので、ドライバ回路２の出力端子１０
の出力インピーダンスがハイインピーダンス状態になる
のが回避され、伝送バス４とのインピーダンスの不整合
状態の発生をなくすことができる。このため、伝送バス
４に送出されたデータ信号が前記インピ−ダンスの不整
合によって伝送バス４から反射されるのを抑え、データ
信号波形にリンギングが重畳されるのを防ぐことがで
き、伝送バス４を介してデータ信号を高速伝送させるこ
とが可能になる。また、第２のＰＭＯＳトランジスタ１
６を接続しても、第２のＰＭＯＳトランジスタ１６は、
ドライバ回路２の出力端子１０から伝送バス４に送出さ
れるデータ信号の小振幅電圧状態、即ち、１．２Ｖの高
レベル（Ｈ）／０．４Ｖの低レベル（Ｌ）を乱すことが
なく、単に、ドライバ回路２の出力端子１０の出力イン
ピーダンスを調整するだけであるので、低消費電力特性
及び低電源電圧対応特性を保持したままで、前記データ
信号の高速伝送が可能になるものである。
【００２７】なお、第１の実施例においては、インピー
ダンス整合用可変抵抗素子として、第２のＰＭＯＳトラ
ンジスタ１６を単独で使用した例を示しているが、この
第２のＰＭＯＳトランジスタ１６には、直列に抵抗を接
続するようにしてもよい。
ダンス整合用可変抵抗素子として、第２のＰＭＯＳトラ
ンジスタ１６を単独で使用した例を示しているが、この
第２のＰＭＯＳトランジスタ１６には、直列に抵抗を接
続するようにしてもよい。
【００２８】続く、図２は、第１の実施例の入出力イン
タフェース回路装置において伝送バスに送出されたデー
タ信号を、既知の入出力インタフェ−ス回路装置の同じ
データ信号と比較するためにシュミレーションを行った
際の信号波形図である。
タフェース回路装置において伝送バスに送出されたデー
タ信号を、既知の入出力インタフェ−ス回路装置の同じ
データ信号と比較するためにシュミレーションを行った
際の信号波形図である。
【００２９】図２において、縦軸は伝送バスの電圧
（Ｖ）、横軸は時間（ｍｓ）であって、実線は第１の実
施例の入出力インタフェース回路装置における信号波
形、点線は既知の入出力インタフェース回路装置におけ
る信号波形である。
（Ｖ）、横軸は時間（ｍｓ）であって、実線は第１の実
施例の入出力インタフェース回路装置における信号波
形、点線は既知の入出力インタフェース回路装置におけ
る信号波形である。
【００３０】図２に示すように、既知の入出力インタフ
ェース回路装置におけるデータ信号波形は、伝送バスか
らの反射によって生じたリンギング成分の重畳により、
データ信号の高レベル（Ｈ）部分が大きく乱れ、レシー
バ回路３の参照電位ＶR である０．８Ｖ近くまで部分的
に低下しているのに対して、第１の実施例の入出力イン
タフェース回路装置における同波形は、データ信号の高
レベル（Ｈ）部分の乱れが相当小さくなっており、第１
の実施例のものは、既知のものに比べて、高速伝送が可
能であることが判る。
ェース回路装置におけるデータ信号波形は、伝送バスか
らの反射によって生じたリンギング成分の重畳により、
データ信号の高レベル（Ｈ）部分が大きく乱れ、レシー
バ回路３の参照電位ＶR である０．８Ｖ近くまで部分的
に低下しているのに対して、第１の実施例の入出力イン
タフェース回路装置における同波形は、データ信号の高
レベル（Ｈ）部分の乱れが相当小さくなっており、第１
の実施例のものは、既知のものに比べて、高速伝送が可
能であることが判る。
【００３１】次いで、図３は、本発明に係わる入出力イ
ンタフェース回路装置の第２の実施例の構成を示す回路
構成図である。
ンタフェース回路装置の第２の実施例の構成を示す回路
構成図である。
【００３２】図３において、２２は直列接続された１個
以上のダイオードであり、その他、図１に示された構成
要素と同じ構成要素については同じ符号を付けている。
以上のダイオードであり、その他、図１に示された構成
要素と同じ構成要素については同じ符号を付けている。
【００３３】そして、この第２の実施例と前述の第１の
実施例との構成の違いは、インピ−ダンス整合用可変抵
抗素子を構成する場合に、第１の実施例は、第２のＰＭ
ＯＳトランジスタ１６からなり、そのソースが終端電圧
供給端子６に、そのドレインが出力ＮＭＯＳトランジス
タ１５のドレインにそれぞれ接続されたものであるのに
対して、第２の実施例は、第２のＰＭＯＳトランジスタ
１６及びそのドレインに直列接続された１個以上のダイ
オード２２からなり、そのソースが大規模集積回路用電
圧供給端子７に、前記ダイオード２２の他端がそのてい
る第２の出力ＮＭＯＳトランジスタ１５のドレインにそ
れぞれ接続されたものである点だけであって、その他
に、第２の実施例と第１の実施例との間に構成上の違い
はない。
実施例との構成の違いは、インピ−ダンス整合用可変抵
抗素子を構成する場合に、第１の実施例は、第２のＰＭ
ＯＳトランジスタ１６からなり、そのソースが終端電圧
供給端子６に、そのドレインが出力ＮＭＯＳトランジス
タ１５のドレインにそれぞれ接続されたものであるのに
対して、第２の実施例は、第２のＰＭＯＳトランジスタ
１６及びそのドレインに直列接続された１個以上のダイ
オード２２からなり、そのソースが大規模集積回路用電
圧供給端子７に、前記ダイオード２２の他端がそのてい
る第２の出力ＮＭＯＳトランジスタ１５のドレインにそ
れぞれ接続されたものである点だけであって、その他
に、第２の実施例と第１の実施例との間に構成上の違い
はない。
【００３４】また、第２の実施例の動作は、第２のＰＭ
ＯＳトランジスタ１６がオンした際において、大規模集
積回路用電圧供給端子７に供給された大規模集積回路用
電圧供給端子７に供給される比較的高い大規模集積回路
用電圧ＶVLSIを、直列接続された１個以上のダイオード
２２によってレベルシフトさせ、第２の出力ＮＭＯＳト
ランジスタ１５のドレインに終端電圧ＶT にほぼ等しい
電圧を供給させるようにしている点において、第１の実
施例の動作と異なっているが、その他の動作について
は、既述の第１の実施例の動作と同じであるので、第２
の実施例の動作についてのこれ以上の詳しい説明は、省
略する。
ＯＳトランジスタ１６がオンした際において、大規模集
積回路用電圧供給端子７に供給された大規模集積回路用
電圧供給端子７に供給される比較的高い大規模集積回路
用電圧ＶVLSIを、直列接続された１個以上のダイオード
２２によってレベルシフトさせ、第２の出力ＮＭＯＳト
ランジスタ１５のドレインに終端電圧ＶT にほぼ等しい
電圧を供給させるようにしている点において、第１の実
施例の動作と異なっているが、その他の動作について
は、既述の第１の実施例の動作と同じであるので、第２
の実施例の動作についてのこれ以上の詳しい説明は、省
略する。
【００３５】さらに、第２の実施例において得られる作
用効果については、既述の第１の実施例において得られ
る作用効果と殆んど同じであって、伝送バス４に送出さ
れたデータ信号が前記インピ−ダンスの不整合によって
伝送バス４から反射されるのを抑え、データ信号波形に
リンギングが重畳されるのを防ぐことができ、伝送バス
４を介してデータ信号を高速伝送させることが可能にな
る、低消費電力特性及び低電源電圧対応特性を保持した
ままで、前記データ信号の高速伝送が可能になる等の作
用効果を奏するものである。
用効果については、既述の第１の実施例において得られ
る作用効果と殆んど同じであって、伝送バス４に送出さ
れたデータ信号が前記インピ−ダンスの不整合によって
伝送バス４から反射されるのを抑え、データ信号波形に
リンギングが重畳されるのを防ぐことができ、伝送バス
４を介してデータ信号を高速伝送させることが可能にな
る、低消費電力特性及び低電源電圧対応特性を保持した
ままで、前記データ信号の高速伝送が可能になる等の作
用効果を奏するものである。
【００３６】続いて、図４は、本発明に係わる入出力イ
ンタフェース回路装置の第３の実施例の構成を示す回路
構成図である。
ンタフェース回路装置の第３の実施例の構成を示す回路
構成図である。
【００３７】図４において、２３は第６のＰＭＯＳトラ
ンジスタ、２４は第５のＮＭＯＳトランジスタであっ
て、その他、図１に示された構成要素と同じ構成要素に
ついては同じ符号を付けている。
ンジスタ、２４は第５のＮＭＯＳトランジスタであっ
て、その他、図１に示された構成要素と同じ構成要素に
ついては同じ符号を付けている。
【００３８】そして、この第３の実施例と前述の第１の
実施例との構成の違いは、第４のＰＭＯＳトランジスタ
１８のゲートに電圧を供給する場合に、第１の実施例
は、参照電圧供給端子８に印加される参照電圧ＶR を供
給しているのに対して、第３の実施例は、第６のＰＭＯ
Ｓトランジスタ２３及び第５のＮＭＯＳトランジスタ２
４によってＣＭＯＳインバータ段を構成させ、このＣＭ
ＯＳインバータ段によってデータ信号を反転させ、その
反転データ電圧を供給している点に違いがあるだけで、
その他に、第３の実施例と第１の実施例との間に構成上
の違いはない。この場合、ＣＭＯＳインバータ段におい
て、第６のＰＭＯＳトランジスタ２３のソースは終端電
圧供給端子６に、第５のＮＭＯＳトランジスタ２４のソ
ースは基準電位点にそれぞれ接続され、第６のＰＭＯＳ
トランジスタ２３及び第５のＮＭＯＳトランジスタ２４
の各ゲートは入力端子１１に、それらのドレインは共通
に第４のＰＭＯＳトランジスタ１８のゲートにそれぞれ
接続されている。
実施例との構成の違いは、第４のＰＭＯＳトランジスタ
１８のゲートに電圧を供給する場合に、第１の実施例
は、参照電圧供給端子８に印加される参照電圧ＶR を供
給しているのに対して、第３の実施例は、第６のＰＭＯ
Ｓトランジスタ２３及び第５のＮＭＯＳトランジスタ２
４によってＣＭＯＳインバータ段を構成させ、このＣＭ
ＯＳインバータ段によってデータ信号を反転させ、その
反転データ電圧を供給している点に違いがあるだけで、
その他に、第３の実施例と第１の実施例との間に構成上
の違いはない。この場合、ＣＭＯＳインバータ段におい
て、第６のＰＭＯＳトランジスタ２３のソースは終端電
圧供給端子６に、第５のＮＭＯＳトランジスタ２４のソ
ースは基準電位点にそれぞれ接続され、第６のＰＭＯＳ
トランジスタ２３及び第５のＮＭＯＳトランジスタ２４
の各ゲートは入力端子１１に、それらのドレインは共通
に第４のＰＭＯＳトランジスタ１８のゲートにそれぞれ
接続されている。
【００３９】前記構成において、ドライバ回路２の構成
については、第１の実施例のドライバ回路２と全く同じ
であることから、ドライバ回路２の動作についても、第
１の実施例のドライバ回路２と全く同じである。このた
め、第３の実施例におけるドライバ回路２の動作につい
ての説明は、省略する。
については、第１の実施例のドライバ回路２と全く同じ
であることから、ドライバ回路２の動作についても、第
１の実施例のドライバ回路２と全く同じである。このた
め、第３の実施例におけるドライバ回路２の動作につい
ての説明は、省略する。
【００４０】また、レシーバ回路３については、他のい
ずれかの集積回路１が伝送バス４に送信したデータ信号
の受信時に、入力端子１１に供給されたデータ信号が
０．４Ｖの低レベル（Ｌ）であるとき、差動段を構成す
る第３のＰＭＯＳトランジスタ１７のゲートに０．４Ｖ
の低レベル（Ｌ）の電圧が供給されるるとともに、この
０．４Ｖの低レベル（Ｌ）のデータ信号によって、ＣＭ
ＯＳインバータ段を構成する第６のＰＭＯＳトランジス
タ２３がオンし、差動段を構成する第４のＰＭＯＳトラ
ンジスタ１８のゲートに終端電圧供給端子６から１．２
Ｖの高レベル（Ｈ）の電圧が供給される。このとき、第
３のＰＭＯＳトランジスタ１７と第４のＰＭＯＳトラン
ジスタ１８において、それらの電圧比較が行われ、その
電圧比較の結果、第３のＰＭＯＳトランジスタ１７側が
オンになって、出力端子１２に高レベル（Ｈ）の電圧が
発生する。一方、前記データ信号が１．２Ｖの高レベル
（Ｈ）であるとき、第３のＰＭＯＳトランジスタ１７の
ゲートに１．２Ｖの高レベル（Ｈ）の電圧が供給される
とともに、この１．２Ｖの高レベル（Ｈ）のデータ信号
によって、ＣＭＯＳインバータ段を構成する第５のＮＭ
ＯＳトランジスタ２４がオンし、第４のＰＭＯＳトラン
ジスタ１８のゲートに基準電位である０Ｖの電圧が供給
される。このときも、第３のＰＭＯＳトランジスタ１７
と第４のＰＭＯＳトランジスタ１８との間で電圧比較が
行われる結果、第３のＰＭＯＳトランジスタ１７側がオ
フになって、出力端子１２には低レベル（Ｌ）の電圧が
発生するようになる。
ずれかの集積回路１が伝送バス４に送信したデータ信号
の受信時に、入力端子１１に供給されたデータ信号が
０．４Ｖの低レベル（Ｌ）であるとき、差動段を構成す
る第３のＰＭＯＳトランジスタ１７のゲートに０．４Ｖ
の低レベル（Ｌ）の電圧が供給されるるとともに、この
０．４Ｖの低レベル（Ｌ）のデータ信号によって、ＣＭ
ＯＳインバータ段を構成する第６のＰＭＯＳトランジス
タ２３がオンし、差動段を構成する第４のＰＭＯＳトラ
ンジスタ１８のゲートに終端電圧供給端子６から１．２
Ｖの高レベル（Ｈ）の電圧が供給される。このとき、第
３のＰＭＯＳトランジスタ１７と第４のＰＭＯＳトラン
ジスタ１８において、それらの電圧比較が行われ、その
電圧比較の結果、第３のＰＭＯＳトランジスタ１７側が
オンになって、出力端子１２に高レベル（Ｈ）の電圧が
発生する。一方、前記データ信号が１．２Ｖの高レベル
（Ｈ）であるとき、第３のＰＭＯＳトランジスタ１７の
ゲートに１．２Ｖの高レベル（Ｈ）の電圧が供給される
とともに、この１．２Ｖの高レベル（Ｈ）のデータ信号
によって、ＣＭＯＳインバータ段を構成する第５のＮＭ
ＯＳトランジスタ２４がオンし、第４のＰＭＯＳトラン
ジスタ１８のゲートに基準電位である０Ｖの電圧が供給
される。このときも、第３のＰＭＯＳトランジスタ１７
と第４のＰＭＯＳトランジスタ１８との間で電圧比較が
行われる結果、第３のＰＭＯＳトランジスタ１７側がオ
フになって、出力端子１２には低レベル（Ｌ）の電圧が
発生するようになる。
【００４１】この第３の実施例によれば、ドライブ回路
２にインピ−ダンス整合用可変抵抗素子、即ち、第２の
ＰＭＯＳトランジスタ１６を設けているので、第１の実
施例と同様に、伝送バス４に送出されたデータ信号が前
記インピ−ダンスの不整合によって伝送バス４から反射
されるのを抑え、データ信号波形にリンギングが重畳さ
れるのを防ぐことができ、伝送バス４を介してデータ信
号を高速伝送させることが可能になる、低消費電力特性
及び低電源電圧対応特性を保持したままで、前記データ
信号の高速伝送が可能になる等の作用効果を奏する。
２にインピ−ダンス整合用可変抵抗素子、即ち、第２の
ＰＭＯＳトランジスタ１６を設けているので、第１の実
施例と同様に、伝送バス４に送出されたデータ信号が前
記インピ−ダンスの不整合によって伝送バス４から反射
されるのを抑え、データ信号波形にリンギングが重畳さ
れるのを防ぐことができ、伝送バス４を介してデータ信
号を高速伝送させることが可能になる、低消費電力特性
及び低電源電圧対応特性を保持したままで、前記データ
信号の高速伝送が可能になる等の作用効果を奏する。
【００４２】この他に、第３の実施例によれば、レシー
バ回路３において参照電圧供給端子８を用いる必要がな
くなり、その結果、参照電圧ＶR の供給電源をなくすこ
とができるので、電源の種類を１つ削減させて、終端電
圧ＶT 及び大規模集積回路用電圧ＶVLSIをそれぞれ供給
する２種類の電源だけで済み、回路構成上の制約が少な
くなり、全体の構成が比較的簡単になるという作用効果
を奏する。
バ回路３において参照電圧供給端子８を用いる必要がな
くなり、その結果、参照電圧ＶR の供給電源をなくすこ
とができるので、電源の種類を１つ削減させて、終端電
圧ＶT 及び大規模集積回路用電圧ＶVLSIをそれぞれ供給
する２種類の電源だけで済み、回路構成上の制約が少な
くなり、全体の構成が比較的簡単になるという作用効果
を奏する。
【００４３】ここで、図５は、第３の実施例においてレ
シーバ回路の各部に生じるデータ信号のシュミレーショ
ンを行った際の信号波形図である。
シーバ回路の各部に生じるデータ信号のシュミレーショ
ンを行った際の信号波形図である。
【００４４】図５において、縦軸は伝送バスの電圧
（Ｖ）、横軸は時間（ｍｓ）であって、実線はレシーバ
回路３の入力端子１１に供給されたデータ信号波形、点
線は反転データ信号波形、１点鎖線はレシーバ回路３の
出力端子１２に供給されたデータ信号波形である。
（Ｖ）、横軸は時間（ｍｓ）であって、実線はレシーバ
回路３の入力端子１１に供給されたデータ信号波形、点
線は反転データ信号波形、１点鎖線はレシーバ回路３の
出力端子１２に供給されたデータ信号波形である。
【００４５】第３の実施例は、第４のＰＭＯＳトランジ
スタ１８のゲートに、参照電圧ＶＲを供給する代わり
に、終端電圧ＶＴ を動作電源とするＣＭＯＳインバー
タ段から反転データ信号を供給するようにしているの
で、差動接続された第３のＰＭＯＳトランジスタ１７と
第４のＰＭＯＳトランジスタ１８における電圧比較時
に、データ信号内に含まれているノイズ成分が互いに相
殺され、ノイズに強いレシーバ回路３を得ることが可能
になる。この場合、図５に示すように、反転データ信号
には、ＣＭＯＳインバ−タ段の信号遅延分が僅かに存在
するが、データ信号の伝送速度は、レシーバ回路３より
ドライバ回路２の方で規制される割合が大きいので、反
転データ信号の遅れによる影響は殆んどない。
スタ１８のゲートに、参照電圧ＶＲを供給する代わり
に、終端電圧ＶＴ を動作電源とするＣＭＯＳインバー
タ段から反転データ信号を供給するようにしているの
で、差動接続された第３のＰＭＯＳトランジスタ１７と
第４のＰＭＯＳトランジスタ１８における電圧比較時
に、データ信号内に含まれているノイズ成分が互いに相
殺され、ノイズに強いレシーバ回路３を得ることが可能
になる。この場合、図５に示すように、反転データ信号
には、ＣＭＯＳインバ−タ段の信号遅延分が僅かに存在
するが、データ信号の伝送速度は、レシーバ回路３より
ドライバ回路２の方で規制される割合が大きいので、反
転データ信号の遅れによる影響は殆んどない。
【００４６】次いで、図６は、本発明に係わる入出力イ
ンタフェース回路装置の第４の実施例の構成を示す回路
構成図である。
ンタフェース回路装置の第４の実施例の構成を示す回路
構成図である。
【００４７】図６において、２５は直列接続された１個
以上のダイオードであり、その他、図４に示された構成
要素と同じ構成要素については同じ符号を付けている。
以上のダイオードであり、その他、図４に示された構成
要素と同じ構成要素については同じ符号を付けている。
【００４８】そして、この第４の実施例と前述の第３の
実施例との構成の違いは、ＣＭＯＳインバータ段を構成
する場合に、第３の実施例は、第６のＰＭＯＳトランジ
スタ２３と第５のＮＭＯＳトランジスタ２４とからな
り、第６のＰＭＯＳトランジスタ２３のソースが終端電
圧供給端子６に接続され、そのドレインが第５のＮＭＯ
Ｓトランジスタ２４のドレインとともに第４のＰＭＯＳ
トランジスタ１８のゲートに接続されたものであるのに
対して、第４の実施例は、第６のＰＭＯＳトランジスタ
２３と第５のＮＭＯＳトランジスタ２４それに第６のＰ
ＭＯＳトランジスタ２３のドレインに直列接続された１
個以上のダイオード２５とからなり、第６のＰＭＯＳト
ランジスタ２３のソースが大規模集積回路用電圧供給端
子７に、前記ダイオード２２の他端が第５のＮＭＯＳト
ランジスタ２４のドレインとともに第４のＰＭＯＳトラ
ンジスタ１８のゲートに接続されたものである点だけで
あって、その他に、第４の実施例と第３の実施例との間
に構成上の違いはない。
実施例との構成の違いは、ＣＭＯＳインバータ段を構成
する場合に、第３の実施例は、第６のＰＭＯＳトランジ
スタ２３と第５のＮＭＯＳトランジスタ２４とからな
り、第６のＰＭＯＳトランジスタ２３のソースが終端電
圧供給端子６に接続され、そのドレインが第５のＮＭＯ
Ｓトランジスタ２４のドレインとともに第４のＰＭＯＳ
トランジスタ１８のゲートに接続されたものであるのに
対して、第４の実施例は、第６のＰＭＯＳトランジスタ
２３と第５のＮＭＯＳトランジスタ２４それに第６のＰ
ＭＯＳトランジスタ２３のドレインに直列接続された１
個以上のダイオード２５とからなり、第６のＰＭＯＳト
ランジスタ２３のソースが大規模集積回路用電圧供給端
子７に、前記ダイオード２２の他端が第５のＮＭＯＳト
ランジスタ２４のドレインとともに第４のＰＭＯＳトラ
ンジスタ１８のゲートに接続されたものである点だけで
あって、その他に、第４の実施例と第３の実施例との間
に構成上の違いはない。
【００４９】この第４の実施例の動作は、ＣＭＯＳイン
バータ段を構成する第６のＰＭＯＳトランジスタ２３が
オンした際において、大規模集積回路用電圧供給端子７
に供給された大規模集積回路用電圧供給端子７に供給さ
れる比較的高い大規模集積回路用電圧ＶVLSIを、直列接
続された１個以上のダイオード２５によってレベルシフ
トさせ、第４のＰＭＯＳトランジスタ１８のゲートに終
端電圧ＶT にほぼ等しい電圧を供給させるようにしてい
る点において、第３の実施例の動作と異なっているが、
その他の動作については、既述の第３の実施例の動作と
同じであるので、第４の実施例の動作についてのこれ以
上の詳しい説明は、省略する。
バータ段を構成する第６のＰＭＯＳトランジスタ２３が
オンした際において、大規模集積回路用電圧供給端子７
に供給された大規模集積回路用電圧供給端子７に供給さ
れる比較的高い大規模集積回路用電圧ＶVLSIを、直列接
続された１個以上のダイオード２５によってレベルシフ
トさせ、第４のＰＭＯＳトランジスタ１８のゲートに終
端電圧ＶT にほぼ等しい電圧を供給させるようにしてい
る点において、第３の実施例の動作と異なっているが、
その他の動作については、既述の第３の実施例の動作と
同じであるので、第４の実施例の動作についてのこれ以
上の詳しい説明は、省略する。
【００５０】また、第４の実施例において得られる作用
効果については、既述の第３の実施例において得られる
作用効果と殆んど同じであって、伝送バス４に送出され
たデータ信号が前記インピ−ダンスの不整合によって伝
送バス４から反射されるのを抑え、データ信号波形にリ
ンギングが重畳されるのを防ぐことができ、伝送バス４
を介してデータ信号を高速伝送させることが可能にな
る、低消費電力特性及び低電源電圧対応特性を保持した
ままで、前記データ信号の高速伝送が可能になる等の作
用効果を奏するものの他に、レシーバ回路３において参
照電圧供給端子８を用いる必要がなくなり、その結果、
参照電圧ＶR の供給電源をなくすことができるので、電
源の種類を１つ削減させて、終端電圧ＶT 及び大規模集
積回路用電圧ＶVLSIをそれぞれ供給する２種類の電源だ
けで済み、回路構成上の制約が少なくなり、全体の構成
が比較的簡単になるという作用効果を奏するものであ
る。
効果については、既述の第３の実施例において得られる
作用効果と殆んど同じであって、伝送バス４に送出され
たデータ信号が前記インピ−ダンスの不整合によって伝
送バス４から反射されるのを抑え、データ信号波形にリ
ンギングが重畳されるのを防ぐことができ、伝送バス４
を介してデータ信号を高速伝送させることが可能にな
る、低消費電力特性及び低電源電圧対応特性を保持した
ままで、前記データ信号の高速伝送が可能になる等の作
用効果を奏するものの他に、レシーバ回路３において参
照電圧供給端子８を用いる必要がなくなり、その結果、
参照電圧ＶR の供給電源をなくすことができるので、電
源の種類を１つ削減させて、終端電圧ＶT 及び大規模集
積回路用電圧ＶVLSIをそれぞれ供給する２種類の電源だ
けで済み、回路構成上の制約が少なくなり、全体の構成
が比較的簡単になるという作用効果を奏するものであ
る。
【００５１】続く、図７は、本発明に係わる入出力イン
タフェース回路装置の第５の実施例の構成を示す回路構
成図である。
タフェース回路装置の第５の実施例の構成を示す回路構
成図である。
【００５２】図７において、２６は終端電圧供給端子、
２７は第６のＮＭＯＳトランジスタ、２８は第７のＮＭ
ＯＳトランジスタ、２９は第８のＮＭＯＳトランジス
タ、３０は第７のＰＭＯＳトランジスタ、３１は第８の
ＰＭＯＳトランジスタであり、その他、図４に示された
構成要素と同じ構成要素には同じ符号を付けている。
２７は第６のＮＭＯＳトランジスタ、２８は第７のＮＭ
ＯＳトランジスタ、２９は第８のＮＭＯＳトランジス
タ、３０は第７のＰＭＯＳトランジスタ、３１は第８の
ＰＭＯＳトランジスタであり、その他、図４に示された
構成要素と同じ構成要素には同じ符号を付けている。
【００５３】そして、この第５の実施例と前述の第３の
実施例との間で異なっている点は、終端電圧供給端子に
供給される終端電ＶT 圧の電圧値と、差動段を構成して
いる各ＭＯＳトランジスタの導電型及び電源電圧の極性
にある。即ち、終端電ＶT 圧の電圧値について見れば、
第３の実施例は、終端電圧供給端子６に１．２Ｖの終端
電圧ＶT が供給されるのに対して、第５の実施例は、終
端電圧供給端子２６に前記終端電圧ＶT より高い電圧、
例えば、２．０Ｖの終端電圧ＶT が供給される点に違い
がある。また、差動段の構成については、第３の実施例
は、差動接続された第３のＰＭＯＳトランジスタ１７と
第４のＰＭＯＳトランジスタ１８、電流源用の第５のＰ
ＭＯＳトランジスタ１９、それに負荷回路用の第３のＮ
ＭＯＳトランジスタ２０と第４のＮＭＯＳトランジスタ
２１とからなるのに対して、第５の実施例は、差動接続
された第６のＮＭＯＳトランジスタ２７と第７のＮＭＯ
Ｓトランジスタ２８、電流源用の第８のＮＭＯＳトラン
ジスタ２９、それに負荷回路用の第７のＰＭＯＳトラン
ジスタ３０と第８のＰＭＯＳトランジスタ３１とからな
る。そして、第５の実施例は、トランジスタの導電型の
違いに伴って、前記第６のＮＭＯＳトランジスタ２７の
ゲートが入力端子１１に、第７のＮＭＯＳトランジスタ
２７のゲートが第６のＰＭＯＳトランジスタ２３と第５
のＮＭＯＳトランジスタ２４の共通接続されたドレイン
にそれぞれ接続され、第８のＮＭＯＳトランジスタ２９
のゲートが大規模集積回路用電圧供給端子７に、そのソ
ースが基準電位点にそれぞれ接続され、第７のＰＭＯＳ
トランジスタ３０と第８のＰＭＯＳトランジスタ３１の
各ソースが大規模集積回路用電圧供給端子７に接続され
ている。
実施例との間で異なっている点は、終端電圧供給端子に
供給される終端電ＶT 圧の電圧値と、差動段を構成して
いる各ＭＯＳトランジスタの導電型及び電源電圧の極性
にある。即ち、終端電ＶT 圧の電圧値について見れば、
第３の実施例は、終端電圧供給端子６に１．２Ｖの終端
電圧ＶT が供給されるのに対して、第５の実施例は、終
端電圧供給端子２６に前記終端電圧ＶT より高い電圧、
例えば、２．０Ｖの終端電圧ＶT が供給される点に違い
がある。また、差動段の構成については、第３の実施例
は、差動接続された第３のＰＭＯＳトランジスタ１７と
第４のＰＭＯＳトランジスタ１８、電流源用の第５のＰ
ＭＯＳトランジスタ１９、それに負荷回路用の第３のＮ
ＭＯＳトランジスタ２０と第４のＮＭＯＳトランジスタ
２１とからなるのに対して、第５の実施例は、差動接続
された第６のＮＭＯＳトランジスタ２７と第７のＮＭＯ
Ｓトランジスタ２８、電流源用の第８のＮＭＯＳトラン
ジスタ２９、それに負荷回路用の第７のＰＭＯＳトラン
ジスタ３０と第８のＰＭＯＳトランジスタ３１とからな
る。そして、第５の実施例は、トランジスタの導電型の
違いに伴って、前記第６のＮＭＯＳトランジスタ２７の
ゲートが入力端子１１に、第７のＮＭＯＳトランジスタ
２７のゲートが第６のＰＭＯＳトランジスタ２３と第５
のＮＭＯＳトランジスタ２４の共通接続されたドレイン
にそれぞれ接続され、第８のＮＭＯＳトランジスタ２９
のゲートが大規模集積回路用電圧供給端子７に、そのソ
ースが基準電位点にそれぞれ接続され、第７のＰＭＯＳ
トランジスタ３０と第８のＰＭＯＳトランジスタ３１の
各ソースが大規模集積回路用電圧供給端子７に接続され
ている。
【００５４】前記構成による第５の実施例の動作は、次
のとおりである。
のとおりである。
【００５５】始めに、ドライバ回路２の動作は、第３の
実施例のところで述べたドライバ回路２の動作と殆んど
同じであるので、その詳しい動作説明については、省略
するが、第５の実施例においては、ドライバ回路２に供
給される終端電圧ＶT を、例えば、１．２Ｖから２.０
Ｖに上昇させているので、伝送バス４に送出されるデー
タ信号の高レベル（Ｈ）は２.０Ｖ、低レベル（Ｌ）、
即ち、出力ＮＭＯＳトランジスタ１５のオン電圧は１、
０Ｖになる 次に、レシーバ回路３の動作は、本質的な点において、
第３の実施例の動作と同じであって、他のいずれかの集
積回路１が伝送バス４に送信したデータ信号を受信した
場合に、入力端子１１に供給されたデータ信号が１．０
Ｖの低レベル（Ｌ）であるとき、差動段を構成する第６
のＮＭＯＳトランジスタ２７のゲートに１．０Ｖの低レ
ベル（Ｌ）のデータ信号が供給されるるとともに、この
１．０Ｖの低レベル（Ｌ）のデータ信号によって、ＣＭ
ＯＳインバータ段を構成する第６のＰＭＯＳトランジス
タ２３がオンし、差動段を構成する第７のＮＭＯＳトラ
ンジスタ２８のゲートに終端電圧供給端子２６から２．
０Ｖの高レベル（Ｈ）の電圧が供給される。このとき、
第６のＮＭＯＳトランジスタ２７と第７のＮＭＯＳトラ
ンジスタ２８において電圧比較が行われ、その電圧比較
の結果、第７のＮＭＯＳトランジスタ２８側がオンにな
って、出力端子１２に低レベル（Ｌ）の電圧が発生す
る。一方、前記データ信号が２．０Ｖの高レベル（Ｈ）
であるとき、第６のＮＭＯＳトランジスタ２７のゲート
に２．０Ｖの高レベル（Ｈ）の電圧が供給されるととも
に、この２．０Ｖの高レベル（Ｈ）のデータ信号によっ
て、ＣＭＯＳインバータ段を構成する第５のＮＭＯＳト
ランジスタ２４がオンになり、第７のＮＭＯＳトランジ
スタ２８のゲートに基準電位である０Ｖの電圧が供給さ
れる。このとき、第６のＮＭＯＳトランジスタ２７と第
７のＮＭＯＳトランジスタ２８との間で電圧比較が行わ
れる結果、第７のＮＭＯＳトランジスタ２８側がオフに
なって、出力端子１２には高レベル（Ｈ）の電圧が発生
するようになる。
実施例のところで述べたドライバ回路２の動作と殆んど
同じであるので、その詳しい動作説明については、省略
するが、第５の実施例においては、ドライバ回路２に供
給される終端電圧ＶT を、例えば、１．２Ｖから２.０
Ｖに上昇させているので、伝送バス４に送出されるデー
タ信号の高レベル（Ｈ）は２.０Ｖ、低レベル（Ｌ）、
即ち、出力ＮＭＯＳトランジスタ１５のオン電圧は１、
０Ｖになる 次に、レシーバ回路３の動作は、本質的な点において、
第３の実施例の動作と同じであって、他のいずれかの集
積回路１が伝送バス４に送信したデータ信号を受信した
場合に、入力端子１１に供給されたデータ信号が１．０
Ｖの低レベル（Ｌ）であるとき、差動段を構成する第６
のＮＭＯＳトランジスタ２７のゲートに１．０Ｖの低レ
ベル（Ｌ）のデータ信号が供給されるるとともに、この
１．０Ｖの低レベル（Ｌ）のデータ信号によって、ＣＭ
ＯＳインバータ段を構成する第６のＰＭＯＳトランジス
タ２３がオンし、差動段を構成する第７のＮＭＯＳトラ
ンジスタ２８のゲートに終端電圧供給端子２６から２．
０Ｖの高レベル（Ｈ）の電圧が供給される。このとき、
第６のＮＭＯＳトランジスタ２７と第７のＮＭＯＳトラ
ンジスタ２８において電圧比較が行われ、その電圧比較
の結果、第７のＮＭＯＳトランジスタ２８側がオンにな
って、出力端子１２に低レベル（Ｌ）の電圧が発生す
る。一方、前記データ信号が２．０Ｖの高レベル（Ｈ）
であるとき、第６のＮＭＯＳトランジスタ２７のゲート
に２．０Ｖの高レベル（Ｈ）の電圧が供給されるととも
に、この２．０Ｖの高レベル（Ｈ）のデータ信号によっ
て、ＣＭＯＳインバータ段を構成する第５のＮＭＯＳト
ランジスタ２４がオンになり、第７のＮＭＯＳトランジ
スタ２８のゲートに基準電位である０Ｖの電圧が供給さ
れる。このとき、第６のＮＭＯＳトランジスタ２７と第
７のＮＭＯＳトランジスタ２８との間で電圧比較が行わ
れる結果、第７のＮＭＯＳトランジスタ２８側がオフに
なって、出力端子１２には高レベル（Ｈ）の電圧が発生
するようになる。
【００５６】この第５の実施例で得られる作用効果につ
いては、第３の実施例において得られる前述の作用効果
と殆んど同じであって、伝送バス４に送出されたデータ
信号が前記インピ−ダンスの不整合によって伝送バス４
から反射されるのを抑え、データ信号波形にリンギング
が重畳されるのを防ぐことができ、伝送バス４を介して
データ信号を高速伝送させることが可能になる、低消費
電力特性及び低電源電圧対応特性を保持したままで、前
記データ信号の高速伝送が可能になる等の作用効果を奏
するものの他に、レシーバ回路３において参照電圧供給
端子８を用いる必要がなくなり、その結果、参照電圧Ｖ
R の供給電源をなくすことができるので、電源の種類を
１つ削減させて、終端電圧ＶT 及び大規模集積回路用電
圧ＶＶＬＳＩをそれぞれ供給する２種類の電源だけで済
み、回路構成上の制約が少なくなり、全体の構成が比較
的簡単になるという作用効果を奏する。
いては、第３の実施例において得られる前述の作用効果
と殆んど同じであって、伝送バス４に送出されたデータ
信号が前記インピ−ダンスの不整合によって伝送バス４
から反射されるのを抑え、データ信号波形にリンギング
が重畳されるのを防ぐことができ、伝送バス４を介して
データ信号を高速伝送させることが可能になる、低消費
電力特性及び低電源電圧対応特性を保持したままで、前
記データ信号の高速伝送が可能になる等の作用効果を奏
するものの他に、レシーバ回路３において参照電圧供給
端子８を用いる必要がなくなり、その結果、参照電圧Ｖ
R の供給電源をなくすことができるので、電源の種類を
１つ削減させて、終端電圧ＶT 及び大規模集積回路用電
圧ＶＶＬＳＩをそれぞれ供給する２種類の電源だけで済
み、回路構成上の制約が少なくなり、全体の構成が比較
的簡単になるという作用効果を奏する。
【００５７】さらに、第５の実施例によれば、伝送バス
４に送出するデータ信号のインタフェースレベルを１．
２Ｖ（Ｈ）／０．４Ｖ（Ｌ）から２．０Ｖ（Ｈ）／１．
０Ｖ（Ｌ）に上昇させたので、接地電位を基準としたＮ
ＭＯＳトランジスタのゲート−ソース間動作が得られ、
レシーバ回路３の差動段を構成するＮＭＯＳトランジス
タ、具体的には、第６のＮＭＯＳトランジスタ２７及び
第７のＮＭＯＳトランジスタ２８で構成させることが可
能になる。そして、差動段にＮＭＯＳトランジスタを用
いれば、ＰＭＯＳトランジスタを用いたものに比べて動
作周波数を高くすることが可能になり、レシーバ回路３
を高速度動作させることができるという作用効果を奏す
る。
４に送出するデータ信号のインタフェースレベルを１．
２Ｖ（Ｈ）／０．４Ｖ（Ｌ）から２．０Ｖ（Ｈ）／１．
０Ｖ（Ｌ）に上昇させたので、接地電位を基準としたＮ
ＭＯＳトランジスタのゲート−ソース間動作が得られ、
レシーバ回路３の差動段を構成するＮＭＯＳトランジス
タ、具体的には、第６のＮＭＯＳトランジスタ２７及び
第７のＮＭＯＳトランジスタ２８で構成させることが可
能になる。そして、差動段にＮＭＯＳトランジスタを用
いれば、ＰＭＯＳトランジスタを用いたものに比べて動
作周波数を高くすることが可能になり、レシーバ回路３
を高速度動作させることができるという作用効果を奏す
る。
【００５８】なお、第５の実施例において、インタフェ
ースレベルが上昇すると、消費電力は大きくなるが、ド
ライバ回路２の出力ＮＭＯＳトランジスタ１５のオン電
圧ＶＯＬが１．０Ｖに上昇するため、出力ＮＭＯＳトラ
ンジスタ１５のサイズを小型にすることができる。
ースレベルが上昇すると、消費電力は大きくなるが、ド
ライバ回路２の出力ＮＭＯＳトランジスタ１５のオン電
圧ＶＯＬが１．０Ｖに上昇するため、出力ＮＭＯＳトラ
ンジスタ１５のサイズを小型にすることができる。
【００５９】また、第５の実施例において、レシーバ回
路３の差動段を構成する第７のＮＭＯＳトランジスタ２
８のゲートに、他の電源によって得られた参照電圧、例
えば、インタフェースレベルの中間電圧である１、５Ｖ
を印加するようにしてもよく、この場合にも、前記作用
効果と同様の作用効果を得ることができる。
路３の差動段を構成する第７のＮＭＯＳトランジスタ２
８のゲートに、他の電源によって得られた参照電圧、例
えば、インタフェースレベルの中間電圧である１、５Ｖ
を印加するようにしてもよく、この場合にも、前記作用
効果と同様の作用効果を得ることができる。
【００６０】さらに、前述の第１乃至第５の実施例の説
明は、１つの集積回路１についての構成及び動作に関す
るものであるが、他の集積回路１についての構成及び動
作も、全く同じである。
明は、１つの集積回路１についての構成及び動作に関す
るものであるが、他の集積回路１についての構成及び動
作も、全く同じである。
【００６１】
【発明の効果】以上のように、本発明の請求項１乃至４
に記載の発明によれば、ドライバ回路２は、出力ＮＭＯ
Ｓトランジスタ１５のドレイン電極と電源端子６（７）
間に、出力ＮＭＯＳトランジスタ１５のオン、オフに対
応したドライバ回路２の出力インピ−ダンスの変動を抑
圧するインピーダンス整合用可変抵抗素子、好ましく
は、ＰＭＯＳトランジスタ１６またはＰＭＯＳトランジ
スタ１６及び直列接続された１個以上のダイオード２２
を接続しているので、出力ＮＭＯＳトランジスタ１５の
オフ時と出力ＮＭＯＳトランジスタ１５のオン時におけ
るドライバ回路２の各出力インピーダンス差を少なく
し、常時、ドライバ回路２の出力インピーダンスを伝送
バス４の特性インピーダンスに略等しくして、ドライバ
回路２の出力インピーダンスと伝送バス４の特性インピ
ーダンスとの不整合を大幅に低減させている。
に記載の発明によれば、ドライバ回路２は、出力ＮＭＯ
Ｓトランジスタ１５のドレイン電極と電源端子６（７）
間に、出力ＮＭＯＳトランジスタ１５のオン、オフに対
応したドライバ回路２の出力インピ−ダンスの変動を抑
圧するインピーダンス整合用可変抵抗素子、好ましく
は、ＰＭＯＳトランジスタ１６またはＰＭＯＳトランジ
スタ１６及び直列接続された１個以上のダイオード２２
を接続しているので、出力ＮＭＯＳトランジスタ１５の
オフ時と出力ＮＭＯＳトランジスタ１５のオン時におけ
るドライバ回路２の各出力インピーダンス差を少なく
し、常時、ドライバ回路２の出力インピーダンスを伝送
バス４の特性インピーダンスに略等しくして、ドライバ
回路２の出力インピーダンスと伝送バス４の特性インピ
ーダンスとの不整合を大幅に低減させている。
【００６２】このため、ドライバ回路２から伝送バス４
に送出されたデータ信号が、伝送バス４で反射される割
合が相当減少し、それによりデータ信号波形に重畳され
るリンギング成分が減少するので、データ信号を高速度
で伝送させることが可能になり、低消費電力特性及び低
電源電圧対応特性を保持したままで、データ信号の高速
伝送が可能になるという効果がある。
に送出されたデータ信号が、伝送バス４で反射される割
合が相当減少し、それによりデータ信号波形に重畳され
るリンギング成分が減少するので、データ信号を高速度
で伝送させることが可能になり、低消費電力特性及び低
電源電圧対応特性を保持したままで、データ信号の高速
伝送が可能になるという効果がある。
【００６３】また、本発明の請求項５乃至８に記載の発
明によれば、レシーバ回路３は、ＣＭＯＳインバータ段
として、終端電圧ＶT を動作電圧とし、入力されるデー
タ信号を反転して差動接続された他方のＭＯＳトランジ
スタ１８、２８のゲートに供給するか、または、大規模
集積回路用電圧ＶVLSIを動作電圧とし、入力されるデー
タ信号を反転及びレベルシフトさせて差動接続された他
方のＭＯＳトランジスタ１８のゲートに供給するような
構成にしている。
明によれば、レシーバ回路３は、ＣＭＯＳインバータ段
として、終端電圧ＶT を動作電圧とし、入力されるデー
タ信号を反転して差動接続された他方のＭＯＳトランジ
スタ１８、２８のゲートに供給するか、または、大規模
集積回路用電圧ＶVLSIを動作電圧とし、入力されるデー
タ信号を反転及びレベルシフトさせて差動接続された他
方のＭＯＳトランジスタ１８のゲートに供給するような
構成にしている。
【００６４】このため、既知のＣＭＯＳインバータ段に
おいて必要とされていた参照電圧ＶR の発生電源を省略
することができ、電源の種類を、終端電圧ＶT 及び大規
模集積回路用電圧ＶVLSIの各発生電源の２種類に削減す
ることが可能になり、その分、回路構成上の制約が少な
くなって、全体の構成が比較的簡単になるという効果が
ある。
おいて必要とされていた参照電圧ＶR の発生電源を省略
することができ、電源の種類を、終端電圧ＶT 及び大規
模集積回路用電圧ＶVLSIの各発生電源の２種類に削減す
ることが可能になり、その分、回路構成上の制約が少な
くなって、全体の構成が比較的簡単になるという効果が
ある。
【００６５】さらに、本発明の請求項９乃至１０に記載
の発明によれば、ドライバ回路２は、前記ドライバ回路
２の出力インピ−ダンスの変動を抑圧するインピーダン
ス整合用可変抵抗素子、好ましくは、前記ＰＭＯＳトラ
ンジスタ１６及び直列接続された１個以上のダイオード
２２を有し、一方、レシーバ回路３は、前記終端電圧Ｖ
T または大規模集積回路用電圧ＶVLSIを動作電圧とする
ＣＭＯＳインバータ段を有しているので、前記２つの効
果を同時に達成させることが可能になる。
の発明によれば、ドライバ回路２は、前記ドライバ回路
２の出力インピ−ダンスの変動を抑圧するインピーダン
ス整合用可変抵抗素子、好ましくは、前記ＰＭＯＳトラ
ンジスタ１６及び直列接続された１個以上のダイオード
２２を有し、一方、レシーバ回路３は、前記終端電圧Ｖ
T または大規模集積回路用電圧ＶVLSIを動作電圧とする
ＣＭＯＳインバータ段を有しているので、前記２つの効
果を同時に達成させることが可能になる。
【図１】本発明に係わる入出力インタフェース回路装置
の第１の実施例の構成を示す回路構成図である。
の第１の実施例の構成を示す回路構成図である。
【図２】図１の図示の実施例の入出力インタフェース回
路装置において伝送バスに送出されたデータ信号を、既
知の入出力インタフェ−ス回路装置の同じデータ信号と
比較するためにシュミレーションを行った際の信号波形
図である。
路装置において伝送バスに送出されたデータ信号を、既
知の入出力インタフェ−ス回路装置の同じデータ信号と
比較するためにシュミレーションを行った際の信号波形
図である。
【図３】本発明に係わる入出力インタフェース回路装置
の第２の実施例の構成を示す回路構成図である。
の第２の実施例の構成を示す回路構成図である。
【図４】本発明に係わる入出力インタフェース回路装置
の第３の実施例の構成を示す回路構成図である。
の第３の実施例の構成を示す回路構成図である。
【図５】図４に図示の実施例において、レシーバ回路の
各部に生じるデータ信号のシュミレーションを行った際
の信号波形図である。
各部に生じるデータ信号のシュミレーションを行った際
の信号波形図である。
【図６】本発明に係わる入出力インタフェース回路装置
の第４の実施例の構成を示す回路構成図である。
の第４の実施例の構成を示す回路構成図である。
【図７】本発明に係わる入出力インタフェース回路装置
の第５の実施例の構成を示す回路構成図である。
の第５の実施例の構成を示す回路構成図である。
【図８】既知の入出力インタフェース回路装置の一例の
構成を示す回路構成図である。
構成を示す回路構成図である。
１ 集積回路 ２ ドライバ回路 ３ レシーバ回路 ４ 伝送バス ５ 終端抵抗 ６、２６ 終端電圧供給端子 ７ 大規模集積回路用電圧供給端子 ８ 参照電圧供給端子 ９ ドライバ回路２の入力端子 １０ ドライバ回路２の出力端子 １１ レシーバ回路３の入力端子 １２ レシーバ回路３の出力端子 １３ 第１のＰＭＯＳトランジスタ １４ 第１のＮＭＯＳトランジスタ １５ 第２のＮＭＯＳトランジスタ １６ 第２のＰＭＯＳトランジスタ １７ 第３のＰＭＯＳトランジスタ １８ 第４のＰＭＯＳトランジスタ １９ 第５のＰＭＯＳトランジスタ ２０ 第３のＮＭＯＳトランジスタ ２１ 第４のＮＭＯＳトランジスタ ２２、２５ 直列接続された１個以上のダイオード ２３ 第６のＰＭＯＳトランジスタ ２４ 第５のＮＭＯＳトランジスタ ２７ 第６のＮＭＯＳトランジスタ ２８ 第７のＮＭＯＳトランジスタ ２９ 第８のＮＭＯＳトランジスタ ３０ 第７のＰＭＯＳトランジスタ ３１ 第８のＰＭＯＳトランジスタ
Claims (10)
- 【請求項１】 両端が終端抵抗を介して終端電圧供給端
子に接続された伝送バスと、データ信号を受けて前記伝
送バスに出力するドライバ回路及び前記伝送バスからデ
ータ信号を受けるレシーバ回路からなる同一構成の複数
の集積回路とによって構成される入出力インタフェース
回路装置において、前記複数の集積回路のドライバ回路
における出力ＮＭＯＳトランジスタのドレイン電極と終
端電圧供給端子もしくは大規模集積回路用電圧供給端子
との間に、前記出力ＮＭＯＳトランジスタのオン、オフ
に対応した前記ドライバ回路の出力インピ−ダンスの変
動を抑圧するインピ−ダンス整合用可変抵抗素子を接続
したことを特徴とする入出力インタフェース回路装置。 - 【請求項２】 前記インピ−ダンス整合用可変抵抗素子
は、ソースが終端電圧供給端子に、ゲートが前記出力Ｎ
ＭＯＳトランジスタのゲートに、ドレインが前記出力Ｎ
ＭＯＳトランジスタのドレインにそれぞれ接続されたＰ
ＭＯＳトランジスタからなることを特徴とする請求項１
に記載の入出力インタフェース回路装置。 - 【請求項３】 前記インピ−ダンス整合用可変抵抗素子
は、ソースが大規模集積回路用電圧供給端子に、ゲート
が前記出力ＮＭＯＳトランジスタのゲートに、ドレイン
が少なくとも１個以上の直列接続されたダイオードを介
して前記出力ＮＭＯＳトランジスタのドレインにそれぞ
れ接続されたＰＭＯＳトランジスタからなることを特徴
とする請求項１に記載の入出力インタフェース回路装
置。 - 【請求項４】 前記ドライバ回路は、前記出力ＮＭＯＳ
トランジスタと、前記インピ−ダンス整合用可変抵抗素
子と、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ
からなり、それらの共通接続されたゲートに前記データ
信号が供給され、それらの共通接続されたドレインが次
続の前記出力ＮＭＯＳトランジスタのゲートに接続され
たＣＭＯＳインバータバッファとによって構成されるこ
とを特徴とする請求項１乃至３のいずれかに記載の入出
力インタフェース回路装置。 - 【請求項５】 両端が終端抵抗を介して終端電圧供給端
子に接続される伝送バスと、データ信号を受けて前記伝
送バスに出力するドライバ回路及び前記伝送バスからデ
ータ信号を受けるレシーバ回路からなる同一構成の複数
の集積回路とによって構成される入出力インタフェース
回路装置において、前記レシーバ回路は、少なくとも、
入力端子と、差動接続された一方及び他方のＭＯＳトラ
ンジスタを備えた差動段と、ＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタを備えたＣＭＯＳインバータ段と
によって構成され、前記ＣＭＯＳインバータ段は、終端
電圧または大規模集積回路用電圧のいずれかを動作電圧
とし、前記他方のＭＯＳトランジスタのゲートに、前記
一方のＭＯＳトランジスタのゲートに供給されるデータ
信号を反転したデータ信号を供給することを特徴とする
入出力インタフェース回路装置。 - 【請求項６】 前記差動段は、差動接続された一方及び
他方のＰＭＯＳトランジスタと、前記一方及び他方のＰ
ＭＯＳトランジスタの共通接続されたソースと大規模集
積回路用電圧供給端子との間に接続され、ゲートが前記
入力端子に接続された電流源用のＰＭＯＳトランジスタ
と、前記一方及び他方のＰＭＯＳトランジスタのドレイ
ンと基準電圧点との間に接続された負荷回路とで構成さ
れ、前記ＣＭＯＳ電圧インバータ段は、ソースが終端電
圧供給端子に、ゲートが前記入力端子に、ドレインが前
記他方のＰＭＯＳトランジスタのゲートにそれぞれ接続
されたＰＭＯＳトランジスタと、ソースが基準電位点
に、ゲートが前記入力端子に、ドレインが前記他方のＰ
ＭＯＳトランジスタのゲートにそれぞれ接続されたＮＭ
ＯＳトランジスタとで構成されていることを特徴とする
請求項５に記載の入出力インタフェース回路装置。 - 【請求項７】 前記差動段は、差動接続された一方及び
他方のＰＭＯＳトランジスタと、前記一方及び他方のＰ
ＭＯＳトランジスタの共通接続されたソースと大規模集
積回路用電圧供給端子との間に接続され、ゲートが前記
入力端子に接続された電流源用のＰＭＯＳトランジスタ
と、前記一方及び他方のＰＭＯＳトランジスタのドレイ
ンと基準電圧点との間に接続された負荷回路とで構成さ
れ、前記ＣＭＯＳ電圧インバータ段は、ソースが大規模
集積回路用電圧供給端子に、ゲートが前記入力端子に、
ドレインが１個以上の直列接続されたダイオ−ドを介し
て前記他方のＰＭＯＳトランジスタのゲートにそれぞれ
接続されたＰＭＯＳトランジスタと、ソースが基準電位
点に、ゲートが前記入力端子に、ドレインが前記他方の
ＰＭＯＳトランジスタのゲートにそれぞれ接続されたＮ
ＭＯＳトランジスタとで構成されていることを特徴とす
る請求項５に記載の入出力インタフェース回路装置。 - 【請求項８】 前記差動段は、差動接続された一方及び
他方のＮＭＯＳトランジスタと、前記一方及び他方のＮ
ＭＯＳトランジスタの共通接続されたソースと基準電位
点との間に接続され、ゲートが前記大規模集積回路用電
圧供給端子に接続された電流源用のＮＭＯＳトランジス
タと、前記一方及び他方のＮＭＯＳトランジスタのドレ
インと前記大規模集積回路用電圧供給端子との間に接続
された負荷回路とで構成され、前記ＣＭＯＳ電圧インバ
ータ段は、ソースが終端電圧供給端子に、ゲートが前記
入力端子に、ドレインが前記他方のＮＭＯＳトランジス
タのゲートにそれぞれ接続されたＰＭＯＳトランジスタ
と、ソースが基準電位点に、ゲートが前記入力端子に、
ドレインが前記他方のＮＭＯＳトランジスタのゲートに
それぞれ接続されたＮＭＯＳトランジスタとで構成され
ていることを特徴とする請求項５に記載の入出力インタ
フェース回路装置。 - 【請求項９】 前記ドライバ回路は、少なくとも、デー
タ信号が供給される入力端子と、前記伝送バス及び前記
レシーバ回路の入力端子に接続される出力端子と、ドレ
インが前記出力端子に接続された出力ＮＭＯＳトランジ
スタと、ソースが終端電圧供給端子間に、ゲートが前記
出力ＮＭＯＳトランジスタのゲートに、ドレインが前記
出力ＮＭＯＳトランジスタのドレインにそれぞれ接続さ
れたインピ−ダンス整合用ＰＭＯＳトランジスタとを有
していることを特徴とする請求項６または８のいずれか
に記載の入出力インタフェース回路装置。 - 【請求項１０】 前記ドライバ回路は、少なくとも、デ
ータ信号が供給される入力端子と、前記伝送バス及び前
記レシーバ回路の入力端子に接続される出力端子と、ド
レインが前記出力端子に接続された出力ＮＭＯＳトラン
ジスタと、ソースが大規模集積回路用電圧供給端子に、
ゲートが前記出力ＮＭＯＳトランジスタのゲートに、ド
レインが直列接続された１個以上のダイオードを介して
前記出力ＮＭＯＳトランジスタのドレインにそれぞれ接
続されたインピ−ダンス整合用ＰＭＯＳトランジスタと
を有していることを特徴とする請求項７に記載の入出力
インタフェース回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6012898A JPH07221624A (ja) | 1994-02-04 | 1994-02-04 | 入出力インタフェース回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6012898A JPH07221624A (ja) | 1994-02-04 | 1994-02-04 | 入出力インタフェース回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221624A true JPH07221624A (ja) | 1995-08-18 |
Family
ID=11818211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6012898A Pending JPH07221624A (ja) | 1994-02-04 | 1994-02-04 | 入出力インタフェース回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221624A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973520A (en) * | 1997-12-24 | 1999-10-26 | Nec Corporation | Output buffer circuit having a variable output impedance |
| US6323756B1 (en) | 1997-09-02 | 2001-11-27 | Matsushita Electric Industrial Co., Ltd. | Data transmitter |
| KR100356074B1 (ko) * | 1996-09-19 | 2003-03-15 | 오끼 덴끼 고오교 가부시끼가이샤 | 저 소비전력으로 2진 논리신호를 전송하는 인터페이스 회로 및 방법 |
-
1994
- 1994-02-04 JP JP6012898A patent/JPH07221624A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100356074B1 (ko) * | 1996-09-19 | 2003-03-15 | 오끼 덴끼 고오교 가부시끼가이샤 | 저 소비전력으로 2진 논리신호를 전송하는 인터페이스 회로 및 방법 |
| US6323756B1 (en) | 1997-09-02 | 2001-11-27 | Matsushita Electric Industrial Co., Ltd. | Data transmitter |
| US5973520A (en) * | 1997-12-24 | 1999-10-26 | Nec Corporation | Output buffer circuit having a variable output impedance |
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