KR100788221B1

KR100788221B1 - 디엠파시스 기능을 갖는 출력 버퍼 회로

Info

Publication number: KR100788221B1
Application number: KR1020060079663A
Authority: KR
Inventors: 마코토 다나카
Original assignee: 엔이씨 일렉트로닉스 가부시키가이샤
Priority date: 2005-08-23
Filing date: 2006-08-23
Publication date: 2007-12-26
Also published as: KR20070023562A

Abstract

본 발명은 프리 버퍼를 포함시킨 회로 전체의 최적화를 도모하고, 회로 소자수를 삭감하는 동시에, 저소비 전력화를 가능하게 하는 회로의 제공에 관한 것이다.

메인 데이터용 출력 버퍼 (13, 11) 와, 디엠파시스용 출력 버퍼 (12) 와, 디엠파시스 설정과 디엠파시스 비설정을 지시하는 제어 신호 (SELECT) 를 입력하고, 상술한 제어 신호가 디엠파시스 비설정을 나타낼 때에는 상술한 디엠파시스용 출력 버퍼 (12) 에 메인 데이터를 입력하여 메인 데이터용 출력 버퍼로서 동작시키고, 상술한 제어 신호가 디엠파시스 설정을 나타낼 때에는 상술한 디엠파시스용 출력 버퍼 (12) 에, 상술한 메인 데이터를 지연 회로 (15) 에서 지연시킨 강조 데이터를 입력하여 디엠파시스용 출력 버퍼로서 동작시키도록 전환 제어하는 셀렉터 (14) 를 구비하고 있다.

디엠파시스 회로, 출력 버퍼 회로

Description

디엠파시스 기능을 갖는 출력 버퍼 회로{OUTPUT BUFFER CIRCUIT WITH DE-EMPHASIS FUNCTION}

도 1 은 본 발명의 일 실시예의 구성을 도시하는 도면이다.

도 2 는 도 1 의 회로 (10) 의 구성을 도시하는 도면이다.

도 3 은 본 발명의 다른 실시예의 구성을 도시하는 도면이다.

도 4 는 본 발명의 또 다른 실시예의 구성을 도시하는 도면이다.

도 5 는 도 4 의 회로 (20) 의 구성을 도시하는 도면이다.

도 6 은 본 발명의 일 실시예의 디엠파시스 설정 시의 동작을 도시하는 도면이다.

도 7 은 본 발명의 일 실시예의 디엠파시스 비설정 시의 동작을 도시하는 도면이다.

도 8 은 종래 회로를 설명하는 도면이다.

도 9 는 도 8 의 회로 (50) 의 구성을 도시하는 도면이다.

*도면의 주요부분에 대한 부호의 설명*

10, 36 : 메인 버퍼

11, 40 : 메인 데이터용 메인 버퍼

12, 12a, 41 : 디엠파시스용 메인 버퍼

13 : 메인 데이터용 프리 버퍼

14, 14a : 셀렉터

15 : 지연 회로

16 : 차동 신호 (지연 회로의 출력)

17 : 차동 신호 (메인 데이터)

18 : 차동 신호 (셀렉터의 출력)

19 : 차동 입력 (데이터 신호)

19a : 반전 신호

20 : 메인 버퍼

21 : 메인 데이터용 메인 버퍼

22 : 디엠파시스용 메인 버퍼

23 : 인버터

24 : 셀렉터

25 : 지연 회로

26 : 지연 출력

28 : 셀렉터 출력

30, 31 : 회로

36 : 메인 버퍼 회로

32, 33, 34, 35 : N 채널 MOS 트랜지스터

42, 44 : P 채널 MOS 트랜지스터

43, 45 : N 채널 MOS 트랜지스터

본 발명은 반도체 회로에 관한 것으로, 특히 디엠파시스 기능을 갖는 출력 버퍼 회로에 관한 것이다.

출력 신호의 논리의 변화 시에 강조 (엠파시스) 된 진폭을, 신호값이 무변화 시에 상술한 강조된 진폭으로부터 작게 하는 디엠파시스 기능을 구비한 출력 버퍼로서 특허문헌 1, 2 등이 참조된다. 특허문헌 1 에는, 메인 버퍼와, 지연 회로와, 엠파시스 드라이버와, 차동 회로로 이루어지는 감산기를 구비한 구성이 개시되어 있다. 특허문헌 2 에는, CMOS 인버터에 의한 엠파시스 회로로서, 엠파시스 기능의 필요와 불필요를 제어 신호에 의거하여 전환 제어하는 트라이스테이트형 버퍼를 구비한 구성이 개시되어 있다.

도 8 은, 종래의 디엠파시스 기능을 구비한 출력 버퍼 회로의 구성을 도시하는 도면이다. 한편, 이하에서는 설명을 위해, 특허문헌 1 에 기재된 구성 (차동 회로) 에 엠파시스 기능을 활성화하는 제어 신호로서, ENABLE 신호를 도입한 경우의 구성을 예로 설명한다. 또한, 특허문헌 1, 2 에는 신호의 논리가 변화한 직후의 1비트째의 신호인 트랜지션 비트에 의해 진폭을 강조하는 프리 엠파시스 기능과, 트랜지션 비트에 계속되는 비트로 논리가 천이하지 않을 때 진폭을 감소시키는 디엠파시스 기능을 구비한, 출력 버퍼가 개시되어 있지만, 이하에서는 트랜지션 비트에 의해서는 전원 전위 (VDD) 에서 규정되는 진폭을 출력하고, 트랜지션 비트에 계속되는 비트로 논리가 천이하지 않을 때 진폭을 감소시키는 디엠파시스 기능을 구비한 출력 버퍼에 관해서 설명한다.

도 8 을 참조하면, 출력 버퍼 회로는 데이터 신호를 차동 입력하는 차동 입력 단자 (INP/INN) 와, 차동 입력 단자 (INP/INN) 로부터 입력된 차동 신호를 입력하는 메인 데이터용 프리 버퍼 (53) 와, 메인 데이터용 프리 버퍼 (53)로부터의 차동 출력 (57) 을 입력하는 메인 데이터용 메인 버퍼 (51) 와, 차동 입력 단자 (INP/INN) 에 입력된 차동 신호를 입력하여 지연시켜 차동 출력하는 지연 회로 (55) 와, 지연 회로 (55) 로부터의 출력 (56) 을 차동 입력하는 디엠파시스용 프리 버퍼 (54) 와, 디엠파시스용 프리 버퍼 (54) 로부터의 출력 (58) 을 차동 입력하는 디엠파시스용 메인 버퍼 (52) 를 구비하고 있다. 메인 데이터용 메인 버퍼 (51) 의 정전 (正轉) 출력과 디엠파시스용 메인 버퍼 (52) 의 반전 (反轉) 출력 (○ 표시) 은 정전 출력 단자 (OUTP) 에 공통으로 접속되고, 메인 데이터용 메인 버퍼 (51) 의 반전 출력과 디엠파시스용 메인 버퍼 (52) 의 정전 출력은 반전 출력 단자 (OUTN) 에 공통으로 접속되어 있다. 디엠파시스용 프리 버퍼 (54) 와 디엠파시스용 메인 버퍼 (52) 는 제어 신호 (ENABLE) 를 받고, 제어 신호 (ENABLE) 가 활성 상태일 때 활성화되어 동작 상태가 되고, 제어 신호 (ENABLE) 가 비활성 상태일 때 비활성 상태가 된다.

메인 데이터용 메인 버퍼 (51) 와 디엠파시스용 메인 버퍼 (52) 에 의해 출력 (OUTP/OUTN) 하는 신호의 논리의 변화 시의 진폭을 강조하여 출력한다.

디엠파시스 비설정 시에는 제어 신호 (ENABLE) 에 의해, 디엠파시스용 메인 버퍼 (52), 디엠파시스용 프리 버퍼 (54) 를 비활성 상태로 하여, 메인 데이터용 메인 버퍼 (51) 단체 (單體) 로 전송 선로 (OUTP, OUTN 에 접속되는 평형형 전송 선로) 를 구동할 수 있는 구동 능력을 갖는다.

메인 버퍼 (50) 로부터 출력 (OUTP/OUTN) 하는 신호의 논리가 변화한 직후의 1비트째의 신호인 트랜지션 비트의 진폭은 디엠파시스의 설정과 비설정에서 동일하다. 트랜지스터 비트 이후의 신호인 논트랜지션 비트의 진폭을 감쇠시킴으로써 파형 강조가 행해진다. 예컨대 LOW 로부터 HIGH 로 천이하는 트랜지션 비트에 의해 출력 신호 레벨 (VOH) 을 전원 전위 (VDD) 로 한 경우, 계속되는 비트가 HIGH 인 경우 (논트랜지션 비트), 이 신호의 진폭 (VOH) 을 VDD 보다도 낮춘다. HIGH 로부터 LOW 로 천이하는 트랜지션 비트에 의해 출력 신호 레벨 (VOL) 을 GND 전위로 한 경우, 계속되는 비트가 LOW 인 경우 (논트랜지션 비트), 이 신호의 진폭 (VOL) 을 GND 보다도 높인다.

도 9 는 도 8 의 메인 데이터용 메인 버퍼 (51) 와 디엠파시스용 메인 버퍼 (52) 의 구성예를 도시하는 도면이다. 도 9 에 있어서, 도 8 의 버퍼 (51) 가 회로 (60) 에 대응하고, 도 8 의 버퍼 (52) 가 회로 (61) 에 대응한다.

도 9 를 참조하면, 소스가 공통 접속되어 정전류원 (I3) (전류값은 가변으로 제어됨) 에 접속되고, 게이트에 도 8 의 메인 데이터 (57) 의 정전 신호 (Main data positive) 와 반전 신호 (Main data negative) 를 각각 입력하는 N 채널 MOS 트랜지스터 (62, 63) 와, 소스가 공통 접속되어 정전류원 (I4) (전류값은 가변으로 제어됨) 에 접속되고, 게이트에 도 8 의 엠파시스 데이터 (58) 의 정전 신호 (Emphasis data positive) 와 반전 신호 (Emphasis data negative) 를 입력하는 N 채널 MOS 트랜지스터 (64, 65) 를 구비하고, 트랜시스터 (62) 의 드레인과 트랜지스터 (65) 의 드레인은 공통 접속되어 반전 단자 (OUTN) 에 접속되는 동시에, 저항 (R1) 을 통해 전원 (VDD) 에 접속되고, 트랜지스터 (63) 의 드레인과 트랜지스터 (64) 의 드레인은 공통 접속되어 정전 단자 (OUTP) 에 접속되는 동시에, 저항 (R2) 을 통해 전원 (VDD) 에 접속된다. N 채널 MOS 트랜지스터 (64, 65) 의 공통 소스와 그라운드 사이에는, 정전류원 (I4) 과 스위치 (SW) 가 직렬 형태로 접속되어 있고, 엠파시스 비설정 시 제어 신호 (ENABLE) 가 비활성 상태이고 스위치 (SW) 는 오프된다. 이하, 엠파시스 설정 시 (제어 신호 (ENABLE) 가 활성 상태이고 스위치 (SW) 가 온) 의 동작을 설명한다. 한편, 이하에서는 HIGH 레벨을 논리 1, LOW 레벨을 논리 0 으로 한다.

메인 데이터 (57) 의 정전 신호와 반전 신호가 1, 0 이고, 엠파시스 데이터 (58) 의 정전 신호, 반전 신호가 0, 1 일 때 (메인 데이터 (57) 의 정전 신호가 0으로부터 1 로 변화하는 트랜지션 비트), 드레인이 공통 접속된 트랜지스터 (62, 65) 가 온하고, 트랜지스터 (63, 64) 는 오프하고, 저항 (R1) 에는 정전류원 (I3 과 I4) 의 전류합 (I) 에 대응하는 전류가 흐른다. OUTN=VDD-(I3+I4)×R1, OUTP=VDD 가 되고, 출력 신호의 진폭은 OUTP-OUTN=(I3+I4)×R1 이 된다.

메인 데이터 (57) 의 정전 신호와 반전 신호가 1, 0 이고, 엠파시스 데이터 (58) 의 정전 신호, 반전 신호가 1, 0 일 때, 트랜지스터 (62, 64) 가 온하고 트랜 지스터 (63, 65) 는 오프하며, 저항 (R1, R2) 에는 I3 과 I4 에 대응하는 전류가 흐르고, OUTP 와 OUTN 의 전압차는, OUTN=VDD-R1×I3, OUTP=VDD-R2×I4 에서, 출력 신호의 진폭은 OUTP-OUTN=R1×I3-R2×I4 가 된다. R1=R2=R 의 경우, OUTP-OUTN=R×(I3-I4) 가 되고, 도 9 의 회로는 감산 회로가 된다. OUTP-OUTN 의 진폭은 트랜지션 비트일 때 ((I3+I4)×R1) 보다도 좁아져 디엠파시스가 행해진다.

메인 데이터 (57) 의 정전 신호와 반전 신호가 0, 1 이고, 엠파시스 데이터 (58) 의 정전 신호, 반전 신호가 1, 0 일 때(메인 데이터 (57) 의 정전 신호가 1 로부터 0 으로 변화하는 트랜지션 비트), 트랜지스터 (63, 64) 가 온하고, 트랜지스터 (62, 65) 는 오프하며, 저항 (R2) 에는 I3 과 I4 의 전류합에 대응하는 전류가 흐른다. OUTP=VDD-(I3+I4)×R2, OUTN=VDD가 되고, 출력 신호의 진폭은 OUTP-OUTN=-(I3+I4)×R2 가 된다. 메인 데이터 (57) 의 정전 신호와 반전 신호가 0, 1 일 때, 엠파시스 데이터 (58) 의 정전 신호, 반전 신호가 0, 1 일 때, 트랜지스터 (63, 65) 가 온하고, 트랜지스터 (62, 64) 는 오프하며, 저항 (R1, R2) 에는 I4 와 I3 에 대응하는 전류가 흐르고, OUTP 와 OUTN 의 전압차는, OUTN=VDD-R1×I4, OUTP=VDD-R2×I3 에서, 출력 신호의 진폭은 OUTP-OUTN=R1×I4-R2×I3 이 된다. R1=R2=R인 경우, OUTP-OUTN=R×(I4-I3) 이 되고, 도 9의 회로는 감산 회로가 된다. OUTP-OUTN의 진폭은 트랜지션 비트일 때보다도 좁아져 디엠파시스가 행해지는 것을 알 수 있다.

엠파시스 비설정 시, 차동 회로 (61) 는 비활성 상태가 되어 차동 회로 (60) 만 동작한다.

차동 회로 (60) 의 트랜지스터 (62, 63) 는 디엠파시스 비설정 시에 차동 회로 (60) 단체 (單體) 로, 전송 선로를 구동할 수 있는 회로 사이즈를 갖고 있고, 회로 (61) 는 디엠파시스 레벨에 의해 결정되는 구동 전류로부터 회로 사이즈가 결정된다.

디엠파시스 설정 시 (제어 신호 (ENABLE) 활성화 시) 에, 차동 회로 (60, 61) 의 각각의 정전류원 (I3) 과 정전류원 (I4) 에 흐르는 전류는 디엠파시스 레벨에 의해서 결정되는 비율의 관계를 갖는 전류값이고, 디엠파시스 비설정 시에는 정전류원 (I3) 에만 전송 선로를 구동하는 전류가 흐르고 정전류원 (I4) 에는 전류가 흐르지 않는다.

그리고, 디엠파시스 설정과, 디엠파시스 비설정의 모든 경우에 트랜지션 비트의 진폭이 동일해지는 구성으로 한 경우, 디엠파시스 설정 시의 정전류원 (I3) 과 정전류원 (I4) 의 합계의 전류값 (I) 과, 디엠파시스 비설정 시의 정전류원 (I3) 의 전류값 (I) 이 동일해지도록 되도록 제어된다. 예컨대 디엠파시스 비설정 시 (회로 (61) 는 비활성) 에는 회로 (60) 의 정전류원 (I3) 이, 디엠파시스 설정 시의 정전류원 (I3) 과 정전류원 (I4) 의 합계값 (I) 이 되도록 전류값이 가변 제어된다.

여기서, A 를 전송 선로를 구동하기 위해서 필요한 구동 능력 (구동 전류, 회로 사이즈), B 를 회로 (60) 의 구동 능력, C 를 회로 (61) 의 구동 능력, D 를 엠파시스 설정 시에 필요한 엠파시스 레벨 ([dB]) 로 하면, 이하의 (1), (2) 가 성립한다.

A=B …(1)

D=20*log[(B-C)/(B+C)] (B>C) …(2)

구체적인 수치를 상술한 식 (1), (2) 에 대입하여 조사해본다.

가령, A=120, D=-3.5[dB] 로 하면, 식 (1), (2) 에서

B=120, C=24 가 되고, 회로 (60, 61) 의 구동 능력의 비 (B:C) 는 5:1 의 관계가 된다.

또한, A=120, D=-6[dB] 로 하면, 식 (1), (2) 에서,

B=120, C=40 이 되고, 회로 (60, 61) 의 구동 능력의 비 (B:C) 는 3:1의 관계가 된다.

이렇게, 디엠파시스 레벨이 -3.5[dB], -6[dB] 인 경우, 회로 (60, 61) 의 구동 능력의 비는 각각 5:1, 3:1 이 된다. 즉, 디엠파시스 레벨이 커질수록, 디엠파시스용 메인 버퍼의 사이즈가 커지고, 그에 수반하여 프리 버퍼 사이즈도 커진다.

[특허문헌 1] 일본 공개특허공보 2004-88693호

[특허문헌 2] 일본 공개특허공보 2002-94365호

디엠파시스 비설정 시에는, 디엠파시스용 메인 버퍼를 디스에이블 상태로 하여 메인 데이터용 메인 버퍼 단체 (單體) 로, 전송 선로를 구동할 수 있는 구동 능력 (회로 사이즈) 을 확보할 필요가 있다. 이에 수반하여, 메인 버퍼, 프리 버퍼 사이즈가 대형화하여 레이아웃 면적, 파워의 면에서 매우 비효율이 되는 과제가 있다.

또한, 디엠파시스 레벨이 커지면 커질수록 디엠파시스용 출력 버퍼 (메인 버퍼, 프리 버퍼) 의 회로 사이즈가 커진다.

이와 같이, 디엠파시스용 메인 버퍼, 메인 데이터용 메인 버퍼를 각각 전용화하여 설계한 경우, 디엠파시스 비설정 시에는 디엠파시스용 메인 버퍼를 동작시키지 않은 상태가 일어나기 때문에, 메인 데이터용 메인 버퍼 단체 (單體) 로 전송 선로를 구동할 수 있는 구동 능력 (회로 사이즈) 을 확보할 필요가 있다.

이 때문에 메인 버퍼, 프리 버퍼 사이즈도 대형화하여 레이아웃 면적, 파워의 면에서 매우 비효율이 되는 과제가 있다.

본 발명은 상술한 과제를 해결하기 위해서 개략 이하의 구성이 된다.

본 발명의 일 측면에 따른 장치는, 데이터 신호를 입력하여 출력 단자로부터 출력하는 데이터용 제 1 출력 버퍼와, 상술한 출력 단자에 출력단이 접속된 제 2 출력 버퍼와, 디엠파시스 설정과 디엠파시스 비설정을 지시하는 제어 신호를 입력하고, 상술한 제어 신호가 디엠파시스 비설정을 나타낼 때에는 상술한 제 2 출력 버퍼의 입력단에 상술한 데이터 신호를 입력하여 데이터용 버퍼로서 동작시키고, 상술한 제어 신호가 디엠파시스 설정을 나타낼 때에는 상술한 제 2 출력 버퍼의 입력단에 상술한 데이터 신호를 지연시킨 엠파시스 데이터를 입력하여 디엠파시스용 버퍼로서 동작시키도록 전환 제어하는 선택 회로를 구비하고 있는 것을 특징으로 한다.

본 발명에 있어서, 상술한 데이터 신호는 차동 신호로 이루어지고, 상술한 제 1 출력 버퍼가, 차동 회로로 이루어지는 제 1 프리 버퍼와, 상술한 제 1 프리 버퍼를 받는 차동 회로로 이루어지는 제 1 메인 버퍼를 구비하고, 상술한 제 2 출력 버퍼가, 차동 회로로 이루어지는 제 2 메인 버퍼를 구비하고, 상술한 제 1 메인 버퍼의 차동 출력의 정전, 반전 출력은 상술한 제 2 메인 버퍼의 차동 출력의 반전, 정전 출력과 각각 공통 접속되고, 상술한 선택 회로에는 상술한 데이터 신호를 반전시킨 차동 신호와, 상술한 데이터 신호를 지연 회로에서 지연시킨 차동 신호를 입력하고, 상술한 제어 신호가 디엠파시스 설정을 나타낼 때에는 상술한 데이터 신호를 상술한 지연 회로에서 지연시킨 신호를, 상술한 제 2 메인 버퍼의 입력단에 차동 입력하고, 상술한 제어 신호가 디엠파시스 비설정을 나타낼 때에는, 상술한 데이터 신호를 반전한 신호를 상술한 제 2 메인 버퍼에 입력하여 상술한 제 1, 제 2 메인 버퍼를 가산기로서 동작시키고 상술한 제 2 출력 버퍼를 메인 데이터용 출력 버퍼로서 동작시킨다.

본 발명의 다른 측면에 따른 장치는, 데이터 신호를 차동 입력하여 차동 출력하는 제 1 버퍼와, 제 2, 제 3 버퍼를 구비하고, 상술한 제 1 버퍼의 정전, 반전 출력은 상술한 제 2, 제 3 버퍼의 반전, 정전 출력과 각각 공통 접속되고, 상술한 데이터 신호를 지연시키는 지연 회로와, 상술한 데이터 신호를 반전한 신호와, 상술한 지연 회로의 출력을 입력하고, 제 1 선택 제어 신호에 기초하여 일방을 출력하여 상술한 제 2 버퍼에 출력하는 제 1 선택 회로와, 상술한 데이터 신호를 반전한 신호와, 상술한 지연 회로의 출력을 입력하고, 제 2 선택 제어 신호에 기초하여 일방을 출력하여 상술한 제 3 버퍼에 출력하는 제 2 선택 회로를 포함한다.

본 발명의 다른 측면에 따른 회로는, 데이터 신호를 입력하여 출력하는 반전 회로와, 상술한 반전 회로의 출력을 입력으로서 받아 출력 단자에서 출력하는 제 1 반전형의 출력 버퍼와, 상술한 데이터 신호를 지연시키는 지연 회로와, 상술한 지연 회로의 출력과 상술한 반전 회로의 출력을 입력하고, 디엠파시스 설정과 디엠파시스 비설정을 지시하는 제어 신호를 입력하고, 상술한 제어 신호가 디엠파시스 비설정을 나타낼 때에는 상술한 반전 회로의 출력을 선택하여 출력하고, 상술한 제어 신호가 디엠파시스 설정을 나타낼 때에는 상술한 지연 회로의 출력을 선택하여 출력하는 선택 회로와, 상술한 선택 회로의 출력을 입력으로서 받고, 상술한 제 1 반전형 출력 버퍼의 출력과 출력이 공통으로 접속된 제 2 반전형 출력 버퍼를 구비하고 있다.

본 발명은, 디엠파시스 (「프리 엠파시스」라고도 함) 기능을 갖는 출력 버퍼를 구성하는 메인 데이터용 출력 버퍼 (메인 버퍼와 프리 버퍼) 와, 디엠파시스용 출력 버퍼 (메인 버퍼와 프리 버퍼) 중, 디엠파시스용 출력 버퍼를, 디엠파시스 비설정 시에는 메인 데이터용 출력 버퍼로서 동작시킨다.

상술한 본 발명에 관해서 더욱 상세히 설명하기 위해 첨부 도면을 참조하여 설명한다. 본 발명은, 도 1 을 참조하면, 메인 데이터용 출력 버퍼 (13, 11) 와, 디엠파시스용 출력 버퍼 (12) 와, 디엠파시스 설정과 디엠파시스 비설정을 지시하는 제어 신호 (SELECT) 를 입력하고, 상술한 제어 신호가 디엠파시스 비설정을 나타낼 때에는, 상술한 디엠파시스용 출력 버퍼 (12) 에 메인 데이터를 입력하여 메인 데이터용 출력 버퍼로서 동작시키고, 상술한 제어 신호가 디엠파시스 설정을 나타낼 때에는 상술한 디엠파시스용 출력 버퍼 (12) 에 상술한 메인 데이터를 지연 회로 (15) 에서 지연시킨 엠파시스 데이터를 입력하여 디엠파시스용 출력 버퍼로서 동작시키도록 전환 제어하는 셀렉터 (14) 를 구비하고 있다.

본 발명의 다른 실시형태에 따른 회로는, 도 3을 참조하면, 데이터 신호를 차동 입력하여 차동 출력하는 제 1 버퍼 (11) 와, 제 2, 제 3 버퍼 (12, 12a) 를 구비하고, 상술한 제 1 버퍼 (11) 의 정전, 반전 출력은 상술한 제 2, 제 3 버퍼 (12, 12a) 의 반전, 정전 출력과 각각 공통 접속되고, 상술한 데이터 신호를 지연시키는 지연 회로 (15) 와, 상술한 데이터 신호를 반전한 신호와, 상술한 지연 회로의 출력을 입력하고, 제 1 선택 제어 신호 (SELECT1) 에 기초하여 일방을 출력하여 상술한 제 2 버퍼에 출력하는 제 1 선택 회로 (14) 와, 상술한 데이터 신호를 반전한 신호와, 상술한 지연 회로의 출력을 입력하고, 제 2 선택 제어 신호 (SELECT2) 에 의거하여 일방을 출력하여 상술한 제 3 버퍼에 출력하는 제 2 선택 회로 (14a) 를 포함한다.

본 발명의 다른 실시형태에 따른 회로는, 도 4를 참조하면, 데이터 신호를 입력하여 출력하는 반전 회로 (23) 와, 상술한 반전 회로의 출력을 입력으로서 받아 출력 단자에서 출력하는 제 1 반전형 출력 버퍼 (21) 와, 상술한 데이터 신호를 지연시키는 지연 회로 (25) 와, 상술한 지연 회로의 출력과 상술한 반전 회로의 출력을 입력하고, 디엠파시스 설정과 디엠파시스 비설정을 지시하는 제어 신호 (SELECT) 를 입력하고, 상술한 제어 신호가 디엠파시스 비설정을 나타낼 때에는, 상술한 반전 회로의 출력을 선택하여 출력하고, 상술한 제어 신호 (SELECT) 가 디엠파시스 설정을 나타낼 때에는, 상술한 지연 회로의 출력을 선택하여 출력하는 선택 회로 (24) 와, 상술한 선택 회로 (24) 의 출력을 입력으로서 받고, 상술한 제 1 반전형 출력 버퍼 (21) 의 출력과 출력이 공통으로 접속된 제 2 반전형 출력 버퍼 (22) 를 구비하고 있다. 이하 각 실시예를 상세하게 설명한다.

실시예

도 1 은 본 발명의 일 실시예의 구성을 도시하는 도면이다. 도 1 을 참조하면, 본 실시예의 출력 버퍼 회로는, 데이터 신호를 차동 입력하는 차동 입력 단자 (INP/INN) 와, 차동 입력 단자 (INP/INN) 로부터 입력된 데이터 신호 (19) 를 차동 입력하는 메인 데이터용 프리 버퍼 (13) 와, 메인 데이터용 프리 버퍼 (13) 의 차동 출력 (17) 을 차동으로 입력하는 메인 데이터용 메인 버퍼 (11) 와, 차동 입력 단자 (INP/INN) 에 입력된 데이터 신호 (19) 를 차동 입력하여 지연시켜 출력하는 지연 회로 (15) 와, 지연 회로 (15) 로부터 차동 출력 신호 (16) 와, 차동 입력 단자 (INP/INN) 에 입력된 차동 데이터 신호 (19) 의 반전 신호 (19a) (정전 신호와 반전 신호를 교체한 차동 신호) 를 입력으로 하고, 제어 신호 (SELECT) 에 의해서 어느 일방의 차동 신호를 출력하는 선택 회로 (14) 와, 선택 회로 (14) 의 출력 신호 (18) 를 차동 입력하는 메인 버퍼 (「디엠파시스용 메인 버퍼」라고 함 ; 12) 를 구비하고 있다.

메인 데이터용 메인 버퍼 (11) 의 정전 출력과, 디엠파시스용 메인 버퍼 (12) 의 반전 출력 (○ 표시) 은, 정전 단자 (OUTP) 에 공통 접속되고, 메인 데이 터용 메인 버퍼 (11) 의 반전 출력 (○ 표시) 과, 디엠파시스용 메인 버퍼 (12) 의 정전 출력은 반전 단자 (OUTN) 에 공통 접속되어 있다. 메인 데이터용 메인 버퍼 (11) 와 디엠파시스용 메인 버퍼 (12) 에 의해, 출력 (OUTP/OUTN) 하는 신호의 논리의 변화 시의 진폭을 확대하여 신호를 강조하여 출력한다.

메인 데이터용 메인 버퍼 (11) 와 디엠파시스용 메인 버퍼 (12) 를 합친 구동 능력이 전송 선로를 구동하기 위해서 필요한 구동 능력이고, 메인 데이터용 메인 버퍼 (11) 와 디엠파시스용 메인 버퍼 (12) 각각의 구동 능력 (회로 사이즈) 은 필요로 하는 디엠파시스 레벨의 비율에 의해 결정된다.

메인 버퍼로부터 출력 (OUTP/OUTN) 하는 신호의 논리가 변화한 직후의 1비트째의 신호인 트랜지션 비트 (천이 비트) 의 진폭은 디엠파시스 설정 시와 디엠파시스 비설정 시에서 동일하다.

트랜지션 비트 이후의 신호인, 트랜지션 비트에서의 천이 후의 논리와 동일한 논리의 논트랜지션 비트 (비천이 비트) 의 진폭을 감쇠시킨다.

선택 회로 (14) 는 제어 신호 (SELECT) 가 디엠파시스 설정을 나타내는 경우, 지연 회로 (15) 로부터의 신호 (16) 를 선택한다.

선택 회로 (14) 는 제어 신호 (SELECT) 가 디엠파시스 비설정을 나타내는 경우에는, 입력 차동 신호 (INP/INN ; 19) 의 반전 신호 (19a) 를 선택한다. 정전 입력 단자 (INP) 와 반전 입력 단자 (INN) 의 각 신호는, 선택 회로 (14) 에는, 크로스하여 반전 입력단과 정전 입력단에 입력되어 있고, 선택 회로 (14) 의 출력은 디엠파시스용 메인 버퍼 (12) 에 입력된다.

회로 (10) 는 디엠파시스 설정 시에는 차동 입력 단자 (INP/INN) 로부터 입력되고, 프리 버퍼 (13) 를 경유해오는 차동 신호 (17) 와, 차동 입력 단자 (INP/INN) 로부터 입력되어 지연 회로 (15) 에서 지연시킨 차동 신호 (16) 의 2 개의 신호의 감산을 행하고, 신호의 논리의 변화 시의 진폭이 강조 (엠파시스) 된 신호를 출력하는 회로이다.

한편, 메인 버퍼 회로 (10) 는 디엠파시스 비설정 시에는 차동 입력 단자 (INP/INN) 로부터 입력된 차동 데이터 신호 (19) 와, 상술한 차동 데이터 신호 (19) 의 반전 신호 (19a) 의 2개의 신호의 감산을 행하고, 결국 차동 데이터 신호 (19) 끼리의 가산을 행한다. 즉, 감쇠한 신호는 출력하지 않고, 항상 트랜지션 비트와, 비트랜지션 비트의 진폭이 동일한 진폭의 신호를 출력한다.

본 실시예에서는 디엠파시스 비설정 시에는 디엠파시스용 출력 메인 버퍼 (12) 는 메인 데이터용 출력 버퍼로서 동작한다.

도 2 는 도 1 의 회로 (10) 의 구성의 일 실시예를 도시하는 도면이고, 도 2 의 (36) 은 도 1 의 회로 (10) 에 대응한다. 차동 출력 버퍼인 경우, 메인 데이터용 메인 버퍼 (11) 및 디엠파시스용 메인 버퍼 (12) 는 회로 (30) 및 회로 (31)로 구성된다.

도 2 를 참조하면, 소스가 공통 접속되어 정전류원 (I1) 에 접속되고, 게이트에 메인 데이터 (17) 의 정전 신호 (Main data positive) 와 반전 신호 (Main data negative) 를 각각 입력하는 N 채널 MOS 트랜지스터 (32, 33) 와, 소스가 공통 접속되어 정전류원 (I2) 에 접속되고, 게이트에 선택 회로 (14) 의 출력 (18) 의 정전 신호와 반전 신호를 입력하는 N 채널 MOS 트랜지스터 (34, 35) 를 구비하고, 트랜지스터 (32) 와 트랜지스터 (35) 의 드레인은 공통 접속되어 반전 단자 (OUTN) 에 접속됨과 함께, 저항 (R1) 을 통해 전원 (VDD) 에 접속되고, 트랜지스터 (33) 와 트랜지스터 (34) 의 드레인은 공통 접속되어 정전 단자 (OUTP) 에 접속되는 동시에 저항 (R2) 을 통해 전원 (VDD) 에 접속된다.

도 1 및 도 2 를 참조하여 우선 엠파시스 설정 시의 동작을 설명한다. 디엠파시스 설정 시에는 회로 (36) 에서는, 차동 입력 단자 (INP/INN) 로부터 입력되고, 도 1 의 프리 버퍼 (13) 를 경유해오는 차동 신호 (17) 와, 차동 입력 단자 (INP/INN) 로부터 입력되어 지연 회로 (15) 에서 지연시킨 차동 신호 (18) 의 2 개의 차동 신호의 감산을 행하고, 신호의 논리의 변화 시의 진폭이 강조 (엠파시스) 된 신호를 출력한다. 한편, 이하에서는 HIGH 레벨을 논리 1, LOW 레벨을 논리 0 으로 한다.

메인 데이터 (17) 의 정전 신호와 반전 신호가 1, 0 이고, 선택 회로 (14) 의 출력 (18) (지연 회로 (15) 의 출력 (16)) 의 정전 신호, 반전 신호가 0, 1 일 때(메인 데이터 (17) 의 정전 신호가 0 으로부터 1 로 변화하는 트랜지션 비트), 드레인이 공통 접속된 트랜지스터 (32, 35) 가 온 (ON) 하고, 트랜지스터 (33, 34) 는 오프 (OFF) 하며, 저항 (R1) 에는 정전류원 (I1 과 I2) 의 전류합에 대응하는 전류가 흐른다. OUTN=VDD-(I1+I2)×R1, OUTP=VDD가 되고, 진폭 (OUTP 과 OUTN의 전위차) 은 OUTP-OUTN=(I1+I2)×R1 이 된다.

메인 데이터 (17) 의 정전 신호와 반전 신호가 1, 0 이고, 선택 회로 (14) 의 출력 (18) (지연 회로 (15) 의 출력 (16)) 의 정전 신호, 반전 신호가 1, 0 일 때, 트랜지스터 (32, 34) 가 온하고, 트랜지스터 (33, 35) 는 오프하며, 저항 (R1, R2) 에는 정전류원 (I1, I2) 에 각각 대응하는 전류가 흐르고, OUTN=VDD-R1×I1, OUTP=VDD-R2×I2 에서, 진폭은 OUTP-OUTN=R1×I1-R2×I2 가 된다. R1=R2=R 일 때, OUTP-OUTN=R×(I1-I2) 가 된다. OUTP-OUTN 의 진폭은 트랜지션 비트보다도 좁아져 디엠파시스가 행해진다.

메인 데이터 (17) 의 정전 신호와 반전 신호가 0, 1 이고, 선택 회로 (14) 의 출력 (18) (지연 회로 (15) 의 출력 (16)) 의 정전 신호, 반전 신호가 1, 0 일 때 (메인 데이터 (17) 의 정전 신호가 1 로부터 0 으로 변화하는 트랜지션 비트), 트랜지스터 (33, 34) 가 온하고, 트랜지스터 (32, 35) 는 오프하며, 저항 (R2) 에는, 정전류원 (I1 과 I2) 의 전류합에 대응하는 전류가 흐른다. OUTP=VDD-(I1+I2)×R2, OUTN=VDD, 이므로, 진폭 (OUTP 와 OUTN 의 전위차) 은, OUTP-OUTN=-(I1+I2)×R2 가 된다.

메인 데이터 (17) 의 정전 신호와 반전 신호가 0, 1 이고, 선택 회로 (14) 의 출력 (18) (지연 회로 (15) 의 출력 (16)) 의 정전 신호, 반전 신호가 0, 1 일 때, 트랜지스터 (33, 35) 가 온하고, 트랜지스터 (32, 34) 는 오프하며, 저항 (R1, R2) 에는 정전류원 (I2), 정전류원 (I1) 에 대응하는 전류가 흐르고, OUTP 와 OUTN 의 전압차는, OUTN=VDD-R1×I2, OUTP=VDD-R2×I1 에서, 진폭은 OUTP-OUTN=R1×I2-R2×I1 이 된다. R1=R2=R 일 때, OUTP-OUTN=R×(I2-I1) 가 된다. OUTP-OUTN 의 진폭은 트랜지션 비트보다도 좁아져 디엠파시스가 행해진다.

다음에, 도 1 및 도 2 를 참조하여 디엠파시스 비선택 시 (SELECT 는, 반전 신호 (19a) 를 선택) 의 동작을 설명한다.

메인 데이터 (17) 의 정전 신호와 반전 신호가 각각 1, 0 일 때, 선택 회로 (14) 의 출력 (18) (차동 데이터 신호 (19) 의 반전 신호 (19a)) 의 정전 신호, 반전 신호는 각각 0, 1 이 되고, 드레인이 공통 접속된 트랜지스터 (32, 35) 가 온하고, 트랜지스터 (33, 34) 는 오프하고, 저항 (R1) 에는 I1 과 I2 의 전류합에 대응하는 전류가 흐른다.

OUTN=VDD-(I1+I2)×R1, OUTP=VDD 가 되고, 진폭은 OUTP-OUTN=(I1+I2)×R1 이 된다.

메인 데이터 (17) 의 정전 신호와 반전 신호가 각각 0, 1 이고, 선택 회로 (14) 의 출력 (18) (차동 데이터 신호 (19) 의 반전 신호 (19a)) 의 정전 신호, 반전 신호가 각각 1, 0 일 때, 트랜지스터 (33, 34) 가 온하고, 트랜지스터 (32, 35) 는 오프하며, 저항 (R2) 에는 I1 과 I2 의 전류합에 대응하는 전류가 흐른다. OUTP=VDD-(I1+I2)×R2, OUTN=VDD 가 되고, 진폭은 OUTP-OUTN=-(I1+I2)×R2 가 된다.

출력 신호의 값이 변화하지 않은 논트랜지션 비트에 있어서도 엠파시스된 진폭 그대로로 된다.

N 채널 MOS 트랜지스터 (32, 33) 와 N 채널 MOS 트랜지스터 (34, 35) 의 트랜지스터 사이즈의 비율 및 정전류원 (I1 과 I2) 의 전류 비율은, 필요로 하는 엠파시스 레벨에 의해 결정되고, 그 합계의 트랜지스터 사이즈 및 구동하는 합계 전 류는, 디엠파시스 비설정 시에 전송로를 구동하기 위해서 필요로 하는 구동 능력으로부터 결정된다.

여기서 결정된 각각의 메인 버퍼의 구동 전류는, 디엠파시스의 설정, 비설정에 관계없이 고정이다. 단, 엠파시스의 설정과는 관계없이 출력 진폭을 가변의 구성으로 하고 있는 출력 버퍼의 경우에는, 그 제어되는 진폭에 따라 각각의 전류는 변화하지만 I1 과 I2 의 비율은 고정이다.

구체적인 비율의 계산의 일례를 이하에 나타낸다.

A 를 디엠파시스 비설정 시에 전송로를 구동하기 위해서 필요한 합계의 구동 능력(구동 전류, 회로 사이즈), B 를 회로 (30) 의 구동 능력, C 를 회로 (31) 의 구동 능력, D 를 엠파시스 설정 시에 필요한 엠파시스 레벨 [dB] 로 하면, 이하의 식 (3), (4) 가 성립한다.

A=B+C … (3)

D=20*log[(B-C)/(B+C)] (B>C) … (4)

본 실시예는 상술한 관계식을 가지는 메인 데이터용 메인 버퍼 (11) 와 디엠파시스용 메인 버퍼 (12) 를 갖는다.

메인 데이터용 메인 버퍼 (11) 와 디엠파시스용 메인 버퍼 (12) 의 사이즈 비율에 관해서 구체적으로 수치를 맞추면,

A=120, D=-3.5[dB] 로 하면, 식 (3), (4) 에서

B=100, C=20 으로, 메인 데이터용 메인 버퍼 (11) 와 디엠파시스용 메인 버퍼 (12) 의 사이즈비는, 5:1 의 관계가 된다.

A=120, D=-6[dB] 로 하면, B=90, C=30 으로, 메인 데이터용 메인 버퍼 (11) 와 디엠파시스용 메인 버퍼 (12) 의 사이즈비는 3:1 의 관계가 된다.

이와 같이, 전송 선로를 구동하기 위해서 필요한 구동 능력으로부터 메인 버퍼 전체의 회로 사이즈가 결정되고, 필요로 하고 있는 디엠파시스 레벨로부터 결정되는 비율에 의해서 설계된 메인 데이터용 메인 버퍼 (11) 와, 디엠파시스용 메인 버퍼 (12) 를 구동하는 프리 버퍼 사이즈 (도 1 의 (13) 과, 셀렉터 (14) 내의 도시하지 않은 출력 버퍼) 의 비율도 거의 메인 버퍼 (11, 12) 의 비율과 동등해진다.

도 6 및 도 7 은, 메인 버퍼 (11) 와 메인 버퍼 (12) 에 입력되는 신호의 논리와, 그들 버퍼로부터 출력되는 신호의 논리, 진폭의 관계를 모식적으로 도시하는 파형도이다 (간단하게 하기 위해, 정전 신호만 도시함).

디엠파시스 설정 시의 파형을 도시하는 도 6 에 있어서, 신호 D1 은 메인 버퍼 (11) 에 입력되는 신호이고, 신호 D2 는 지연 회로 (15) 에 의해 신호 D1 에 대하여, 지연 시간 (도 6 의 delay) 만큼 지연이 가해진 신호이고, 메인 버퍼 (12) 에 입력되는 신호이며, 신호 D3 은 회로 (10) 의 출력이다. 도 6 에 도시하는 바와 같이, 회로 (10) 에서 신호 D1 과 신호 D2 의 감산이 행해지고, D3 에 도시하는 바와 같이, 신호의 논리의 변화 시의 진폭이 강조된 출력 신호가 된다.

한편, 디엠파시스 비설정 시의 파형을 도시하는 도 7 에 있어서, 신호 D1 은 메인 버퍼 (11) 에 입력되는 신호이고, 신호 D4 는 선택 회로 (14) 에 의해 선택된 D1 의 반전 신호로 메인 버퍼 (12) 에 입력되는 신호이며, 신호 D5 는 회로 (10) 의 출력이다. 회로 (10) 에서 신호 D1 과 D4 의 감산이 행해지고, 신호 D5 에 도시하는 바와 같이 엠파시스, 디엠파시스가 행해지지 않는 (신호의 논리의 변화 시의 진폭이 강조되지 않고, 트랜지션 비트에 계속되는 비트에 의해 디엠파시스도 되지 않는) 출력 신호 파형이 되고, 그 진폭은 디엠파시스 설정 시의 트랜지션 비트의 진폭과 동일하다.

디엠파시스 레벨이 1 개의 설정인 경우의 설명을 하였지만, 2 개 이상의 디엠파시스 레벨을 설정할 수 있는 출력 버퍼 회로에 대해서도 동일하게 본 발명을 적용하는 것이 가능하다.

다음에, 본 발명의 다른 실시예를 설명한다. 도 3 은 본 발명의 제 2 실시예의 구성을 도시하는 도면이다. 이 회로는 디엠파시스 레벨을 3 종류 설정할 수 있는 출력 버퍼 회로이다. 선택 회로 (14a) 는 선택 회로 (14) 와 마찬가지로, 제어 신호 (SELECT2) 에 의해서 지연 회로 (15) 에서 지연이 가해진 신호, 혹은 원래의 차동 입력 신호 (19) 의 반전 신호를 선택하는 회로이다.

제 2 디엠파시스용 메인 버퍼 (12a) 는 제 1 디엠파시스용 메인 버퍼 (12) 와 마찬가지로, 메인 데이터용 메인 버퍼 (11) 에 대하여 감산을 행하는 접속이 되어 있다.

선택 신호 (SELECT1 과 SELECT2) 의 논리가 1 일 때에, 선택 회로 (14) 와 선택 회로 (14a) 에서 선택되는 신호가 지연 회로 (15) 의 출력인 경우, 이 2 비트 바이너리 부호에 의해 3 종류의 엠파시스량을 설정할 수 있다. 선택 신호 (SELECT1 과 SELECT2) 가 논리 0 일 때, 선택 회로 (14) 와 선택 회로 (14a) 는, 데이터 신호의 반전 신호를 선택하고, 메인 버퍼 (12), 메인 버퍼 (12a) 는 메인 버퍼 (11) 와 함께 메인 데이터용 메인 버퍼로서 동작한다.

선택 신호 (SELECT1 과 SELECT2) 가 논리 1 일 때에, 선택 회로 (14) 와 선택 회로 (14a) 는, 지연 회로 (15) 의 출력을 선택하고, 메인 버퍼 (12), 메인 버퍼 (12a) 는 디엠파시스용 메인 버퍼로서 동작한다.

선택 신호 (SELECT1) 가 논리 1, 선택 신호 (SELECT2) 가 논리 0 일 때 선택 회로 (14) 는 지연 회로 (15) 의 출력을 선택하고, 선택 회로 (14a) 는 데이터 신호의 반전 신호를 선택하며, 메인 버퍼 (12) 는 디엠파시스용 메인 버퍼, 메인 버퍼 (12a) 는 메인 버퍼 (11) 와 함께 메인 데이터용 메인 버퍼로서 동작한다.

선택 신호 (SELECT1) 가 논리 0, 선택 신호 (SELECT2) 가 논리 1 일 때 선택 회로 (14a) 는 지연 회로 (15) 의 출력을 선택하고, 선택 회로 (14) 는 데이터 신호의 반전 신호를 선택하며, 메인 버퍼 (12a) 는 디엠파시스용 메인 버퍼, 메인 버퍼 (12) 는 메인 버퍼 (11) 와 함께 메인 데이터용 메인 버퍼로서 동작한다.

메인 버퍼 (11), 메인 버퍼 (12), 메인 버퍼 (12a) 의 구동 능력(구동 전류, 회로 사이즈) 의 비율을 9:2:1 로 하면 설정에 따라 이하의 엠파시스 레벨을 출력하는 버퍼 회로가 된다.

[SELECT1, SELECT2]=[0, 1] 일 때,

20×log[(9+2-1)/(9+2+1)]=-1.6[dB]

[SELECT1, SELECT2]=[1, 0] 일 때,

20×log [(9-2+1)/(9+2+1)]=-3.5[dB]

[SELECT1, SELECT2]=[1, 1] 일 때,

20×log [(9-2-1)/(9+2+1)]=-6.0[dB]

또한, 역으로 필요로 하는 디엠파시스 레벨로부터 메인 버퍼 (11), 메인 버퍼 (12), 메인 버퍼 (12a) 의 구동 능력을 결정하는 것도 가능하다.

모든 설정에 있어서, 제 1 디엠파시스용 메인 버퍼, 제 2 디엠파시스용 메인 버퍼는 항상 동작하고 있고 구동 전류가 흐르고 있다.

단상 (單相) 의 신호로 동작하는 출력 버퍼에 있어서도 본 발명은 적용이 가능하다. 도 4 는 본 발명의 제 3 실시예의 구성을 도시하는 도면이다. 도 4 를 참조하면, 입력 단자 (IN) 에 입력되는 데이터 신호를 반전하는 인버터 (23) 와, 인버터 (23) 의 출력을 받는 메인 데이터용 버퍼 (인버터 ; 21) 와, 입력 단자 (IN) 에 입력되는 데이터 신호를 지연시키는 지연 회로 (25) 와, 인버터 (23) 의 출력 신호와 지연 회로 (25) 의 출력을 입력으로 하여 선택 제어 신호 (SELECT) 로 일방을 선택하는 셀렉터 (24) 와, 셀렉터 (24) 의 출력을 받는 디엠파시스용 메인 버퍼 (인버터 ; 22) 를 구비하고 있다.

도 5 는, 도 4 의 메인 데이터용 메인 버퍼 (인버터 ; 21) 와 디엠파시스용 메인 버퍼 (인버터 ; 22) 로 구성되는 메인 버퍼 (20) 의 일례를 도시하는 도면이다. 도 5 를 참조하면, 메인 버퍼 (21) 는 메인 버퍼 (40) 에 대응하고, 메인 버퍼 (22) 는 메인 버퍼 (41) 에 대응한다. 도 5 를 참조하면, 회로 (40) 는 전원 (VDD) 에 소스가 접속된 P 채널 MOS 트랜지스터 (42) 와, 소스가 GND에 접속된 N 채널 MOS 트랜지스터 (43) 를 구비하고, P 채널 MOS 트랜지스터 (42) 와 N 채 널 MOS 트랜지스터 (43) 의 게이트와 드레인은 각각, 메인 데이터 단자 (Main data), 출력 단자 (OUT) 에 공통 접속되어 있다. 회로 (41) 는 전원 (VDD) 에 소스가 접속된 P 채널 MOS 트랜지스터 (44) 와, 소스가 GND 에 접속된 N 채널 MOS 트랜지스터 (45) 를 구비하고, P 채널 MOS 트랜지스터 (44) 와 N 채널 MOS 트랜지스터 (45) 의 게이트와 드레인은, 각각, 엠파시스 데이터 단자 (Emphasis data), 출력 단자 (OUT) 에 공통 접속되어 있다.

도 4 및 도 5 를 참조하여 본 실시예의 동작을 설명한다. 우선 디엠파시스 비설정 시의 동작을 설명한다. 한편, 이하에서는 HIGH 레벨을 논리 1, LOW 레벨을 논리 0 으로 한다.

디엠파시스 비설정 시, 도 4 의 셀렉터 (24) 는 인버터 (23) 의 출력 신호를 선택하고, 입력 신호가 논리 1 일 때, 메인 데이터용 메인 버퍼 (21) 는 논리 1 을 출력하며, 디엠파시스용 메인 버퍼 (22) 는 논리 1 을 출력하고, 디엠파시스용 메인 버퍼 (22) 는 메인 데이터용 메인 버퍼로서 기능하여 2 개의 메인 버퍼의 구동 능력으로 전송 선로를 구동한다. 입력 신호가 논리 0 일 때, 메인 데이터용 메인 버퍼 (21) 는 논리 0 을 출력하고, 디엠파시스용 메인 버퍼 (22) 는 논리 0 을 출력하며, 디엠파시스용 메인 버퍼 (22) 는 메인 데이터용 메인 버퍼로서 기능하고 2 개의 메인 버퍼의 구동 능력으로 전송 선로를 구동한다.

이와 같이, 디엠파시스 비설정 시, 도 5 에 있어서 디엠파시스용 메인 버퍼 (41) 의 엠파시스 데이터에는 메인 데이터용 메인 버퍼 (40) 의 메인 데이터와 동일한 신호가 입력된다.

다음에, 디엠파시스 설정 시의 동작을 설명한다. 디엠파시스 설정 시, 셀렉터 (24) 는 지연 회로 (25) 의 출력을 선택하고, 입력 신호가 논리 0 으로부터 논리 1 로 천이하면, 메인 데이터용 메인 버퍼 (21) 는 논리 1 을 출력하고, 디엠파시스용 메인 버퍼 (22) 는 지연 회로 (25) 의 지연 출력 0 을 받고 이것을 반전하여 논리 1 을 출력하고, 신호의 논리 천이 시 (트랜지션 비트), 전원 전위 (VDD) 측의 진폭이 강조된다. 도 5 에 있어서, 메인 데이터용 메인 버퍼 (40) 의 P 채널 MOS 트랜지스터 (42) 가 온하고 N 채널 MOS 트랜지스터 (43) 가 오프하며, 디엠파시스용 메인 버퍼 (41) 의 P 채널 MOS 트랜지스터 (44) 가 온하고 N 채널 MOS 트랜지스터 (45) 가 오프하며, 전원 전압 (VDD)이 출력 단자 (OUT) 에 출력된다.

계속되는 입력 신호가 논리 1 일 때, 메인 데이터용 메인 버퍼 (21) 는 논리 1 을 출력하고, 디엠파시스용 메인 버퍼 (22) 는 지연 회로 (25) 의 출력 신호의 논리 1 을 받고 이것을 반전하여 논리 0 을 출력하며, 진폭이 전원 전위 (VDD) 로부터 낮아진다. 도 5 에 있어서, 메인 데이터용 메인 버퍼 (40) 의 P 채널 MOS 트랜지스터 (42) 가 온하고 N 채널 MOS 트랜지스터 (43) 가 오프하며, 디엠파시스용 메인 버퍼 (41) 의 N 채널 MOS 트랜지스터 (45) 가 온하고 P 채널 MOS 트랜지스터 (44) 가 오프하며, P 채널 MOS 트랜지스터 (42) 와 N 채널 MOS 트랜지스터 (45) 의 온 저항으로 규정되는 HIGH 레벨 전압이 출력 단자 (OUT) 에 출력된다.

입력 신호가 논리 1 로부터 논리 0 으로 천이하면, 메인 데이터용 메인 버퍼 (21) 는 논리 0 을 출력하고, 디엠파시스용 메인 버퍼 (22) 는 지연 회로 (25) 의 지연 출력 (1) 을 받고 이것을 반전하여 논리 0 을 출력하며, 신호의 논리 천이 시 (트랜지션 비트), 진폭이 GND 측에 강조된다. 도 5 에 있어서, 메인 데이터용 메인 버퍼 (40) 의 P 채널 MOS 트랜지스터 (42) 가 오프하고, N 채널 MOS 트랜지스터 (43) 가 온하며, 디엠파시스용 메인 버퍼 (41) 의 P 채널 MOS 트랜지스터 (44) 가 오프하고 N 채널 MOS 트랜지스터 (45) 가 온하며, GND 전위가 출력 단자 (OUT) 에 출력된다.

계속되는 입력 신호가 논리 0 일 때, 메인 데이터용 메인 버퍼 (21) 는 논리 0 을 출력하고, 디엠파시스용 메인 버퍼 (22) 는 지연 회로 (25) 의 출력 신호 0 을 받아 이것을 반전하여 논리 1 을 출력하고, 진폭이 GND 측으로부터 상승한다. 도 5 에 있어서, 메인 데이터용 메인 버퍼 (40) 의 P 채널 MOS 트랜지스터 (42) 가 오프하고 N 채널 MOS 트랜지스터 (43) 가 온하며, 디엠파시스용 메인 버퍼 (41) 의 N 채널 MOS 트랜지스터 (45) 가 오프하고 P 채널 MOS 트랜지스터 (44) 가 온하며, P 채널 MOS 트랜지스터 (44) 와 N 채널 MOS 트랜지스터 (43) 의 온 저항으로 규정되는 LOW 레벨 전압이 출력 단자 (OUT) 에 출력된다. 한편, 디엠파시스용 메인 버퍼 (41) 의 트랜지스터 (44, 45) 의 전류 구동 능력은 디엠파시스의 진폭 감쇠 특성에 따라서, 메인 데이터용 메인 버퍼 (40) 의 트랜지스터 (42, 43) 의 전류 구동 능력보다도 작게 설정된다.

차동 버퍼의 경우와 마찬가지로, 전송 선로를 구동하기 위해서 필요한 구동 능력으로부터, 메인 버퍼 전체의 회로 사이즈가 결정되고, 필요로 하는 디엠파시스 레벨로부터 버퍼 (40), 버퍼 (41) 의 사이즈 비율은 결정된다.

본 실시예에 의하면, 메인 데이터용 메인 버퍼와 디엠파시스용 메인 버퍼 및 그들 메인 버퍼를 구동하는 메인 데이터용 프리 버퍼와 디엠파시스용 프리 버퍼의 회로 사이즈를 최적화하는 것이 가능하고, 레이아웃 면적의 축소화, 저소비 전력화가 가능해진다.

디엠파시스용 프리 버퍼, 디엠파시스용 메인 버퍼를 디엠파시스의 설정을 결정하는 제어 신호에 의해 메인 데이터용 프리 버퍼, 메인 데이터용 메인 버퍼로서 기능시키는 것이 가능해지기 때문에, 디엠파시스 비설정 시에 있어서 메인 데이터용 메인 버퍼와 디엠파시스용 메인 버퍼를 합한 회로에서 전송 선로를 구동시키는 것이 가능해지고, 종래와 같이 메인 데이터용 메인 버퍼 단체 (單體) 로 전송 선로를 구동할 수 있는 회로 사이즈로 할 필요가 없어져 회로 사이즈를 작게 하는 것이 가능해진다.

한편, 도 3 의 차동형 출력 버퍼 회로를 도 4, 도 5 를 참조하여 설명한 싱글 엔드형 디엠파시스 기능을 구비한 출력 버퍼 회로에 적용할 수 있는 것은 물론이다. 도 4 에 있어서, 지연 회로 (25) 의 출력과 인버터 (23) 의 출력을 입력하고 제 2 선택 제어 신호로 일방을 선택하는 제 2 선택 회로 (도 3 의 14a 에 대응함) 와, 제 2 선택 회로의 출력을 받고, 출력이 출력 단자 (OUT) 에 접속된 인버터 (도 3 의 (12a) 에 대응함) 를 다시 설치함으로써 구성된다.

도 1 의 본 발명과, 도 8 의 종래의 회로의 메인 데이터용 메인 버퍼와 디엠파시스용 메인 버퍼의 합계 사이즈를 비교한 경우 다음 표 1 과 같이 된다.

	-3.5[dB]	-6.0[dB]
본 실시예	120	120
종래 회로	144	180

본 발명에 의하면, 디엠파시스 레벨의 대소에 상관없이 동일한 회로 구성으로 되고 회로 규모의 증대를 억지하고 있다. 이것에 대하여, 종래 회로에서는 디엠파시스 레벨을 -3.5dB 로부터 -6.0dB 로 하면 회로 규모는 180/144 로 증대한다.

본 발명은 시리얼화/디시리얼화 (Ser/Des) 인터페이스 (반도체 장치) 의 시리얼화 회로 (송신 시리얼 데이터를 전송로에 출력) 의 출력 버퍼 등에 이용하여 바람직하게 된다.

이상, 본 발명을 상술한 실시예에 의거하여 설명하였지만, 본 발명은 상술한 실시예의 구성에만 제한되는 것이 아니고, 본 발명의 범위 내에서 당업자라면 이룰 수 있을 각종 변형, 수정을 포함하는 것은 물론이다.

본 발명에 의하면, 디엠파시스용 출력 버퍼를 디엠파시스 비설정 시에는, 메인 데이터용 출력 버퍼로서 동작시킴으로써, 프리 버퍼를 포함한 회로 전체의 최적화를 도모하고, 회로 소자수를 삭감하는 동시에 저소비 전력화를 가능하게 한다.

Claims

출력해야 할 데이터 신호를 입력하고, 상기 데이터 신호의 논리가 변화하는 천이 시점에서 강조된 출력 신호의 진폭을, 상기 천이 이후 상기 데이터 신호가 상기 천이 후의 논리와 동일한 논리값을 취하는 비천이 시에서는 감쇠시켜 출력하는 디엠파시스 기능을 갖는 출력 버퍼 회로를 구성하고,

출력단이 상기 출력 버퍼 회로의 출력 단자에 접속된, 데이터용 제 1 출력 버퍼 및 제 2 출력 버퍼를 구비하고,

디엠파시스 비설정 시에는, 상기 제 2 출력 버퍼를 데이터용 출력 버퍼로서 동작시키고,

디엠파시스 설정 시에는, 상기 제 2 출력 버퍼를 디엠파시스용 버퍼로서 동작시키도록 전환 제어하는 회로를 구비하는, 출력 버퍼 회로.
데이터 신호를 입력하여 출력 단자로부터 출력하는 데이터용 제 1 출력 버퍼;

상기 출력 단자에 출력단이 접속된 제 2 출력 버퍼; 및

디엠파시스 설정과 디엠파시스 비설정을 지시하는 제어 신호를 입력하고, 상기 제어 신호가 디엠파시스 비설정을 나타낼 때에는, 상기 제 2 출력 버퍼의 입력단에 상기 데이터 신호를 입력하여 데이터용 버퍼로서 동작시키고,

상기 제어 신호가 디엠파시스 설정을 나타낼 때에는 상기 제 2 출력 버퍼의 입력단에 상기 데이터 신호를 지연시킨 엠파시스 데이터를 입력하여 디엠파시스용 버퍼로서 동작시키도록 전환 제어하는 선택 회로를 구비하는, 출력 버퍼 회로.
제 2 항에 있어서,

상기 데이터 신호는 차동 신호로 이루어지고,

상기 출력 버퍼 회로는, 상기 데이터 신호를 차동 입력하여 지연시킨 신호를 차동 출력하는 지연 회로를 구비하고,

상기 제 1 출력 버퍼가, 차동 회로로 이루어지는 제 1 프리 버퍼 및 상기 제 1 프리 버퍼를 받는 차동 회로로 이루어지는 제 1 메인 버퍼를 구비하고,

상기 제 2 출력 버퍼가, 차동 회로로 이루어지는 제 2 메인 버퍼를 구비하고,

상기 제 1 메인 버퍼의 차동 출력의 정전 (正轉), 반전 (反轉) 출력은 상기 제 2 메인 버퍼의 차동 출력의 반전, 정전 출력과 각각 공통 접속되고, 차동 출력 단자쌍의 정전, 반전 단자에 접속되고,

상기 선택 회로에는 상기 데이터 신호를 반전시킨 차동 신호와, 상기 데이터 신호를 상기 지연 회로에서 지연시킨 차동 신호를 입력하고,

상기 제어 신호가 디엠파시스 설정을 나타낼 때에는 상기 데이터 신호를 상기 지연 회로에서 지연시킨 신호를, 상기 제 2 메인 버퍼의 입력단에 차동 입력하고,

상기 제어 신호가 디엠파시스 비설정을 나타낼 때에는, 상기 데이터 신호를 반전한 신호를 상기 제 2 메인 버퍼의 입력단에 입력하고, 상기 제 1, 제 2 메인 버퍼를 가산기로서 동작시키고, 상기 제 2 출력 버퍼를 메인 데이터용 출력 버퍼로서 동작시키는, 출력 버퍼 회로.
제 3 항에 있어서,

차동 회로로 이루어지는 제 3 버퍼를 구비하고,

상기 제 1 메인 버퍼의 차동 출력의 정전, 반전 출력은, 상기 제 3 버퍼의 차동 출력의 반전, 정전 출력과 각각 공통 접속되고,

상기 데이터 신호를 반전시킨 차동 신호와, 상기 데이터 신호를 상기 지연 회로에서 지연시킨 차동 신호를 입력하고, 제 2 제어 신호가 디엠파시스 설정을 나타낼 때에는 상기 데이터 신호를 상기 지연 회로에서 지연시킨 신호를, 상기 제 3 버퍼의 입력단에 차동 입력하고,

상기 제 2 제어 신호가 디엠파시스 비설정을 나타낼 때에는, 상기 데이터 신호를 반전한 신호를 상기 제 3 버퍼의 입력단에 입력하는 제 2 선택 회로를 추가로 포함하는, 출력 버퍼 회로.
데이터 신호를 입력하여 출력하는 반전 회로;

상기 반전 회로의 출력을 입력으로서 받아 출력 단자에서 출력하는 제 1 반전형 출력 버퍼;

상기 데이터 신호를 지연시키는 지연 회로;

상기 지연 회로의 출력과 상기 반전 회로의 출력을 입력하고, 디엠파시스 설정과 디엠파시스 비설정을 지시하는 제어 신호를 입력하고, 상기 제어 신호가 디엠파시스 비설정을 나타낼 때에는 상기 반전 회로의 출력을 선택하여 출력하고, 상기 제어 신호가 디엠파시스 설정을 나타낼 때에는 상기 지연 회로의 출력을 선택하여 출력하는 선택 회로; 및

상기 선택 회로의 출력을 입력으로서 받고, 출력이 상기 제 1 반전형 출력 버퍼의 출력과 공통으로 접속된 제 2 반전형 출력 버퍼를 구비하는, 출력 버퍼 회로.
제 5 항에 있어서,

상기 지연 회로의 출력과, 상기 반전 회로의 출력을 입력하고, 제 2 제어 신호에 기초하여 일방을 선택하여 출력하는 제 2 선택 회로; 및

상기 제 2 선택 회로의 출력을 입력으로서 받고, 출력이 상기 제 1 반전형 출력 버퍼의 출력과 공통으로 접속된 제 3 반전형 출력 버퍼를 구비하는, 출력 버퍼 회로.
제 1 항에 기재된 상기 출력 버퍼 회로를 구비한 반도체 장치.
제 1 항에 기재된 상기 출력 버퍼 회로를 구비한 시리얼 인터페이스 회로.