JP2006191417A - 出力バッファ回路 - Google Patents

Abstract

【課題】外部負荷の特性インピーダンスに応じて、内蔵ダンピング抵抗の抵抗値を可変とすることができる出力バッファ回路を提供する。
【解決手段】本発明の出力バッファ回路は、少なくとも２つの出力バッファと、各々の出力バッファの出力に１つずつ接続された少なくとも２つのダンピング抵抗とを備えている。少なくとも２つのダンピング抵抗は、出力パッドに対して直列に接続され、少なくとも２つの出力バッファは、同時には１つの出力バッファだけが選択状態とされる。本発明の出力バッファ回路によれば、出力バッファの選択状態を変更することにより、ダンピング抵抗の抵抗値を可変に切り替えることができる。
【選択図】 図１

Description

本発明は、出力バッファの出力と出力パッドとの間に内蔵ダンピング抵抗を備える半導体装置の出力バッファ回路に関するものである。

図２は、従来の出力バッファ回路の構成を表す一例の回路図である。同図に示す出力バッファ回路３０は、半導体装置の出力パッド３８を駆動するもので、その一部だけしか図示していないが、出力バッファの出力最終段のＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）３２およびＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）３４と、ダンピング抵抗３６とを備えている。

ＰＭＯＳ３２およびＮＭＯＳ３４のゲートには、図示していないプリドライバの出力信号が入力されている。また、ＰＭＯＳ３２およびＮＭＯＳ３４のソースは、各々電源およびグランドに接続され、そのドレインは接続されて出力バッファの出力とされている。また、ダンピング抵抗３６は、出力バッファの出力と出力パッド３８との間に接続されている。

出力バッファ回路３０では、プリドライバからハイレベルが入力されると、ＰＭＯＳ３２がオフ、ＮＭＯＳ３４がオンとなる。従って、出力パッド３８は、ダンピング抵抗３６およびＮＭＯＳ３４を介してグランドに接続され、その出力はローレベルとなる。一方、プリドライバからローレベルが入力されると、ＰＭＯＳ３２がオン、ＮＭＯＳ３４がオフとなる。従って、出力パッド３８は、ダンピング抵抗３６およびＰＭＯＳ３２を介して電源に接続され、その出力はハイレベルとなる。

ここで、ダンピング抵抗３６は、インピーダンス・マッチング、すなわち出力バッファ回路３０の出力インピーダンスと、外部負荷、例えばＰＣＢ（プリント基板）上の配線の特性インピーダンスとの不整合を解消し、出力バッファ回路３０の出力信号にオーバーシュートやアンダーシュートが発生するのを抑えて、歪みのない良好な出力波形を得るために挿入されるものである。

ダンピング抵抗は、半導体装置の外部に接続する場合もあるが、半導体装置に内蔵する場合もある。ダンピング抵抗を内蔵する場合、ダンピング抵抗として、例えばポリシリコン抵抗、拡散抵抗、ＭＯＳ構造のパストランジスタからなる抵抗素子などが用いられる。また、ダンピング抵抗を内蔵する場合、その抵抗値は、例えば２５〜５０Ω程度のものを挿入する場合が多い。

ところが、ダンピング抵抗を内蔵すると、その抵抗値が固定値となり、外部負荷の特性インピーダンスに応じて、その抵抗値を変更することができない。このため、特性インピーダンスの異なる複数の外部負荷に対応することができないという問題があった。

なお、本発明に関連性のある先行技術として、例えば特許文献１には、出力信号のスルーレート制御機能を有する出力バッファ回路が開示されている。特許文献１の出力バッファ回路は、初段バッファの出力端とスルーレート制御される出力バッファの出力端との間に、初段バッファの出力抵抗を設定する抵抗を備えている。

この特許文献１にも開示されているように、従来の出力バッファ回路では、ダンピング抵抗を内蔵する場合、抵抗値が固定の抵抗素子が、出力バッファの出力と出力パッドとの間に挿入されるのが一般的である。

特開平１１−３０８０８８号公報

本発明の目的は、前記従来技術に基づく問題点を解消し、外部負荷の特性インピーダンスに応じて、内蔵ダンピング抵抗の抵抗値を可変とすることができる出力バッファ回路を提供することにある。

上記目的を達成するために、本発明は、少なくとも２つの出力バッファと、各々の前記出力バッファの出力に１つずつ接続された少なくとも２つのダンピング抵抗とを備え、
前記少なくとも２つのダンピング抵抗は、出力パッドに対して直列に接続され、
前記少なくとも２つの出力バッファは、同時には１つの出力バッファだけが選択状態とされることを特徴とする出力バッファ回路を提供するものである。

また、本発明は、少なくとも２つの出力バッファと、各々の前記出力バッファの出力に１つずつ接続された少なくとも２つのダンピング抵抗とを備え、
前記少なくとも２つのダンピング抵抗は、出力パッドに対して並列に接続され、
前記少なくとも２つの出力バッファは、１つもしくは２つ以上の出力バッファが同時に選択状態とされることを特徴とする出力バッファ回路を提供する。

また、本発明は、少なくとも３つの出力バッファと、各々の前記出力バッファの出力に１つずつ接続された少なくとも３つのダンピング抵抗とを備え、
前記少なくとも３つのダンピング抵抗のうちの少なくとも２つのダンピング抵抗は、出力パッドに対して直列に接続され、かつ前記少なくとも３つのダンピング抵抗のうちの少なくとも２つのダンピング抵抗は、前記出力パッドに対して並列に接続され、
前記直列に接続された少なくとも２つのダンピング抵抗に対応する少なくとも２つの出力バッファは、同時には１つの出力バッファだけが選択状態とされ、かつ前記並列に接続された少なくとも２つのダンピング抵抗に対応する少なくとも２つの出力バッファは、１つもしくは２つ以上の出力バッファが同時に選択状態とされることを特徴とする出力バッファ回路を提供する。

ここで、前記出力バッファの出力最終段のＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタが各々独立に選択状態とされることが好ましい。

本発明によれば、出力バッファの選択状態を変更することにより、ダンピング抵抗の抵抗値を可変に切り替えることができる。従って、本発明の出力バッファ回路を採用する半導体装置では、外部負荷の特性インピーダンスに合わせて、出力バッファ回路のダンピング抵抗の抵抗値を選択することで、出力信号に歪みのない良好な出力波形を得ることができる。

以下に、添付の図面に示す好適実施形態に基づいて、本発明の出力バッファ回路を詳細に説明する。

図１は、本発明の出力バッファ回路の構成を表す一実施形態の回路図である。同図に示す出力バッファ回路１０は、半導体装置の出力パッド２８を駆動するもので、内蔵ダンピング抵抗の抵抗値を選択的に切り替えることが可能なものである。出力バッファ回路１０は、２つの出力バッファ１２ａ、１２ｂと、２つのダンピング抵抗１４ａ、１４ｂと、２つのインバータ２４，２６とを備えている。

出力バッファ１２ａは、プリドライバとなるＮＡＮＤゲート１６およびＮＯＲゲート１８と、出力最終段のＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）２０およびＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２２とを備えている。

ＮＡＮＤゲート１６には、信号ＩＮと、インバータ２４により反転された信号ＥＮＬの反転信号と、信号ＳＣが入力されている。また、ＮＯＲゲート１８には、信号ＩＮと、信号ＥＮＬと、インバータ２６により反転された信号ＳＣの反転信号が入力されている。ＰＭＯＳ２０およびＮＭＯＳ２２のゲートには、各々ＮＡＮＤゲート１６およびＮＯＲゲート１８の出力が入力され、そのソースは各々電源およびグランドに接続され、両者のドレインは接続されて出力バッファ１２ａの出力とされている。

出力バッファ１２ｂは、基本的に出力バッファ１２ａと同じ構成であるから、同じ構成要素に同じ符号を付して、その詳細な説明を省略する。両者の違いは、出力バッファ１２ａのＮＡＮＤゲート１６およびＮＯＲゲート１８に各々信号ＳＣとその反転信号が入力されているのに対して、出力バッファ１２ｂのＮＡＮＤゲート１６およびＮＯＲゲート１８には、出力バッファ１２ａの場合とは逆に、各々信号ＳＣの反転信号と信号ＳＣが入力されている点だけである。

ダンピング抵抗１４ａ、１４ｂは、出力バッファ１２ａ、１２ｂの出力に対して各々接続され、出力パッド２８に対して直列に接続されている。

ここで、信号ＩＮは、出力バッファ回路１０に対する入力データ、信号ＥＮＬは、出力バッファ回路１０全体のイネーブル信号、信号ＳＣは、出力バッファ１２ａ、１２ｂの選択状態を切り替える信号である。

出力バッファ回路１０では、信号ＥＮＬがハイレベルの時、出力バッファ１２ａ、１２ｂにおいて、ＮＡＮＤゲート１６の出力はハイレベル、ＮＯＲゲート１８の出力はローレベルとなり、ＰＭＯＳ２０およびＮＭＯＳ２２は同時にオフとなる。従って、出力バッファ１２ａ、１２ｂの出力はハイインピーダンス状態となり、出力パッド２８から電気的に切り離される。すなわち、出力バッファ回路１０は非動作状態となる。

これに対し、信号ＥＮＬがローレベルの時、出力バッファ回路１０は動作状態となる。この時、信号ＳＣとしてハイレベルを入力すると、出力バッファ１２ａが選択状態となり、出力バッファ１２ｂは非選択状態となる。

この時、出力バッファ１２ａでは、信号ＩＮがハイレベルの時に、ＮＡＮＤゲート１６およびＮＯＲゲート１８の出力はローレベルとなり、ＰＭＯＳ２０はオン、ＮＭＯＳ２２はオフとなる。従って、出力バッファ１２ａの出力はＰＭＯＳ２０を介して電源に接続され、ハイレベルとなる。一方、信号ＩＮがローレベルの時には、ＮＡＮＤゲート１６およびＮＯＲゲート１８の出力はハイレベルとなり、ＰＭＯＳ２０はオフ、ＮＭＯＳ２２はオンとなる。従って、出力バッファ１２ａの出力はＮＭＯＳ２２を介してグランドに接続され、ローレベルとなる。

一方、出力バッファ１２ｂでは、ＮＡＮＤゲート１６の出力がハイレベル、ＮＯＲゲート１８の出力がローレベルとなり、ＰＭＯＳ２０およびＮＭＯＳ２２はオフとなる。従って、出力バッファ１２ｂは、出力パッド２８から電気的に切り離される。

すなわち、信号ＥＮＬがローレベルで、信号ＳＣとしてハイレベルを入力すると、出力バッファ１２ａが選択状態、出力バッファ１２ｂが非選択状態となり、出力パッド２８からは、選択状態である出力バッファ１２ａの出力がダンピング抵抗１４ａ、１４ｂを介して出力される。従って、この時のダンピング抵抗の抵抗値は、直列に接続されているダンピング抵抗１４ａ、１４ｂの抵抗値を合成（加算）した値となる。

また、信号ＥＮＬがローレベルの時、信号ＳＣとしてローレベルを入力すると、信号ＳＣがハイレベルの時とは逆に、出力バッファ１２ａが非選択状態となり、出力バッファ１２ｂは選択状態となる。すなわち、出力バッファ１２ａは、出力パッド２８から電気的に切り離される。また、出力バッファ１２ｂからは、信号ＩＮのハイレベル、ローレベルに応じて、それぞれハイレベル、ローレベルが出力される。

すなわち、信号ＥＮＬがローレベルで、信号ＳＣとしてローレベルを入力すると、出力バッファ１２ａが非選択状態、出力バッファ１２ｂが選択状態となり、出力パッド２８からは、選択状態である出力バッファ１２ｂの出力がダンピング抵抗１４ｂのみを介して出力される。従って、この時のダンピング抵抗の抵抗値は、ダンピング抵抗１４ｂの抵抗値となる。

上記のように、出力バッファ回路１０では、信号ＳＣによって出力バッファ１２ａ、１２ｂの一方を選択することにより、ダンピング抵抗の抵抗値を２段階に切り替えることができる。従って、出力バッファ回路１０を採用する半導体装置では、外部負荷の特性インピーダンスに合わせて、出力バッファ回路１０のダンピング抵抗の抵抗値を選択することで、出力信号に歪みのない良好な出力波形を得ることができる。

なお、図１に示す例では、信号ＥＮＬを使用して、出力バッファ回路１０の動作状態、非動作状態を切り替え可能としているが、信号ＥＮＬを使用することは必須ではない。また、図１に示す例では、出力バッファ１２ａの出力と出力パッド２８との間に２つのダンピング抵抗１４ａ、１４ｂを直列に接続し、ダンピング抵抗１４ａ、１４ｂの間に出力バッファ１２ｂの出力を接続しているが、本発明はこれに限定されない。

例えば、２つ以上の出力バッファと、各々の出力バッファの出力に１つずつ接続された２つ以上のダンピング抵抗とを設け、全てのダンピング抵抗を出力パッドに対して直列に接続してもよい。この場合、同時には１つの出力バッファだけを選択状態とすることで、ダンピング抵抗の抵抗値を可変とすることができる。また、ダンピング抵抗の数を増やすことによって、ダンピング抵抗の抵抗値の可変範囲を増やすことができる。

また、２つ以上の出力バッファと、各々の出力バッファの出力に１つずつ接続された２つ以上のダンピング抵抗とを設け、全てのダンピング抵抗を出力パッドに対して並列に接続してもよい。この場合、１つないしは２つ以上の出力バッファを同時に選択状態とすることによって、出力バッファの駆動能力とダンピング抵抗の抵抗値を同時に切り替えることができる。

さらに、３つ以上の出力バッファと、これら各々の出力バッファに対応して１つずつ設けられた３つ以上のダンピング抵抗とを設け、上記のように、ダンピング抵抗を直列に接続するものと、並列に接続するものとを適宜組合せて構成してもよい。

また、信号ＳＣを２本以上使用することによって、各々の出力バッファのＰＭＯＳ２０およびＮＭＯＳ２２を各々独立に選択状態とし、ＰＭＯＳおよびＮＭＯＳで各々独立に、接続されるダンピング抵抗の抵抗値を変えることも可能である。

出力バッファ回路１０の場合、信号ＳＣを２本使用して、出力バッファ１２ａのＰＭＯＳ２０と出力バッファ１２ｂのＮＭＯＳ２２を選択状態とし、出力バッファ１２ａのＮＭＯＳ２２と出力バッファ１２ｂのＰＭＯＳ２０を非選択状態にすると、ＰＭＯＳ２０側に接続されるダンピング抵抗の抵抗値はダンピング抵抗１４ａ、１４ｂの合成抵抗値となり、ＮＭＯＳ２２側に接続される抵抗値はダンピング抵抗１４ｂの抵抗値となる。

上記とは逆に、出力バッファ１２ａのＰＭＯＳ２０と出力バッファ１２ｂのＮＭＯＳ２２を非選択状態とし、出力バッファ１２ａのＮＭＯＳ２２と出力バッファ１２ｂのＰＭＯＳ２０を選択状態にすると、ＰＭＯＳ２０側に接続されるダンピング抵抗の抵抗値はダンピング抵抗１４ｂの抵抗値となり、ＮＭＯＳ２２側に接続される抵抗値は、ダンピング抵抗１４ａ、１４ｂの合成抵抗値となる。

また、出力バッファの回路構成は、図１に示すものに限定されるわけではなく、本発明は、各種構成の出力バッファに適用可能である。また、ダンピング抵抗は、例えばポリシリコン抵抗、拡散抵抗、ＭＯＳ構造のパストランジスタなど、各種形態のものが利用可能であるが、電圧、温度、プロセス等の変動によって、その抵抗値の変動量の少ないポリシリコン抵抗を利用するのが最も好ましい。

本発明は、基本的に以上のようなものである。
以上、本発明の出力バッファ回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

本発明の出力バッファ回路の構成を表す一実施形態の回路図である。 従来の出力バッファ回路の構成を表す一例の回路図である。

符号の説明

１０、３０ 出力バッファ回路
１２ａ、１２ｂ 出力バッファ
１４ａ、１４ｂ、３６ ダンピング抵抗
１６ ＮＡＮＤゲート
１８ ＮＯＲゲート
２０、３２ Ｐ型ＭＯＳトランジスタ
２２、３４ Ｎ型ＭＯＳトランジスタ
２４、２６ インバータ
２８、３８ 出力パッド

Claims (4)

1. 少なくとも２つの出力バッファと、各々の前記出力バッファの出力に１つずつ接続された少なくとも２つのダンピング抵抗とを備え、
   前記少なくとも２つのダンピング抵抗は、出力パッドに対して直列に接続され、
   前記少なくとも２つの出力バッファは、同時には１つの出力バッファだけが選択状態とされることを特徴とする出力バッファ回路。
2. 少なくとも２つの出力バッファと、各々の前記出力バッファの出力に１つずつ接続された少なくとも２つのダンピング抵抗とを備え、
   前記少なくとも２つのダンピング抵抗は、出力パッドに対して並列に接続され、
   前記少なくとも２つの出力バッファは、１つもしくは２つ以上の出力バッファが同時に選択状態とされることを特徴とする出力バッファ回路。
3. 少なくとも３つの出力バッファと、各々の前記出力バッファの出力に１つずつ接続された少なくとも３つのダンピング抵抗とを備え、
   前記少なくとも３つのダンピング抵抗のうちの少なくとも２つのダンピング抵抗は、出力パッドに対して直列に接続され、かつ前記少なくとも３つのダンピング抵抗のうちの少なくとも２つのダンピング抵抗は、前記出力パッドに対して並列に接続され、
   前記直列に接続された少なくとも２つのダンピング抵抗に対応する少なくとも２つの出力バッファは、同時には１つの出力バッファだけが選択状態とされ、かつ前記並列に接続された少なくとも２つのダンピング抵抗に対応する少なくとも２つの出力バッファは、１つもしくは２つ以上の出力バッファが同時に選択状態とされることを特徴とする出力バッファ回路。
4. 前記出力バッファの出力最終段のＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタが各々独立に選択状態とされることを特徴とする請求項１〜３のいずれかに記載の出力バッファ回路。

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