CN110663185A - 三态输出缓冲器的栅极控制电路 - Google Patents

Abstract

在第一电压域中操作的三态输出缓冲器的栅极控制电路(300A)包含上拉电路(304A)，其耦合在上轨(V_CCB)和第一栅极控制信号(V_P)之间；下拉电路(306A)，其耦合在下轨(接地)和第二栅极控制信号(V_N)之间；和栅极隔离开关(302A)，其耦合在所述第一栅极控制信号(V_P)和所述第二栅极控制信号(V_N)之间。所述栅极隔离开关(302A)包含与NMOS晶体管并联耦合的PMOS晶体管。所述NMOS晶体管由第一启用信号(EN₁)控制，并且所述PMOS晶体管由第二启用信号(EN₂)控制。

Description

三态输出缓冲器的栅极控制电路

技术领域

这大体上涉及栅极控制电路，并且更特别地涉及三态输出缓冲器的栅极控制电路。

背景技术

随着高级微控制器的电源电压持续下降，存在着对将允许这些装置可靠地与传统系统接口连接的低电压电路(例如，转换器产品)的需求。这些低电压转换器进而必须能够支持宽电压范围，以实现最大的应用灵活性。现有产品支持的电压范围为0.8V到3.6V。然而，将来计划更低的操作电压。

发明内容

所描述的实施例提供了一种具有栅极隔离开关的栅极控制电路，所述栅极隔离开关允许上拉晶体管和下拉晶体管由控制信号V_P和V_N共享，但是也允许控制信号V_P和V_N之间的通路在栅极控制电路未使用时关闭。栅极隔离开关可以提供以下一或多项优点：在上电期间将输出保持在高阻抗状态，简化栅极控制电路，最小化总管芯面积，并最小化来自栅极控制电路的静态泄漏。

在一个方面，三态输出缓冲器的栅极控制电路的一个实施例在第一电压域中操作。栅极控制电路包含上拉电路，其耦合在上轨和第一栅极控制信号之间；下拉电路，其耦合在下轨和第二栅极控制信号之间；和栅极隔离开关，其耦合在第一栅极控制信号和第二栅极控制信号之间，所述栅极隔离开关包括与第一NMOS晶体管并联耦合的第一PMOS晶体管，第一NMOS晶体管由第一启用信号控制，并且第一PMOS晶体管由第二启用信号控制。

在一个方面，电压转换器的一个实施例被耦合以将在第一电压域中接收的输入信号转换为在第二电压域中提供的输出信号，其中第一和第二电压域中的每一个可以跨越宽范围低电压。电压转换器包含输入缓冲器，其被耦合以接收输入信号并提供第一输入控制信号和第二输入控制信号，所述输入缓冲器在第一电压域中操作；电平移位器，其被耦合以接收第一和第二输入控制信号并提供输出控制信号；栅极控制电路，其被耦合以接收第一和第二输入控制信号以及输出控制信号并提供第一栅极控制信号和第二栅极控制信号；和输出缓冲器，其被耦合以接收第一栅极控制信号和第二栅极控制信号并提供输出信号，其中电平移位器、栅极控制电路和输出缓冲器各自在第二电压域中操作，所述栅极控制电路包括：上拉电路，其耦合在上轨和第一栅极控制信号之间；下拉电路，其耦合在下轨(接地)和第二栅极控制信号之间；和栅极隔离开关，其耦合在第一栅极控制信号和第二栅极控制信号之间，所述栅极隔离开关包括与第一NMOS晶体管和第二NMOS晶体管并联耦合的第一PMOS晶体管和第二PMOS晶体管，第一和第二NMOS晶体管由第一启用信号控制，并且第一和第二PMOS晶体管由第二启用信号控制，第一PMOS晶体管和第一NMOS晶体管具有第一阈值电压，第二PMOS晶体管和第二NMOS晶体管具有低于第一阈值电压的第二阈值电压。

附图说明

图1描绘了根据一个实施例的输出缓冲器的一个实例。

图2描绘了根据一个实施例的输入缓冲器的一个实施方案。

图3描绘了根据一个实施例的栅极控制电路的一个实施方案。

图3A描绘了根据一个实施例的栅极控制电路的一个实施方案。

图4描绘了根据一个实施例的电平移位器的一个实施方案。

图5A示出了根据一个实施例的加入的辅助晶体管对输出控制信号S_3T和S_2T的作用。

图5B示出了根据一个实施例的随加入的辅助晶体管的一个作用增加的V_OUT幅度。

图6描绘了根据一个实施例的电压转换器的示意图。

图7描绘了常规电压转换器的示意图。

图8A描绘了当图7的电压转换器用标准V_T晶体管操作并且以0.8V操作的输入信号待转换成以3.6V操作的输出信号时的一组信号。

图8B描绘了当图7的电压转换器用低V_T晶体管操作并且以0.6V操作的输入信号待转换成以3.6V操作的输出信号时的一组信号。

图9描绘了可以用于应对宽电压供应范围的输出缓冲器。

图10描绘了常规与非/或非预驱动器的一个实施例。

具体实施方式

在附图中，相似的附图标记指示相似的元件。在本说明书中，术语“耦合(couple/couples)”是指间接的或直接的电连接，除非在被限定为“通信耦合”时，其可以包含无线连接。因此，如果第一装置耦合到第二装置，则所述连接可以通过直接电连接，或者通过经由其它装置和连接的间接电连接。

所描述的实施例是从扩展现有电压转换器的较低电压范围同时保持对当前装置的现有电压范围的支持的需求演变而来的。图7是常规电压转换器700的图。电压转换器700接收在第一电压域中可操作的信号V_IN，并将信号V_IN转换为在第二电压域中可操作的输出信号V_OUT。为了本描述的目的，第一电压域具有由V_CCA表示的上轨，并且第二电压域具有由V_CCB表示的上轨。在附图中，第一和第二电压域的下轨均被示出为接地；使每个下轨等于接地并非必需。

电压转换器700含有四个主要元件：输入缓冲器702、电平移位器704、预驱动器706(其在附图中被示出为与非-或非预驱动器)和输出缓冲器708。输入缓冲器702在第一电压域内操作，所述第一电压域使用上轨V_CCA。电平移位器704在第二电压域中操作，所述第二电压域使用V_CCB但接收在第一电压域中生成的控制信号V_IN1、V_IN2。预驱动器电路706和输出缓冲器708各自在第二电压域中操作。电压转换器700支持1.1-3.6V的电压范围，并且允许每个上轨V_CCA、V_CCB采取本范围内的任何允许值。在至少一个实施例中，电压转换器700是双向的，即尽管所示出的电路将信号从使用V_CCA的电压域转换为使用V_CCB的电压域，但是本电路的第二拷贝(copy)操作以将信号从使用V_CCB的电压域转换为使用V_CCA的电压域。电路上的一或多个引脚可以允许对所需的操作方向进行选择。由于本双向性，两个输出端口都必须能够置于高阻抗模式。为了支持较低电压(当前正在使用的电压和将来计划的电压)，必须对电压转换器700的电路进行更改以支持0.65-3.6V的期望电压范围。本文结合对每个模块的做出的修改详细地描述了模块702-708的各个元件。

并联V_T架构：

由支持宽电压范围引起的主要问题是找到实现最优电路设计架构的硅基互补金属氧化物(CMOS)装置。例如，根据图7的实施例的芯片使用阈值电压等于约700mV的标准V_T晶体管实施并且以1.1V到3.6V范围内的电压操作。对以0.8V操作的本芯片的测试示出在图8A中，其描绘了信号V_IN、V_OUT、V_INT2、V_INT3、V_IN1和V_IN2。输入缓冲器从0V切换到0.8V，但是电平移位器中产生的信号V_INT2、V_INT3未适当地切换。电平移位器中的这种切换的缺少是由于以下事实：标准V_T晶体管的V_T非常接近上电压轨，使得晶体管没有足够的净空来适当地导通。结果，输出信号V_OUT没有被拉高或拉低。

然后，使用阈值电压在整个电路中为约300mV的低V_T晶体管来模拟图7的电路。图8B再次描绘了信号V_IN、V_OUT、V_INT2、V_INT3、V_IN1和V_IN2。在本模拟中，V_OUT适当地操作并对V_IN信号电平的变化提供了良好的响应。然而，由于低V_T晶体管具有更大的泄漏问题，因此低V_T晶体管的使用会引起其它问题。如本说明书中所述，当还存在支持宽范围电压的需求时，本问题会恶化。

下面的表1和表2描绘了具有有两个不同宽度的低电压晶体管的电压转换器700的电路的两个实施方案。表1描绘了PMOS低阈值电压(PCH_LVT)晶体管，其正试图将输出电压V_OUT拉高。VOH是输出电压高电平，并且IOH是输出驱动要求。V_CC表示输出电压的电压域，并且Spec指示输出电压必须保持在“HIGH”值上的指定值以上，以便使输出按规范下降。为PCH_LVT晶体管提供在测试期间获得的实际电压值，首先是宽度为650微米的晶体管，其次是宽度为1200微米的晶体管。为每个晶体管宽度给出三个值，指示工艺和温度：N/27C指示27℃下的标称模型；W/40C指示40℃下的弱模型；并且W/125C指示125C下的弱模型。最初对宽度为650微米的PMOS晶体管进行尺寸设定以允许电路以0.8V操作。然而，在本宽度下，电路无法支持其它电压域中的操作；下方以粗体突出显示的条目均低于规范允许的值。

类似地，表2描绘了N沟道低阈值电压(NCH_LVT)晶体管，其正试图将输出电压V_OUT拉低。这里，Spec指示输出电压必须保持在“LOW”值上的指定值以下，以便使输出按规范下降。还示出了具有两种宽度(200微米和400微米)的NMOS晶体管。同样最初对宽度为200微米的NMOS晶体管进行尺寸设定以允许电路以0.8V操作。电路还是无法支持其它电压域中的操作，如由以粗体突出显示的条目所例示，所述条目低于规范允许的值。

表1

表2

然后，增加NMOS晶体管和PMOS晶体管的宽度，直到在所有允许的电压域中的操作都落在规范范围内，如示出的电压值所示。PMOS晶体管的可以达到跨整个电压范围的操作的最小宽度为1200微米，并且NMOS晶体管的可以达到跨整个电压范围的操作的最小宽度为400微米。尽管可以用这些值来满足电压规范，但对所有晶体管都加大了尺寸，以便满足宽范围电压。此些尺寸加大的晶体管不仅占用了芯片上大量有效面积，而且还会产生输出泄漏，所述泄漏太高而无法令人满意或不具有竞争力。因此，简单地用低V_T晶体管替换电压转换器700中的所有晶体管不是可行的解决方案。

扩展电压范围的另一种可能的解决方案是在输出缓冲器中串联堆叠几个低V_T晶体管。电路中的问题由以下事实引起：尽管本电路需要低V_T晶体管，但低V_T晶体管仍必须能够应对3.6V。堆叠低V_T晶体管允许这些晶体管中的每一个具有较低的击穿电压(V_DS)，因为两个晶体管均未暴露于整个电压范围。使晶体管经受较低电压允许了较小晶体管的使用，这进而具有较少的泄漏。使用本配置，图9描绘了输出缓冲器900，其包含串联堆叠在上轨V_CCB和输出节点V_OUT之间的两个PMOS晶体管M_P1和M_P2，其中电阻器R₅串联耦合在晶体管M_P1、M_P2和输出节点V_OUT之间。两个NMOS晶体管M_N1和M_N2串联堆叠在下轨和输出节点V_OUT之间，其中电阻器R₆串联耦合在晶体管M_N1、M_N2和输出节点V_OUT之间。两个PMOS晶体管M_P1、M_P2各自由栅极控制信号V_P控制，并且两个NMOS晶体管M_N1、M_N2各自由栅极控制信号V_N控制。栅极控制信号V_P和V_N均由栅极驱动控制电路提供。申请人已经确定，尽管输出缓冲器900的配置是可操作的，但本配置将需要栅极驱动控制电路的更复杂的电路设计，并且还将对高电压和高温可靠性增加更多的风险。

在下文的描述中，根据以下标号对晶体管进行编号。对于晶体管M_XYZ，X的值为N或P并指示晶体管是NMOS还是PMOS；Y的值为S或L并指示晶体管是标准阈值电压还是低阈值电压；并且Z具有将晶体管与类似晶体管区分开的数值。所描述的实施例是使用将标准V_T设置为700mV并将低阈值电压设置为300mV的专有工艺形成的。然而，所描述的实施例不受本专有工艺的限制，并且也可以使用标准和低阈值电压的其它值。

图1描绘了根据一个实施例的电压转换器的输出缓冲器的一个实例。输出缓冲器100在第二电压域中操作，所述第二电压域在所示的实施例中使用上轨V_CCB。PMOS晶体管M_PL1和M_PS1彼此并联耦合在上轨V_CCB和提供V_OUT的信号线之间。NMOS晶体管M_NL1和M_NS1彼此并联在下轨和提供V_OUT的信号线之间。PMOS晶体管M_PL1和NMOS晶体管M_NL1各自为低V_T晶体管，并且其尺寸设定成可应对1V以下的电压，而PMOS晶体管M_PS1和NMOS晶体管M_NS1各自为标准V_T晶体管，并且其尺寸设定成可应对等于或大于1V的电压。标准V_T晶体管和低V_T晶体管之间的这种尺寸差异通常跨示范性实施例展开。然后，可以使用其它电压范围的尺寸设定。PMOS晶体管M_PL1、M_PS1中的每一个由栅极控制信号V_P控制，并且NMOS晶体管M_NL1、M_NS1中的每一个由栅极控制信号V_N控制；两个控制信号均从预驱动器电路接收。另外，电阻器R₁耦合在PMOS晶体管M_PL1和输出信号V_OUT之间；电阻器R₂耦合在晶体管M_PS1和输出信号V_OUT之间；电阻器R₃耦合在晶体管M_NL1和输出信号V_OUT之间；并且电阻器R₄耦合在晶体管M_NS1和输出信号V_OUT之间。

如下文针对预驱动器电路所述，栅极控制信号V_P和V_N永远不能同时导通。在操作中，当栅极控制信号V_P为低值时，PMOS晶体管M_PL1和M_PS1导通并一起操作以将输出电压V_OUT拉高。当栅极控制信号V_P为高值时，PMOS晶体管M_PL1和M_PS1关断并允许输出电压V_OUT被拉低。当栅极控制信号V_P下降时，低V_T PMOS晶体管M_PL1将首先导通并提供快速响应。标准V_T PMOS晶体管M_PS1在仅当栅极控制信号V_P大于1V时才导通，但可以应对较高电压下所需的较大电流。类似地，当栅极控制信号V_N为高值时，NMOS晶体管M_NL1和M_NS1导通并一起操作以将输出电压V_OUT拉低。低V_T晶体管M_NL1将首先导通并提供快速响应。标准V_T晶体管M_NS1在仅当输入电压大于或等于1V时才导通，但可以应对较高电压下所需的较大电流。

下面的表3和4提供了与表1和2中给出的信息类似的信息，但是示出了其中低V_TPMOS晶体管的栅极具有400微米的宽度和0.4微米的长度；标准V_T晶体管的栅极宽度为800微米的一个实施例的操作电压。低V_T NMOS晶体管的栅极宽150微米，长1.7微米，而标准V_TNMOS晶体管的栅极宽200微米。如这些表中所示，所有操作电平均在规范范围内。

表3

表4

并联V_T架构在可以接收宽范围电压的应用中的使用并不限于图1中所示的实例。图2描绘了根据一个实施例的相同电压转换器的输入缓冲器200。输入缓冲器200在第一电压域中操作，并且包含两个反相器202、204，其接收输入信号V_IN并提供输入控制信号S₁和S₂。

反相器202包含与NMOS低V_T晶体管M_NL2串联耦合在上轨V_CCA和下轨之间的PMOS低V_T晶体管M_PL2。PMOS标准V_T晶体管M_PS2与NMOS标准V_T晶体管M_NS2串联耦合在上轨和下轨之间。晶体管M_PL2、M_PS2、M_NL2和M_NS2中的每一个被耦合以在相应的栅极上接收输入信号V_IN。低V_T晶体管M_PL2和M_NL2之间的中点耦合到标准V_T晶体管M_PS2和M_NS2之间的中点以提供输入控制信号S₁。

反相器204包含与NMOS低V_T晶体管M_NL3串联耦合在上轨和下轨之间的PMOS低V_T晶体管M_PL3。PMOS标准V_T晶体管M_PS3与NMOS标准V_T晶体管M_NS3串联耦合在上轨和下轨之间。晶体管M_PL3、M_PS3、M_NL3和M_NS3中的每一个被耦合以在相应的栅极上接收输入控制信号S₁。低V_T晶体管M_PL3和M_NL3之间的中点耦合到标准V_T晶体管M_PS3和M_NS3之间的中点以提供输入控制信号S₂。

使用所描述的低V_T晶体管与标准V_T晶体管并联耦合的组合允许输入缓冲器200和输出缓冲器100跨0.65V到3.6V的整个电压范围有效地操作。低V_T装置针对1V操作以下的驱动强度(即电流)要求而进行尺寸设定，而标准V_T组件针对较高电压驱动强度要求而进行尺寸设定。低V_T晶体管和标准V_T晶体管并联耦合的组合最小化了静态泄漏电流，同时仍支持全范围的装置操作。如本文中针对电平移位器和预驱动器电路所述，这些模块中的许多晶体管可以利用所描述的并联耦合的低V_T和标准V_T晶体管来实施，以允许跨较大范围电压的操作，同时优化跨扩展范围的操作。

所描述的配置的优点在于，取决于跨全操作电压范围的产品要求，本配置允许设计人员在电路架构中具有另一个自由度。可以分别选择低V_T和标准V_T组件的晶体管宽度和长度，并且PMOS装置和NMOS装置可以各自优化。现在可以实现在比现有装置更大的电压范围内工作的电路。

输出驱动器栅极控制电路

在设计输出缓冲器时，优化栅极控制电路至关重要。当输出缓冲器以三态逻辑操作(即在PMOS上拉和NMOS下拉均未启用的情况下，输出缓冲器可以置于高阻抗状态)时，本优化尤为必要。例如，在电流可以是双向的实施例中，需要高阻抗。如上文所述，图7的电路可以利用电压转换器700的两个拷贝来实施，一个拷贝从第一域转换到第二域，第二拷贝从第二域转换到第一域。在某一时间，两个拷贝中只能有一个处于活动状态，但是两个拷贝共享芯片上的引脚。每当不使用输出缓冲器时，都必须将所述输出缓冲器置于高阻抗模式。如果两个输出装置都短时间启用，栅极控制电路的不适当的设计可能会导致过大的贯穿电流和相应的接地噪声。一种解决本问题的方法将是使栅极驱动器较慢地导通输出装置以最小化贯穿电流，但是这会导致通过数据路径的传播延迟变差。

图7中所示的一种现有解决方案对可置于高阻抗状态的输出使用了与非-或非预驱动器706。图10是预驱动器706的放大再现。预驱动器706包含两个单独的电路：与非电路1002提供栅极控制信号V_P，并且或非电路1004提供栅极控制信号V_N。

与非电路1002具有并联耦合在上轨V_CCB和栅极控制信号V_P之间的两个PMOS晶体管M_P3、M_P4以及串联耦合在栅极控制信号V_P和下轨之间的两个NMOS晶体管M_N3、M_N4。晶体管M_P3和M_N4各自由第一启用信号EN₁控制，并且晶体管M_P4和M_N3各自由从电平移位器电路接收的信号V_INT3控制。

或非电路1004具有串联耦合在上轨V_CCB和栅极控制信号V_N之间的两个PMOS晶体管M_P5、M_P6以及并联耦合在栅极控制信号V_N和下轨之间的两个NMOS晶体管M_N5、M_N6。晶体管M_P5和M_N5各自由第二启用信号EN₂控制，并且晶体管M_P6和M_N6各自由来自电平移位器电路的信号V_INT3控制。在预驱动器706中，信号V_INT3将输入信号的电平移位版本提供给输入缓冲器702，并且控制栅极控制信号V_P和V_N的值以驱动输出缓冲器708中的晶体管。启用信号EN₁和EN₂操作以确保当输出缓冲器置于高阻抗模式时，V_P被拉高以关断输出缓冲器100中的PMOS晶体管M_PL1和M_PS1，并且V_N被拉低以关断NMOS晶体管M_NL1、M_NS1。启用信号EN₁、EN₂还确保输出缓冲器100中的晶体管在上电过程期间被关断。

在使预驱动器电路706适于以扩展范围的电压操作时，大多数晶体管各自用与标准V_T晶体管并联耦合的低V_T晶体管替换，如本文在关于并联V_T架构的部分中所述。然而，由于低V_T晶体管相对于标准V_T晶体管具有额外的泄漏(例如，多出三个数量级)，因此在可能需要低泄露并且电路所需面积需要尽可能小的情况下，除去晶体管也被视为是可取的。

图3描绘了根据一个实施例的栅极控制电路300。栅极控制电路300被具体设计成驱动输出缓冲器，所述输出缓冲器以可以置于高阻抗状态的三态逻辑操作。栅极控制电路300包含四个部分：栅极隔离开关302、上拉电路304、下拉电路306和启用/禁用控制电路308。栅极隔离开关302在必要时提供栅极控制信号V_P与栅极控制信号V_N的隔离，但是在输出缓冲器被启用时允许栅极控制信号V_P和V_N共享上拉电路304和下拉电路306。这与图10的电路1002、1004相反，其中上拉晶体管和下拉晶体管被耦合以控制栅极控制信号V_P，并且另外的上拉晶体管和下拉晶体管被耦合以控制栅极控制信号V_N。启用/禁用控制电路308提供启用信号EN₁、EN₂，其确保栅极控制信号V_P和V_N在必要时可以置于高阻抗。上拉电路304和下拉电路306使用上文所述的并联V_T架构，并提供另外的如下文所述的辅助和启用信号。

启用/禁用控制电路308包含三个反相器，其并联耦合在上轨V_CCB和下轨之间。启用/禁用控制电路308接收输入信号310并提供启用信号EN₁和EN₂。第一反相器包含PMOS晶体管M_P24和NMOS晶体管M_N24；本第一反相器接收输入信号310并提供反相信号312。第二反相器包含PMOS晶体管M_P25和NMOS晶体管M_N25，接收输入信号312并提供启用信号EN₁。第三反相器包含PMOS晶体管M_P26和NMOS晶体管M_N26，接收启用信号EN₁并提供启用信号EN₂。在一个实施例中，启用/禁用控制电路308由应用于含有所描述的栅极控制电路300的芯片上的引脚的设置来控制。在一个实施例中，输入信号310的值由电压转换的方向来控制并且可以也可以通过启用引脚进行设置。

栅极隔离开关302位于栅极控制电路300的中心，并且包含并联耦合在栅极控制信号V_P和栅极控制信号V_N之间的两个PMOS晶体管M_PL9、M_PS9以及两个NMOS晶体管M_NL9、M_NS9。根据并联V_T架构，晶体管M_PL9和M_NL9是低V_T晶体管，其被选择以在1V以下操作，而晶体管M_PS9和M_NS9是标准V_T晶体管，其被选择以在1V以上操作。两个NMOS晶体管M_NL9、M_NS9由第一启用信号EN₁控制，并且两个PMOS晶体管M_PL9、M_PS9由第二启用信号EN₂控制。栅极隔离开关302在输出被启用时连接栅极控制信号V_P和栅极控制信号V_N，并且输出缓冲器被禁用(即处于高阻抗状态)时断开输出信号。尽管栅极隔离开关302被示出为含有标准V_T晶体管和低V_T晶体管，但是本组合在栅极隔离开关302中不是必需的。在未跨越所述实施例的宽范围的另一个实施例(未具体示出)中，栅极隔离开关302仅包含由第一启用信号控制的单个NMOS晶体管和由第二启用信号控制的单个PMOS晶体管。使用栅极隔离开关302替换与非/或非栅极驱动器可以减小总低V_T晶体管宽度，同时保持一致的驱动导通。

输出栅极上拉电路304包含并联耦合在上轨V_CCB和栅极控制信号V_P之间的五个晶体管。PMOS晶体管M_PL8和M_PS8是主上拉晶体管并由输出控制信号S_3T控制，所述输出控制信号S_3T是从电平移位器电路接收的并且将响应于电压转换器接收的输入信号来驱动栅极控制信号V_P。然而，在整个电压转换器的开发期间中，有必要偏态设定整个电压转换器中的PMOS晶体管相对于NMOS晶体管的尺寸。由于本偏态设定关系，提供了辅助NMOS晶体管M_NL7和M_NS7，其各自由从输入缓冲器200接收的输入控制信号S₁控制。对这些辅助NMOS晶体管M_NL7、M_NS7操作以辅助主PMOS晶体管M_PL8、M_PS8的确切方式的描述在本文中参照描述电压移位器的部分。使用标准V_T晶体管和低V_T晶体管提供了跨整个电压范围的最优传播延迟，而NMOS辅助晶体管的使用在必要时提供了电源升压。上拉电路304中的最终晶体管是PMOS晶体管M_PL12，其由启用信号EN₁控制。PMOS晶体管M_PL12可以在电路上电期间使用以将栅极控制信号V_P拉高并将PMOS输出晶体管M_PL1、M_PL2关断。本晶体管可以如图所示实施，也可以使用并联的低V_T和标准V_T晶体管实施。

以类似的方式，输出栅极下拉电路306包含并联耦合在栅极控制信号V_N和下轨之间的五个晶体管。NMOS晶体管M_NL11和M_NS11是主下拉晶体管，并且也由来自电平移位器电路的输出控制信号S_3T控制。晶体管M_NL11、M_NS11响应于由电压转换器接收的输入信号来驱动栅极控制信号V_N。提供了辅助NMOS晶体管M_NL10和M_NS10，其各自由同样从输入缓冲器200接收的输入控制信号S₂控制。根据第一电压域驱动的一对NMOS晶体管和根据第二电压域驱动的一对NMOS晶体管的使用提供了跨整个电压范围的最优传播延迟。对辅助NMOS晶体管M_NL10、M_NS10的操作的进一步描述再次参照本文中描述电压移位器的部分。输出栅极下拉电路306中的最终晶体管是NMOS晶体管M_NL12，其由启用信号EN₂控制。NMOS晶体管M_NL12可以在电路上电期间使用以将栅极控制信号V_N拉低并将NMOS输出晶体管M_NL1、M_NL2关断。与晶体管M_PL12一样，晶体管M_PL12可以如图所示实施，也可以使用并联的低V_T和标准V_T晶体管实施。

当期望将输出缓冲器置于高阻抗模式时，可以使用输入信号310来将启用信号EN₁设置在下轨并将启用信号EN₂设置在上轨。本设置导通PMOS晶体管M_PL12以拉高V_P并关断输出缓冲器100中的PMOS晶体管；本设置还导通NMOS晶体管M_NL12以拉低V_N并且关断输出缓冲器100中的NMOS晶体管。同时，栅极隔离开关302的晶体管M_PL9、M_NL9、M_PS9、M_NS9都被关断。在正常操作期间，启用信号EN₁设置在上轨，并且启用信号EN₂设置在下轨以关断PMOS晶体管M_PL12和NMOS晶体管M_NL12，从而允许上拉电路304和下拉电路306中的其它晶体管控制V_P和V_N的值。本设置还导通栅极隔离开关302中的开关。尽管未在图3中具体示出，但也可以使用先前描述的并联架构来实施启用/禁用控制电路308。

与过去已经广泛使用的预驱动器电路706相比，所描述的预驱动器电路仅使用PMOS栅极驱动器的上拉装置和NMOS栅极驱动器的下拉装置以及连接传输门。栅极控制电路300有效地从设计中除去了晶体管M_N4和M_P5，同时结合了相关的启用信号，并且另外利用了并联V_T架构和跨宽电压范围提供帮助的辅助晶体管的的优势。从时序的角度来看，使用栅极隔离开关302、栅极控制电路300提供了更简单的控制电路。

应当注意，尽管所描述的栅极隔离开关302最初被设计成以要求使用并联V_T架构的宽范围的电压操作，但栅极隔离开关302也可以在不使用并联架构的电路中实施。图3A描绘了根据一个实施例的栅极控制电路300A。在本简化实施例中，栅极隔离开关302A包含与NMOS晶体管M_N27并联耦合在栅极控制信号V_P和栅极控制信号V_N之间的PMOS晶体管M_P27。NMOS晶体管M_N27的栅极由启用信号EN₁控制，并且PMOS晶体管M_P27的栅极由启用信号EN₂控制。上拉电路304A可以被配置成具有晶体管耦合到上轨和栅极控制信号V_P的期望配置。类似地，下拉电路306A也可以被配置成具有晶体管耦合到下轨和栅极控制信号V_N的期望配置。栅极隔离电路302A的这种简化形式可以在栅极控制电路300A为活动状态时将上拉电路304A和栅极控制信号V_P连接到下拉电路306A和栅极控制信号V_N，但在由栅极控制电路300A控制的输出缓冲器置于高阻抗模式时关闭连接。

所描述的实施例是有利的，因为栅极隔离开关302在上电期间固有地将输出保持在高阻抗状态，并且由于传输门而提供天然的先断后通特征。因此，当栅极控制信号V_P从高值变为低值时，栅极控制信号V_P上的电荷必须通过栅极隔离开关302放电。在此之前，栅极控制信号V_N将首先下降，从而关断NMOS输出晶体管M_NL1、M_NS1。只有到那时，栅极控制信号V_P才能通过下拉电路306放电。本连接简化栅极控制电路，最小化总管芯面积，并最小化来自栅极控制电路的静态泄漏。在一个实施例中，与常规与非/或非预驱动器配置相比，栅极隔离开关302的使用提供了以下优点：相较于与非/或非电路，栅极隔离开关302减小百分之五十，总静态泄露电流减少1.3％，并且传播延迟降低34.5％。

电平移位器升压电路

由于扩展电压转换器的电压范围而引起的具有挑战性的问题是设计具有足够瞬态响应的电平移位器400。作为一般设计规则，PMOS晶体管的宽度是NMOS晶体管的宽度的两倍(即2:1的比率)。然而，当电平移位器操作以将信号从0.65V转换为3.6V(即最大向上电平移位)时，NMOS晶体管接收的导通信号几乎不能导通NMOS晶体管，而PMOS晶体管接收的信号要强得多。为了以这种大电压差适当地工作，因此必须将PMOS晶体管宽度选择为显著小于NMOS晶体管宽度。在一个实施例中，所得的PMOS和NMOS晶体管宽度之间的比率为1:3，即PMOS晶体管比通常小得多。尽管晶体管尺寸的这种极端偏态设定在输入信号为低值且输出信号为高值时是必需的，但本偏态设定在输入信号较高且较接近输出的电压电平时会导致较差的低值到高值切换的瞬态响应。较差的瞬态响应进而使得快速切换难以实现。

一种PMOS/NMOS晶体管尺寸的极端偏态设定的可能解决方案可以是使用与PMOS晶体管并联耦合的无源电阻器来上拉输出信号。然而，这些装置将在输出被驱动为低值时为设计带来额外的泄漏电流，并且将由于电阻器必须具有较大电阻值而占用大量面积。

图4描绘了已经根据一个实施例实施的电平移位器400。在所示的设计中，电平移位器400的电平移位电路402是如图7中所示的原始电平移位器，但是在电平移位电路402中，所有先前的晶体管都被低V_T晶体管替换。电平移位电路402由两个PMOS晶体管M_PL15、M_PL16和两个NMOS晶体管M_NL15、M_NL16构成。PMOS晶体管M_PL15与NMOS晶体管M_NL15串联耦合在上轨V_CCB和下轨之间，并且PMOS晶体管M_PL16与NMOS晶体管M_NL16串联耦合V_CCB和下轨之间。PMOS晶体管M_PL15的栅极耦合到PMOS晶体管M_PL16的漏极，并且PMOS晶体管M_PL16的栅极耦合到PMOS晶体管M_PL15的漏极。最后，NMOS晶体管M_NL15的栅极由输入控制信号S₂控制，并且NMOS晶体管M_NL16的栅极由输入控制信号S₁控制；输入控制信号S₁和S₂都在第一电压域中产生。这意味着，NMOS晶体管M_NL15、M_NL16由在第一电压域中产生的信号控制，而PMOS晶体管M_PL15、M_PL16由第二电压域中的信号控制，从而产生上述问题。值得注意的是，在任一电源上，仅将低V_T晶体管用于0.65V到3.6V的全电压范围内的切换能力。低V_T晶体管的宽度被最小化，以保持漏电流尽可能低。

电平移位器400并非提供与PMOS晶体管并联耦合的无源电阻器来上拉输出信号，而是公开了与PMOS晶体管并联耦合的几个NMOS晶体管作为辅助晶体管使用。在所示的实施例中，上拉电路404A包含两个NMOS晶体管M_NL17、M_NS17，其各自与PMOS晶体管M_PL15并联耦合在上轨V_CCB和输出控制信号S_3T之间。NMOS晶体管M_NL17、M_NS17的栅极由输入控制信号S₁控制。第二上拉电路404B包含两个另外的NMOS晶体管M_NL18、M_NS18，其各自与PMOS晶体管M_PL16并联耦合在上轨V_CCB和输出控制信号S_2T之间，并且其栅极由输入控制信号S₂控制。这些辅助NMOS晶体管M_NL17、M_NS17、M_NL18、M_NS18的尺寸与NMOS晶体管M_NL15、M_NL16的尺寸相比较小。在一个实施例中，辅助NMOS晶体管M_NL17、M_NS17、M_NL18、M_NS18具有分别为NMOS晶体管M_NL15、M_NL16的宽度的五分之一到四分之一的宽度。由于NMOS晶体管由输入控制信号S₁、S₂驱动，而PMOS晶体管由输出控制信号S_2T、S_3T驱动，所以上拉电路404的有效性随输入和输出电压电平而按比例增加或减小。因此，当上轨V_CCA的电压为低值时，上拉电路404将仅被弱导通。然而，由于在相同的情况下NMOS晶体管M_NL15、M_NL16的响应较弱，所以不期望来自上拉电路404的强响应。当上轨V_CCA上的电压设置为较高值并且PMOS晶体管M_PL17、M_PL18的偏态设定尺寸的作用非常明显时，上拉电路404的作用较强并且随着上轨V_CCA设置为更高值而继续按比例增加。上拉电路404有助于改善切换时间和数据速率。电平移位器400的最终元件是禁用开关406，其在所描述的实施例中含有单个低阈值电压NMOS晶体管M_NL21。提供禁用开关406以通过阻塞非切换半位电平移位器的电流路径来减小整个位单元的动态电流。因此，当与电平移位器耦合的输出缓冲器置于高阻抗模式时，禁用开关406将关断以防止电平移位器基于输入状态进行切换。尽管在所示实施例中未以并联架构实施，但是禁用开关406也可以在其它实施例中并联实施。低V_T晶体管的宽度被最小化，以保持泄露电流尽可能低。

图5A示出了在所描述的电平移位器400的一个实施方案中的加入的辅助晶体管对输出控制信号S_3T和S_2T的作用。示出了信号S_3T、S_2T中的每一个都具有和不具有辅助NMOS晶体管。辅助NMOS的使用允许输出控制信号S_2T更快地上升，从而更快地关断PMOS晶体管M_PL16并使输出控制信号S_3T更快地下拉。电平移位器400能够更快地翻转，因此由输出控制信号S_3T控制的下游晶体管也更快地切换。使用弱工艺模型和130℃的输入上轨V_CCA等于0.8V且输出上轨V_CCB等于3.3V的测试中，上拉电路404的使用将传播延迟T_PD从15ns改善到14ns。针对输入上轨V_CCA等于1.65V且输出上轨V_CCB等于3.0V使用相同的工艺条件，T_PD从3.48ns改善到3.19ns。本改善对于实现500Mbps的数据速率至关重要。

图5B是图5A中所示的图的较大部分的视图，但是没有输出控制信号S_2T，以便示出由于使用加入的辅助晶体管而导致的V_OUT幅度的增加。如图5B中所示，使用上拉电路404，输出控制信号S_3T摆动得更高。由于输出控制信号S_3T的更高摆动的作用，V_OUT也摆动得更高。如上文所述，当上轨V_CCB为3.0V时，输出高电压不应降至2.3V以下。在V_CCA＝1.65V，V_CCB＝3.0V，弱，130℃，无上拉电路404的情况下以500Mbps数据速率进行操作的测试中，V_OUT的高电平为1.49V，其小于本电平下所需的高电压2.3V。相反，当将上拉电路404加入到电路中时，V_OUT的高电平为2.54V，其大于所需的高电压2.3V。因此，辅助晶体管的加入允许电平移位器为适当操作提供所需的电压电平。本能力跨支持输入和输出电压的范围扩展。

所描述的具有NMOS辅助晶体管的电平移位器是有利的，因为它为根据输入和输出电压电平而进行调整的电平移位器输出提供了升压。当输入信号与输出电压相比处于低电压电平时，NMOS上拉对PMOS晶体管提供的帮助很小，这是理想的，因为PMOS/NMOS比率已经偏态设定得较低。然后，当输入信号电压轨变大时，NMOS上拉提供更多的驱动电流来上拉输出信号，这大大地提高了电平移位器的瞬态响应。由于低偏态设定的PMOS/NMOS比率，这种额外的升压允许电平移位器跨输入和输出电平的宽电压供应范围提供良好的响应时间。另外，有源上拉并未像上文所述的使用无源电阻器那样为设计带来额外的泄漏电流。

图6描绘了根据所描述的实施例的电压转换器600，其大体上是上文所描述的单独电路的再现，但是被提供以给出本文所描述的各个电路的概述。在本说明书中，对NMOS和PMOS晶体管的提及是以一般意义使用的，因此这些晶体管被称为硅基金属氧化物装置，即使大多数栅极实际上由多晶硅制成并且还可以使用除氧化物之外的其它电介质。这些术语涵盖NMOS和PMOS晶体管的变形(无论当前已知或未知)。

在权利要求的范围内，可以在所描述的实施例中进行修改，并且可以存在其它实施例。

Claims (6)

1.一种在第一电压域中操作的三态输出缓冲器的栅极控制电路，所述栅极控制电路包括：

上拉电路，其耦合在上轨和第一栅极控制信号之间；

下拉电路，其耦合在下轨和第二栅极控制信号之间；和

栅极隔离开关，其耦合在所述第一栅极控制信号和所述第二栅极控制信号之间，所述栅极隔离开关包括与第一NMOS晶体管并联耦合的第一PMOS晶体管，所述第一NMOS晶体管由第一启用信号控制，并且所述第一PMOS晶体管由第二启用信号控制。

2.根据权利要求1所述的栅极控制电路，其中当所述三态输出缓冲器被启用时，所述第一启用信号为高值且所述第二启用信号为低值；并且当所述三态输出缓冲器处于高阻抗时，所述第一启用信号为低值且所述第二启用信号为高值。

3.根据权利要求2所述的栅极控制电路，其中所述栅极隔离开关进一步包括与第二NMOS晶体管并联耦合的第二PMOS晶体管(M_PL9)，所述第二NMOS晶体管由所述第一启用信号控制，并且所述第二PMOS晶体管由所述第二启用信号控制，所述第一PMOS晶体管和所述第一NMOS晶体管各自具有第一阈值电压，并且所述第二PMOS晶体管和所述第二NMOS晶体管各自具有低于所述第一阈值电压的第二阈值电压。

4.根据权利要求3所述的栅极控制电路，其中所述上拉电路包括：

第一PMOS晶体管和第二PMOS晶体管，其并联耦合在所述上轨和所述第一栅极控制信号之间，各自具有由输出控制信号控制的栅极；

第一NMOS晶体管和第二NMOS晶体管，其并联耦合在所述上轨和所述第一栅极控制信号之间，各自具有由第一输入控制信号控制的栅极；和

第三PMOS晶体管，其耦合在所述上轨和所述第一栅极控制信号之间并且具有由所述第一启用信号控制的栅极；

所述第一PMOS晶体管和所述第一NMOS晶体管各自具有所述第一阈值电压，所述第二PMOS晶体管、所述第二NMOS晶体管和所述第三PMOS晶体管各自具有所述第二阈值电压。

5.根据权利要求4所述的栅极控制电路，其中所述下拉电路包括：

第三NMOS晶体管和第四NMOS晶体管，其并联耦合在所述第二栅极控制信号和所述下轨之间，各自具有由所述输出控制信号控制的栅极；

第五NMOS晶体管和第六NMOS晶体管，其并联耦合在所述第二栅极控制信号和所述下轨之间，各自具有由第二输入控制信号控制的栅极；和

第七NMOS晶体管，其耦合在所述第二栅极控制信号和所述下轨之间并且具有由所述第二启用信号控制的栅极；

所述第三NMOS晶体管和所述第五NMOS晶体管各自具有所述第一阈值电压，所述第四PMOS晶体管、所述第六NMOS晶体管和所述第七NMOS晶体管各自具有所述第二阈值电压。

6.一种电压转换器，其被耦合以将在第一电压域中接收的输入信号转换为在第二电压域中提供的输出信号，其中所述第一和第二电压域中的每一个都可以跨越宽低电压范围，所述电压转换器包括：

输入缓冲器，其被耦合以接收所述输入信号并提供第一输入控制信号和第二输入控制信号，所述输入缓冲器在所述第一电压域中操作；

电平移位器，其被耦合以接收所述第一和第二输入控制信号并提供输出控制信号；

栅极控制电路，其被耦合以接收所述第一和第二输入控制信号以及所述输出控制信号并提供第一栅极控制信号和第二栅极控制信号；和

输出缓冲器，其被耦合以接收所述第一栅极控制信号和所述第二栅极控制信号并提供所述输出信号，其中所述电平移位器、所述栅极控制电路和所述输出缓冲器各自在所述第二电压域中操作，

所述栅极控制电路包括：

上拉电路，其耦合在上轨(V_CCB)和第一栅极控制信号(V_P)之间；

下拉电路，其耦合在下轨(接地)和第二栅极控制信号之间；和

栅极隔离开关，其耦合在所述第一栅极控制信号和所述第二栅极控制信号之间，所述栅极隔离开关包括与第一NMOS晶体管和第二NMOS晶体管并联耦合的第一PMOS晶体管和第二PMOS晶体管，所述第一和第二NMOS晶体管由第一启用信号控制，并且所述第一和第二PMOS晶体管由第二启用信号控制，所述第一PMOS晶体管和所述第一NMOS晶体管具有第一阈值电压，所述第二PMOS晶体管和所述第二NMOS晶体管具有低于所述第一阈值电压的第二阈值电压。

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