JP2011124683A - 出力バッファ回路、入力バッファ回路、及び入出力バッファ回路 - Google Patents

Abstract

【課題】スルーレートを適切に調整可能なバッファ回路を提供する。
【解決手段】
ＣＭＯＳ出力バッファ回路は、バッファ回路Ｂｕｆｆｅｒ［１］〜［４］を備えている。各バッファ回路は、電源電圧端子又は接地端子と出力端子との間にトランジスタＰＯ及びＮＯを有している。各バッファ回路中の複数個のトランジスタＰＯ及びＮＯは、外部からの制御信号に従い選択的に動作可能な状態とされる。各バッファ回路中の３個のトランジスタＰＯは、所定のサイズ比を有するように形成されている。
【選択図】図１

Description

本発明は、半導体集積回路において入出力パッドと各種回路との間に配置される出力バッファ回路、入力バッファ回路、及び入出力バッファ回路に関する。

半導体集積回路においては、入出力パッドと各種回路との間にバッファ回路が配置されている。このようなバッファ回路は、半導体集積回路の仕様その他に応じて数段階に渉ってスルーレートを変更可能にすることが要求され、そのような要求に応えたバッファ回路も提案されている（例えば、特許文献１参照）。例えば、複数段のバッファ回路を備え、そのうちの一部のみを選択的に駆動させるか、或いは全てを駆動するかによって、低駆動状態（Ｕｎｄｅｒ Ｄｒｉｖｅ）、通常駆動状態（Ｎｏｒｍａｌ）、高駆動状態（Ｏｖｅｒ Ｄｒｉｖｅ)の如く数段階にスルーレートを変更可能とされる。
しかし、このように数段階に亘ってスルーレートを調整する場合、トランジスタの特性が製造工程においてばらつくことにより、各バッファ回路の駆動能力が変化し、各駆動状態の駆動能力の差が所望のものと異なってしまうことがあった。このように各段のバッファ回路の駆動能力が想定よりも変化してしまうことは、入出力信号のタイミング精度を悪化させ、回路の高速な動作を阻害する。

特開２００１−５０６８２１号公報

本発明は、スルーレートを適切に調整可能なバッファ回路を提供することを目的とする。

本発明の一の態様に係る出力バッファ回路は、入力信号の変化に対応して動作して出力端子の出力信号を変化させるトランジスタを含むバッファ回路を複数個備え、複数個の前記バッファ回路を選択的に駆動させることが可能に構成された出力バッファ回路において、複数個の前記バッファ回路の各々は、所定の固定電圧を供給する固定電圧端子と出力端子との間に電流経路を並列に形成され、外部からの制御信号に従い選択的に動作可能な状態とされる複数個の出力トランジスタを有し、複数個の前記バッファ回路の各々が有する複数個の前記出力トランジスタは、所定のサイズ比を有するように形成されていることを特徴とする。

また、本発明の一の態様に係る入力バッファ回路は、第１の固定電圧を供給する第１固定電圧端子と出力端子との間に電流経路を形成する複数個の第１導電型のトランジスタと、第２の固定電圧を供給する第２固定電圧端子と前記出力端子との間に電流経路を形成する複数個の第２導電型のトランジスタと、複数個の前記第１導電型のトランジスタのゲート及び複数個の前記第２導電型のトランジスタのゲートに共通接続される入力端子と、複数個の前記第１導電型のトランジスタのドレイン及び複数個の前記第２導電型のトランジスタのドレインに接続される出力端子と、前記第１固定電圧端子と前記第１導電型のトランジスタのソースとの間に電流経路を形成し選択的に導通して前記第１導電型のトランジスタを動作状態と非動作状態との間で切り替える第１のトリミングトランジスタと、前記第２固定電圧端子と前記第２導電型のトランジスタのソースとの間に電流経路を形成し選択的に導通して前記第２導電型のトランジスタを動作状態と非動作状態との間で切り替える第２のトリミングトランジスタとを備え、複数個の前記第１導電型のトランジスタ、及び前記第２導電型のトランジスタは、それぞれ所定のサイズ比を有するように形成されているたことを特徴とする。

本発明によれば、スルーレートを適切に調整可能なバッファ回路を提供することができる。

本発明の第１の実施の形態に係るＣＭＯＳ出力バッファ回路の回路図である。 本発明の第１の実施の形態に係るＣＭＯＳ出力バッファ回路の比較例の回路図である。 本発明の第２の実施の形態に係るＣＭＯＳ出力バッファ回路の回路図である。 本発明の第３の実施の形態に係るＣＭＯＳ入力バッファ回路の回路図である。 本発明の第４の実施の形態に係るＣＭＯＳ出力バッファ回路の回路図である。 本発明の第５の実施の形態に係るＣＭＯＳ出力バッファ回路の回路図である。 本発明の第５の実施の形態に係るＣＭＯＳ出力バッファ回路の効果を示す説明図である。 本発明の第６の実施の形態に係るＣＭＯＳ入力バッファ回路の回路図である。 本発明の第７の実施の形態に係るＣＭＯＳ出力バッファ回路の回路図である。 本発明の第８の実施の形態に係るＣＭＯＳ入力バッファ回路の回路図である。 本発明の第９の実施の形態に係るＣＭＯＳ入出力バッファ回路の回路図である。 本発明の第１０の実施の形態に係るＣＭＯＳ入出力バッファ回路の回路図である。 本発明の第１１の実施の形態に係るＣＭＯＳ入出力バッファ回路の回路図である。

次に、本発明の実施の形態を、図面を参照して詳細に説明する。

[第１の実施の形態]
最初に、図１を参照して、本発明の第１の実施の形態に係る出力バッファ回路（ＣＭＯＳ出力バッファ回路）を説明する。

この出力バッファ回路は、４段のバッファ回路Ｂｕｆｆｅｒ［１］〜［４］を備えている。これら４段のバッファ回路Ｂｕｆｆｅｒ［１］〜［４］は、必要とされる出力信号のスルーレートに応じて、その一部又は全部が選択的に駆動される。例えば、低駆動状態（Ｕｎｄｅｒ Ｄｒｉｖｅ）ではバッファ回路Ｂｕｆｆｅｒ［１］のみが駆動され、通常駆動状態（Ｎｏｒｍａｌ）ではバッファ回路Ｂｕｆｆｅｒ［１］〜［２］が駆動され、第１高駆動状態（Ｏｖｅｒ Ｄｒｉｖｅ１) では、バッファ回路Ｂｕｆｆｅｒ［１］〜［３］が駆動され、第２高駆動状態（Ｏｖｅｒ Ｄｒｉｖｅ２）では全てのバッファ回路Ｂｕｆｆｅｒ［１］〜［４］が駆動される。

そして、それぞれのバッファ回路Ｂｕｆｆｅｒ［１］〜［４］は、電源電圧端子又は接地端子と出力端子との間に、複数のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ（出力トランジスタ）を並列に接続される形で有している。バッファ回路Ｂｕｆｆｅｒ［１］は、３つのＰＭＯＳトランジスタ（出力トランジスタ）ＰＯＡ１〜ＰＯＡ３、及び３つのＮＭＯＳトランジスタ（出力トランジスタ）ＮＯＡ１〜ＮＯＡ３を有している。バッファ回路Ｂｕｆｆｅｒ［２］は、３つのＰＭＯＳトランジスタＰＯＢ１〜ＰＯＢ３及び３つのＮＭＯＳトランジスタＮＯＢ１〜ＮＯＢ３を有している。バッファ回路Ｂｕｆｆｅｒ［３］は、３つのＰＭＯＳトランジスタＰＯＣ１〜ＰＯＣ３及び３つのＮＭＯＳトランジスタＮＯＣ１〜ＮＯＣ３を有している。バッファ回路Ｂｕｆｆｅｒ［４］は、３つのＰＭＯＳトランジスタＰＯＤ１〜ＰＯＤ３及び３つのＮＭＯＳトランジスタＮＯＤ１〜ＮＯＤ３を有している。

バッファ回路Ｂｕｆｆｅｒ［１］中の３つのＰＭＯＳトランジスタＰＯＡ１〜３は、トランジスタのサイズが一例として１：２：４に設定される。バッファ回路Ｂｕｆｆｅｒ［１］中の３つのＮＭＯＳトランジスタＰＯＡ１〜３も同様に、トランジスタのサイズが一例として１：２：４に設定される。

ＰＭＯＳトランジスタＰＯＡ１〜３は、ゲート信号ＰＧＡ１〜３により導通状態と非導通状態との間で切り替えられる。バッファ回路Ｂｕｆｆｅｒ［１］は、その駆動能力を微調整するため、ＰＭＯＳトランジスタＰＯＡ１〜３の一部のみが動作可能な状態にされ、残りは動作不能の状態に設定され得る。すなわち、図１では図示しないトリミング回路に基づき、ゲート信号ＰＧＡ１〜３のうちのいずれかは、ＣＭＯＳ出力バッファ回路の電源電圧又はそれ以上の電圧（例えばＶＣＣ）に固定され、これによりトランジスタＰＯＡ１〜ＰＯＡ３のいずれかは、非動作状態に固定され得る。

同様に、ＮＭＯＳトランジスタＮＯＡ１〜３は、ゲート信号ＮＧＡ１〜３により導通状態と非導通状態との間で切り替えられる。バッファ回路Ｂｕｆｆｅｒ［１］は、その駆動能力を微調整するためＮＭＯＳトランジスタＮＯＡ１〜３の一部のみが動作可能な状態にされ、残りは動作不能の状態に設定され得る。すなわち、図１では図示しないトリミング回路に基づき、ゲート信号ＮＧＡ１〜３のうちのいずれかは接地電圧ＶＳＳに固定され、これによりトランジスタＮＯＡ１〜ＮＯＡ３のいずれかは、非動作状態に固定され得る。

このようにＰＭＯＳトランジスタＰＯＡ１〜３の一部又は全部を選択的に動作可能な状態とし、またＮＭＯＳトランジスタＮＯＡ１〜３の一部又は全部を選択的に動作可能な状態とすることにより、バッファ回路Ｂｕｆｆｅｒ［１］の駆動能力を他のバッファ回路［２］〜［４］のそれとは独立して微調整することができる。なお、ＰＭＯＳトランジスタＰＯＡ１〜３とＮＭＯＳトランジスタＮＯＡ１〜３とは独立にトリミングが可能である。

以上は、バッファ回路Ｂｕｆｆｅｒ［１］についての説明であるが、その他のバッファ回路Ｂｕｆｆｅｒ［２］〜［４］も同様に構成され、同様に他のバッファ回路とは無関係に（独立して）駆動能力の調整が可能である。なお、例えばバッファ回路Ｂｕｆｆｅｒ［４］の全体を駆動しない場合には、ゲート信号ＰＧＤ１〜３を全てが、ＣＭＯＳ出力バッファ回路の電源電圧又はそれ以上の電圧（例えばＶＣＣ）に固定される。他のバッファ回路Ｂｕｆｆｅｒ［２］、［３］も同様である。
このようにして、各バッファ回路［１］〜［４］の駆動能力が微調整されることにより、上述の低駆動状態（Ｕｎｄｅｒ Ｄｒｉｖｅ）、通常駆動状態（Ｎｏｒｍａｌ）、第１高駆動状態（Ｏｖｅｒ Ｄｒｉｖｅ１)、第２高駆動状態（Ｏｖｅｒ Ｄｒｉｖｅ２）との間の駆動能力の差が、適正に調整される。
なお、図１では、ＣＭＯＳ出力バッファ回路を示したが、ＰＭＯＳトランジスタのみを有するＰＭＯＳ出力バッファ回路、ＮＭＯＳトランジスタを有するＮＭＯＳ出力バッファ回路にも本発明は適用可能である。

図２は、本実施の形態の比較例のＣＭＯＳ出力バッファ回路の構成を示す回路図である。この比較例では、各バッファ回路Ｂｕｆｆｅｒ［１］〜［４］が、それぞれ１つのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを有している。このような構成の場合でも、各バッファ回路中のトランジスタが想定通りのサイズを有していれば問題はない。しかし、製造バラツキ等により、サイズにバラツキが生じた場合には、低駆動状態（Ｕｎｄｅｒ Ｄｒｉｖｅ）、通常駆動状態（Ｎｏｒｍａｌ）、第１高駆動状態（Ｏｖｅｒ Ｄｒｉｖｅ１)、第２高駆動状態（Ｏｖｅｒ Ｄｒｉｖｅ２）との間の駆動能力の差が適切に設定できないという問題が生じる。

本実施の形態では、各段のバッファ回路が複数のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを有しているので、製造バラツキがあった場合でも適切に各段のバッファ回路の駆動能力を設定することができる。

[第２の実施の形態]
次に、図３を参照して、本発明の第２の実施の形態に係る出力バッファ回路（ＣＭＯＳ出力バッファ回路）を説明する。第１の実施の形態と同一の構成要素については、図３において図１と同一の参照符号を付し、その詳細な説明は省略する。

この第２の実施の形態の出力バッファ回路は、図３に示すように、第１の実施の形態の出力バッファ回路に対し、更にイネーブル用ＰＭＯＳトランジスタ、及びイネーブル用ＮＭＯＳトランジスタを追加したものである。
例えば、バッファ回路Ｂｕｆｆｅｒ［１］では、電源電圧端子とＰＭＯＳトランジスタＰＯＡ１〜ＰＯＡ３のソースとの間に、イネーブル用ＰＭＯＳトランジスタＰＯＡ１Ｔ〜ＰＯＡ３Ｔを接続されている。また、接地端子とＮＭＯＳトランジスタＮＯＡ１〜ＮＯＡ３のソースとの間に、イネーブル用ＮＭＯＳトランジスタＮＯＡ１Ｔ〜ＮＯＡ３Ｔが接続されている。その他のバッファ回路Ｂｕｆｆｅｒ［２］〜［４］も同様に接続されている。このイネーブル用ＰＭＯＳトランジスタＰＯＡ１Ｔ〜ＰＯＡ３Ｔは、ゲート信号ＰＧＡ１Ｔ〜３Ｔにより導通制御される。イネーブル用ＮＭＯＳトランジスタＮＯＡ１Ｔ〜ＮＯＡ３Ｔは、ゲート信号ＮＧＡ１Ｔ〜３Ｔにより導通制御される。図示しないトリミング回路によるトリミングの結果は、このゲート信号ＰＧＡ１Ｔ〜３Ｔ、ＮＧＡ１Ｔ〜３Ｔに反映される。他のバッファ回路Ｂｕｆｆｅｒ［２］〜［４］でも同様である。

[第３の実施の形態]
次に、本発明の第３の実施の形態に係るＣＭＯＳ入力バッファ回路を、図４を参照して説明する。この入力バッファ回路は、図４に示すように、ＰＭＯＳトランジスタｐｉ０〜３と、ＮＭＯＳトランジスタｎｉ０〜３を備えている。
ＰＭＯＳトランジスタｐｉ０〜３は、電源電圧端子（ＶＣＣ）と出力端子ＯＵＴｎとの間に電流経路を形成するように接続されている。また、ＮＭＯＳトランジスタｎｉ０〜３は、出力端子ＯＵＴｎと接地端子との間に電流経路を形成するように接続されている。このトランジスタｐｉ０〜３及びｎｉ０〜３のゲートは、この入力バッファ回路の入力端子に共通接続されている。また、これらトランジスタｐｉ０〜３及びｎｉ０〜３のドレインは、この入力バッファ回路の出力端子ＯＵＴｎとされている。

また、トランジスタｐｉ１〜３を選択的に動作可能な状態にするため、トリミングトランジスタｐｉ１Ｔ〜ｐｉ３Ｔが設けられている。トリミングトランジスタｐｉ１Ｔ〜ｐｉ３Ｔは、電源電圧端子とトランジスタｐｉ１〜３のソースとの間に電流経路を形成するように接続されている。トリミングトランジスタｐｉ１Ｔ〜３Ｔは、ＰＭＯＳトランジスタであり、独立したゲート電圧Ｔｒｉｍ３〜５を与えられて導通状態と非導通状態との間で切り替えられる。なお、トランジスタｐｉ０も、トリミングトランジスタｐｉ１Ｔ〜３Ｔと同一のサイズを有するＰＭＯＳトランジスタｐｉ００に接続されているが、このＰＭＯＳトランジスタｐｉ００は、そのゲートが接地され、定常的に導通状態にされる。従って、ＰＭＯＳトランジスタｐｉ０は、定常的に動作可能状態に置かれる。

また、トランジスタｎｉ１〜３を選択的に動作可能な状態にするため、トリミングトランジスタｎｉ１Ｔ〜ｎｉ３Ｔが設けられている。トリミングトランジスタｎｉ１Ｔ〜ｎｉ３Ｔは、ＮＭＯＳトランジスタであり、接地端子とトランジスタｎｉ１〜３のソースとの間に電流経路を形成するように接続されている。トリミングトランジスタｎｉ１Ｔ〜３Ｔは、独立したゲート電圧Ｔｒｉｍ０〜２を与えられて導通状態と非導通状態との間で切り替えられる。なお、トランジスタｎｉ０も、トリミングトランジスタｎｉ１Ｔ〜３Ｔと同一のサイズを有するＮＭＯＳトランジスタｎｉ００に接続されているが、このＮＭＯＳトランジスタｎｉ００は、そのゲートが電源電圧ＶＣＣを定常的に与えられ、定常的に導通状態にされる。従って、ＮＭＯＳトランジスタｎｉ０は、定常的に動作可能状態に置かれる。
この構成において、ゲート電圧Ｔｒｉｍ０〜５が選択的に”Ｈ”又は”Ｌ”とされ、トリミングトランジスタｐｉ１Ｔ〜ｐｉ３Ｔ、及びｎｉ１Ｔ〜ｎｉ３Ｔが動作可能状態と非動作状態のいずれかに選択的に切り替えられる。これにより、インバータ回路を構成するＰＭＯＳトランジスタのトランジスタサイズのトリミングが実行される。

なお、上記の実施の形態では、トランジスタｐｉ０、ｎｉ０は、定常的に動作可能な状態とされているものとして説明をした。これは、トリミング回路においてトリミング情報を取得するための動作を実行する場合や、電源立ち上げ時にトリミング情報を読み出す場合に、このトランジスタｐｉ０、ｎｉ０に電流を流す必要がある場合があるためである。そのような必要がない場合には、このトランジスタｐｉ０、ｎｉ０及びトリミングトランジスタｐｉ００、ｎｉ００は省略してもよい。或いは、トランジスタｐｉ００、ｎｉ００も、トリミングトランジスタとして機能させるようにしてもよい。

[第４の実施の形態]
次に、本発明の第４の実施の形態に係るＣＭＯＳ出力バッファ回路を、図５を参照して説明する。ＣＭＯＳ出力バッファ回路の構造自体は第１の実施の形態と同様であるので、説明は省略する。この第４の実施の形態では、図１のバッファ回路Ｂｕｆｆｅｒ［１］〜［４］のＰＭＯＳトランジスタＰＯＡ１〜ＰＯＡ３、ＰＯＢ１〜３、ＰＯＣ１〜３、ＰＯＤ１〜３をトリミング（トランジスタＰＯＡ１〜３、ＰＯＢ１〜３、ＰＯＣ１〜３、ＰＯＤ１〜３のうちの何個を動作可能な状態とするかを決める作業）をするためのトリミング回路を備えている点で、第１の実施の形態と異なっている。
図５は、そのトリミング回路の具体的構成を示す等価回路図である。このトリミング回路は、スイッチング回路４１、模擬回路４２、定電流回路４３、デコード回路４４、及び検知回路４５を備えている。

模擬回路４２は、ＰＭＯＳトランジスタＴｐｏ１〜３（模擬トランジスタ）を備えている。このＰＭＯＳトランジスタＴｐｏ１〜３は、図１に示すトランジスタＰＯＡ１〜ＰＯＡ３、ＰＯＢ１〜３、ＰＯＣ１〜３、ＰＯＤ１〜３と同様に、トランジスタのサイズ比を１：２：４に設定される。模擬回路４２は、これらのトランジスタＰＯＡ１〜ＰＯＡ３、ＰＯＢ１〜３、ＰＯＣ１〜３、ＰＯＤ１〜３が、所定の条件の下どのような動作を示すかを判定するための回路である。

ＰＭＯＳトランジスタＴｐｏ１〜３は、トランジスタＰＯＡ１〜３と同一のサイズを有していてもよいし、これらよりも小さいサイズを有していてもよい。ＰＭＯＳトランジスタＴｐｏ１〜３がトランジスタＰＯＡ１〜３等よりも小さいサイズを有する場合、定電流回路４３から供給する定電流の大きさも、これに合わせた値に設定される。

これらのトランジスタＴｐｏ１〜３は、電圧ＶＴＲＩＭが印加される電圧端子とノードＮ１との間に電流経路を形成するように接続され、ゲートには図１に示すトランジスタＰＯＡ１〜ＰＯＡ３、ＰＯＢ１〜３、ＰＯＣ１〜３、ＰＯＤ１〜３のゲートに与えられる電圧Ｖｐｇ（例えば接地電圧ＶＳＳ）が印加される。

スイッチング回路４１は、これらのトランジスタＴｐｏ１〜３のソースと電圧ＶＴＲＩＭの電圧端子との間に電流経路を形成するように接続されるＰＭＯＳトランジスタＴｐｏｓ１〜３を有する。これらのトランジスタＴｐｏｓ１〜３は、独立のスイッチング信号ｐｃ１〜３により導通制御される。
また、定電流回路４３は、４つのＮＭＯＳトランジスタＴｎｏｉ１〜４を有する。また、デコード回路４４は、４つのＮＭＯＳトランジスタＴｎｏｓ１〜４を有する。

ＮＭＯＳトランジスタＴｎｏｉ１〜４は、ドレインをノードＮ１に接続され、ソースをＮＭＯＳトランジスタＴｎｏｓ１〜４のドレインに接続されている。また、ＮＭＯＳトランジスタＴｎｏｉ１〜４のゲートには、共通のゲート信号ＮＧＴＲＩＭ１が供給される。ＮＭＯＳトランジスタＴｎｏｓ１〜４のソースは接地されており、ゲートにはデコード信号ｓｐ１〜４が与えられる。

検知回路４５は基準電圧ＶＲＥＦとノードＮ１の電圧Ｖｍｏｎｐｏ１とを入力信号としてその差分を増幅する差動増幅器である。ダイオード接続されたＰＭＯＳトランジスタＤｐ１とＮＭＯＳトランジスタＤｎ１とが電圧ＶＴＲＩＭの電圧端子とノードＮ２との間に電流経路を形成するよう直列接続される一方、同じくＰＭＯＳトランジスタＤｐ２とＮＭＯＳトランジスタＤｎ２とが電圧ＶＴＲＩＭの電圧端子とノードＮ２との間に別の電流経路を形成するよう直列接続される。ＰＭＯＳトランジスタＤｐ１とＤｐ２はそのゲートを共通接続されている。また、ＮＭＯＳトランジスタＤｎ１、Ｄｎ２のゲートには、それぞれ基準電圧ＶＲＥＦとノードＮ１の電圧Ｖｍｏｎｐｏ１が供給される。ノードＮ２と接地端子との間には、ＮＭＯＳトランジスタＤｎ３とＤｎ４が接続されている。ＮＭＯＳトランジスタＤｎ３のゲートには、この差動増幅回路を流れる電流を制御する制御用信号ＩＲＥＦが与えられている。ＮＭＯＳトランジスタＤｎ４のゲートには、この差動増幅回路の動作の開始・停止を制御するための信号ＳＷが与えられている。

また、トランジスタＤｐ２のドレインは、この差増増幅回路の出力信号ＯＵＴＰＵＴｐｏを出力するための出力端子とされている。なお、出力バッファ回路の駆動能力が、出力バッファ回路の出力信号が電源電圧ＶＣＣの１／２の電圧（ＶＣＣ／２）に到達したときの電流で定義される場合において、基準電圧ＶＲＥＦは０．５×ＶＣＣに設定され、電圧ＶＴＲＩＭは、ＶＣＣに設定される。なお、このトリミング回路は、図示しないカウンタを有しており、このカウンタの出力に従って、信号ｐｃ１〜３の出力が切り替わるようにされている。

この図５に示すトリミング回路の動作を以下において詳細に説明する。まず、ゲート信号ＮＧＴＲＩＭを”Ｈ”にした後、デコード信号ｓｐ１〜ｓｐ４を、バッファ回路Ｂｕｆｆｅｒ［１］〜［４］を流れると想定される電流の電流量に合わせて適宜”Ｈ”又は”Ｌ”に設定し、定電流回路４３から供給する定電流の大きさを定める。続いて、スイッチング回路４１においてスイッチング信号ｐｃ１〜３を図示しないカウンタの出力信号に従って適宜”Ｈ”又は”Ｌ”に切り替えて、模擬回路４２中のＰＭＯＳトランジスタＴｐｏ１〜３のうちの一部又は全部に選択的に電流を供給する。こうしてスイッチング信号ｐｃ１〜３を順々に切り替えていく。そして、ＰＭＯＳトランジスタＴｐｏ１〜３に流れる電流と、定電流回路４３が供給する定電流とが均衡したことを検知回路４５が検知した時（出力信号Ｏｕｔｐｕｔｐｏが”Ｈ”から”Ｌ”に変化したとき）の信号ｐｃ１〜３をカウンタ（図示せず）の出力信号に従って特定し、この時の信号ｐｃ１〜３に従い、図１のトランジスタＰＯＡ１〜ＰＯＡ３のいずれを動作させ、いずれを非動作状態とするか（トリミング情報）を決定する。必要に応じて、この動作を、各バッファ回路Ｂｕｆｆｅｒ［１］〜［４］ごとに行うことが可能である。

なお、スイッチング信号ｐｃ１〜３の切り替えは、模擬回路４２中で動作状態となるトランジスタＴｐｏ１〜３の合計のサイズが徐々に大きくなるように段階的に切り替えるようにしてもよいし、サイズが徐々に小さくなるように切り替えてもよい。また、模擬回路４２中のトランジスタＴｐｏの数は、１つのバッファ回路Ｂｕｆｆｅｒ［ｉ］の中のＰＭＯＳトランジスタ又はＮＭＯＳトランジスタの数と同じである必要はなく、これと異なる数としてもよい。例えば、図５において、４個以上のトランジスタＴｐｏを設けてもよい。

[第５の実施の形態]
次に、本発明の第５の実施の形態に係るＣＭＯＳ出力バッファ回路を、図６を参照して説明する。ＣＭＯＳ出力バッファ回路の構造自体は第１の実施の形態と同様であるので、説明は省略する。この第５の実施の形態では、第４の実施の形態と同様、トリミング回路に特徴を有するものである。図６において、図５のトリミング回路と同一の構成要素については同一の符号を付し、詳細な説明は省略する。

このトリミング回路は、図５のトリミング回路の構成に加え、更にダミーハーフビット回路４６を有している。このダミーハーフビット回路４６は、ＰＭＯＳトランジスタＴｐｏｓ０及びＴｐｏ０を電圧ＶＴＲＩＭの電圧端子とノードＮ１との間に電流経路を形成するように直列に接続した回路である。トランジスタＴｐｏ０は、トランジスタＴｐｏ１〜３と同様に電圧Ｖｐｇをゲートに与えられて導通状態と非導通状態との間で切り替えられる。また、トランジスタＴｐｏｓ０は、信号ｐｃ１〜３とは別の信号ｐｃ０をゲートに与えられて導通状態と非導通状態との間で切り替えられる。具体的に、トランジスタＴｐｏｓ１〜３の少なくとも１つかが導通状態と非導通状態との間で切り替わる前後の所定のタイミングにおいて、信号ｐｃ０が”Ｌ”から”Ｈ”に切り替わる。その後、信号ｐｃ０が”Ｌ”に戻った後、所定のタイミングで、再度トランジスタＴｐｏｓ１〜３の少なくとも１つが導通状態と非導通状態との間で切り替わる。

トランジスタＴｐｏ０は、トランジスタＴｐｏ１の半分のサイズを有している。すなわち、トランジスタＴｐｏ０〜３は、０．５：１：２：４のサイズ比を有するように形成されている。トランジスタＴｐｏ１が、図１のトランジスタＰＯＡ１のサイズに相当するサイズを有し、トランジスタＴｐｏ０は、このトランジスタＰＯＡ１の半分に相当するサイズを有する。

この図６のトリミング回路によれば、トリミング動作を図５のトリミング回路に比べ一層正確に実行することができる。その理由は、トランジスタＴｐｏ０により、トランジスタサイズを０．５Ｗ（ＷはトランジスタＴｐｏ０のサイズ）のステップアップ幅でステップアップさせてトリミング動作を実行することができるからである。すなわち、信号ｐｃ１〜３の論理の変化と前後して信号ｐｃ０の論理も切り替えることにより、Ｗのステップアップ幅ではなく、０．５Ｗのステップアップ幅でトリミング動作を行うことができる。

図７は、本実施の形態のトリミング回路の効果を示している。この表では、ダミーハーフビット回路４６が無い場合（ｃａｓｅ１〜４）と、ダミーハーフビット回路４６を用いた場合（ｃａｓｅ５〜８）とで、トリミング動作の精度がどの程度変わるかを示している。ｃａｓｅ１〜４、ｃａｓｅ５〜８のいずれの場合にも、図示しないカウンタのカウント値が変化するに従い、トリミング回路において導通するトランジスタＴｐｏｓ１〜３の導通・非導通が切り替えられるが、ｃａｓｅ５〜８では、その間においてトランジスタＴｐｏｓ０も導通・非導通の間で切り替えられる。例えばｃａｓｅ１においては、カウンタのカウント値（出力信号）の下位２ビットが（０、０）（Ｎ−１回目）のときと（１、０）のとき（Ｎ回目）とで、（０，０）の方がより適切なトリミング値（図７では、「ここに答えがあった時」と示している）に近いのであるが、（１、０）を適切なトリミング値として算出してしまう。しかし、ダミーハーフビット回路４６を用いて０．５Ｗずつステップアップさせる場合には、（０、０）の方を適切なトリミング値として算出することができる。同様に、ｃａｓｅ３とｃａｓｅ７でも、ダミーハーフビット回路４６を使用したことによる効果が認められる。

[第６の実施の形態]
次に、本発明の第６の実施の形態に係るＣＭＯＳ入力バッファ回路を、図８を参照して説明する。ＣＭＯＳ入力バッファ回路の構造自体は第３の実施の形態（図４）と同様であるので、説明は省略する。この第６の実施の形態では、図４のＰＭＯＳトランジスタｐｉ１〜３をトリミングするためのトリミング回路に特徴を有する。以下、このトリミング回路の構成を、図８を参照して説明する。このトリミング回路は、スイッチング回路１４１、模擬回路１４２、定電流回路１４３、デコード回路１４４、検知回路４５、ダミーハーフビット回路１４６を備えている。
検知回路４５は、図５の検知回路４５と同一の構造を有する。また、スイッチング回路１４１、定電流回路１４３、デコード回路１４５、ダミーハーフビット回路１４６も、図５のスイッチング回路４１、定電流回路４３、デコード回路４４、ダミーハーフビット回路１４６と同一のものであり、図８中のトランジスタＴｐｉｓ１〜４、トランジスタＴｎｉｉ１〜Ｔｎｉｉ４、及びトランジスタＴｎｉｓ１〜Ｔｎｉｓ４は、図５中のトランジスタＴｐｏｓ１〜４、トランジスタＴｎｏｉ１〜Ｔｎｏｉ４、及びトランジスタＴｎｏｓ１〜Ｔｎｏｓ４に相当する。

模擬回路１４２は、ＰＭＯＳトランジスタＴｐｉ１〜３（模擬トランジスタ）を備えている。このＰＭＯＳトランジスタｐｉ１〜３は、図４に示すトランジスタｐｉ１〜３と同様に、トランジスタのサイズ比を１：２：４に設定される。模擬回路１４２は、これらのトランジスタｐｉ〜３が、所定の条件の下どのような動作を示すかを判定するための回路である。
ＰＭＯＳトランジスタＴｐｉ１〜３は、トランジスタｐｉ１〜３と同一のサイズを有していてもよいし、これらよりも小さいサイズを有していてもよい。ＰＭＯＳトランジスタＴｐｉ１〜３がトランジスタｐｉ１〜３よりも小さいサイズを有する場合、定電流回路１４３から供給する定電流の大きさも、これに合わせた値に設定される。
ただし、このトリミング回路は、図４に示すようなＣＭＯＳ入力バッファのＰＭＯＳトランジスタのトリミング（図４のトランジスタｐｉ１〜３のうちの何個を動作可能な状態にするか）に使用されるものである。このため、模擬回路１４２中のトランジスタＴｐｉ１〜３及びダミーハーフビット回路１４６中のトランジスタＴｐｉ０は、そのゲートをノードＮ１に接続されている。これにより、図４のトランジスタｐｉ１〜３のゲートの電圧が１／２ＶＣＣにある場合における図４のＣＭＯＳ入力バッファ回路の動作をトリミング回路において検証することができる。

[第７の実施の形態]
次に、本発明の第７の実施の形態に係るＣＭＯＳ出力バッファ回路を、図９を参照して説明する。ＣＭＯＳ出力バッファ回路の構造自体は第１の実施の形態と同様であるので、説明は省略する。この第７の実施の形態では、図１のバッファ回路Ｂｕｆｆｅｒ［１］〜［４］中のＮＭＯＳトランジスタＮＯＡ１〜ＮＯＡ３、ＮＯＢ１〜３、ＮＯＣ１〜３、ＮＯＤ１〜３をトリミング（トランジスタＮＯＡ１〜ＮＯＡ３、ＮＯＢ１〜３、ＮＯＣ１〜３、ＮＯＤ１〜３のうちの何個を動作可能な状態とするかを決める作業）するためのトリミング回路として、図９に示すようなトリミング回路を備えている点で、第４及び第５の実施の形態と異なっている。本実施の形態（図９）のようなＮＭＯＳトランジスタ用のトリミング回路に加え、第３の実施の形態（図５）のようなＰＭＯＳトランジスタ用のトリミング回路を併せて備えることも可能である。又は、ＰＭＯＳトランジスタについては、この実施の形態（図９）のＮＭＯＳトランジスタ用のトリミング回路のトリミング結果を反映してトリミングを実行することもできる。

このトリミング回路は、スイッチング回路２４１、模擬回路２４２、定電流回路２４３、デコード回路２４４、検知回路４５、及びダミーハーフビット回路２４６を備えている。なお、ダミーハーフビット回路２４６は、前述のような０．５Ｗのステップアップ幅でのトリミング動作が不要であり、Ｗのステップアップ幅で十分であれば、省略してもよい。

模擬回路２４２は、ＮＭＯＳトランジスタＴｎｏ１〜３を備えている。このＮＭＯＳトランジスタＴｎｏ１〜３は、図１に示すトランジスタＮＯＡ１〜３、ＮＯＢ１〜３、ＮＯＣ１〜３、ＮＯＤ１〜３と同様に、トランジスタのサイズ比を１：２：４に設定される。模擬回路２４２は、これらのトランジスタＮＯＡ１〜３、ＮＯＢ１〜３、ＮＯＣ１〜３、ＮＯＤ１〜３が、所定の条件の下どのような動作を示すかを判定するための回路である。

ＮＭＯＳトランジスタＴｎｏ１〜３は、図１のトランジスタＮＯＡ１〜３と同一のサイズを有していてもよいし、これらよりも小さいサイズを有していてもよい。ＮＭＯＳトランジスタＴｎｏ１〜３がトランジスタＮＯＡ１〜３等よりも小さいサイズを有する場合、定電流回路２４３から供給する定電流の大きさも、これに合わせた値に設定される。

これらのトランジスタＴｎｏ１〜３は、接地端子とノードＮ１との間に電流経路を形成するように接続され、ゲートには、図１に示すトランジスタＮＯＡ１〜３、ＮＯＢ１〜３、ＮＯＣ１〜３、ＮＯＤ１〜３のゲートに与えられる電圧Ｖｎｇ（例えば電圧ＶＣＣＱ）が印加される。

スイッチング回路２４１は、これらのトランジスタＴｎｏ１〜３のソースと接地端子との間に電流経路を形成するように接続されるＮＭＯＳトランジスタＴｎｏｓ１〜３を有する。これらのトランジスタＴｎｏｓ１〜３は、独立のスイッチング信号ｎｃ１〜３により導通制御される。
また、定電流回路２４３は、４つのＰＭＯＳトランジスタＴｐｏｉ１〜４を有する。また、デコード回路２４４は、４つのＰＭＯＳトランジスタＴｐｏｓ１〜４を有する。

ＰＭＯＳトランジスタＴｐｏｉ１〜４は、ドレインをノードＮ１に接続され、ソースをＰＭＯＳトランジスタＴｐｏｓ１〜４のドレインに接続されている。また、ＰＭＯＳトランジスタＴｐｏｉ１〜４のゲートには、共通のゲート信号ＰＧＴＲＩＭ１が供給される。ＰＭＯＳトランジスタＴｐｏｓ１〜４のソースは電圧ＶＴＲＩＭを与えられており、ゲートにはデコード信号ｓｎ１〜４が与えられる。

この図９に示すトリミング回路の動作を以下において詳細に説明する。基本的な動作は図５や図６の回路の動作と殆ど同じである。まず、ゲート信号ＰＧＴＲＩＭ１を”Ｌ”にした後、デコード信号ｓｎ１〜ｓｎ４を、バッファ回路Ｂｕｆｆｅｒ［１］〜［４］を流れると想定される電流の電流量に合わせて適宜”Ｈ”又は”Ｌ”に設定し、定電流回路２４３から供給する定電流の大きさを定める。

続いて、スイッチング回路２４１においてスイッチング信号ｎｃ１〜３を図示しないカウンタの出力信号に従って適宜”Ｈ”又は”Ｌ”に切り替えて、模擬回路２４２中のＮＭＯＳトランジスタＴｎｏ１〜３のうちの一部又は全部に選択的に電流を供給する。こうしてスイッチング信号ｎｃ１〜３を順々に切り替えていく。また、これらのスイッチング信号ｎｃ１〜３の切り替えの間に、スイッチング信号ｎｃ０もスイッチングする。そして、ＮＭＯＳトランジスタＴｎｏ０〜３に流れる電流と、定電流回路２４３が供給する定電流とが均衡したことを検知回路４５が検知した時の信号ｎｃ１〜３をカウンタ（図示せず）の出力信号に従って特定し、この時の信号ｎｃ１〜３に従い、図１のトランジスタＮＯＡ１〜ＮＯＡ３のいずれを動作させ、いずれを非動作状態とするかを決定する。必要に応じて、この動作を、各バッファ回路Ｂｕｆｆｅｒ［１］〜［４］ごとに行うことが可能である。

[第８の実施の形態]
次に、本発明の第８の実施の形態に係るＣＭＯＳ入力バッファ回路を、図１０を参照して説明する。ＣＭＯＳ入力バッファ回路の構造自体は第３の実施の形態（図４）と同様であるので、説明は省略する。この第８の実施の形態は、図４のＮＭＯＳトランジスタｎｉ１〜３をトリミングするためのトリミング回路に特徴を有する。以下、このトリミング回路の構成を、図１０を参照して説明する。このトリミング回路は、スイッチング回路３４１、模擬回路３４２、定電流回路３４３、デコード回路３４４、検知回路４５、ダミーハーフビット回路３４６を備えている。

検知回路４５は、図５の検知回路４５と同一の構造を有する。また、スイッチング回路３４１、定電流回路３４３、デコード回路３４５、ダミーハーフビット回路３４６も、図９のスイッチング回路２４１、定電流回路２４３、デコード回路２４４、ダミーハーフビット回路２４６と同一のものであり、図１０中のトランジスタＴｎｉｓ１〜４、トランジスタＴｐｉｉ１〜４、及びトランジスタＴｐｉｓ１〜４は、図９中のトランジスタＴｎｏｓ１〜４、トランジスタＴｐｏｉ１〜４、及びトランジスタＴｐｏｓ１〜４に相当する。

模擬回路３４２は、ＮＭＯＳトランジスタＴｎｉ１〜３（模擬トランジスタ）を備えている。このＮＭＯＳトランジスタＴｎｉ１〜３は、図４に示すトランジスタｎｉ１〜３と同様に、トランジスタのサイズ比を１：２：４に設定される。模擬回路３４２は、これらのトランジスタｎｉ１〜３が、所定の条件の下どのような動作を示すかを判定するための回路である。
ＮＭＯＳトランジスタＴｎｉ１〜３は、トランジスタｎｉ１〜３と同一のサイズを有していてもよいし、これらよりも小さいサイズを有していてもよい。ＮＭＯＳトランジスタＴｎｉ１〜３がトランジスタｎｉ１〜３よりも小さいサイズを有する場合、定電流回路３４３から供給する定電流の大きさも、これに合わせた値に設定される。
模擬回路３４２中のトランジスタＴｎｉ１〜３及びダミーハーフビット回路１４６中のトランジスタＴｎｉ０は、そのゲートをノードＮ１に接続されている。これにより、図４のトランジスタｎｉ１〜３のゲートの電圧が１／２ＶＣＣにある場合における図４のＣＭＯＳ入力バッファ回路の動作をトリミング回路において検証することができる。

[第９の実施の形態]
次に、本発明の第９の実施の形態に係る入出力バッファ回路を、図１１を参照して説明する。この出力バッファ回路、入力バッファ回路の構造自体は第１の実施の形態（図１）、第３の実施の形態（図４）と同様であるので、説明は省略する。この実施の形態のトリミング回路は、図１１に示すように、図６のＰＭＯＳトランジスタ用のトリミング回路と、図９のＮＭＯＳトランジスタ用のトリミング回路とを併合させたトリミング回路である。更に、図８、図１０のトリミング回路の機能も併せ持っている。これら４種類のトリミング回路による動作を順々に実行させるための構成として、転送ゲートＴＧ１〜４、及びトランジスタｐｓｗｐ２、ｎｓｗｎ２が備えられている。なお、ダミーハーフビット回路４６、２４６も図示しているが、これを省略することも可能である。

転送ゲートＴＧ１は、ＰＭＯＳトランジスタｐｓｗｐ３とＮＭＯＳトランジスタｐｓｗｎ３とから構成される。転送ゲートＴＧ１は、一端に電圧Ｖｐｇを与えられ、信号ｐｓ３ｎ及びｐｓ３ｐがそれぞれ”Ｈ”、”Ｌ”となった場合に電圧Ｖｐｇを他端すなわちトランジスタＴｐｏ０〜３のゲートに転送する。図１１のトリミング回路を図６のトリミング回路として機能させる場合において、この転送ゲートＴＧ１は導通状態とされる。

転送ゲートＴＧ２は、ＰＭＯＳトランジスタｐｓｗｐ１とＮＭＯＳトランジスタｐｓｗｎ１とから構成される。転送ゲートＴＧ２は、一端をトランジスタＴｐｏ０〜３のゲートに接続され且つ他端をノードＮ１に接続され、ゲート信号ｐｓ１ｐ，ｐｓ１ｎに従って導通状態を制御される。図１１のトリミング回路を図８のトリミング回路として機能させる場合において、この転送ゲートＴＧ２は導通状態とされる。

転送ゲートＴＧ３は、ＰＭＯＳトランジスタｎｓｗｐ１とＮＭＯＳトランジスタｎｓｗｎ１とから構成される。転送ゲートＴＧ３は、一端をトランジスタＴｎｉ０〜３のゲートに接続され且つ他端をノードＮ１に接続され、ゲート信号ｎｓ１ｐ，ｎｓ１ｎに従って導通状態を制御される。図１１のトリミング回路を図１０のトリミング回路として機能させる場合において、この転送ゲートＴＧ３は導通状態とされる。

転送ゲートＴＧ４は、ＰＭＯＳトランジスタｎｓｗｐ３とＮＭＯＳトランジスタｎｓｗｎ３とから構成される。転送ゲートＴＧ４は、トランジスタＴｎｉ０〜３のゲートに接続され且つ他端に電圧ｖｎｇを供給され、ゲート信号ｎｓ１ｐ，ｎｓ１ｎに従って導通状態を制御される。転送ゲートＴＧ４は、信号ｎｓ３ｎ及びｎｓ３ｐがそれぞれ”Ｈ”、”Ｌ”となった場合に電圧ＶｎｇをトランジスタＴｎｉ０〜３のゲートに転送する。図１１のトリミング回路を図９のトリミング回路として機能させる場合において、この転送ゲートＴＧ４は導通状態とされる。

また、ＮＭＯＳトランジスタｐｓｗｐ２は、ドレインに電源電圧ＶＣＣを印加され、他端はトランジスタＴｐｏ０〜３のゲートに接続されており、ゲートはゲート信号ｐｓ２ｐを供給されている。
一方、ＮＭＯＳトランジスタｎｓｗｎ２は、ソースに接地電圧を印加され、他端はトランジスタＴｎｉ０〜３のゲートに接続されており、ゲートはゲート信号ｎｓ２ｎを供給されている。

以下、この図１１のトリミング回路の動作手順を説明する。ここでは、この図１１のトリミング回路を、最初に（１）図６のトリミング回路として動作させ，（２）次いで図９のトリミング回路として動作させ，（３）続いて図８のトリミング回路として動作させ、（４）最後に図１０のトリミング回路として動作させる場合を例にとって説明する。もっとも、この順序は任意であり、図６、８，９，１０の回路のうちどの回路が先に動作してもよい。

（９−１）図６のトリミング回路として動作させる場合、転送ゲートＴＧ１、トランジスタｎｓｗｎ２を導通状態とする一方、転送ゲートＴＧ２、ＴＧ３、ＴＧ４及びトランジスタｐｓｗｐ２は非導通状態とされる。その後、第４の実施の形態で説明した動作を実行する。
（９−２）図９のトリミング回路として動作させる場合、転送ゲートＴＧ４、トランジスタｐｓｗｐ２を導通状態とする一方、転送ゲートＴＧ１、ＴＧ２、ＴＧ３及びトランジスタｎｓｗｎ２は非導通状態とされる。その後、第７の実施の形態で説明した動作を実行する。
（９−３）図８のトリミング回路として動作させる場合、転送ゲートＴＧ２、トランジスタｎｓｗｎ２を導通状態とする一方、転送ゲートＴＧ１、ＴＧ３、ＴＧ４及びトランジスタｐｓｗｐ２は非導通状態とされる。その後、第６の実施の形態で説明した動作を実行する。
（９−４）図１０のトリミング回路として動作させる場合、転送ゲートＴＧ３、トランジスタｐｓｗｐ２を導通状態とする一方、転送ゲートＴＧ１、ＴＧ２、ＴＧ４及びトランジスタｎｓｗｎ２は非導通状態とされる。その後、第８の実施の形態で説明した動作を実行する。

[第１０の実施の形態]
次に、本発明の第１０の実施の形態に係る入出力バッファ回路を、図１２を参照して説明する。この出力バッファ回路、入力バッファ回路の構造自体は第１の実施の形態（図１）、第３の実施の形態（図４）と同様であるので、説明は省略する。この第１０の実施の形態のトリミング回路は、図１１のトリミング回路と同様に、図６、図８、図９、図１０のトリミング回路の機能を併せ持ったトリミング回路である。ただし、この実施の形態では、定電流回路２４３、デコード回路２４４が省略されている点で、図１１の実施の形態のトリミング回路と異なっている。その他は、図１０と同一であり、同一の構成要素については同一の符号を付している。
この図１２のトリミング回路を、図９、図１０に示すトリミング回路として動作させる場合には、スイッチング回路４１、及び模擬回路４２から定電流を供給してトリミング動作を実行する。その際、図６及び図８のトリミング回路として動作させた後のトリミング結果が反映されたスイッチング回路４１、および模擬回路４２を用いて、トリミング動作を実行することができる。

以下、この図１２のトリミング回路の動作手順を説明する。ここでも、この図１２のトリミング回路を、最初に（１）図６のトリミング回路として動作させ，（２）次いで図９のトリミング回路として動作させ，（３）続いて図８のトリミング回路として動作させ、（４）最後に図１０のトリミング回路として動作させる場合を例にとって説明する。

（１０−１）図６のトリミング回路として動作させる場合の動作は、第９の実施の形態で説明したのと同一である。
（１０−２）図９のトリミング回路として動作させる場合、転送ゲートＴＧ４を導通状態とする。転送ゲートＴＧ２、トランジスタｐｓｗｐ２、ｎｓｗｎ２は非導通状態とする。信号ｓｐ１〜４は”Ｌ”とする。ただし、転送ゲートＴＧ１は導通状態のまま維持する。そして、信号ｐｃ１〜３も、（１０−１）でのトリミング結果に従った論理状態を維持しておく。なお、ダミーハーフビット回路４６のゲート信号ｐｃ０は”Ｌ”にする。その後、第９の実施の形態と同様に動作させる。

（１０−３）図８のトリミング回路として動作させる場合、第９の実施の形態と同様に動作させて、図４のＣＭＯＳ入力バッファ回路のＰＭＯＳトランジスタについてのトリミング動作を行う。
（１０−４）図１０のトリミング回路として動作させる場合、転送ゲートＴＧ３を導通状態とする。転送ゲートＴＧ４、トランジスタｐｓｗｐ２、ｎｓｗｎ２は非導通状態とする。信号ｓｐ１〜４は”Ｌ”とする。ただし、転送ゲートＴＧ１は導通状態のまま維持する。そして、信号ｐｃ１〜３も、（１０−３）でのトリミング結果に従った論理状態を維持しておく。なお、ダミーハーフビット回路４６のゲート信号ｐｃ０は”Ｌ”にする。その後、第９の実施の形態と同様に動作させる。

以上説明したように、本発明は、図１１のトリミング回路に比べ、回路素子数が少なく、回路面積を小さくすることができる。加えて、ＣＭＯＳ出力バッファ回路及びＣＭＯＳ入力バッファ回路中のＮＭＯＳトランジスタのトリミング動作において、先に実施したＰＭＯＳトランジスタのトリミング結果を模擬回路４２に反映させて、この模擬回路４２の設定に基づいたＮＭＯＳトランジスタのトリミングが可能である。これにより、トリミング上での誤差を、図１１の回路に比べ小さくすることができる。

[第１１の実施の形態]
次に、本発明の第１１の実施の形態に係る入出力バッファ回路を、図１３を参照して説明する。この出力バッファ回路、入力バッファ回路の構造自体は第１の実施の形態（図１）、第３の実施の形態（図４）と同様であるので、説明は省略する。この第１１の実施の形態のトリミング回路は、図９のトリミング回路と同様に、図６、図８、図９、図１０のトリミング回路の機能を併せ持ったトリミング回路である。ただし、この実施の形態では、定電流回路４３、デコード回路４４が省略されている点で、図９の実施の形態のトリミング回路と異なっている（換言すれば、定電流回路２４３、デコード回路２４４が省略されているという点で、第１０の実施の形態と共通している）。その他は、図１０と同一であり、同一の構成要素については同一の符号を付している。
この図１３のトリミング回路を、図６、図８に示すトリミング回路として動作させる場合には、スイッチング回路２４１、及び模擬回路２４２から定電流を供給してトリミング動作を実行する。その際、図９、図１０のトリミング回路として動作させた後のトリミング結果が反映されたスイッチング回路２４１、および模擬回路２４２を用いて、トリミング動作を実行することができる。具体的な動作は図１２のトリミング回路と類似しているので、詳細な説明は省略する。

本発明は、上記で説明した幾つかの実施の形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において様々な変更、追加、削除、改変又は組合せ等が可能である。例えば、上記の実施の形態では、電圧ＶＴＲＩＭが一定であることを前提として説明しているが、電圧ＶＴＲＩＭを様々な値に変更して、その異なる電圧ＶＴＲＩＭの値毎にトリミング結果を得るようにしてもよい。そのような異なる電圧毎のトリミング結果を、ＥＥＰＲＯＭ等に書き込んでおいて、使用電圧の変更がされる毎に設定を切り替えるようにしてもよい。また、上記のトリミングの手順を、ダイソートテストや製品テストの際に自動的に実行する制御回路等を、チップ中に組み込んでおくことも可能である。
或いは、１つのバッファ回路に関し動作条件によって異なる駆動能力を与えたい場合には、異なる条件でトリミング動作を行い、その複数通りのトリミング結果をＥＥＰＲＯＭ等に書き込むようにしてもよい。
以上の実施の形態によれば、チップ毎の製造バラツキや、使用される電源電圧の条件に左右されることなく、バッファ回路の駆動能力の設定をチップ毎に事後的に調整することができる。従って、半導体集積回路の動作の高速化に対して貢献するところが大である。

ＰＯＡ１〜３、ＰＯＢ１〜３、ＰＯＣ１〜３、ＰＯＤ１〜３、ＮＯＡ１〜３、ＮＯＢ１〜３、ＮＯＣ１〜３、ＮＯＤ１〜３・・・出力トランジスタ
ＰＯＡ１Ｔ〜３Ｔ、ＰＯＢ１Ｔ〜３Ｔ、ＰＯＣ１Ｔ〜３Ｔ、ＰＯＤ１Ｔ〜３Ｔ、ＰＯＥ１Ｔ〜３Ｔ、ＮＯＡ１Ｔ〜３Ｔ、ＮＯＢ１Ｔ〜３Ｔ、ＮＯＣ１Ｔ〜３Ｔ、ＮＯＤ１Ｔ〜３Ｔ、ＮＯＥ１Ｔ〜３Ｔ・・・イネーブル用トランジスタ、
ｐｉ１Ｔ、ｐｉ２Ｔ、ｐｉ３Ｔ、ｎｉ１Ｔ、ｎｉ２Ｔ、ｎｉ３Ｔ・・・トリミング用トランジスタ
４１、１４１、２４１、３４１・・・スイッチング回路
４２、１４２、２４２、３４２・・・模擬回路
４３、１４３、２４３、３４３・・・定電流回路
４４，１４４，２４４，３４４・・・デコード回路

Claims (7)

1. 入力信号の変化に対応して動作して出力端子の出力信号を変化させるトランジスタを含むバッファ回路を複数個備え、複数の前記バッファ回路を選択的に駆動させることが可能に構成された出力バッファ回路において、
   複数の前記バッファ回路の各々は、所定の固定電圧を供給する固定電圧端子と出力端子との間に電流経路を並列に形成され、外部からの制御信号に従い選択的に動作可能な状態とされる複数個の出力トランジスタを有し、
   複数の前記バッファ回路の各々が有する複数個の前記出力トランジスタは、所定のサイズ比を有するように形成されている
   ことを特徴とする出力バッファ回路。
2. 複数の前記バッファ回路の各々が有する複数個の前記出力トランジスタのうちのいずれを動作可能な状態とするかを決定するトリミング動作を行うためのトリミング回路を更に備え、
   前記トリミング回路は、
   複数個の前記出力トランジスタが有するサイズ比と同一のサイズ比を有する複数個の模擬トランジスタを有する模擬回路と、
   複数個の前記模擬トランジスタのうちの一部又は全部を選択的に動作可能な状態にするスイッチング回路と、
   前記模擬トランジスタに定電流を供給する定電流回路と、
   前記定電流回路が供給する定電流と前記模擬トランジスタを流れる電流とを比較して出力信号を出力する検知回路と
   を備えたことを特徴とする請求項１記載の出力バッファ回路。
3. 第１の固定電圧を供給する第１固定電圧端子と出力端子との間に電流経路を形成する複数個の第１導電型の入力トランジスタと
   第２の固定電圧を供給する第２固定電圧端子と前記出力端子との間に電流経路を形成する複数個の第２導電型の入力トランジスタと、
   複数個の前記第１導電型の入力トランジスタのゲート及び複数個の前記第２導電型の入力トランジスタのゲートに共通接続される入力端子と、
   複数個の前記第１導電型の入力トランジスタのドレイン及び複数個の前記第２導電型の入力トランジスタのドレインに接続される出力端子と、
   前記第１固定電圧端子と前記第１導電型の入力トランジスタのソースとの間に電流経路を形成し選択的に導通して前記第１導電型の入力トランジスタを動作状態と非動作状態との間で切り替える第１のトリミングトランジスタと、
   前記第２固定電圧端子と前記第２導電型の入力トランジスタのソースとの間に電流経路を形成し選択的に導通して前記第２導電型の入力トランジスタを動作状態と非動作状態との間で切り替える第２のトリミングトランジスタと
   を備え、
   複数個の前記第１導電型の入力トランジスタ、及び前記第２導電型の入力トランジスタは、それぞれ所定のサイズ比を有するように形成されている
   ことを特徴とする入力バッファ回路。
4. 複数個の前記第１導電型の入力トランジスタのいずれを動作可能な状態にするかを決定するトリミング動作、又は複数個の前記第２導電型の入力トランジスタのいずれを動作可能な状態とするかを決定するトリミング動作を行うためのトリミング回路を更に備え、
   前記トリミング回路は、
   複数個の前記第１導電型の入力トランジスタ又は複数個の前記第２導電型の入力トランジスタが有するサイズ比と同一のサイズ比を有する複数個の模擬トランジスタを有する模擬回路と、
   複数個の前記模擬トランジスタのうちの一部又は全部を選択的に動作可能な状態にするスイッチング回路と、
   前記模擬トランジスタに電流を供給する定電流回路と、
   前記定電流回路が供給する定電流と前記模擬トランジスタを流れる電流とを比較して出力信号を出力する検知回路と
   を備えたことを特徴とする請求項３記載の出力バッファ回路。
5. 出力バッファ回路と、入力力バッファ回路とを備えた入出力バッファ回路において、
   前記出力バッファ回路は、
   所定の固定電圧を供給する固定電圧端子と出力端子との間に電流経路を並列に形成され、外部からの制御信号に従い選択的に動作可能な状態とされる複数個の出力トランジスタを有し、
   複数個の前記出力トランジスタは、所定のサイズ比を有するように形成されており、
   前記出力バッファ回路は、前記複数個の前記出力トランジスタのうちのいずれを動作可能な状態にするかを決定するトリミング動作を実行する第１トリミング回路を更に備え、
   前記入力バッファ回路は、
   第１の固定電圧を供給する第１固定電圧端子と出力端子との間に電流経路を形成する複数個の第１導電型の入力トランジスタと
   第２の固定電圧を供給する第２固定電圧端子と前記出力端子との間に電流経路を形成する複数個の第２導電型の入力トランジスタと、
   複数個の前記第１導電型の入力トランジスタのゲート及び複数個の前記第２導電型の入力トランジスタのゲートに共通接続される入力端子と、
   複数個の前記第１導電型の入力トランジスタのドレイン及び複数個の前記第２導電型の入力トランジスタのドレインに接続される出力端子と、
   を備え、
   複数個の前記第１導電型の入力トランジスタ、及び前記第２導電型の入力トランジスタは、それぞれ所定のサイズ比を有し、
   前記入力バッファ回路は、複数個の前記第１導電型の入力トランジスタのいずれを動作可能な状態にするかを決定するトリミング動作、又は複数個の前記第２導電型の入力トランジスタのいずれを動作可能な状態とするかを決定するトリミング動作を行うための第２トリミング回路を更に備え、
   前記第１トリミング回路は、
   複数個の前記出力トランジスタが有するサイズ比と同一のサイズ比を有する複数個の第１模擬トランジスタを有する第１模擬回路と、
   複数個の前記第１模擬トランジスタのうちの一部又は全部を選択的に動作可能な状態にする第２スイッチング回路と
   を備え、
   前記第２トリミング回路は、
   複数個の前記第１導電型の入力トランジスタ又は複数個の前記第２導電型の入力トランジスタが有するサイズ比と同一のサイズ比を有する複数個の第２模擬トランジスタを有する第２模擬回路と、
   複数個の前記第２模擬トランジスタのうちの一部又は全部を選択的に動作可能な状態にする第２スイッチング回路と
   を備え、
   前記第１模擬トランジスタ及び前記第２模擬トランジスタに対し、定電流回路から定電流が供給される
   ことを特徴とする入出力バッファ回路。
6. 前記第１模擬回路を使用してのトリミング動作を実行する場合において、前記第２模擬回路が前記定電流回路として機能するように構成された請求項５記載の入出力バッファ回路。
7. 前記第２模擬回路を使用してのトリミング動作を実行する場合において、前記第１模擬回路が前記定電流回路として機能するように構成された請求項５記載の入出力バッファ回路。

Images