JPH0736580A

JPH0736580A - 出力回路

Info

Publication number: JPH0736580A
Application number: JP20019593A
Authority: JP
Inventors: Atsushi Okamura; 淳岡村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-07-21
Filing date: 1993-07-21
Publication date: 1995-02-07
Anticipated expiration: 2012-04-16
Also published as: JP2601147B2

Abstract

(57)【要約】【目的】ドライブ能力可変の出力端子におけるグリッチ
発生を抑止する出力回路の提供。【構成】最小ドライブ単位の２ⁿ（n=0,1,2,…）倍のド
ライブ能力をもつ出力トランジスタを並設し、ダミーバ
ッファ、比較器、アップダウンカウンタから成るドライ
ブ能力制御回路において、最小ドライブ能力をもつトラ
ンジスタとカウンタのＬＳＢを冗長に設け、カウンタは
最小＋１／−１の範囲でアップ／ダウンしてもＬＳＢ側
の冗長ドライバを用い桁上げを回避することにより、小
さな変化に対するバイナリ的な切り替え制御を廃し、グ
リッチの発生を抑止した出力回路。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路の出力回路に
関し、特に出力端子のドライブ能力を可変に制御可能な
出力回路に関する。

【０００２】

【従来の技術】

［出力バッファ］ディジタル集積回路における従来の出
力バッファについて以下に説明する。

【０００３】ディジタル集積回路の出力は通常、電圧の
レベル又は電流の量を可変することで論理レベルを出力
する。通常のＴＴＬ論理集積回路では、出力端子が2.7
Ｖ以上を出力している場合に“Ｈ”レベルを示し、0.4
Ｖ以下を出力している時に“Ｌ”レベルを示す。

【０００４】図３に従来の出力回路及び負荷の例を示
す。トランジスタ202は“Ｈ”レベルドライブ用、トラ
ンジスタ203は“Ｌ”レベルドライブ用である。出力端
子が“Ｈ”レベルの場合は、トランジスタ202をオン、2
03をオフとする。出力端子が“Ｌ”レベルの場合は、ト
ランジスタ202をオフ、203をオンとする。

【０００５】通常の使用状態では、図２の集積回路の出
力206には、次段の論理集積回路の入力段が接続され
る。これを模式的に示すと負荷抵抗204と負荷容量205で
表わされる。

【０００６】負荷容量が想定より重い場合には出力ディ
レイが大きくなり、逆に負荷容量が軽い場合は信号にオ
ーバーシュートやアンダーシュートが発生する。

【０００７】［ドライブ能力可変出力ドライバ］図４
に、ドライブ能力が×1倍から×16倍まで可変とされた
出力ドライブ回路を示す。

【０００８】図４において、トランジスタ306, 307, 30
8, 309は、Ｐチャンネルトランジスタで、出力をＨレベ
ルにドライブする。また、トランジスタ314, 315, 316,
317は、Ｎチャンネルトランジスタで、出力をＬレベル
にドライブする。図４において、Ｐチャンネル、Ｎチャ
ンネルの両方のトランジスタが同時にオンすることはな
い。

【０００９】ここで、ドライブ能力を可変にするため、
Ｐチャンネル側、及びＮチャンネル側のトランジスタを
複数組用意し、そのいくつかを選択的にドライブするこ
とで、総合的なドライブ能力を決定する。

【００１０】出力のドライブ能力を効率的に均等に変化
させるには、トランジスタのドライブ能力について、ト
ランジスタ306のドライブ能力を最小単位とした場合、
トランジスタ307のドライブ能力をトランジスタ306の２
倍、トランジスタ308のドライブ能力を４倍、トランジ
スタ309のドライブ能力を８倍になるように定める。

【００１１】同様にＮチャンネル側もトランジスタ314
のドライブ能力を最小単位とした場合、トランジスタ31
5のドライブ能力を２倍、トランジスタ316のドライブ能
力を４倍、トランジスタ317のドライブ能力を８倍とす
る。

【００１２】ＭＯＳトランジスタでは、ドライブ能力を
最小ドライブ能力のトランジスタの２ⁿ倍とするには、
例えば、チャネル幅を最小ドライブ能力のトランジスタ
のチャネル幅Ｗ_refの２ⁿ倍とする。

【００１３】この出力ドライバは、ドライブ能力制御信
号301に対して、表１に示すようなドライブ能力を提供
できる。

【００１４】

【表１】

【００１５】［ドライブ能力自動補正回路］図５に、低
レベル電圧側のドライブ能力自動補正回路を示す。

【００１６】トランジスタ409, 410, 411, 412は、ダミ
ーの出力ドライバを構成するものである。これらのトラ
ンジスタは、実際の出力ドライバと同じ大きさのトラン
ジスタ群から構成されている。

【００１７】図５では、各々のトランジスタのディメン
ジョンを次のように決定する。

【００１８】トランジスタ412は、４個のトランジスタ
のうち最も小さなドライブ能力を持ったトランジスタ
で、可変ドライブ能力の最小分解能のドライブ能力を持
つ。

【００１９】また、トランジスタ411は、トランジスタ4
12の２倍のドライブ能力を持ち、トランジスタ410は、
トランジスタ412の４倍のドライブ能力を持ち、トラン
ジスタ409はトランジスタ412の８倍のドライブ能力を持
つようにする。

【００２０】これらのトランジスタのドライブ能力の設
定は、前記ドライブ能力可変ドライバと同じ構成であ
る。

【００２１】トランジスタ409, 410, 411, 412は、いず
れもソース端子を接地415に接続し、ドレインを出力端
子417に接続する。出力端子417は、出力回路がドライブ
するインピーダンスを代表するダミー抵抗413を介して
電源端子414に接続する。

【００２２】ダミーの出力ドライバは出力時、ダミー抵
抗413をドライブし、出力端子417が低電圧レベルとな
る。出力端子417の出力電圧は、低域通過フィルタ405を
通して、高周波成分を除去した安定した低レベルドライ
ブ電圧が比較器406の一方の入力端子に入力される。

【００２３】比較器406の他方の入力端子には、電源電
圧Ｖccを抵抗401, 402で分圧した参照電圧を与える。比
較器406は、低レベルドライブ電圧を参照電圧と比較
し、低レベルドライブ電圧が参照電圧より低い場合アッ
プカウント命令を出力し、逆に、低レベルドライブ電圧
が参照電圧より高い場合ダウンカウント命令を出力す
る。比較器406の出力信号は、アップカウント／ダウン
カウントのいずれか一方を指示する。

【００２４】フリップフロップ408は、比較器406の出力
をクロックに同期してカウンタ407にコマンドとして与
える。

【００２５】カウンタ407は、４ビットのアップダウン
バイナリカウンタで、フリップフロップ408の出力によ
って、カウントアップ又はカウントダウンする。

【００２６】カウンタ407が、カウントアップした場
合、ダミードライバのドライブ能力が増加方向に変化
し、カウントダウンした場合、ダミードライバのドライ
ブ能力が減少方向に変化する。

【００２７】ここで、カウンタの１インクリメント／デ
クリメントに対応するドライブ能力の変化を１ステッ
プ、即ちドライブ能力の最小分解能とする。

【００２８】すなわち、本補正回路は、ダミー出力バッ
ファの出力端子417が参照電圧418に最も近接した電圧に
達するまで、カウンタを調整し続ける。これによって、
目的のドライブ能力に対して１ステップずつの変化で接
近する。

【００２９】［ドライブ能力自動補正過程］図６に、参
照電圧502に出力電圧502が追従していく様子を示す。参
照電圧は、図５の418に示す電圧、出力電圧は図５の417
に示す電圧である。

【００３０】図６は、出力ドライバが非常に理想的な動
作をしている場合の例を示している。出力電圧は、最小
ステップ電圧毎に変化して参照電圧に近付く方向に変化
する。図６に示すように変化単位は１ステップ毎であ
る。

【００３１】図６において、当初、出力電圧より参照電
圧が低いので、カウンタはカウントダウンし、出力電圧
が低下する(図６の503)。

【００３２】次に、出力電圧が参照電圧を超えるとカウ
ンタのカウント方向が変化し、出力電圧は、参照電圧を
はさんでアップダウンを繰り返す。

【００３３】補正回路では、参照電圧をはさんでダミー
出力バッファの出力電圧が１ステップの変動を繰り返す
ところで安定となる。図６において、安定状態は504か
ら開始している。

【００３４】また、途中で参照電圧が変化すると、出力
は、参照電圧の変化方向に追従するように変化する。図
６の505にその様子を示す。

【００３５】［ダミーバッファの出力波形］自動補正回
路のダミー出力バッファの出力端子417は、一定の負荷
を与えられた出力ドライバの出力端子318の出力と同じ
である。したがって、この自動補正回路のドライブ能力
制御出力416を実際の出力ドライバのドライブ能力制御
信号301に与えると、出力ドライバの出力端子318には、
電源電圧／負荷の変動に対して適正なドライブ能力が得
られる。

【００３６】この自動補正回路は、ドライブ出力を常に
変化させ最良の安定点を求めるように作動する。

【００３７】しかしながら、自動補正回路は前述の回路
構成（図５参照）では、出力ドライバがバイナリ形式
（２ⁿ倍）で構成されているため、変化の途中でグリッ
チが発生するという問題を有する。すなわちドライブ能
力の最小分解能に相当する１ステップの変化であって
も、出力端子をドライブするトランジスタの変化如何に
よって、グリッチの起き易い組合せが存在する。

【００３８】図４に示した４ビットのドライブ能力可変
バッファの場合の組合せを用いてグリッチの発生につい
て説明する。

【００３９】図５において、出力端子417が低レベル電
圧を出力する場合について説明する。この場合、高イン
ピーダンス制御端子319が“１”レベルで且つ入力端子3
20が“１”レベルにある。

【００４０】高インピーダンス制御端子319が“１”
で、入力端子320が“１”の状態では、ＡＮＤゲート322
の出力は“１”を出力する。ＡＮＤゲート322の出力
は、ドライブ能力制御信号301の各ビットに対応する信
号330, 331, 332, 333によりＡＮＤゲート310, 311, 31
2, 313においてマスクされ、ドライブ能力制御信号301
のうち“１”のビットに対応するトランジスタ314, 31
5, 316, 317の入力に“１”レベルが出力される。その
結果、トランジスタ314, 315, 316, 317のいずれかがオ
ン状態になる。

【００４１】同時に、ＮＡＮＤゲート321では、入力端
子320をインバータ323により反転した信号と高インピー
ダンス制御端子319とを入力し、信号線324に“１”レベ
ルが出力される。信号線324は、ドライブ能力制御信号3
01の各信号値326, 327, 328,329と、ＯＲゲート302, 30
3, 304, 305でマスクされる。しかし、信号線324が
“１”レベルにあるため、ＯＲゲート302, 303, 304, 3
05の出力は全て“１”レベルになり、トランジスタ306,
307, 308, 309は全てオフ状態となる。

【００４２】その結果、出力端子318は“０”レベル、
即ち低レベル電圧にドライブされる。

【００４３】ここで、初期状態として、トランジスタ31
4, 315, 316がオンであるとする。その後、ドライブ能
力が増大する方に１ステップ変化すると、トランジスタ
314,315, 316はオフ、トランジスタ317がオンになる。

【００４４】ここで、全てのトランジスタのオン及びオ
フが同時に起これば出力端子318には滑らかなドライブ
能力の変化が現れるはずである。

【００４５】しかし、例えばトランジスタのオンになる
までの時間が早く、オフになるまでの時間がより遅い場
合の動作に付いて考えてみる。この仮定は、出力バッフ
ァのバラツキあるいはスキュー等の点から実際上生じう
るものである。図８を参照して、出力端子318の出力電
圧の変化を細かく見ると以下のようになる。

【００４６】１．トランジスタ314, 315, 316がオン、3
17がオフの状態にありドライブ能力７で出力をドライブ
する（図８の701参照）。

【００４７】２．ドライブ能力制御信号が７から８に変
化する。

【００４８】３．変化直後はトランジスタ314, 315, 31
6はオンのまま、317はオンに変化する（図８の702参
照）。

【００４９】４．トランジスタ314, 315, 316はオフ、3
17はオンに落ち着く（図８の704）。

【００５０】図７に、実際の最悪の場合のダミー出力バ
ッファの出力端子417に発生する出力波形を示す。これ
は、ドライブ能力制御端子が、ドライブ能力７と８の間
を変化する場合の例である。図７は、出力端子の電圧を
時間を追って観測した場合の波形である。ドライブ能力
制御信号が、一定の数値の間で変化する場合、グリッチ
603が発生する。

【００５１】次に、高インピーダンス制御端子319が
“１”レベルで、入力端子320が“０”レベルにある場
合について説明する。

【００５２】この場合は、ＡＮＤゲート322の出力325は
“０”レベルとなり、ビットマスク用のＡＮＤゲート31
0, 311, 312, 313でマスクされ、全ての出力が“０”と
なり、出力ドライブトランジスタ314, 315, 316, 317は
オフ状態となる。

【００５３】また、ＮＡＮＤゲート321の出力324は、
“０”レベルになり、ＯＲゲート302,303, 304, 305で
マスクされ、ドライブ能力制御信号301のうち“０”レ
ベルであるビットに対応するトランジスタの入力に
“０”レベルが出力され、トランジスタ306, 307, 308,
309のうち対応するものをオンにし、出力端子318を
“１”レベルにドライブする。

【００５４】高インピーダンス制御端子319が“０”に
なった場合は、信号線324が“１”、信号線325が“０”
となり、全てのドライブトランジスタ306, 307, 308, 3
09, 314, 315, 316, 317をオフにし、出力端子318を高
インピーダンス状態にする。

【００５５】

【発明が解決しようとする課題】図４に示したようなバ
イナリ形式の出力バッファを用いる場合、最も簡単にド
ライブ能力の変更を制御することが出来るが、バイナリ
形式においては、ドライブ能力が１ステップ変化する場
合でも、その変化がドライブ能力と所定の関係にある場
合、出力端子にはグリッチが発生する。

【００５６】特に、図４に示したような制御回路を用い
ることにより出力回路のドライブ能力の制御を行なう場
合には、安定状態時においても、１ステップの増減が恒
常的に発生するため、そのドライブ能力がある特定のパ
ターンにある場合、常にグリッチが発生することにもな
る。

【００５７】ここで発生したグリッチはシステム内で発
生するノイズとなり、システム全体の誤動作を引き起こ
すことさえある。

【００５８】したがって本発明は前記問題を解消し、ド
ライブ能力可変の出力回路において出力ドライバの切り
替えにより発生するグリッチを抑止する回路を提供する
ことを目的とする。

【００５９】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、ドライブ能力可変の出力回路のドライブ
能力を自動補正する制御回路において、出力端子に、最
小ドライブ能力の２ⁿ（n=0,1,2…）倍のドライブ能力を
有する出力トランジスタを複数並設して成る出力トラン
ジスタ群を接続し、前記出力トランジスタ群は前記最小
ドライブ能力を有する出力トランジスタを少くとも２個
含み、前記複数の出力トランジスタをそれぞれ独立に制
御するように構成したドライブ能力制御回路を提供す
る。

【００６０】また、本発明は、ドライブ能力可変の出力
回路であって、出力端子をドライブする出力トランジス
タ群を備え、前記出力トランジスタ群は、最小ドライブ
能力の２ⁿ（n=0,1,2…）倍のドライブ能力を有する複数
の出力トランジスタを並列に接続して成ると共に、前記
最小ドライブ能力の出力トランジスタを少くとも２個含
み、前記出力端子のドライブ能力が、請求項１記載の前
記ドライブ能力制御回路に設けられた前記複数の出力ト
ランジスタを制御する信号によって補正される出力回路
を提供する。

【００６１】さらに、本発明は、ドライブ能力が可変な
出力回路において、出力トランジスタ群、比較器、カウ
ンタ、ゲート手段から構成されたドライブ能力制御回路
の好ましい実施態様を実装した出力回路として、請求項
３以下に記載された出力回路を提供する。

【００６２】

【作用】本発明の作用を以下に説明する。本発明におい
ては、出力回路のドライブ能力を補正するためのドライ
ブ能力自動補正回路において、ダミー出力バッファ及び
出力端子ドライバに冗長ビットを設け、桁上げを回避す
るような構成にすることで安定状態時におけるグリッチ
の発生を抑止することができる。

【００６３】すなわち、本発明においては、出力回路は
最小ドライブ能力の２ⁿ（n=0,1,2,…）倍のドライブ能
力をもつ出力トランジスタを並設し、更にダミー出力バ
ッファ、比較器、アップダウンカウンタから成るドライ
ブ能力制御回路において、最小ドライブ能力をもつトラ
ンジスタと、カウンタの最下位ビットを少くとも２ビッ
トとして冗長に設け、カウンタが最小＋１／−１の範囲
でアップ／ダウンした場合にも最下位ビットに対応した
冗長ドライバを用いることにより桁上げを回避し、安定
状態時において小さな変化に対してバイナリ的な切り替
えにより発生するグリッチを抑止している。

【００６４】

【実施例】図面を参照して、本発明の実施例を以下に説
明する。

【００６５】

【実施例１】［実施例の全体の概説］図１及び２に、本発明の一実施
例を示す。

【００６６】図１は、低レベルのドライブ能力補正回路
で、図２は高レベルのドライブ能力補正回路である。図
１と図２に分割して示された低レベルのドライブ補正回
路と高レベルのドライブ補正回路とはクロック信号Ｃｌ
ｋ115と低レベルドライブ能力制御信号を介して互いに
接続されており全体で出力ドライブの補正回路を構成す
る。

【００６７】本実施例に係るドライブ能力補正回路にお
いて、前述した従来例と同じ構成を持つ全体の構成の説
明は省略し、その特徴部を以下に説明する。

【００６８】図１に、本実施例の低レベル側の補正回路
を示す。ダミー出力バッファ172の出力はダミー出力抵
抗167を介して電源168に接続される。ダミー出力抵抗16
7とダミー出力バッファ172によって生成された低レベル
電圧は、低域通過フィルタ107で濾波され、比較器109
で、低レベル電圧の参照電圧と比較される。

【００６９】低レベル電圧の参照電圧は、電源電圧177
を抵抗101と抵抗102で所望の電圧に分圧して生成され
る。

【００７０】比較器109は、低レベル電圧が参照電圧よ
り低い場合、“１”を出力し、低レベル電圧が参照電圧
より高い場合、“０”を出力する。

【００７１】この出力を、エッジトリガフリップフロッ
プ111でクロック115に同期化し、冗長型アップダウンカ
ウンタ113, 170のアップ／ダウン制御入力に入力する。

【００７２】すなわち、ダミー出力バッファ172の出力
である低レベル電圧が、参照電圧より低い場合、カウン
タ113, 170はクロック115に従ってカウントアップし、
参照電圧より高い場合は、カウントダウンする。カウン
タ出力はダミー出力バッファ172のドライブ能力制御入
力128, 129, 130, 131, 132に入力され、出力ドライブ
能力を制御する。

【００７３】ここで、本発明の特徴部を為すダミー出力
バッファ172について説明する。このバッファは、それ
ぞれドライブ能力が最小ドライブ能力の２ⁿ倍（n=0,1,
2,…）となるような複数トランジスタから成るトランジ
スタ群に最小のドライブ能力を持つトランジスタを１つ
冗長に備えて構成している。

【００７４】実際上は、トランジスタ150, 151が最小単
位のドライブ能力即ち１倍のドライブ能力とすると、ト
ランジスタ152は２倍、トランジスタ153は４倍、トラン
ジスタ154は８倍のドライブ能力になるように設定する
ことになる。

【００７５】図２は、高レベル側のドライブ能力補正回
路である。ブロック174は低レベルドライブ補正回路の
ダミー出力バッファ172と同様の回路であり、低レベル
ドライブ能力補正回路で、補正された能力で低電圧側に
ドライブする。

【００７６】ブロック173は、高電圧側ドライブ用のダ
ミー出力バッファであり、高電圧側の補正に用いる。ブ
ロック173, 174で、各々高レベル／低レベルのドライブ
により分圧された電圧は、図１の低レベル補正回路と同
じように低域通過フィルタ108を介し、内部抵抗103, 10
4で分圧生成された参照電圧と比較器110にて比較され
る。そして比較器110の出力に基づき、前記低レベルド
ライブ回路と同様に、出力ドライブの補正を行い、高レ
ベルのドライブ能力を決定する。

【００７７】［ダミーバッファ］本実施例におけるドラ
イバは、各々のドライブ能力について複数の表現法を持
つ。表２に所定のレベルのドライブ能力を有するトラン
ジスタの組合せを示す。表２において、組合せの欄に記
載された信号名に対応するトランジスタがアクティブに
なることを意味する。

【００７８】

【表２】

【００７９】本実施例におけるバッファは、隣合ったド
ライブ能力（例えば７, ８）の間の変化が繰り返し起こ
った場合において、グリッチの発生を抑止できることを
特徴としている。

【００８０】前述したように、従来の回路では、ドライ
ブ能力制御端子のバイナリ数に桁上げが発生した場合に
グリッチが発生する。

【００８１】本発明においては、ドライブ能力制御端子
に冗長性を持たせ、桁上げを回避するような構成にする
ことで、グリッチの発生を抑えている。ドライブ能力制
御端子の出力が大きく変化する場合には、なおもグリッ
チが発生する可能性はあるが、前記従来例で説明した桁
上げに起因するグリッチの発生は抑止され、特に、従来
出力電圧が参照電圧をはさんで１ステップの変動を繰り
返す安定状態において発生したグリッチは抑止される。

【００８２】［カウンタ制御回路］次にダミー出力バッ
ファを駆動するためのカウンタについて説明する。この
カウンタは、最下位ビットとして冗長なビットを持つカ
ウンタである。

【００８３】カウンタ冗長部170の遷移表を表３に示
す。表３の遷移表では、入力端子のアップ／ダウン, 現
在の状態のＱ×1Ａ, Ｑ×1Ｂから、次の状態のＮ×1Ａ,
Ｎ×1Ｂ, キャリーが決定される。

【００８４】

【表３】

【００８５】次にカウンタの通常カウント部113の遷移
表を表４示す。

【００８６】

【表４】

【００８７】［カウンタの動作例］ここで、カウンタ全
体の動作を例に基づき説明する。まず補正回路が安定状
態に入っているとする。

【００８８】仮に、ドライブ能力が７, ８の間に安定し
ているものとし、ある時点のドライブ能力が７であると
する。その時点における状態は、Ｑ×8, Ｑ×4, Ｑ×2,
Ｑ×1Ａ, Ｑ×1Ｂ＝０, １, １, １, ０と表せる。

【００８９】ドライブ能力が８に変化する時、アップダ
ウン入力はアップ状態され、次のクロックでは、Ｑ×8,
Ｑ×4, Ｑ×2, Ｑ×1Ａ, Ｑ×1Ｂ＝０, １, １, １,
１に変化することができる。

【００９０】次に補正回路はアップダウン入力をダウン
状態に変化し、ドライブ能力が７に変化するように制御
する。ここで、カウンタは、Ｑ×8, Ｑ×4, Ｑ×2, Ｑ
×1Ａ, Ｑ×1Ｂ＝０, １, １, １, ０に戻る。

【００９１】この時、実際上スイッチングするトランジ
スタは、Ｑ×1Ｂに対応するトランジスタだけである。
Ｑ×1Ｂに対応するトランジスタ154は、最小単位のドラ
イブ能力を有し、このトランジタ154のオン／オフに伴
う出力端子の変化は最小電圧ステップとなる。

【００９２】このようにカウンタを制御することで、桁
上げに伴うドライブ段の出力トランジスタの変化を抑止
し、グリッチの発生を防いでいる。

【００９３】［出力ドライバ］出力端子のドライブ能力
制御入力は、ダミー出力バッファの制御入力端子と並列
に接続して制御される。これによってダミー出力バッフ
ァに接続した抵抗負荷に対して最も適切なドライブ能力
で集積回路の全出力端子をドライブすることができる。

【００９４】

【発明の効果】以上説明したとおり、本発明によれば、
ドライブ能力が可変な出力回路のドライブ能力を補正す
るためのドライブ能力自動補正回路において、ダミー出
力バッファ及び出力ドライバに冗長ビットを設け、桁上
げを回避するような構成にすることにより、出力ドライ
バの切り替え時におけるグリッチの発生を抑止すること
ができる。

【００９５】また、本発明においては、最小ドライブ能
力をもつ出力ドライバとカウンタの最下位ビットを冗長
に設け、カウンタが最小＋１／−１の範囲でアップ／ダ
ウンした場合にも最下位ビットに対応した冗長ドライバ
を用いることにより、特に、安定状態時において桁上げ
により発生するグリッチを抑止するという利点を有す
る。

【００９６】さらに、本発明においては、ダミー出力バ
ッファに接続した抵抗負荷に対して最も適切なドライブ
能力で集積回路の全出力端子をドライブすることができ
るという利点を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施例における低レベルのドラ
イブ能力補正回路の構成を示すブロック図である。

【図２】本発明の第１の実施例における高レベルのドラ
イブ能力補正回路の構成を示すブロック図である。

【図３】標準ＴＴＬのドライブ出力の回路構成図であ
る。

【図４】可変ドライブ能力出力ドライバの構成を示す図
である。

【図５】従来のドライブ能力自動補正回路図である。

【図６】可変ドライブ能力ドライバの出力ドライブ能力
の調整過程を示すタイミング図である。

【図７】可変ドライブ能力出力ドライバの出力電圧にお
いてグリッチの発生の様子を示す図である。

【図８】可変ドライブ能力出力ドライバの出力電圧を示
す図である。

【符号の説明】

101, 102, 103, 104 集積回路内部の抵抗 105, 107, 106, 108 低域通過フィルタ 109, 110 比較器 111, 112 エッジトリガＤ型フリップフロップ 113, 114 ３ビットアップダウンカウンタ 118, 119, 120, 121, 122 低レベル電圧ドライブ能力
出力端子 128, 129, 130, 131, 132 ダミー出力バッファの低レ
ベル電圧ドライブ能力制御入力端子 133, 165, 166 接地 135, 136, 137, 138, 139 ２入力ＡＮＤゲート 140, 141, 142, 143, 144 ２入力ＯＲゲート 145, 146, 147, 148, 149 ２入力ＡＮＤゲート 150 Ｎチャンネル出力ドライバ（ドライブ能力×8） 151 Ｎチャンネル出力ドライバ（ドライブ能力×4） 152 Ｎチャンネル出力ドライバ（ドライブ能力×2） 153, 154 Ｎチャンネル出力ドライバ（ドライブ能力×
1） 155 Ｐチャンネル出力ドライバ（ドライブ能力×8） 156 Ｐチャンネル出力ドライバ（ドライブ能力×4） 157 Ｐチャンネル出力ドライバ（ドライブ能力×2） 158, 159 Ｐチャンネル出力ドライバ（ドライブ能力×
1） 160 Ｎチャンネル出力ドライバ（ドライブ能力×8） 161 Ｎチャンネル出力ドライバ（ドライブ能力×4） 162 Ｎチャンネル出力ドライバ（ドライブ能力×2） 163, 164 Ｎチャンネル出力ドライバ（ドライブ能力×
1） 167 ダミー出力インピーダンス設定外部抵抗 168, 169 電源 170, 171 冗長アップダウンカウンタ 172, 173, 174 ダミー出力バッファ 177 電源電圧 201 ＴＴＬ集積回路 202, 203 ＮＰＮトランジスタ 204 負荷抵抗 205 負荷容量 206 出力端子 207 抵抗 208 ダイオード 301 ドライブ能力制御入力 302, 303, 304, 305 ２入力ＯＲゲート 306 Ｐチャンネル出力ドライバ（ドライブ能力×1） 307 Ｐチャンネル出力ドライバ（ドライブ能力×2） 308 Ｐチャンネル出力ドライバ（ドライブ能力×4） 309 Ｐチャンネル出力ドライバ（ドライブ能力×8） 310, 311, 312, 313 ２入力ＡＮＤゲート 314 Ｎチャンネル出力ドライバ（ドライブ能力×1） 315 Ｎチャンネル出力ドライバ（ドライブ能力×2） 316 Ｎチャンネル出力ドライバ（ドライブ能力×4） 317 Ｎチャンネル出力ドライバ（ドライブ能力×8） 318 出力端子 319 高インピーダンス制御端子 320 出力バッファ入力端子 321 ２入力ＮＡＮＤゲート 322 ２入力ＡＮＤゲート 326, 327, 328, 329 高レベルドライブ能力制御信号 330, 331, 332, 333 低レベルドライブ能力制御信号 401, 402 抵抗 403 発振回路 404, 405 フィルタ 406 電圧比較器 407 アップダウンカウンタ 408 エッジトリガＤタイプフリップフロップ 409 Ｎチャンネル出力ドライバ（ドライブ能力×8） 410 Ｎチャンネル出力ドライバ（ドライブ能力×4） 411 Ｎチャンネル出力ドライバ（ドライブ能力×2） 412 Ｎチャンネル出力ドライバ（ドライブ能力×1） 413 ダミー抵抗 414 電源 415 接地 416 ドライブ能力制御出力 501 出力電圧 502 参照電圧 503 ダミーバッファ出力電圧 504 調整回路のロック開始点 505 参照電圧の変化 506 再安定化 507 カウンタのアップダウン入力 508 クロック 601 電圧 602 ドライブ制御入力 603 グリッチ 701 出力ドライブ７の電圧 702 出力ドライブ15に変化 703 出力ドライブ８に変化 704 出力ドライブの８で安定

Claims

【特許請求の範囲】

【請求項１】ドライブ能力可変の出力回路のドライブ能
力を自動補正する制御回路において、出力端子に、最小ドライブ能力の２ⁿ（n=0,1,2…）倍の
ドライブ能力を有する出力トランジスタを複数並設して
成る出力トランジスタ群を接続し、前記出力トランジスタ群は前記最小ドライブ能力を有す
る出力トランジスタを少くとも２個含み、前記複数の出力トランジスタをそれぞれ独立に制御する
ように構成したドライブ能力制御回路。
【請求項２】ドライブ能力可変の出力回路であって、出力端子をドライブする出力トランジスタ群を備え、前記出力トランジスタ群は、最小ドライブ能力の２ⁿ（n
=0,1,2…）倍のドライブ能力を有する複数の出力トラン
ジスタを並列に接続して成ると共に、前記最小ドライブ
能力の出力トランジスタを少くとも２個含み、前記出力端子のドライブ能力が、請求項１記載の前記ド
ライブ能力制御回路に設けられた前記複数の出力トラン
ジスタを制御する信号によって補正される出力回路。
【請求項３】ドライブ能力可変の出力回路において、出力端子をドライブする出力トランジスタ群であって、最小ドライブ能力の２ⁿ（n=0,1,2…）倍のドライブ能力
を有する複数の出力トランジスタを並列に接続して成る
と共に、前記最小ドライブ能力の出力トランジスタを少
くとも２個含む出力トランジスタ群と、前記複数の出力トランジスタを個別に駆動するゲート手
段と、前記出力端子のドライブ能力を補正するカウンタと、一の入力端子には出力ドライバの前記出力端子が接続さ
れ、他の入力端子には所定の参照電圧が接続された比較
器と、を備え、前記カウンタは、最下位ビットを除くビットをカウント
アップまたはカウントダウンする第１のカウンタと、最
下位ビットを制御する第２のカウンタから構成され、前記第２のカウンタは、前記最小ドライブ能力を有する
出力トランジスタと同数の少くとも２ビットから成り、
前記最小ドライブ能力を有する出力トランジスタを制御
するゲート手段に接続され、前記第１のカウンタの出力は最小ドライブ能力の２ⁿ倍
（但し、ｎは０を除く）のドライブ能力を有する出力ト
ランジスタを制御するゲート手段にそれぞれ接続され、前記比較器は、その出力が前記カウンタのアップ／ダウ
ン制御入力端子に接続され、前記出力端子のドライブ能
力を前記参照電圧と比較し、前記比較器の出力信号により前記カウンタをカウントア
ップまたはカウントダウンして出力端子のドライブ能力
を補正するようにした出力回路。
【請求項４】前記第２のカウンタが複数のレジスタから
構成され、カウントアップ時においては、レジスタを１
つずつセットし、全てのレジスタがセット状態にある時
には該全てのレジスタをリセットすると共に前記第１の
カウンタをカウントアップし、カウントダウン時におい
ては、レジスタを１つずつリセットし、全てのレジスタ
がリセット状態にある時には、該全てのレジスタをセッ
トすると共に前記第１のカウンタをカウントダウンする
ことを特徴とする請求項３記載の出力回路。
【請求項５】前記第１のカウンタの出力が、その最上位
ビット側から下位ビット側へ、前記出力トランジスタ群
のうち最もドライブ能力の高い出力トランジスタを制御
するゲート手段からドライブ能力の低い出力トランジス
タを制御するゲート手段へ、順次接続されて成る請求項
３記載の出力回路。