<<実施の形態1>>
図1及び図2はこの発明の実施の形態1の半導体集積回路の構成を示す回路図であり、図1及び図2は切断線A1により分離された出力抵抗制御信号発生回路1及び出力抵抗制御出力バッファ回路2をそれぞれ示している。なお、図50は図1と図2との組合せ関係を示す説明図である。
図2に示すように、出力パッド20に信号を出力する出力抵抗制御出力バッファ(実動作出力バッファ)は、プルアップ側(電源側)のトランジスタQU0〜QU3、QUoffとプルダウン側のトランジスタQD0〜QD3及びQDoffとから構成される。
上記出力抵抗制御出力バッファのプルダウン側及びプルアップ側の出力抵抗(値)は、4ビットのプルダウン出力抵抗制御信号(D3,D2,D1,D0)と、4ビットのプルアップ出力抵抗制御信号(U3,U2,U1,U0)及び出力抵抗制御トリガ信号STRBにより制御される。実施の形態1では、出力バッファの最終段トランジスタのプルダウン側及びプルアップ側の電流量、すなわち出力抵抗はそれぞれトランジスタQD0〜QD3及びQU0〜QU3のゲートに入力する4ビットのバイナリー信号で制御する構成となっている。
トランジスタQD0〜QD3において、チャネル長はすべて等しく、また、チャネル幅Wは8×W(QD0)=4×W(QD1)=2×W(QD2)=W(QD3)の関係を満たしている。また、トランジスタQU0〜QU3において、チャネル長はすべて等しく、また、チャネル幅Wは8×W(QU0)=4×W(QU1)=2×W(QU2)=W(QU3)の関係を満たしている。トランジスタQDoff、QUoffはそれぞれ、トランジスタQD0〜QD3、QU0〜QU3がすべてオフになったとき、出力パッド20がハイインピーダンス状態にならないように、オフセットとして設けられている。
プルアップ側のトランジスタQU0〜QU3、QUoffのドレインは電源(VDDQ)に接続されている。また、出力パッド20は伝送線(図2では図示せず)を介して終端抵抗(図2では図示せず)によって所定の終端電位Vtが終端となっている。
図2に示すように、出力抵抗制御信号発生回路1より出力された4ビットのプルダウン出力抵抗制御信号(D3,D2,D1,D0)、同じく4ビットのプルアップ出力抵抗制御信号(U3,U2,U1,U0)は、出力抵抗制御出力バッファ回路2内に設けられたラッチ回路部17及び16に入力し、その出力信号(D3L,D2L,D1L,D0L)、(U3L,U2L,U1L,U0L)がそれぞれプルダウン側及びプルアップ側の出力抵抗を制御する制御回路19及び18を経て、トランジスタQD0〜QD3、QU0〜QU3のゲートに入力する。また、出力抵抗制御トリガ信号STRBはラッチ回路部16及び17に共通に入力される。
ラッチ回路部16のDラッチ60〜63はT(トグル)入力に出力抵抗制御トリガ信号STRBを共通に受け、それぞれのD入力にプルアップビット制御信号U0〜U3を受ける。そして、Dラッチ60〜63それぞれのQ出力より得られる制御信号U0L〜U3Lとなる。
ラッチ回路部17のDラッチ65〜68はT入力に出力抵抗制御トリガ信号STRBを共通に受け、それぞれのD入力にプルダウンビット制御信号D0〜D3を受ける。そして、Dラッチ65〜68それぞれのQ出力より得られる制御信号D0L〜D3Lとなる。
制御回路18のNANDゲート70〜73は一方入力に制御信号U0L〜U3Lをそれぞれ受け、出力がそれぞれインバータ80〜83の入力に接続される。インバータ80〜83の出力がトランジスタQU0〜QU3のゲートにそれぞれ接続される。
制御回路19のNANDゲート75〜78は一方入力に制御信号D0L〜D3Lをそれぞれ受け、出力がそれぞれインバータ85〜88の入力に接続される。インバータ85〜88の出力がトランジスタQD0〜QD3のゲートにそれぞれ接続される。
データ入力DIがバッファ57の入力に付与され、バッファ57の出力がインバータ58の入力に接続される。そして、バッファ57の出力がNANDゲート70〜73の他方入力及びトランジスタQUoffのゲートに共通に接続されるとともに、インバータ58の出力がNANDゲート75〜78の他方入力及びトランジスタQDoffのゲートに共通に接続される。
一方、図1に示すように、出力抵抗制御信号発生回路1内の、プルダウン側の制御用出力バッファは、プルダウン出力制御用トランジスタ群トランジスタQ′D0〜Q′D3、Q′Doffから成り、トランジスタサイズ(チャネル長、チャネル幅)において、出力抵抗制御出力バッファのトランジスタQD0〜QD3、QDoffとそれぞれ等しく、また、構成も出力抵抗制御出力バッファのプルダウン側のものと同一で、4ビットのバイナリー信号でオン抵抗を制御する構成となっている。これらプルダウン側の制御用トランジスタ群Q′Doff,Q′D0〜Q′D3のソースは接地され、ドレインが共通にパッド25に接続される。パッド25は抵抗Rrefdを介して電源(VDDQ)に接続される。
同様に、プルアップ側の制御用出力バッファは、プルアップ出力制御用トランジスタ群Q′U0〜Q′U3、Q′Uoffから成り、トランジスタサイズ(チャネル長、チャネル幅)において、出力抵抗制御出力バッファのプルアップ側で用いられたトランジスタQU0〜QU3、QUoffとそれぞれ等しく、また、構成も出力抵抗制御出力バッファのプルアップ側のものと同一で、4ビットのバイナリー信号でオン抵抗を制御する構成となっている。これらプルアップ側の制御用トランジスタ群Q′Uoff,Q′U0〜Q′U3のドレインが電源(VDDQ)に接続され、ソースが共通にパッド24に接続される。パッド24は抵抗Rrefuを介して接地される。
カウンタ15から出力される6ビットのカウント値Q0〜Q5を発生させて、ANDゲート51〜54の出力によって、トランジスタQ′D0〜Q′D3、トランジスタQ′U0〜Q′U3のオン、オフを制御し、トランジスタのオン抵抗を変化させる。
カウント値Q0〜Q5のうち上位1ビットであるカウントビットQ5は、プルアップ及びプルダウン出力抵抗を制御するモードか、動作を休止するモードかを指示する。すなわち、カウントビットQ5が“L”レベルの時はANDゲート51〜54によってプルアップビット制御信号U0〜U3及びプルダウンビット制御信号D0〜D3を制御し、Q5が“H”の場合は動作を休止する様な回路構成になっている。
カウントビットQ5が制御用出力バッファのプルダウン及びプルアップ出力抵抗を制御するモードを指示するとき、カウント値Q0〜Q4のうち下位2ビット目から5ビット目のカウントビットQ1〜Q4の値に従って、トランジスタQ′U0〜Q′U3及びトランジスタQ′D0〜Q′D3のオン抵抗が変化する。
カウント値Q0〜Q5のうち下位1ビット(Q0)は出力抵抗制御信号発生回路1のタイミングクロックに使用する。
また、プルアップ側のパッド24より得られる電圧PADupはコンパレータ55の正入力に付与され、プルダウン側のパッド25より得られる電圧PADdnはコンパレータ56の負入力に付与され、パッド30より得られる参照電圧Vrefd(Vrefu;VrefdとVrefuとは同一の値)がコンパレータ55の負入力及びコンパレータ56の正入力に付与される。
コンパレータ55の出力信号S55(第1の判定信号)はフリップフロップ13のD入力に付与され、コンパレータ56の出力信号S56(第2の判定信号)はフリップフロップ14のD入力に付与される。フリップフロップ13はクロック入力にカウントビットQ0を受け、そのQ出力が4ビットフリップフロップ11のクロック入力に接続される。フリップフロップ14はクロック入力にカウントビットQ0を受け、そのQ出力が4ビットフリップフロップ12のクロック入力に接続される。
4ビットフリップフロップ11は、D入力にカウントビットQ1〜Q4を受け、Q出力から4ビットのプルアップ出力抵抗制御信号SU(プルアップビット制御信号U0〜U3)を出力する。すなわち、プルアップビット制御信号U0〜U3がプルアップ出力抵抗制御信号線群L2を介してラッチ回路部16のDラッチ60〜63のD入力に付与される。
4ビットフリップフロップ12は、D入力にカウントビットQ1〜Q4を受け、Q出力から4ビットのプルダウン出力抵抗制御信号SD(プルダウンビット制御信号D0〜D3)を出力する。すなわち、プルダウンビット制御信号D0〜D3がプルダウン出力抵抗制御信号線群L1を介してラッチ回路部17内のDラッチ65〜68のD入力に付与される。
カウンタ15はクロックCLKに同期してカウント値Q0〜Q5をアップカウントする。デコーダ10はカウント値Q0〜Q5に基づき出力抵抗制御トリガ信号STRBを出力する。
図3はデコーダ10の内部構成を示す回路図である。図3に示すように、インバータ91〜93の入力にカウントビットQ1〜Q3をそれぞれ受け、6入力のANDゲート59はカウントビットQ0,Q4及びQ5並びにインバータ91〜93の出力を受け、これら6入力信号のAND演算を行って出力抵抗制御トリガ信号STRBを出力する。
このような構成のデコーダ10は、カウント値Q0〜Q5が(Q0,Q1,Q2,Q3,Q4,Q5)=(1,0,0,0,1,1)となるとき“H”の出力抵抗制御トリガ信号STRBを出力し、それ以外のときは“L”の出力抵抗制御トリガ信号STRBを出力する。この出力抵抗制御トリガ信号STRBは出力抵抗制御トリガ信号線L3を介してラッチ回路部16及び17のDラッチ60〜63及び65〜68のT入力に共通に付与される。
このような構成において、プルダウン出力制御用トランジスタ群トランジスタQ′D0〜Q′D3及びQ′Doffに注目すると、カウントビットQ5が“L”レベルの時にトランジスタQ′D0〜Q′D3(トランジスタQ′U0〜Q′U3)のオン,オフを制御してその全体のオン抵抗値Rdn(Rup)を変化させることができる。
例えば、カウントビットQ4〜Q1が全て“L”レベルの時はオフセット用のトランジスタQ′Doff以外は全てオフするため、プルダウン出力制御用トランジスタ群のオン抵抗値Rdnは最大値となり、電源に接続された抵抗Rrefdとで分圧されてパッド25より得られる、プルダウン出力制御用トランジスタ回路のソース−ドレイン間電圧PADdnは最大値となる。また、カウント値Q0〜Q5がカウントアップして、Q4〜Q1が全て“H”レベルになった時はオフセット用のトランジスタQ′Doffも含めて全てのプルダウン側のトランジスタがオンするので、プルダウン出力制御用トランジスタ群のオン抵抗値Rdnは最小値となり、電源に接続された抵抗Rrefdとで分圧されてパッド25より得られる電圧PADdnは最小値となる。
カウントビットQ4〜Q1が全て“L”の状態から全て“H”の状態になるまでのパッド25より得られる電圧PADdnの接地レベルに対する電圧の変化等を図4及び図5(切断線A2によって分離)に示す。なお、図51は図4と図5との組合せ関係を示す説明図である。
図4及び図5に示すように、クロックCLKの0番目の周期から15番目の周期までの出力抵抗制御信号決定期間において、電圧PADdnは階段状に電圧が下降していき、あるQ4〜Q1の値(図4では“5”)でコンパレータ56に入力している参照電圧Vrefdを下回る。
参照電圧Vrefdは、プルダウン出力制御用トランジスタ群のオン抵抗値Rdnが所定の出力抵抗値になった時に電圧PADdnと等しくなるように予め設定されているため、参照電圧Vrefdを電圧PADdnが初めて下回った時のカウントビットQ4〜Q1の値を出力抵抗制御出力バッファ回路2に付与すればよいことになる。プルダウン側のコンパレータ56は、電圧PADdnと参照電圧Vrefdとを比較して前者が後者よりも低くなった時に信号S56が“L”から“H”レベルに変化する。この信号S56はフリップフロップ14を1段経由した後、出力抵抗制御出力バッファ回路2にプルダウン出力抵抗制御信号SDを出力する4ビットフリップフロップ12のクロック入力に付与される。
プルダウン側の出力抵抗判定信号である信号S56に基づく信号が4ビットフリップフロップ12のクロック入力に付与されると、電圧PADdnが参照電圧Vrefdを下回った時のカウントビットQ4〜Q1の値が4ビットフリップフロップ12にラッチされ、4ビットフリップフロップ12のQ出力からプルダウン出力抵抗制御信号SDが付与される。
デコーダ10から出力抵抗制御トリガ信号STRBは、図5に示すように、Q4〜Q1のレベルがラッチされてから十分に安定する時刻t1(24番目のクロックCLKの立ち上がり時)で“L”レベルから“H”レベルに変化する。この時刻t1は、カウントビットQ5が“H”となって出力抵抗制御信号発生回路1の制御動作が休止した期間の中間付近であるため、4ビットフリップフロップ12でカウントビットQ1〜Q4がプルダウンビット制御信号D0〜D3としてラッチされる出力抵抗制御信号決定期間後に十分な時間が経過し、次の出力抵抗制御信号を制御するまでに十分な余裕があるため、出力抵抗制御出力バッファ回路2内のラッチ回路部17のDラッチ65〜68内にプルダウンビット制御信号D0〜D3が正確にラッチされる。
このときのプルダウン側トランジスタ群のオン抵抗値Rdnは、参照抵抗Rrefdの参照抵抗値をRD、参照抵抗Rrefdに接続している電源レベルがVDDQ、参照電圧をVrefdとすると、下記(I)式(再掲)で決定する。
Rdn=RD・Vrefd/(VDDQ−Vrefd)−Δrd…(I)
なお、オン抵抗値Rdnは、図4に示すように、PADdnの電位が参照電圧Vrefdを初めて下回ったときのオン抵抗値のため、参照電圧Vrefdに対して電圧PADdnの電位が下回った分だけ参照抵抗値RDより小さくなる。その分を(I)式においてΔrdで表している。例えば、RD=50(Ω)、VDDQ=1.5(V)、Vrefd=0.75(V)とすると、Rdn=50−Δrd(Ω)となる。
次にプルアップ出力制御用トランジスタ群に注目すると、カウントビットQ5が“L”レベルの時にトランジスタQ′U0〜Q′U3のオン,オフを制御して、全体のオン抵抗値Rupを変化させることができる。
例えば、カウントビットQ4〜Q1が全て“L”レベルの時はオフセット用のNMOSトランジスタQ′Uoff以外は全てオフしているので、プルアップ出力制御用トランジスタ群のオン抵抗値Rupは最大値となり、接地レベルに接続された抵抗Rrefuとで分圧されてパッド24より得られる、プルアップ出力制御用トランジスタ群のドレイン−接地間電圧PADupは最小値となる。また、カウンタ115がカウントアップして、Q4〜Q1が全て“H”レベルになった時はオフセット用のトランジスタQ′Uoffも含めて全てのプルアップ側のMOSトランジスタがオンするので、プルアップ出力制御用トランジスタ群のオン抵抗値Rupは最小値となり、パッド24より得られる電圧PADupは最大値となる。
カウントビットQ4〜Q1が全て“L”の状態から全て“H”の状態になるまでのパッド24の電圧PADupの接地レベルに対する電圧の変化を図4及び図5に示す。図4及び図5に示すように、クロックCLKの0番目の周期から15番目の周期までの出力抵抗制御信号決定期間において、電圧PADupが階段状に上昇していき、あるQ4〜Q1の値(図4では“7”)でコンパレータ55に入力している参照電圧Vrefuを上回る。
参照電圧Vrefuは、プルアップ出力制御用トランジスタ群のオン抵抗値Rupが所定の出力抵抗値になった時、電圧PADupと等しくなるように予め設定されているため、参照電圧Vrefuを初めて上回った時のカウントビットQ4〜Q1の値を出力抵抗制御出力バッファ回路2に付与すればよいことになる。プルアップ側のコンパレータ55の出力信号S55は、電圧PADupと参照電圧Vrefuとを比較し、前者が後者よりも高くなった時に“L”レベルから“H”レベルに変換する。この信号S55の信号変化はフリップフロップ13を1段経由した後、プルアップ出力抵抗制御信号SUを出力する4ビットフリップフロップ11のクロック入力に付与される。
プルアップ側の出力抵抗の判定信号である信号S55に基づく信号が4ビットフリップフロップ11のクロック入力に付与されると、電圧PADupが参照電圧Vrefuを上回った時のカウントビットQ4〜Q1の値が4ビットフリップフロップ11でラッチされて、4ビットフリップフロップ11のQ出力よりプルアップ出力抵抗制御信号SUが出力抵抗制御出力バッファ回路2に付与される。
デコーダ10から出力される出力抵抗制御トリガ信号STRBは、図5に示すように、プルダウン側と同様、Q4〜Q1のレベルがラッチされてプルアップビット制御信号U0〜U3が十分に安定する時刻t1で“L”レベルから“H”レベルに変化するため、出力抵抗制御出力バッファ回路2内のラッチ回路部16のDラッチ60〜63内にプルアップビット制御信号U0〜U3が正確にラッチされる。
このときのオン抵抗値Rupは、参照抵抗Rrefuの抵抗値をRU、プルアップ出力制御用トランジスタ群ソース側に接続している電源レベルがVDDQ、参照電圧をVrefuとすると、下記(II)式(再掲)で決定する。
Rup=RU・(VDDQ−Vrefu)/Vrefu−Δru…(II)
オン抵抗値Rupは、図4に示すように、電圧PADupが参照電圧Vrefuを初めて上回ったときのオン抵抗値であるため、参照電圧Vrefuに対して電圧PADupが上回った分だけ参照抵抗値RUより小さくなる。その分を上式においてΔruで表した。例えば、Rrefu=50(Ω)、VDDQ=1.5(V)、Vrefu=0.75(V)とすると、Rup=50−Δru(Ω)となる。
上記した動作を行う実施の形態1の半導体集積回路は、プルダウン出力抵抗制御信号(D3,D2,D1,D0)及びプルアップ出力抵抗制御信号(U3,U2,U1,U0)において発生するビット間スキューを吸収することができる。
例えば、図6に示すように、出力抵抗制御出力バッファ回路2内のプルダウン側出力抵抗制御出力バッファ回路2Pが、伝送線路23上の終端抵抗R3と出力抵抗制御出力バッファの最終段トランジスタのプルダウン側の出力抵抗(オン抵抗値Rdn)との分圧で出力の“L”レベルを決定しているような伝送系におけるビット間スキューの問題について考える。
図7に示すように、出力抵抗制御信号発生回路1から出力されたプルダウン出力抵抗制御信号(D3,D2,D1,D0)は、信号線を駆動しているドライバーの性能、信号線に付く容量、抵抗により、ビット間でスキューBSが発生する事が予想される。
しかし、実施の形態1の半導体集積回路において、出力抵抗制御信号決定期間経過後のプルダウンビット制御信号D0〜D3が十分に安定する時刻t1において出力抵抗制御トリガ信号STRBが“H”に立ち上がる。
したがって、ラッチ回路部17内のDラッチ65〜68内に時刻t1のプルダウンビット制御信号D0〜D3がラッチされるため、ラッチ回路部17のDラッチ65〜68の出力D0L〜D3Lにおけるビット間スキューが吸収され、データ出力DOのグリッチGも無視できるレベルに抑えることができる。
このように、実施の形態1の半導体集積回路は、伝送品質を落とすことなく、トランジスタQU0〜QU3、QD0〜QD3、QUoff及びQDoffからなる出力バッファの出力抵抗値を制御することができる。
<<実施の形態2>>
図8及び図9はこの発明の実施の形態2の半導体集積回路の構成を示す図であり、図8及び図9は切断線A3により分離された出力抵抗制御信号発生回路3及び出力抵抗制御出力バッファ回路4をそれぞれ示している。なお、図52は図8と図9との組合せ関係を示す説明図である。
図9で示す出力抵抗制御出力バッファ回路4における出力抵抗制御出力バッファの出力抵抗はプルダウン側、プルアップ側はそれぞれ、3ビットのプルダウン出力抵抗制御信号(D3,D2,D1)と、3ビットのプルアップ出力抵抗制御信号(U3,U2,U1)及び出力抵抗制御トリガ信号STRBにより制御される。実施の形態2では、出力抵抗制御出力バッファのプルダウン側、プルアップ側のトランジスタの供給電流量、すなわち出力抵抗はそれぞれトランジスタQD1〜QD3、QU1〜QU3のゲートに入力する3ビットのバイナリー信号で制御する構成となっている。
トランジスタQD1〜QD3において、チャネル長はすべて等しく、また、チャネル幅Wは4×W(QD1)=2×W(QD2)=W(QD3)の関係を満たしている。また、トランジスタQU1〜QU3において、チャネル長はすべて等しく、また、チャネル幅Wは4×W(QU1)=2×W(QU2)=W(QU3)の関係を満たしている。トランジスタQDoff、QUoffはそれぞれ、トランジスタQD1〜QD3、QU1〜QU3がすべてオフになったとき、出力パッドがハイインピーダンス状態にならないように、オフセットとして設けてある。
プルアップ側のトランジスタQU1〜QU3、QUoffのドレインは電源(VDDQ)に接続されている。また、出力パッド20は伝送線(図9では図示せず)を介して終端抵抗(図9では図示せず)によって所定の終端電位Vtが終端となっている。
図9に示すように、出力抵抗制御信号発生回路3より出力された3ビットのプルダウン出力抵抗制御信号(D3,D2,D1)、同じく3ビットのプルアップ出力抵抗制御信号(U3,U2,U1)は、プルダウン出力抵抗制御信号線群L4及びプルアップ出力抵抗制御信号線群L5を介して出力抵抗制御出力バッファ回路4内に設けられたラッチ回路部27及び26に入力し、その出力信号(D3L,D2L,D1L)、(U3L,U2L,U1L)がそれぞれプルダウン側及びプルアップ側の出力抵抗を制御する制御回路29及び28を経て、トランジスタQD1〜QD3、QU1〜QU3のゲートに入力する。また、出力抵抗制御トリガ信号STRBはラッチ回路部26及び27に共通に入力される。
ラッチ回路部26のDラッチ61〜63はT入力に出力抵抗制御トリガ信号STRBを共通に受け、それぞれのD入力にプルアップビット制御信号U1〜U3を受ける。そして、Dラッチ61〜63それぞれのQ出力より得られる制御信号U1L〜U3Lとなる。
ラッチ回路部27のDラッチ66〜68はT(トグル)入力に出力抵抗制御トリガ信号STRBを共通に受け、それぞれのD入力にプルダウンビット制御信号D1〜D3を受ける。そして、Dラッチ66〜68それぞれのQ出力より得られる制御信号D1L〜D3Lとなる。
制御回路28のNANDゲート71〜73は一方入力に制御信号U1L〜U3Lをそれぞれ受け、出力がそれぞれインバータ81〜83の入力に接続される。インバータ81〜83の出力がトランジスタQU1〜QU3のゲートにそれぞれ接続される。
制御回路29のNANDゲート76〜78は一方入力に制御信号D1L〜D3Lをそれぞれ受け、出力がそれぞれインバータ86〜88の入力に接続される。インバータ86〜88の出力がトランジスタQD1〜QD3のゲートにそれぞれ接続される。
データ入力DIがバッファ57の入力に付与され、バッファ57の出力がインバータ58の入力に接続される。そして、バッファ57の出力がNANDゲート71〜73の他方入力及びトランジスタQUoffのゲートに共通に接続されるとともに、インバータ58の出力がNANDゲート76〜78の他方入力及びトランジスタQDoffのゲートに共通に接続される。
図8で示す出力抵抗制御信号発生回路3の構成は図1で示した実施の形態1の出力抵抗制御信号発生回路1とほぼ同様である。以下では出力抵抗制御信号発生回路1と異なる点のみを述べる。
4ビットフリップフロップ11及び12に置き換わって3ビットフリップフロップ21及び22が設けられる。3ビットフリップフロップ21はクロック入力にフリップフロップ13のQ出力を受け、D入力にカウントビットQ2〜Q4を受ける。そして3ビットフリップフロップ21のQ出力より3ビットのプルアップビット制御信号U1〜U3を出力する。
3ビットフリップフロップ22はクロック入力にフリップフロップ14のQ出力を受け、D入力にカウントビットQ2〜Q4を受ける。そして、3ビットフリップフロップ22のQ出力より3ビットのプルダウンビット制御信号D1〜D3を出力する。
実施の形態1の出力抵抗制御信号発生回路1では、それぞれ4ビットのプルアップビット制御信号U0〜U3及びプルダウンビット制御信号D0〜D3を出力抵抗制御出力バッファ回路2に出力したが、実施の形態2の出力抵抗制御信号発生回路3は、それぞれ3ビットのプルアップビット制御信号U1〜U3及びプルダウンビット制御信号D1〜D3を出力抵抗制御出力バッファ回路4に出力している。
すなわち、実施の形態2の出力抵抗制御出力バッファ回路4は実施の形態1より1ビット少ない3ビット制御で行う仕組みを図8及び図9を用いて、プルダウン側を例として説明する。
前述したように、出力抵抗制御信号発生回路3のプルダウン側と、出力抵抗制御出力バッファ回路4のプルダウン側は図8及び図9のような構成となっている。図8及び図9中のトランジスタにおいて、チャネル長Lはすべて等しく、また、チャネル幅Wの関係は8×W(Q′D0)=4×W(Q′D1)=2×W(Q′D2)=W(Q′D3)=4×W(QD1)=2×W(QD2)=W(QD3)、及びW(Q′Doff)=W(QDoff)を満足している。
プルダウン出力制御用トランジスタ群のパッド25は参照抵抗Rrefdに接続され、その抵抗Rrefdの他端は電源(VDDQ)に接続されている。ここで、仮にコンパレータ56の正入力に与える参照電圧Vrefd=VDDQ/2と仮定する。すなわち、出力バッファのプルダウン側のオン抵抗値Rdnが抵抗Rrefdになるように制御される機能を有する回路である。
カウンタ15により、(Q4,Q3,Q2,Q1)が(0,0,0,0)から順に(1,1,1,1)にカウントアップしていくと、電圧PADdnは図10に示すように徐々に下がっていき、カウント値“a”の状態のとき初めて参照電圧Vrefdを下回り、コンパレータ56の信号S56“L”から“H”へ反転する。
図11に示すように、カウント値“a”ときの真のオン抵抗値Rdn=R2となる。しかしながら、3ビットフリップフロップ22は、カウントビットQ1を無視したカウントビットQ2〜Q4をラッチして、プルダウンビット制御信号D1〜D3を出力しているため、(Q4,Q3,Q2,Q1)は最下位ビットQ1が“0”か“1”の2通りが取り得ることになる。
まず、最下位ビットQ1が“0”となった場合を考える。図11より、出力抵抗制御信号発生回路3側のオン抵抗値はR2となる。(Q4,Q3,Q2,Q1)の最下位ビットQ1が“0”なので、このときトランジスタQ′D0はオフの状態である。したがって、トランジスタQD0を省略したトランジスタQD1〜QD3による出力抵抗制御出力バッファ回路4側のオン抵抗値Rdn=R2となり、何ら問題はない。
一方、最下位ビットQ1が“1”となった場合、このときの出力抵抗制御信号発生回路3側のオン抵抗値も同様にR2(=Rrefd−Δr2)となる。(Q4,Q3,Q2,Q1)の最下位ビットQ1が“1”なので、このときトランジスタQ′D0はオンの状態である。したがって、トランジスタQD0を省略したトランジスタQD1〜QD3による出力抵抗制御出力バッファ回路4側のオン抵抗値Rdnは、カウント値“a”よりも1つ前のカウント値“a−1”(最下位ビットQ1=“0”)のときの抵抗値R1(=Rrefd+Δr1)となる。
ここで、出力バッファの出力抵抗の仕様がRout=Rrefd±rの許容範囲をとるとき、R1−R2=Δr1+Δr2<rとなるように設計されていれば、カウント値“a”の最下位ビットQ1が“1”の時は、1つ前のカウント値“a−1”の状態の(Q4,Q3,Q2,Q1)をプルダウンビット制御信号D1〜D3として出力抵抗制御出力バッファ回路4に出力しても、仕様上全く問題とはならない。
したがって、カウント値“a”における最下位ビットQ1の“0”,“1”に関係なく、少なくとも1つの出力抵抗制御出力バッファ回路4に分配するプルダウン出力制御信号として、4ビット(Q4,Q3,Q2,Q1)のうち、上位3(=4−1)ビット(Q4,Q3,Q2)に基づくプルダウンビット制御信号D1〜D3を出力すればよい。
その結果、実施の形態2の出力抵抗制御出力バッファ回路4の出力バッファの最終段トランジスタにおいては最下位ビットに対応したトランジスタQD0を省くことができ、プルダウン出力抵抗制御信号線群L4の本数を1本削減することができる。勿論、プルアップ側についても同様にすることができ、プルアップ出力抵抗制御信号線群L5の本数を1本削減することができる。
上記構成の実施の形態2の半導体集積回路は、実施の形態1同様、プルダウン出力抵抗制御信号D1〜D3及びプルアップビット制御信号U1〜U3のビット間スキューが出力抵抗制御出力バッファ回路4内のラッチ回路部27及び26でそれぞれ吸収され、出力パッド20より得られるデータ出力DOに現れるグリッチを抑えることができる。
さらに、実施の形態2の半導体集積回路は、出力抵抗制御信号発生回路3,出力抵抗制御出力バッファ回路4間のプルダウン出力抵抗制御信号線群L1及びプルアップ出力抵抗制御信号線群L2の本数を削減して回路構成の簡略化を図ることができる。
<<実施の形態3>>
図12及び図13はこの発明の実施の形態3の半導体集積回路の構成を示す回路図であり、図12及び図13は切断線A4により分離された出力抵抗制御信号発生回路1D及び出力抵抗制御出力バッファ回路2Dをそれぞれ示している。なお、図53は図12と図13との組合せ関係を示す説明図である。
実施の形態1がプルダウン側、プルアップ側両方の出力抵抗を制御に本発明を適用したものであるのに対し、本実施の形態3はプルダウン側のみの出力抵抗制御用に本発明を適用したものである。
回路構成上の実施の形態1との基本的な相違点は、図12及び図13に示すように、出力抵抗制御信号発生回路1D及び出力抵抗制御出力バッファ回路2Dそれぞれにおいて、プルアップ側に関わる回路構成(4ビットフリップフロップ11、フリップフロップ13、トランジスタQ′U0〜Q′U3、トランジスタQ′Uoff、抵抗Rrefu、パッド24、コンパレータ55、ラッチ回路部16、制御回路18、トランジスタQU0〜QU3、トランジスタQUoff、プルアップ出力抵抗制御信号線群L2等)が削除されている。
したがって、出力抵抗制御信号発生回路1Dからは4ビットのプルダウンビット制御信号D0〜D3及び出力抵抗制御トリガ信号STRBがそれぞれプルダウン出力抵抗制御信号線群L1及び出力抵抗制御トリガ信号線L3を介して、少なくとも1つの出力抵抗制御出力バッファ回路2Dのラッチ回路部17に分配される。
この回路構成により、実施の形態3の半導体集積回路は、実施の形態1と同様、プルダウン出力抵抗制御信号D0〜D3のビット間スキューが出力抵抗制御出力バッファ回路2D内のラッチ回路部17で吸収され、従来例で説明した出力パッド20に現れるデータ出力DOのグリッチを抑えることができる。
実施の形態3のような構成は、プルアップ機能のないプルダウン機能のみを有するバッファに適している。そのようなバッファとして例えばオープンドレインバッファがある。
<<実施の形態4>>
図14及び図15はこの発明の実施の形態4の半導体集積回路の構成を示す回路図であり、図14及び図15は切断線A5により分離された出力抵抗制御信号発生回路3D及び出力抵抗制御出力バッファ回路4Dをそれぞれ示している。なお、図54は図14と図15との組合せ関係を示す説明図である。
実施の形態2がプルダウン側、プルアップ側両方の出力抵抗を制御に本発明を適用したものであるのに対し、本実施の形態4はプルダウン側のみの出力抵抗制御用に本発明を適用したものである。
回路構成上の実施の形態2との基本的な相違点は、図14及び図15に示すように、出力抵抗制御信号発生回路3D及び出力抵抗制御出力バッファ回路4Dそれぞれにおいて、プルアップ側に関わる回路構成(3ビットフリップフロップ21、フリップフロップ13、トランジスタQ′U0〜Q′U3、トランジスタQ′Uoff、抵抗Rrefu、パッド24、コンパレータ55、ラッチ回路部26、制御回路28、トランジスタQU1〜QU3、トランジスタQUoff、プルアップ出力抵抗制御信号線群L5等)が削除されている。
したがって、出力抵抗制御信号発生回路3Dからは3ビットのプルダウンビット制御信号D1〜D3及び出力抵抗制御トリガ信号STRBがそれぞれプルダウン出力抵抗制御信号線群L4及び出力抵抗制御トリガ信号線L3を介して、少なくとも1つの出力抵抗制御出力バッファ回路4Dのラッチ回路部27に分配される。
この回路構成により、実施の形態4の半導体集積回路は、実施の形態1同様、プルダウン出力抵抗制御信号D1〜D3のビット間スキューが出力抵抗制御出力バッファ回路4D内のラッチ回路部27で吸収され、出力パッド20より得られるデータ出力DOに現れるグリッチを抑えることができる。
さらに、実施の形態4の半導体集積回路は、実施の形態2同様、プルダウン出力抵抗制御信号線群L4の信号線数をプルダウン出力抵抗制御信号線群L1よりも1本削減することができる。
実施の形態4のような構成は、プルアップ機能のないプルダウン機能のみを有するバッファに適している。そのようなバッファとして例えばオープンドレインバッファがある。
<<実施の形態5>>
図16及び図17はこの発明の実施の形態5の半導体集積回路の構成を示す回路図であり、図16及び図17は切断線A6により分離された出力抵抗制御信号発生回路1U及び出力抵抗制御出力バッファ回路2Uをそれぞれ示している。なお、図55は図16と図17との組合せ関係を示す説明図である。
実施の形態1がプルダウン側、プルアップ側両方の出力抵抗を制御に本発明を適用したものであるのに対し、本実施の形態5はプルアップ側のみの出力抵抗制御用に本発明を適用したものである。
回路構成上の実施の形態1との基本的な相違点は、図16及び図17に示すように、出力抵抗制御信号発生回路1U及び出力抵抗制御出力バッファ回路2Uそれぞれにおいて、プルダウン側に関わる回路構成(4ビットフリップフロップ12、フリップフロップ14、トランジスタQ′D0〜Q′D3、トランジスタQ′Doff、抵抗Rrefd、パッド25、コンパレータ56、ラッチ回路部17、制御回路19、トランジスタQD0〜QD3、トランジスタQDoff、プルダウン出力抵抗制御信号線群L1等)が削除されている。
したがって、出力抵抗制御信号発生回路1Uからは4ビットのプルアップビット制御信号U0〜U3及び出力抵抗制御トリガ信号STRBがそれぞれプルアップ出力抵抗制御信号線群L2及び出力抵抗制御トリガ信号線L3を介して、少なくとも1つの出力抵抗制御出力バッファ回路2Uのラッチ回路部16に分配される。
この回路構成により、実施の形態5の半導体集積回路は、実施の形態1と同様、プルアップ出力抵抗制御信号U0〜U3のビット間スキューが出力抵抗制御出力バッファ回路2U内のラッチ回路部16で吸収され、従来例で説明した出力パッド20に現れるデータ出力DOのグリッチを抑えることができる。
実施の形態5のような構成は、プルダウン機能のないプルアップ機能のみを有する出力バッファに適している。
<<実施の形態6>>
図18及び図19はこの発明の実施の形態6の半導体集積回路の構成を示す回路図であり、図18及び図19は切断線A7により分離された出力抵抗制御信号発生回路3U及び出力抵抗制御出力バッファ回路4Uをそれぞれ示している。なお、図56は図18と図19との組合せ関係を示す説明図である。
実施の形態2がプルダウン側、プルアップ側両方の出力抵抗を制御に本発明を適用したものであるのに対し、本実施の形態6はプルアップ側のみの出力抵抗制御用に本発明を適用したものである。
回路構成上の実施の形態2との基本的な相違点は、図18及び図19に示すように、出力抵抗制御信号発生回路3U及び出力抵抗制御出力バッファ回路4Uそれぞれにおいて、プルダウン側に関わる回路構成(3ビットフリップフロップ22、フリップフロップ14、トランジスタQ′D0〜Q′D3、トランジスタQ′Doff、抵抗Rrefd、パッド25、コンパレータ56、ラッチ回路部27、制御回路29、トランジスタQD1〜QD3、トランジスタQDoff、プルダウン出力抵抗制御信号線群L4等)が削除されている。
したがって、出力抵抗制御信号発生回路3Uからは3ビットのプルアップビット制御信号U1〜U3及び出力抵抗制御トリガ信号STRBがそれぞれプルアップ出力抵抗制御信号線群L5及び出力抵抗制御トリガ信号線L3を介して、少なくとも1つの出力抵抗制御出力バッファ回路4Uのラッチ回路部26に分配される。
この回路構成により、実施の形態6の半導体集積回路は、実施の形態1同様、プルアップ出力抵抗制御信号U1〜U3のビット間スキューが出力抵抗制御出力バッファ回路4U内のラッチ回路部26で吸収され、出力パッド20より得られるデータ出力DOに現れるグリッチを抑えることができる。
さらに、実施の形態6の半導体集積回路は、実施の形態2同様、プルアップ出力抵抗制御信号線群L5の信号線数をプルアップ出力抵抗制御信号線群L1よりも1本削減することができる。
実施の形態6のような構成は、プルダウン機能のないプルアップ機能のみ有する出力バッファに適している。
<<実施の形態7>>
図20及び図21はこの発明の実施の形態7の半導体集積回路の構成を示す回路図であり、図20及び図21は切断線A8により分離された出力抵抗制御信号発生回路1C及び出力抵抗制御出力バッファ回路2Cをそれぞれ示している。なお、図57は図20と図21との組合せ関係を示す説明図である。
図21に示すように、出力抵抗制御出力バッファ回路2C内に設けられているラッチ回路部16及び17は、実施の形態1では1つの出力抵抗制御トリガ信号STRBによって内部のフリップフロップのラッチタイミングが制御されていたが、本実施の形態7では、図21のようにプルダウン側のラッチ回路部17はプルダウン出力抵抗制御トリガ信号STRBDによってラッチタイミングが制御され、プルアップ側のラッチ回路部16はプルアップ出力抵抗制御トリガ信号STRBUによってラッチタイミングが制御される。
また、実施の形態1ではプルダウン出力抵抗制御はプルダウンビット制御信号D0〜D3によって、プルアップ出力抵抗制御はプルアップビット制御信号U0〜U3によってそれぞれ4ビット制御されたが、実施の形態7では、プルダウン側とプルアップ側との兼用の選択ビット制御信号C0〜C3が選択出力抵抗制御信号線群L7を介してラッチ回路部16及びラッチ回路部17に共通に与えられる。すなわち、実施の形態1における制御信号D3,U3がC3に、同じく制御信号D2,U2がC2に、同じく制御信号D1,U1がC1に、同じく制御信号D0,U0がC0に置き換えられた形態をとる。
図20で示す出力抵抗制御信号発生回路1Cにおいては、実施の形態1の出力抵抗制御信号発生回路1と同様、プルアップ側、プルダウン側を4ビットのバイナリー信号で制御する構成としている。実施の形態1では、プルダウン出力抵抗制御信号D0〜D3とプルアップ出力抵抗制御信号U0〜U3がそれぞれ独立に出力されていたが、本実施の形態7では、セレクタ31の選択ビット制御信号C0〜C3が出力される。セレクタ31は、制御信号SSに基づき、プルダウンビット制御信号D0〜D3及びプルアップビット制御信号U0〜U3のうち、一方を選択ビット制御信号C0〜C3として出力する。
デコーダ10Dはカウント値Q0〜Q5に基づきプルダウン出力抵抗制御トリガ信号STRBDを出力する。図22はデコーダ10Dの内部構成を示す回路図である。図22に示すように、インバータ93,94の入力にカウントビットQ3,Q4をそれぞれ受け、6入力のANDゲート64はカウントビットQ0〜Q2及びQ5並びにインバータ93,94の出力を受け、これら6入力信号のAND演算を行って出力抵抗制御トリガ信号STRBDを出力する。
このような構成のデコーダ10Dは、カウント値Q0〜Q5が(Q0,Q1,Q2,Q3,Q4,Q5)=(1,1,1,0,0,1)となるとき“H”の出力抵抗制御トリガ信号STRBDを出力し、それ以外のときは“L”の出力抵抗制御トリガ信号STRBDを出力する。この出力抵抗制御トリガ信号STRBD出力抵抗制御トリガ信号線群L8を介してラッチ回路部17のDラッチ65〜68のT入力に共通に付与される。
デコーダ10Uはカウント値Q0〜Q5に基づきプルアップ出力抵抗制御トリガ信号STRBUを出力する。図23はデコーダ10Uの内部構成を示す回路図である。図23に示すように、インバータ93の入力にカウントビットQ3を受け、6入力のANDゲート69はカウントビットQ0〜Q2及びQ4,Q5並びにインバータ93の出力を受け、これら6入力信号のAND演算を行って出力抵抗制御トリガ信号STRBUを出力する。
このような構成のデコーダ10Uは、カウント値Q0〜Q5が(Q0,Q1,Q2,Q3,Q4,Q5)=(1,1,1,0,1,1)となるとき“H”の出力抵抗制御トリガ信号STRBUを出力し、それ以外のときは“L”の出力抵抗制御トリガ信号STRBUを出力する。この出力抵抗制御トリガ信号STRBU出力抵抗制御トリガ信号線群L8を介してラッチ回路部16のDラッチ60〜63のT入力に共通に付与される。
デコーダ10Cはカウント値Q0〜Q5に基づき制御信号SSをセレクタ31の制御入力に出力する。制御信号SSは、動作を休止している期間(カウントビットQ5=“1”)の前半がプルダウンビット制御信号D0〜D3の選択を指示し、後半がプルアップビット制御信号U0〜U3の選択を指示するように出力される。なお、他の構成は図1で示した実施の形態1の出力抵抗制御信号発生回路1と同様である。
図24及び図25は実施の形態7の半導体集積回路の動作を示すタイミング図(切断線A9によって分離)である。なお、図58は図24と図25との組合せ関係を示す説明図である。
図24及び図25に示すように、0番〜31番周期を1サイクルとして、0番(=32番)〜23番周期のクロックCLKの期間は“H”(“1”)の制御信号SSを出力し、24番〜31番周期のクロックCLKの期間は“L”(“0”)の制御信号SSを出力する。
プルダウン出力抵抗制御トリガ信号STRBDは19番周期のカウントビットQ0の立ち上がりをトリガとして“H”に立ち上がる。このとき、制御信号SSは“H”のため、プルダウンビット制御信号D0〜D3が選択ビット制御信号C0〜C3として出力される。したがって、ラッチ回路部17のDラッチ65〜68は安定状態のプルダウンビット制御信号D0〜D3をラッチすることができる。
プルアップ出力抵抗制御トリガ信号STRBUは27番周期のカウントビットQ0の立ち上がりをトリガとして“H”に立ち上がる。このとき、制御信号SSは“L”のため、プルアップビット制御信号U0〜U3が選択ビット制御信号C0〜C3として出力される。したがって、ラッチ回路部16のDラッチ60〜63は安定状態のプルアップビット制御信号U0〜U3をラッチすることができる。
上記構成の実施の形態7の半導体集積回路は、実施の形態1同様、選択ビット制御信号C0〜C3として得られるプルダウン出力抵抗制御信号D0〜D3及びプルアップビット制御信号U0〜U3のビット間スキューが出力抵抗制御出力バッファ回路2C内のラッチ回路部17及び16でそれぞれ吸収され、出力パッド20より得られるデータ出力DOに現れるグリッチを抑えることができる。
さらに、実施の形態7の半導体集積回路は、選択出力抵抗制御信号線群L7の信号線数を、実施の形態1のプルダウン出力抵抗制御信号線群L1及びプルアップ出力抵抗制御信号線群L2の総信号線数の半数に削減することができ、回路構成の大幅な簡略化を図ることができる。
<<実施の形態8>>
図26及び図27はこの発明の実施の形態8の半導体集積回路の構成を示す回路図であり、図26及び図27は切断線A10により分離された出力抵抗制御信号発生回路3C及び出力抵抗制御出力バッファ回路4Cをそれぞれ示している。なお、図59は図26と図27との組合せ関係を示す説明図である。
図27に示すように、出力抵抗制御出力バッファ回路4C内に設けられているラッチ回路部26及び27は、実施の形態2では1つの出力抵抗制御トリガ信号STRBによって内部のフリップフロップのラッチタイミングが制御されていたが、本実施の形態8では、図27のようにプルダウン側のラッチ回路部27はプルダウン出力抵抗制御トリガ信号STRBDによってラッチタイミングが制御され、プルアップ側のラッチ回路部26はプルアップ出力抵抗制御トリガ信号STRBUによってラッチタイミングが制御される。
また、実施の形態2ではプルダウン出力抵抗制御はプルダウンビット制御信号D1〜D3によって、プルアップ出力抵抗制御はプルアップビット制御信号U1〜U3によってそれぞれ3ビット制御されたが、実施の形態8では、プルダウン側とプルアップ側との兼用の選択ビット制御信号C1〜C3が選択出力抵抗制御信号線群L9を介してラッチ回路部26及びラッチ回路部27に共通に与えられる。すなわち、実施の形態2における制御信号D3,U3がC3に、同じく制御信号D2,U2がC2に、同じく制御信号D1,U1がC1に置き換えられた形態をとる。
図26で示す出力抵抗制御信号発生回路3Cにおいては、実施の形態2の出力抵抗制御信号発生回路3と同様、プルアップ側、プルダウン側を3ビットのバイナリー信号で制御する構成としている。実施の形態2では、プルダウン出力抵抗制御信号D1〜D3とプルアップ出力抵抗制御信号U1〜U3がそれぞれ独立に出力されていたが、本実施の形態8では、セレクタ47の選択ビット制御信号C1〜C3が出力される。セレクタ47は、制御信号SSに基づき、プルダウンビット制御信号D1〜D3及びプルアップビット制御信号U1〜U3のうち、一方を選択ビット制御信号C1〜C3として出力する。
デコーダ10Dは、実施の形態7と同様、カウント値Q0〜Q5に基づきプルダウン出力抵抗制御トリガ信号STRBDを出力する。デコーダ10Uは、実施の形態7と同様、カウント値Q0〜Q5に基づきプルアップ出力抵抗制御トリガ信号STRBUを出力する。
デコーダ10Cも、実施の形態7と同様、カウント値Q0〜Q5に基づき制御信号SSをセレクタ47の制御入力に出力する。制御信号SSは、動作を休止している期間(カウントビットQ5=“1”)の前半がプルダウンビット制御信号D1〜D3の選択を指示し、後半がプルアップビット制御信号U1〜U3の選択を指示するように出力される。
なお、他の構成は図8で示した実施の形態2の出力抵抗制御信号発生回路3と同様である。
上記構成の実施の形態8の半導体集積回路は、実施の形態1同様、選択ビット制御信号C1〜C3として得られるプルダウン出力抵抗制御信号D1〜D3及びプルアップビット制御信号U1〜U3のビット間スキューが出力抵抗制御出力バッファ回路4C内のラッチ回路部27及び26でそれぞれ吸収され、出力パッド20より得られるデータ出力DOに現れるグリッチを抑えることができる。
さらに、実施の形態8の半導体集積回路は、実施の形態7と同様、選択出力抵抗制御信号線群L9の信号線数を、実施の形態2のプルダウン出力抵抗制御信号線群L4及びプルアップ出力抵抗制御信号線群L5の総信号線数の半数に削減することができ、回路構成の大幅な簡略化を図ることができる。
<<実施の形態9>>
図28及び図29はこの発明の実施の形態9の半導体集積回路の構成を示す回路図であり、図28及び図29は切断線A11により分離された出力抵抗制御信号発生回路5及び出力抵抗制御出力バッファ回路2をそれぞれ示している。なお、図60は図28と図29との組合せ関係を示す説明図である。
図28及び図29に示すように、実施の形態9の半導体集積回路は、実施の形態1と同様、プルアップ側、プルダウン側を4ビットのバイナリー信号で制御する構成としている。実施の形態1の出力抵抗制御信号発生回路1(図1参照)のデコーダ10、4ビットフリップフロップ11,12、フリップフロップ13,14及びカウンタ15に置き換わって、実施の形態9の出力抵抗制御信号発生回路5内にデコーダ32〜35、セレクタ36,37、フリップフロップ38、アップ・ダウンカウンタ39、アップラッチ回路40、ダウンラッチ回路41、4ビット比較回路(MAGCMP(マグニチュードコンパレータ))42及びカウンタ48が設けられている。
カウンタ48はクロックCLKに同期してカウント値Q0〜Q6を出力する。デコーダ32はカウント値Q0〜Q5に基づき出力抵抗制御トリガ信号STRBを出力する。デコーダ33はカウント値Q0〜Q5に基づきトリガ信号S33(“H”イネーブル)を出力する。デコーダ34はカウント値Q0〜Q5に基づきトリガ信号S34(“H”イネーブル)を出力する。デコーダ35はカウント値Q0〜Q5に基づきロード信号load(“H”イネーブル)を出力する。出力抵抗制御トリガ信号STRB、トリガ信号S33,S34及びロード信号loadは通常は“L”レベルでそれぞれ固有のタイミングで“H”レベルとなる。
セレクタ36は“0”入力にプルダウンビット制御信号D0〜D3、“1”入力にプルアップビット制御信号U0〜U3、制御入力にカウントビットQ6を受け、カウントビットQ6に基づき、プルダウンビット制御信号D0〜D3あるいはプルアップビット制御信号U0〜U3を出力する。
セレクタ37はコンパレータ55の信号S55を“0”入力に受け、コンパレータ56の信号S56を“1”入力に受け、カウントビットQ6を制御入力に受け、カウントビットQ6に基づき、信号S55あるいは信号S56を出力する。
フリップフロップ38のD入力はセレクタ37の出力に接続され、クロック入力にカウントビットQ0を受ける。
アップ・ダウンカウンタ39はクロック入力にフリップフロップ38のQ出力信号S38を受け、アップダウン入力部up/down及びディセーブル入力部disableにそれぞれ4ビットコンパレータ42からのアップダウン制御信号及びディセーブル制御信号を受け、これらの制御信号に基づきロードしたロード値カウントアップ(+1)、カウントダウン(−1)、現状維持(±0)等の処理を行ってカウントビットQ′1〜Q′4を出力する。また、アップ・ダウンカウンタ39はロード信号loadを受け、ロード信号loadが“H”の時にセレクタ36の出力をロード値として取り込む。
例えば、アップ・ダウンカウンタ39のロード値が(Q′4,Q′3,Q′2,Q′1)=(0,1,1,1)の状態で、アップダウン入力部up/downにアップを指示するアップダウン制御信号が入った場合は(1,0,0,0)となり、ダウンを指示するアップダウン制御信号が入った場合は(0,1,1,0)となり、ディセーブル状態を指示するディセーブル制御信号が入った場合は(0,1,1,1)となる。
アップラッチ回路40はトリガ信号S33が“H”のときカウントビットQ′1〜Q′4をラッチし、ラッチしたデータをプルアップビット制御信号U0〜U3として出力する。ダウンラッチ回路41はトリガ信号S34が“H”のときカウントビットQ′1〜Q′4をラッチし、ラッチしたデータをプルダウンビット制御信号D0〜D3として出力する。
4ビットコンパレータ42は、(Q4,Q3,Q2,Q1)が(Q′4,Q′3,Q′2,Q′1)よりも大きかった場合は、アップダウンカウンタ39のアップダウン入力部up/downにアップを指示する“H”のアップダウン制御信号を出力し、逆に(Q4,Q3,Q2,Q1)が(Q′4,Q′3,Q′2,Q′1)よりも小さかった場合は、カウントダウンを指示する“L”アップダウン制御信号を出力する。
また、4ビットコンパレータ42は、(Q4,Q3,Q2,Q1)と(Q′4,Q′3,Q′2,Q′1)が同じ場合は、アップダウンカウンタのディセーブル状態を指示する“H”のディセーブル信号をアップダウンカウンタのディセーブル入力部disableに出力する。
図30は、実施の形態9の半導体集積回路の動作を示すタイミング図である。なお、以降の説明においてカウント値Q0〜Q6の表記を(Q6,Q5,Q4,Q3,Q2,Q1,Q0)であらわされる値を十進数表記で示す。例えば、(1,0,0,0,0,0,0)は“64”として扱う。
カウント値Q0〜Q6が“0”のとき、アップ・ダウンカウンタ39は、1つ前のサイクルでロードしたロード値UP0をそのままカウントビットQ′1〜Q′4として出力している。
カウント値Q0〜Q6が“0”〜“63”までの期間T1において、カウントビットQ6が“0”のため、セレクタ36はプルダウンビット制御信号D0〜D3を選択し、セレクタ37はプルアップ側のコンパレータ55の信号S55を選択している。
期間T1中に信号S55が“H”に立ち上がると、カウントビットQ0の立ち上がり時刻t11に、アップ・ダウンカウンタ39はアップダウン制御信号及びディセーブル制御信号に基づきUP0に対するアップダウンカウント動作を行いカウントビットQ′1〜Q′4をUP1に更新して出力する。
すなわち、時刻t11におけるカウントビットQ1〜Q4とカウントビットQ′1〜Q′4(UP0)との4ビットコンパレータ42による比較結果(アップダウン制御信号及びディセーブル制御信号)に基づき、新たなカウントビットQ′1〜Q′4(UP1)がアップ・ダウンカウンタ39より出力される。
例えば、時刻t11におけるカウントビットQ1〜Q4がカウントビットQ′1〜Q′4より大きい場合、アップダウン制御信号は“H”、ディセーブル制御信号は“L”となり、カウントビットQ′1〜Q′4はカウントアップされる。
カウント値Q0〜Q6が“39”のとき、デコーダ33のトリガ信号S33が“H”に立ち上がり、アップラッチ回路40は、時刻t12でカウントビットQ′1〜Q′4(UP1)をプルアップビット制御信号U0〜U3として出力する。
その後、カウント値Q0〜Q6が“47”のときに、ロード信号loadが“H”に立ち上がり、アップ・ダウンカウンタ39は、時刻t13で前のサイクルで決定したプルダウンビット制御信号D0〜D3(DN0)をロード値として取り込み、カウントビットQ′1〜Q′4が更新される。
期間T1が終了すると、カウント値Q0〜Q6が“64”〜“127”までの期間T2に移る。期間T2おいて、カウントビットQ6が“1”のため、セレクタ36はプルアップビット制御信号U0〜U3を選択し、セレクタ37はプルダウン側のコンパレータ56の信号S56を選択している。
期間T2中に信号S56が“H”の立ち上がると、カウントビットQ0の立ち上がり時刻t14に、アップ・ダウンカウンタ39はアップダウン制御信号及びディセーブル制御信号に基づきDN0に対するアップダウンカウント動作を行いカウントビットQ′1〜Q′4をDN1に更新して出力する。
すなわち、時刻t14におけるカウントビットQ1〜Q4とカウントビットQ′1〜Q′4(DN0)との4ビットコンパレータ42による結果(アップダウン制御信号及びディセーブル制御信号)に基づき、新たなカウントビットQ′1〜Q′4(DN1)がアップ・ダウンカウンタ39より出力される。
例えば、時刻t14におけるカウントビットQ1〜Q4がカウントビットQ′1〜Q′4より小さい場合、アップダウン制御信号は“L”、ディセーブル制御信号は“L”となり、カウントビットQ′1〜Q′4はカウントダウンされる。
カウント値Q0〜Q6が“103”のとき、デコーダ34のトリガ信号S34が“H”に立ち上がり、ダウンラッチ回路41は、時刻t15でカウントビットQ′1〜Q′4(DN1)をプルダウンビット制御信号D0〜D3として出力する。
その後、カウント値Q0〜Q6が“111”のときに、ロード信号loadが“H”に立ち上がり、アップ・ダウンカウンタ39は、時刻t16で期間T1で決定したプルアップビット制御信号U0〜U3(UP1)をロード値として取り込み、カウントビットQ′1〜Q′4が更新される。
以降、カウント値Q0〜Q6の“0”〜“127”の動作が繰り返し行われる。一方、デコーダ32はカウント値Q0〜Q6が“8”〜“15”の期間、“72”〜“79”の期間に、出力抵抗制御トリガ信号STRBを“H”にする。出力抵抗制御トリガ信号STRBが“H”の期間に、出力抵抗制御出力バッファ回路2のラッチ回路部16及びラッチ回路部17はプルアップビット制御信号U0〜U3及びプルダウンビット制御信号D0〜D3をそれぞれラッチする。
このような回路構成にすることにより、実施の形態9の半導体集積回路は、何らかの原因でカウントビットQ1〜Q4の値が、1つ前のサイクルに出力したプルアップビット制御信号U0〜U3あるいはプルダウンビット制御信号D0〜D3に対して、大きく変化したときでも、1ずつしか変化させないようにしている。
その結果、1サイクル毎に更新させるプルアップビット制御信号U0〜U3あるいはプルダウンビット制御信号D0〜D3の大幅な変動は抑えられるため、プルアップ側あるいはプルダウン側トランジスタ群を流れる電流量が急激に変化し、出力パッド20のデータ出力DOにグリッチが発生したり、出力パッド20のDC的な電位変動が大きくなる等の不具合を確実に回避して、伝送系の伝送品質を高めることができる。
なお、実施の形態9では、実施の形態1に対応した構成を示したが、実施の形態2〜実施の形態8に対応した構成も同様に実現することができる。また、出力抵抗制御トリガ信号STRB、ロード信号load、トリガ信号S33,S34の“H”立ち上がり時刻をカウント値Q0〜Q6に対応づけて具体的に示したが、これに限定されるものでないのは勿論である。
<<実施の形態10>>
図31〜図33はこの発明の実施の形態10の半導体集積回路の構成を示す回路図であり、図31は切断線A12及びA13により分離された出力抵抗制御信号発生回路6の一部を示しており、図32は切断線A12及びA13により分離された出力抵抗制御信号発生回路6の他の一部を示しており、図33は切断線A12により分離された出力抵抗制御出力バッファ回路2を示している。なお、図61は図31、図32及び図33の組合せ関係を示す説明図である。
図31〜図33に示すように、実施の形態10半導体集積回路は、実施の形態9と同様に、プルアップ側、プルダウン側を4ビットのバイナリー信号で制御し、1つ前のサイクルに出力したプルアップビット制御信号U0〜U3あるいはプルダウンビット制御信号D0〜D3に対して1づつしか変化させないようにしている。ただし、実施の形態9(図28,図29参照)に対し、本実施の形態10では出力抵抗制御信号発生回路6内にスキャンパスを構成するスキャンフリップフロップSF0〜SF9とセレクタSL0〜SL9とがさらに設けられている。
図31及び図32に示すように、スキャンフリップフロップSF0〜SF9は、SF0からSF9にかけて直列に接続されスキャンパスを構成する。すなわち、スキャンフリップフロップSF0のシリアル入力部SIが外部よりスキャンイン信号SSIを受け、スキャンフリップフロップSFi(i=1〜9)のシリアル入力部SIがスキャンフリップフロップSF(i−1)のQ出力に接続され、スキャンフリップフロップSF9のQ出力がスキャンアウト信号SSOとして外部に出力される。なお、スキャンフリップフロップSF7,SF8は4ビット構成であり、他のスキャンフリップフロップSF0〜SF6、SF9は1ビット構成である。
また、全スキャンフリップフロップSF0〜SF9のシフトモード入力部SMにスキャンモード信号SSMを共通に受け、クロック入力部にスキャンクロックSCLKを共通に受ける。
スキャンフリップフロップSF0のD入力はインバータ50の出力に接続され、スキャンフリップフロップSF1〜SF4のD入力はANDゲート51〜54にそれぞれ接続される。スキャンフリップフロップSF5,SF6のD入力はそれぞれ信号S56,S55を受け、スキャンフリップフロップSF7のD入力はダウンラッチ回路41のQ出力に接続され、スキャンフリップフロップSF8のD入力はアップラッチ回路40のQ出力に接続され、スキャンフリップフロップSF9のD入力は出力抵抗制御トリガ信号STRBを受ける。
一方、セレクタSL0〜SL9は制御入力にテストモード信号TMを共通に受ける。そして、セレクタSL0〜SL9の“1”入力がスキャンフリップフロップSF0〜SF9の出力にそれぞれ接続される。
セレクタSL0の“0”入力はインバータ50の出力に接続され、セレクタSL1〜SL4の“0”入力はANDゲート51〜54にそれぞれ接続される。セレクタSL5,SL6の“0”入力はそれぞれ信号S56,S55を受け、セレクタSL7の“0”入力はダウンラッチ回路41のQ出力に接続され、セレクタSL8の“0”入力はアップラッチ回路40のQ出力に接続され、セレクタSL9の“0”入力は出力抵抗制御トリガ信号STRBを受ける。
このような構成にすることにより、実施の形態10の半導体集積回路は、以下の動作が可能となる。まず、スキャンフリップフロップSF0〜SF9がそれぞれシリアル入力部SIより得られる信号をQ出力から出力するスキャンモード(SM=“1”)にして、外部よりスキャンイン信号SSIを順次与えてスキャンフリップフロップSF0〜SF4に所望の値を書き込む。
その後、スキャンフリップフロップSF0〜SF9がそれぞれD入力より得られる信号をQ出力から出力するテストモード(TM=1,SM=0)にして、スキャンフリップフロップSF0〜SF4のQ出力をプルダウン出力制御用トランジスタ群(Q′D0〜Q′D3,Q′Doff)及びプルアップ出力制御用トランジスタ群(Q′U0〜Q′U3,Q′Uoff)に与える。その結果、カウント値Q0〜Q5に置き換えて、所望の値の信号を外部から出力制御用トランジスタ群に与えることができる。
さらに、コンパレータ55,56の信号S55及びS56をスキャンフリップフロップSF6,SF5でラッチした後、スキャンモードにすれば、コンパレータ55,56の信号S55,S56をスキャンアウト信号SSOとして外部に読み出すことができる。
その結果、外部から所望の値で出力制御用トランジスタ群の出力抵抗値を変化させた時の信号S55,S56を外部から観察することができる。
また、以下の動作も可能となる。まず、スキャンモードにして、スキャンイン信号SSIを順次与えてスキャンフリップフロップSF7,SF8に所望の値を書き込むとともにスキャンフリップフロップSF9に“H”を書き込む。その後、テストモードにして、スキャンフリップフロップSF7,SF8の4ビットQ出力をプルアップビット制御信号U0〜U3及びプルダウンビット制御信号D0〜D3として出力する。その結果、アップ・ダウンカウンタ39のカウントビットQ′1〜Q′4に置き換えて、プルアップビット制御信号U0〜U3及びプルダウンビット制御信号D0〜D3を任意の値に設定することができ、出力抵抗制御出力バッファ回路2のDCテストを容易に行うことができる。
また、テストモード信号TMを“0”にすれば、実施の形態10の半導体集積回路は実施の形態9の半導体集積回路と等価な回路として動作させることもできる。
<<実施の形態11>>
図34はこの発明の実施の形態11である半導体集積回路の出力抵抗制御信号発生回路を示す回路図である。同図において、出力抵抗制御信号発生回路9のカウンタ43はカウントモード信号AMに基づきクロックCLKを分周した周波数でカウント動作を行ってカウント値Q0〜Q6を出力する。なお、他の構成は、図40で示した出力抵抗制御信号発生回路101と同様である。
図35はカウンタ43の内部構成を示すブロック図である。同図に示すように、カウンタ44はクロックCLKに同期してkビットのカウント値を順次カウントアップする。
セレクタ45は、“0”入力にkビットのカウント値の最上位ビットMSBを受け、“1”入力にクロックCLKを直接受ける。そして、カウントモード信号AMが“0”のとき最上位ビットMSBを選択し、“1”のときクロックCLKを選択する。
カウンタ46はセレクタ45の出力に同期して(m−k)ビットのカウント値のうち、上位7ビットをカウント値Q0〜Q6として出力する。なお、m,kはそれぞれ{m−k≧7}を満足するように設定される。
このような構成のカウンタ46はカウントモード信号AMが“0”のときは、カウンタ44とカウンタ46とからなるmビットのカウント値の上位7ビットをカウント値Q0〜Q6として出力するため、クロックCLKに対する分周比は大きくなり比較的低い周波数でカウント動作を行うことができる。
一方、カウントモード信号AMが“1”のときはカウンタ46のみからなる(m−k)ビットのカウント値の上位7ビットをカウント値Q0〜Q6として出力するため、クロックCLKに対する分周比は小さくなり比較的高い周波数でカウント動作を行うことができる。
したがって、実施の形態11の半導体集積回路において、出力抵抗制御信号を決定する際には、外乱による環境変化に過度に応答することを避けるため、カウントモード信号AMを“0”にして、出力抵抗制御信号を数Hzから数十Hzのような低い周波数で変化させることができる。
そして、ファンクションテスト等のテスト時に長大なクロック入力パターンを必要とする際には、カウントモード信号AMを“1”にして、比較的高い周波数でテストを行うことにより、テスト時間の短縮を図ることができる。
なお、実施の形態11では、従来構成にカウンタ43を設けた構成を示したが、実施の形態1〜実施の形態10それぞれのカウンタ15あるいはカウンタ48に置き換えて、図35で示すように、カウントモード信号AMに基づきカウント周波数が変化するカウンタを用いても、実施の形態11と同様な効果を得ることは勿論である。
ただし、カウンタ15に置き換わるカウンタは、(m−k)ビットのカウント値のうち、上位6ビットをカウント値Q0〜Q5として出力し、m,kはそれぞれ{m−k≧6}を満足するように設定される。
<<実施の形態12>>
図36は、この発明の実施の形態12である半導体集積回路における双方向バッファ回路領域群のレイアウト構成を示す平面図である。同図に示すように、双方向バッファ回路領域群BAG1内において複数の双方向バッファ回路領域BAは図36の横方向に隣接して形成される。
一方、出力抵抗制御信号発生回路161は双方向バッファ回路領域群BAG1の外部に形成される。出力抵抗制御信号発生回路161としては、実施の形態1の出力抵抗制御信号発生回路1を想定してる。
出力抵抗制御信号発生回路161から出力されるプルダウンビット制御信号D0〜D3、プルアップビット制御信号U0〜U3及び出力抵抗制御トリガ信号STRBは、バッファ回路内プルダウン出力抵抗制御信号線群L11、バッファ回路内プルアップ出力抵抗制御信号線群L12及びバッファ回路内出力抵抗制御トリガ信号線L13によって、双方向バッファ回路領域群BAG1内の全ての双方向バッファ回路領域BAに伝達される。
信号線群L11〜L13は複数の双方向バッファ回路領域BAの中央領域上を横断するように形成され、各双方向バッファ回路領域BA内において、入力回路領域152と出力抵抗制御回路領域165との間の空き領域に形成される。
出力抵抗制御回路領域165は、ラッチ回路部162、制御回路163及び制御回路164から構成され、ラッチ回路部162は例えば実施の形態1の出力抵抗制御出力バッファ回路2のラッチ回路部16及び17(図1参照)に相当し、信号線群L11〜L13からプルダウンビット制御信号D0〜D3、プルアップビット制御信号U0〜U3及び出力抵抗制御トリガ信号STRBを受ける。
制御回路163,164はそれぞれ例えば実施の形態1の出力抵抗制御出力バッファ回路2の制御回路18,19に相当し、ラッチ回路部162の出力に基づき、最終段トランジスタ領域160の出力抵抗制御出力バッファのプルアップトランジスタ群107,プルダウントランジスタ群108の出力抵抗を制御する。なお、他の構成は、図49で示した双方向バッファ回路領域群BAG3と同様である。
このように、実施の形態12の双方向バッファ回路領域群BAG1は、出力抵抗制御信号発生回路161からの制御信号(D0〜D3,U0〜U3,STRB等)を信号ピン領域154から与えることなく、複数の双方向バッファ回路領域BAの中央領域上を横断し、各双方向バッファ回路領域BAの空き領域に設けられた信号線群L11〜L13を介して行うようにレイアウト構成したため、信号ピン領域154及びクロック系制御回路領域153に何ら影響を与えることないため、制御信号の出力抵抗制御回路領域165への供給が回路パターン設計上の困難を伴うことなく実現できる。
なお、実施の形態12では、4ビットの出力抵抗制御信号を例に説明したが、4ビット以外でも勿論適用可能である。また、双方向バッファ回路で説明したが、出力バッファ回路でも同様に適用できる。
また、実施の形態12では、実施の形態1で示した出力抵抗制御信号発生回路1から4ビットのプルダウン抵抗制御信号D0〜D3、4ビットのプルアップ抵抗制御信号U0〜U3及び1つの出力抵抗制御トリガ信号STRBが出力される場合を示しているが、実施の形態2〜11の出力抵抗制御信号発生回路1D,1U,1C,3,3D,3U,3C,5,6及び9から同様な制御信号を供給する場合でも適用可能である。この場合、出力抵抗制御回路領域165の回路構成も実施の形態2〜11に併せて変更する必要があるのは勿論である。
<<実施の形態13>>
図37は、この発明の実施の形態13である半導体集積回路における双方向バッファ回路領域群のレイアウト構成を示す平面図である。同図に示すように、双方向バッファ回路領域群BAG2内において複数の双方向バッファ回路領域BAは図37の横方向に隣接して形成される。そして、複数の双方向バッファ回路領域BA間の所定の空き領域に出力抵抗制御領域SAを設けている。出力抵抗制御領域SAは双方向バッファ回路領域BAの信号ピン領域154と同様の向きに制御信号ピン領域155を確保している。
一方、出力抵抗制御信号発生回路161は双方向バッファ回路領域群BAG2の外部に形成される。出力抵抗制御信号発生回路161としては、実施の形態1の出力抵抗制御信号発生回路1を想定してる。
出力抵抗制御信号発生回路161から出力されるプルダウンビット制御信号D0〜D3、プルアップビット制御信号U0〜U3及び出力抵抗制御トリガ信号STRBは、プルダウン出力抵抗制御信号線群L1、プルアップ出力抵抗制御信号線群L2及び出力抵抗制御トリガ信号線L3を介して、出力抵抗制御領域SAの制御信号ピン領域155に入力される。
ラッチ回路部162のプルアップ系ラッチ回路162U及びプルダウン系ラッチ回路部162Dはそれぞれ、例えば実施の形態1の出力抵抗制御出力バッファ回路2のラッチ回路部16及び17(図1参照)に相当し、制御信号ピン領域155からプルダウンビット制御信号D0〜D3、プルアップビット制御信号U0〜U3及び出力抵抗制御トリガ信号STRBを受け、これらの信号に基づき、制御信号D0L〜D3L及び制御信号U0L〜U3Lを出力する。
制御信号D0L〜D3L及び制御信号U0L〜U3Lはそれぞれバッファ回路内プルダウン出力抵抗制御信号線群L21及びバッファ回路内プルアップ出力抵抗制御信号線群L22によって、双方向バッファ回路領域群BAG2内の全ての双方向バッファ回路領域BAに伝達される。
信号線群L21,L22は複数の双方向バッファ回路領域BAの中央領域上を横断するように形成され、各双方向バッファ回路領域BA内において、入力回路領域152と出力抵抗制御回路領域167との間の空き領域に形成される。
なお、双方向バッファ回路領域群BAG2を構成する双方向バッファ回路領域BAの数は、制御信号U0L〜U3L及びD0L〜D3Lにビット間スキューによる入出力パッド150の電位のグリッチが問題にならない程度の適当な数に設定する。
出力抵抗制御回路領域167は制御回路163及び制御回路164から構成され、制御回路163,164はそれぞれ例えば実施の形態1の出力抵抗制御出力バッファ回路2の制御回路18,19に相当し、信号線群L22,L21を介して得られる制御信号U0L〜U3L及び制御信号D0L〜D3L基づき、最終段トランジスタ領域160の出力抵抗制御出力バッファのプルアップトランジスタ群107,プルダウントランジスタ群108の出力抵抗を制御する。なお、他の構成は、図49で示した双方向バッファ回路領域群BAG3と同様である。
このように、実施の形態13の双方向バッファ回路領域群BAG2は、出力抵抗制御信号発生回路161からの制御信号(D0〜D3,U0〜U3,STRB等)を出力抵抗制御領域SAの制御信号ピン領域155から供給し、さらに、ラッチ回路部162からの制御信号(D0L〜D3L,U0L〜U3L)を、複数の双方向バッファ回路領域BAの中央領域上を横断し各双方向バッファ回路領域BAの空き領域に設けられた信号線群L21,L22を介して行うようにレイアウト構成することにより、信号ピン領域154及びクロック系制御回路領域153に何ら影響を与えることないため、制御信号の出力抵抗制御回路領域167への供給が回路パターン設計上の困難を伴うことなく実現できる。
加えて、ラッチ回路部162を複数の出力抵抗制御回路領域167で共有することになるため、回路全体の集積度の向上を図ることができる。
なお、実施の形態13では、4ビットの出力抵抗制御信号を例に説明したが、4ビット以外でも勿論適用可能である。また、双方向バッファ回路で説明したが、出力バッファ回路でも同様に適用できる。
また、実施の形態13では、実施の形態1で示した出力抵抗制御信号発生回路1から4ビットのプルダウン抵抗制御信号D0〜D3、4ビットのプルアップ抵抗制御信号U0〜U3及び1つの出力抵抗制御トリガ信号STRBが出力される場合を示しているが、実施の形態2〜11の出力抵抗制御信号発生回路1D,1U,1C,3,3D,3U,3C,5,6及び9から同様な制御信号を供給する場合でも適用可能である。この場合、ラッチ回路部162及び出力抵抗制御回路領域167の回路構成も実施の形態2〜11に併せて変更する必要があるのは勿論である。
1,1C,1D,1U,3,3C,3D,3U,5,6,9 出力抵抗制御信号発生回路、2,2C,2D,2U,4,4C,4D,4U 出力抵抗制御出力バッファ回路、10,10D,10U,32〜34 デコーダ、15,43 48 カウンタ、39 アップ・ダウンカウンタ、42 4ビットコンパレータ(MAGCMP)、153 クロック系制御回路領域、160 最終段トランジスタ領域、161 出力抵抗制御信号発生回路、162 ラッチ回路部、163,164 制御回路、165 出力抵抗制御回路領域、L11,L21 バッファ回路内プルダウン出力抵抗制御信号線群、L12,L22 バッファ回路内プルアップ出力抵抗制御信号線群、L13 バッファ回路内出力抵抗制御トリガ信号線、SA 出力抵抗制御領域、SF0〜SF9 スキャンフリップフロップ。