JP2005210683A - スキャン付きフリップフロップ、半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】 スキャン付き構成を有するフリップフロップ回路の入力部11のダイナミック回路において、データ信号Dの入力が加わるMOSトランジスタの直列接続段数を、テスト入力信号SIが加わるMOSトランジスタの直列接続段数よりも少なく設定する。これにより、データ信号入力に対するデータ記憶時に動作が高速化され、且つMOSトランジスタ数を削減できる。
【選択図】 図1
Description
先ず、本発明の第1の実施の形態を説明する。
以下、本発明の第2の実施の形態のスキャン付きフリップフロップについて図面を参照しながら説明する。
図5は本実施の形態のスキャン付きフリップフロップを示す回路図であり、図6はその動作を示すタイミングチャートである。尚、本実施の形態では、第1及び第2の実施の形態において図1及び図3に示した回路図と同一の回路を構成する素子については同一の符号を付し、その説明を省略する。
図8は本実施の形態のスキャン付きフリップフロップを示す回路図である。尚、本実施の形態では、第1〜第3の実施の形態において図1、3、5に示した回路図と同一の回路を構成する素子については同一の符号を付し、その説明を省略する。
以下、本発明第5の実施形態の半導体装置および半導体装置の製造方法について図面を参照しながら説明する。
図13、図14は本実施の形態のスキャン付きフリップフロップを示す回路図である。尚、本実施の形態では、第3の実施の形態において図5に示した回路図と同一の回路を構成する素子については同一の符号を付し、その説明を省略する。
SL1=!(SCAN+!SCAN・!DX1)
SL2=!(SCAN+!SCAN・DX1)
となり、これらをCMOS回路で構成すると、最低16個のトランジスタが必要である。
SL1=!DX1
SL2=DX1
と、インバータ回路1個で済み、選択信号生成回路(選択信号生成部)はSLC1のようにトランジスタ数が2個の構成でよい。従って、選択信号を生成する回路も含めると従来手法に比べて回路数を削減することができる。
21、22、23、
24 制御部
31、32 出力部
AOI アンドオアインバータ回路
B nMOS論理ブロック
CK クロック信号
D データ信号
D1、D2 データ信号(データ信号群のうちの所定のデータ信号)
DX1 データ選択信号
GND GND電位
INV インバータ回路
N nMOSトランジスタ
ND NAND回路
NQ 反転出力信号
NR NOR回路
P pMOSトランジスタ
Q 出力信号
S セレクタ回路
SCAN テスト選択信号
SI テスト入力信号
SLC0、SLC1 選択信号生成回路(選択信号生成部)
VDD VDD電源
X ノード
X1 第1のノード
Claims (17)
- 複数のnMOSトランジスタを備え、クロック信号と、データ信号と、テスト入力信号と、テスト選択信号とからなる第1の論理情報が入力され、前記第1の論理情報に基づく第2の論理情報を出力する入力部と、
前記第2の論理情報が入力され、前記第2の論理情報に基づく信号を出力する出力部と、
前記入力部が前記第1の論理情報から前記第2の論理情報を生成するための制御信号を前記入力部に入力する制御部と、
前記入力部と前記制御部と前記出力部とを接続し、前記第2の論理情報を前記入力部から前記出力部へ伝達する第1のノードとを備えるフリップフロップであり、
前記入力部は、前記クロック信号がローレベルからハイレベルに遷移するときに、前記第1の論理情報のうち、前記データ信号又は前記テスト入力信号の何れを有効にして前記第2の論理情報を生成するのかを前記テスト選択信号に基づいて選択する選択部を有すると共に、前記クロック信号がローレベルのときに、前記第2の論理情報をハイレベルの信号として前記第1のノードに出力し、
前記入力部において、前記第1のノードがハイレベルからローレベルに遷移する際に電流が流れる経路に含まれる前記nMOSトランジスタの数が、前記データ信号が選択されたときと前記テスト入力信号が選択されたときとで異なる
ことを特徴とするスキャン付きフリップフロップ。 - 請求項1記載のスキャン付きフリップフロップにおいて、
前記入力部は、第1に、前記制御部と第1、第2及び第3のノードを介して接続され、更に第2に、前記クロック信号がローレベルのとき、前記第1のノードにハイレベルを出力し、更に第3に、前記データ信号がハイレベルの場合において、前記テスト選択信号がローレベルであり、且つ前記クロック信号がローレベルである第1の状態から、前記テスト選択信号がローレベルであり、且つ前記クロック信号がハイレベルである第2の状態に入力状態が移行したとき、前記第3のノードの電位がハイレベルであれば、所定時間内に前記第1のノードの電位をハイレベルからローレベルへ遷移させ、前記第2の状態を維持する間は、前記データ信号及び前記テスト入力信号のレベルに関係なく、前記第1のノードの電位をローレベルに保持し、更に第4に、前記データ信号がローレベルの場合において、前記第1の状態から前記第2の状態に入力状態が移行したとき、前記第1のノードの電位をハイレベルの状態とし、前記所定時間以上経過後に、前記第2及び第3のノードの電位がハイレベルからローレベルへ遷移すれば、前記第2の状態を維持する間は、前記データ信号及び前記テスト入力信号のレベルに関係なく、前記第1のノードの電位をハイレベルに保持し、更に第5に、前記テスト入力信号がハイレベルの場合において、前記テスト選択信号がハイレベルであり、且つ前記クロック信号がローレベルである第3の状態から、前記テスト選択信号がハイレベルであり、且つ前記クロック信号がハイレベルである第4の状態に移行したとき、前記第2のノードの電位がハイレベルであれば、前記所定時間内に前記第1のノードの電位をハイレベルからローレベルへ遷移させ、前記第4の状態を維持する間は、前記データ信号及び前記テスト入力信号のレベルに関係なく、前記第1のノードの電位をローレベルに保持し、更に第6に、前記テスト入力信号がローレベルの場合において、前記第3の状態から前記第4の状態に移行したとき、前記第3のノードの電位がローレベルであれば、前記第1のノードの電位をハイレベルの状態とし、前記所定時間以上経過後に、前記第2のノードの電位がハイレベルからローレベルへ遷移すれば、前記第4の状態を維持する間は、前記データ信号及び前記テスト入力信号のレベルに関係なく、前記第1のノードの電位をハイレベルに保持し、
前記制御部は、前記データ信号がローレベルの場合において、前記第1の状態から前記第2の状態に移行したとき、前記第2及び第3のノードの電位を、前記所定時間以上経過後に、ハイレベルからローレベルに遷移させ、更に、前記テスト入力信号がローレベルの場合において、前記第3の状態から前記第4の状態に移行したとき、前記第2のノードの電位を、前記所定時間以上経過後に、ハイレベルからローレベルに遷移させ、前記第3のノードの電位をローレベルのままとし、
前記出力部は、前記クロック信号がハイレベルのときは前記第1のノードに現れる信号を反転させた信号を出力信号として出力し、更に、前記クロック信号がローレベルのときは以前の信号のレベルを保持する
ことを特徴とするスキャン付きフリップフロップ。 - 請求項1記載のスキャン付きフリップフロップにおいて、
前記入力部は、第1に、前記制御部と第1、第2及び第3のノードを介して接続され、更に第2に、前記クロック信号がローレベルのとき、前記第1のノードにハイレベルを出力し、更に第3に、前記データ信号がハイレベルの場合において、前記テスト選択信号がローレベルであり、且つ前記クロック信号がローレベルである第1の状態から、前記テスト選択信号がローレベルであり、且つ前記クロック信号がハイレベルである第2の状態に移行したとき、前記第3のノードがハイレベルであれば、前記第1のノードの電位をハイレベルからローレベルへ遷移させ、前記第2の状態を維持する間は、前記データ信号及び前記テスト入力信号の状態に関係なく、前記第1のノードの電位をローレベルに保持し、更に第4に、前記データ信号がローレベルの場合において、前記第1の状態から前記第2の状態に移行したとき、前記第1のノードの電位をハイレベルに保持し、更に第5に、前記テスト入力信号がハイレベルの場合において、前記テスト選択信号がハイレベルであり、且つ前記クロック信号がローレベルである第3の状態から、前記テスト選択信号がハイレベルであり、且つ前記クロック信号がハイレベルである第4の状態に移行したとき、前記第2のノードがハイレベルであれば、前記第1のノードの電位をハイレベルからローレベルへ遷移させ、前記第4の状態を維持する間は、前記データ信号及び前記テスト入力信号の電位に関係なく、前記第1のノードの電位をローレベルに保持し、更に第6に、前記テスト入力信号がローレベルの場合において、前記第3の状態から前記第4の状態に移行したとき、前記第3のノードがローレベルであれば、前記第1のノードの電位をハイレベルに保持し、
前記制御部は、第1に、前記データ信号がハイレベルの場合において、前記第1の状態から前記第2の状態に移行したとき、ハイレベルからローレベルに遷移する前記第1のノードの電位変化を受けて前記第2及び第3のノードの電位をハイレベルに保持し、更に第2に、前記データ信号がローレベルの場合において、前記第1の状態から前記第2の状態に移行したとき、ハイレベルを維持する前記第1のノードの信号を受けて前記第2及び第3のノードの電位をハイレベルからローレベルへ遷移させ、更に第3に、前記テスト入力信号がハイレベルの場合において、前記第3の状態から前記第4の状態に移行したとき、ハイレベルからローレベルに遷移する前記第1のノードの電位変化を受けて前記第2のノードの電位をハイレベルに保持し、前記第3のノードの電位をローレベルのままとし、更に第4に、前記テスト入力信号がローレベルの場合において、前記第3の状態から前記第4の状態に移行したとき、ハイレベルを維持する前記第1のノードの信号を受けて前記第2のノードの電位をハイレベルからローレベルへ遷移させると共に、前記第3のノードの電位をローレベルのままとし、
前記出力部は、前記クロック信号がハイレベルのときは前記第1のノードに現れる信号を反転させた信号を出力信号として出力し、更に、前記クロック信号がローレベルのときは以前の信号のレベルを保持する
ことを特徴とするスキャン付きフリップフロップ。 - 請求項1記載のスキャン付きフリップフロップにおいて、
前記入力部と前記制御部とは第1、第2及び第3のノードを介して接続され、
前記制御部と前記出力部とは第4及び第5のノードを介して接続され、
また、前記入力部は、第1に、前記クロック信号がローレベルのとき、前記第1のノードにハイレベルを出力し、更に第2に、前記データ信号がハイレベルの場合において、前記テスト選択信号がローレベルであり、且つ前記クロック信号がローレベルである第1の状態から、前記テスト選択信号がローレベルであり、且つ前記クロック信号がハイレベルである第2の状態に移行したとき、前記第3のノードがハイレベルであれば、前記第1のノードの電位をハイレベルからローレベルへ遷移させ、前記第2の状態を維持する間は、前記データ信号及び前記テスト入力信号の電位に関係なく、前記第1のノードの電位をローレベルに保持し、更に第3に、前記データ信号がローレベルの場合において、前記第1の状態から前記第2の状態に移行したとき、前記第1のノードの電位をハイレベルに保持し、更に第4に、前記テスト入力信号がハイレベルの場合において、前記テスト選択信号がハイレベルであり、且つ前記クロック信号がローレベルである第3の状態から、前記テスト選択信号がハイレベルであり、且つ前記クロック信号がハイレベルである第4の状態に移行したとき、前記第2のノードがハイレベルであれば、前記第1のノードの電位をハイレベルからローレベルへ遷移させ、前記第4の状態を維持する間は、前記データ信号及び前記テスト入力信号の電位に関係なく、前記第1のノードの電位をローレベルに保持し、更に第5に、前記テスト入力信号がローレベルの場合において、前記第3の状態から前記第4の状態に移行したとき、前記第3のノードがローレベルであれば、前記第1のノードの電位をハイレベルに保持し、
前記制御部は、第1に、前記データ信号がハイレベルの場合において、前記第1の状態から前記第2の状態に移行したとき、ハイレベルからローレベルに遷移する前記第1のノードの信号を受け、前記第2及び第3のノードの電位をハイレベルに保持すると共に、前記第4のノードの電位をハイレベルに保持し、前記第5のノードの電位をローレベルからハイレベルに遷移させ、更に第2に、前記データ信号がローレベルの場合において、前記第1の状態から前記第2の状態に移行したとき、ハイレベルを維持する前記第1のノードの信号を受け、前記第2及び第3のノードの電位をハイレベルからローレベルへ遷移させると共に、前記第4のノードの電位をハイレベルからローレベルへ遷移させ、前記第5のノードの電位をローレベルに維持し、更に第3に、前記テスト入力信号ハイレベルの場合において、前記第3の状態から前記第4の状態に移行したとき、ハイレベルからローレベルに遷移する前記第1のノードの信号を受け、前記第2のノードの電位をハイレベルに保持すると共に、前記第3のノードの電位をローレベルのままとし、更に、前記第4のノードの電位をハイレベルに保持し、前記第5のノードの電位をローレベルからハイレベルに遷移させ、更に第4に、前記テスト入力信号がローレベルの場合において、前記第3の状態から前記第4の状態に移行したとき、ハイレベルを維持する前記第1のノードの信号を受け、前記第2のノードの電位をハイレベルからローレベルへ遷移させると共に、前記第3のノードの電位をローレベルのままとすると共に、前記第4のノードの信号をハイレベルからローレベルへ遷移させ、前記第5のノードの電位をローレベルに保持し、
前記出力部は、第1に、前記第4及び第5のノードからハイレベルの信号を受けたとき、ハイレベルの出力信号及びローレベルの反転出力信号を出力し、更に第2に、前記第4及び第5のノードからローレベルの信号を受けたとき、ローレベルの出力信号及びハイレベルの反転出力信号を出力し、更に第3に、前記第4のノードにハイレベル、前記第5のノードにローレベルの信号を受けたとき、出力信号及び反転出力信号のレベルを以前のレベルに保持する
ことを特徴とするスキャン付きフリップフロップ。 - 請求項2〜4の何れか1項に記載のスキャン付きフリップフロップにおいて、
前記第1のノードがハイレベルからローレベルに遷移する際に電流が流れる経路に含まれるnMOSトランジスタの数は、前記データ信号が選択されたときの方が、前記テスト入力信号が選択されたときに比べて少ない
ことを特徴とするスキャン付きフリップフロップ。 - 請求項5記載のスキャン付きフリップフロップにおいて、
前記データ信号が選択されたときのnMOSトランジスタの数は3個であり、
前記テスト入力信号が選択されたときのnMOSトランジスタの数は4個である
ことを特徴とするスキャン付きフリップフロップ。 - 請求項5記載のスキャン付きフリップフロップにおいて、
前記データ信号が選択されたときのnMOSトランジスタの数は2個であり、
前記テスト入力信号が選択されたときのnMOSトランジスタの数は3個である
ことを特徴とするスキャン付きフリップフロップ。 - 請求項3又は4記載のスキャン付きフリップフロップにおいて、
前記制御部は、第1に、前記データ信号がハイレベルの場合において、前記第1の状態から前記第2の状態に移行したとき、ハイレベルからローレベルに遷移する前記第1のノードの電位変化を受けて、ハイレベルの信号を前記第5のノードに出力し、更に第2に、前記データ信号がローレベルの場合において、前記第1の状態から前記第2の状態に移行したとき、ハイレベルを維持する前記第1のノードの信号を受けて、ローレベルの信号を前記第5のノードに出力し、更に第3に、前記テスト入力信号がハイレベルの場合において、前記第3の状態から前記第4の状態に移行したとき、ハイレベルからローレベルに遷移する前記第1のノードの電位変化を受けて、ハイレベルの信号を前記第5のノードに出力し、更に第4に、前記テスト入力信号がローレベルの場合において、前記第3の状態から前記第4の状態に移行したとき、ハイレベルを維持する前記第1のノードの信号を受けて、ローレベルの信号を前記第5のノードに出力し、更に第5に、前記第4のノードの反転信号が伝播される第6のノードを内部に備え、また、前記第6のノードと前記第2のノードとの間に前記第6のノードの反転信号を前記第2のノードに伝播するインバータ回路を備え、更に、前記第6のノードの信号と前記テスト選択信号とが入力され、それらのNOR論理演算の結果を前記第3のノードに出力する2入力NOR回路とを備える
ことを特徴とするスキャン付きフリップフロップ。 - 請求項8記載のスキャン付きフリップフロップにおいて、
前記2入力NOR回路は、1個が電源電位に接続された2個のpMOSトランジスタの直列回路と接地電位に接続された2個のnMOSトランジスタの並列回路との直列接続からなり、
前記インバータ回路はCMOSインバータであって、
前記2入力NOR回路の有する電源電位に接続される1個のpMOSトランジスタと、前記CMOSトランジスタの有するpMOSトランジスタとを1つのpMOSトランジスタとして共用する
ことを特徴とするスキャン付きフリップフロップ。 - 請求項1〜9の何れか1項に記載の前記スキャン付きフリップフロップと、
前記スキャン付きフリップフロップに入力する前記データ信号を生成するデータ信号生成回路とを備え、
前記データ信号生成回路は、前記スキャン付きフリップフロップに隣接して配置されている
ことを特徴とする半導体装置。 - 請求項1〜10の何れか1項に記載の前記スキャン付きフリップフロップを配置する第1の工程と、
前記スキャン付きフリップフロップのデータ信号を生成するデータ信号生成回路を前記スキャン付きフリップフロップに隣接して配置する第2の工程と、
前記データ信号生成回路以外の他の回路を配置する第3の工程と、
前記スキャン付きフリップフロップのデータ信号を優先して配線する第4の工程とを有する
ことを特徴とする半導体装置の製造方法。 - 複数のnMOSトランジスタを備え、クロック信号と、複数のデータ信号からなるデータ信号群と、データ選択信号と、テスト入力信号と、テスト選択信号とからなる第1の論理情報が入力され、前記第1の論理情報に基づく第2の論理情報を出力する入力部と、
前記第2の論理情報が入力され、前記第2の論理情報に基づく信号を出力する出力部と、
前記入力部が前記第1の論理情報から前記第2の論理情報を生成するための制御信号を前記入力部に入力する制御部と、
前記入力部と前記制御部と前記出力部とを接続し、前記第2の論理情報を前記入力部から前記出力部へ伝達する第1のノードとを備えるフリップフロップであり、
前記入力部は、前記クロック信号がローレベルからハイレベルに遷移するときに、前記第1の論理情報のうち、前記データ信号群又は前記テスト入力信号の何れを有効にして前記第2の論理情報を生成するのかを前記テスト選択信号に基づいて選択する選択部を有し、更に、前記データ信号群を受け、入力された前記データ信号群の中から、前記データ選択信号に基づき、有効となる所定の前記データ信号を選択するnMOS論理ブロックを前記選択部の中に有し、また、前記クロック信号がローレベルのときに、前記第2の論理情報をハイレベルの信号として前記第1のノードに出力する
ことを特徴とするスキャン付きフリップフロップ。 - 請求項12記載のスキャン付きフリップフロップにおいて、
前記入力部は、第1に、前記制御部と第1、第2及び第3のノードを介して接続され、更に第2に、前記クロック信号がローレベルのとき、前記第1のノードにハイレベルを出力し、更に第3に、前記テスト選択信号がローレベルであり、且つ前記クロック信号がローレベルである第1の状態から、前記テスト選択信号がローレベルであり、且つ前記クロック信号がハイレベルである第2の状態に入力状態が移行したとき、前記第3のノードの電位がハイレベルであれば、前記入力部内に構成された前記nMOS論理ブロックに入力される前記データ信号群の信号構成に依存して、前記第1のノードの電位をハイレベルに保持すると共に、前記ハイレベルの保持状態から所定時間以上経過後に、前記第2及び第3のノードの電位がハイレベルからローレベルへ遷移すれば、前記第2の状態を維持する間は、前記所定のデータ信号及び前記テスト入力信号のレベルに関係なく、前記第1のノードの電位をハイレベルに保持し、又は、前記第1のノードの電位を前記所定時間内にハイレベルからローレベルへ遷移させ、前記第2の状態を維持する間は、前記所定のデータ信号及び前記テスト入力信号のレベルに関係なく、前記第1のノードの電位をローレベルに保持し、更に第4に、前記テスト入力信号がハイレベルの場合において、前記テスト選択信号がハイレベルであり、且つ前記クロック信号がローレベルである第3の状態から、前記テスト選択信号がハイレベルであり、且つ前記クロック信号がハイレベルである第4の状態に移行したとき、前記第2のノードの電位がハイレベルであれば、前記所定時間内に前記第1のノードの電位をハイレベルからローレベルへ遷移させ、前記第4の状態を維持する間は、前記所定のデータ信号及び前記テスト入力信号のレベルに関係なく、前記第1のノードの電位をローレベルに保持し、更に第5に、前記テスト入力信号がローレベルの場合において、前記第3の状態から前記第4の状態に移行したとき、前記第3のノードの電位がローレベルであれば、前記第1のノードの電位をハイレベルの状態とし、前記所定時間以上経過後に、前記第2のノードの電位がハイレベルからローレベルへ遷移すれば、前記第4の状態を維持する間は、前記所定のデータ信号及び前記テスト入力信号のレベルに関係なく、前記第1のノードの電位をハイレベルに保持し、
前記制御部は、前記所定のデータ信号がローレベルの場合において、前記第1の状態から前記第2の状態に移行したとき、前記第2及び第3のノードの電位を、前記所定時間以上経過後に、ハイレベルからローレベルに遷移させ、更に、前記テスト入力信号がローレベルの場合において、前記第3の状態から前記第4の状態に移行したとき、前記第2のノードの電位を、前記所定時間以上経過後に、ハイレベルからローレベルに遷移させ、前記第3のノードの電位をローレベルのままとし、
前記出力部は、前記クロック信号がハイレベルのときは前記第1のノードに現れる信号を反転させた信号を出力信号として出力し、更に、前記クロック信号がローレベルのときは以前の信号のレベルを保持する
ことを特徴とするスキャン付きフリップフロップ。 - 請求項12記載のスキャン付きフリップフロップにおいて、
前記入力部は、第1に、前記制御部と第1、第2及び第3のノードを介して接続され、更に第2に、前記クロック信号がローレベルのとき、前記第1のノードにハイレベルを出力し、更に第3に、前記テスト選択信号がローレベルであり、且つ前記クロック信号がローレベルである第1の状態から、前記テスト選択信号がローレベルであり、且つ前記クロック信号がハイレベルである第2の状態に入力状態が移行したとき、前記第3のノードの電位がハイレベルであれば、前記入力部内に構成された前記nMOS論理ブロックに入力される前記データ信号群の信号構成に依存して、前記第1のノードの電位をハイレベルに保持、又は、所定時間内にハイレベルからローレベルへ遷移させ、前記所定時間以上経過後に、前記第2のノードの電位がハイレベルからローレベルへ遷移すれば、前記第2の状態を維持する間は、前記所定のデータ信号及び前記テスト入力信号の電位に関係なく、前記第1のノードの電位を保持し、更に第4に、ハイレベルの前記テスト入力信号に対して、前記テスト選択信号がハイレベルであり、且つ前記クロック信号がローレベルである第3の状態から、前記テスト選択信号がハイレベルであり、且つ前記クロック信号がハイレベルである第4の状態に移行したとき、前記第2のノードの電位がハイレベルであれば、前記所定時間内に前記第1のノードの電位をハイレベルからローレベルへ遷移させ、前記所定時間以上経過後に、前記第4の状態を維持する間は、前記所定のデータ信号及び前記テスト入力信号のレベルに関係なく、前記第1のノードの電位をローレベルに保持し、更に第5に、ローレベルの前記テスト入力信号に対して、前記第3の状態から前記第4の状態に移行したとき、前記第1のノードの電位をハイレベルの状態とし、前記所定時間以上経過後に前記第2のノードがハイレベルからローレベルへ遷移すれば前記第4の状態を維持する間は、前記所定のデータ信号及び前記テスト入力信号のレベルに関係なく、前記第1のノードの電位をハイレベルに保持し、
前記制御部は、第1に、ハイレベルの前記所定のデータ信号に対して、前記第1の状態から前記第2の状態に移行したとき、ハイレベルからローレベルに遷移する前記第1のノードの電位変化を受けて前記第2及び第3のノードの電位をハイレベルに保持し、更に第2に、ローレベルの前記所定のデータ信号に対して、前記第1の状態から前記第2の状態に移行したとき、ハイレベルを維持する前記第1のノードの信号を受けて前記第2及び第3のノードの電位をハイレベルからローレベルへ遷移させ、更に第3に、ハイレベルの前記テスト入力信号に対して、前記第3の状態から前記第4の状態に移行したとき、ハイレベルからローレベルに遷移する前記第1のノードの電位変化を受けて前記第2のノードの電位をハイレベルに保持し、前記第3のノードの電位をローレベルのままとし、更に第4に、ローレベルの前記テスト入力信号に対して、前記第3の状態から前記第4の状態に移行したとき、ハイレベルを維持する前記第1のノードの信号を受けて前記第2のノードの電位をハイレベルからローレベルへ遷移させると共に、前記第3のノードの電位をローレベルのままとし、
前記出力部は、前記クロック信号がハイレベルのときは前記第1のノードに現れる信号を反転させた信号を出力信号として出力し、更に、前記クロック信号がローレベルのときは以前の信号のレベルを保持する
ことを特徴とするスキャン付きフリップフロップ。 - 請求項12記載のスキャン付きフリップフロップにおいて、
前記入力部と前記制御部とは第1、第2及び第3のノードを介して接続され、
前記制御部と前記出力部とは第4及び第5のノードを介して接続され、
また、前記入力部は、第1に、前記クロック信号がローレベルのとき、前記第1のノードにハイレベルを出力し、更に第2に、前記テスト選択信号がローレベルであり、且つ前記クロック信号がローレベルである第1の状態から、前記テスト選択信号がローレベルであり、且つ前記クロック信号がハイレベルである第2の状態に移行したとき、前記第3のノードがハイレベルであれば、前記入力部内に構成された前記nMOS論理ブロックに入力される前記データ信号群の信号構成に依存して、前記第1のノードの電位をハイレベルに保持、又は、所定時間内にハイレベルからローレベルへ遷移させると共に、前記第2の状態を維持する間は、前記所定のデータ信号及び前記テスト入力信号の電位に関係なく、前記第1のノードの電位をローレベルに保持し、更に第3に、前記テスト入力信号がハイレベルの場合において、前記テスト選択信号がハイレベルであり、且つ前記クロック信号がローレベルである第3の状態から、前記テスト選択信号がハイレベルであり、且つ前記クロック信号がハイレベルである第4の状態に移行したとき、前記第2のノードがハイレベルであれば、前記第1のノードの電位をハイレベルからローレベルへ遷移させ、前記第4の状態を維持する間は、前記所定のデータ信号及び前記テスト入力信号の電位に関係なく、前記第1のノードの電位をローレベルに保持し、更に第4に、前記テスト入力信号がローレベルの場合において、前記第3の状態から前記第4の状態に移行したとき、前記第3のノードがローレベルであれば、前記第1のノードの電位をハイレベルに保持し、
前記制御部は、第1に、前記所定のデータ信号がハイレベルの場合において、前記第1の状態から前記第2の状態に移行したとき、ハイレベルからローレベルに遷移する前記第1のノードの信号を受け、前記第2及び第3のノードの電位をハイレベルに保持すると共に、前記第4のノードの電位をハイレベルに保持し、前記第5のノードの電位をローレベルからハイレベルに遷移させ、更に第2に、前記所定のデータ信号がローレベルの場合において、前記第1の状態から前記第2の状態に移行したとき、ハイレベルを維持する前記第1のノードの信号を受け、前記第2及び第3のノードの電位をハイレベルからローレベルへ遷移させると共に、前記第4のノードの電位をハイレベルからローレベルへ遷移させ、前記第5のノードの電位をローレベルに維持し、更に第3に、前記テスト入力信号ハイレベルの場合において、前記第3の状態から前記第4の状態に移行したとき、ハイレベルからローレベルに遷移する前記第1のノードの信号を受け、前記第2のノードの電位をハイレベルに保持すると共に、前記第3のノードの電位をローレベルのままとし、更に、前記第4のノードの電位をハイレベルに保持し、前記第5のノードの電位をローレベルからハイレベルに遷移させ、更に第4に、前記テスト入力信号がローレベルの場合において、前記第3の状態から前記第4の状態に移行したとき、ハイレベルを維持する前記第1のノードの信号を受け、前記第2のノードの電位をハイレベルからローレベルへ遷移させると共に、前記第3のノードの電位をローレベルのままとすると共に、前記第4のノードの信号をハイレベルからローレベルへ遷移させ、前記第5のノードの電位をローレベルに保持し、
前記出力部は、第1に、前記第4及び第5のノードからハイレベルの信号を受けたとき、ハイレベルの出力信号及びローレベルの反転出力信号を出力し、更に第2に、前記第4及び第5のノードからローレベルの信号を受けたとき、ローレベルの出力信号及びハイレベルの反転出力信号を出力し、更に第3に、前記第4のノードにハイレベル、前記第5のノードにローレベルの信号を受けたとき、出力信号及び反転出力信号のレベルを以前のレベルに保持する
ことを特徴とするスキャン付きフリップフロップ。 - 請求項12〜15の何れか1項に記載のスキャン付きフリップフロップにおいて、
前記データ選択信号を受け、前記nMOS論理ブロックに入力される前記データ信号群の中から前記所定のデータ信号を選択するための前記データ選択信号に基づく信号を前記nMOS論理ブロックへ入力する選択信号生成部を備える
ことを特徴とするスキャン付きフリップフロップ。 - 請求項16記載のスキャン付きフリップフロップにおいて、
前記データ信号群は2つのデータ信号からなり、
前記nMOS論理ブロックは、前記2つのデータ信号の各データ信号を受けるnMOSトランジスタに対して前記データ選択信号に基づく信号を受けるnMOSトランジスタがそれぞれ直列接続され且つそれぞれの前記直列接続されたnMOSトランジスタを2並列に接続した構成であり、
前記選択信号生成部は、入力された前記データ選択信号そのままの信号と前記データ選択信号を反転させた信号とを、前記nMOS論理ブロック内の前記データ選択信号に基づく信号を受けるnMOSトランジスタに入力する
ことを特徴とするスキャン付きフリップフロップ。
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