JPH0832435A

JPH0832435A - 半導体装置

Info

Publication number: JPH0832435A
Application number: JP6187810A
Authority: JP
Inventors: Toshiro Takahashi; 敏郎高橋; Kazuo Koide; 一夫小出; Junya Kudo; 純也工藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-07-18
Filing date: 1994-07-18
Publication date: 1996-02-02

Abstract

(57)【要約】（修正有）【目的】インピーダンス調整回路の構成を簡素化し
て、ＣＭＯＳ論理集積回路装置等およびディジタル装置
の低コスト化を図り、そのインピーダンス補正時間を短
縮する。【構成】インピーダンス制御信号ＡＨ０Ｂ〜ＡＨ３Ｂ
に従って選択的にオン状態とされる複数の出力ＭＯＳＦ
ＥＴを含む出力バッファＯＢと、差動ＭＯＳＦＥＴを中
心とする入力バッファＩＢとを含む入出力バッファに、
入出力バッファと同一構成とされるハイレベル調整用の
単位入出力バッファＵＩＯＢＨ０〜ＵＩＯＢＨ３を設
け、その出力ＭＯＳＦＥＴＮＨ２〜ＮＨ５を、ゲート幅
の大きいものから順次、言い換えるならばオン抵抗の小
さなものから順次強制的にあるいはすでに形成された上
位ビットのインピーダンス制御信号に従って選択的にオ
ン状態とし、入力バッファＩＢの出力信号として得られ
るインピーダンス制御信号の各ビットを順次選択的に有
効レベルとする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、例
えば、インピーダンス調整機能を有する出力バッファな
らびにこれを含むＣＭＯＳ（相補型ＭＯＳ）論理集積回
路装置に利用して特に有効な技術に関するものである。

【０００２】

【従来の技術】Ｐチャンネル及びＮチャンネルＭＯＳＦ
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）からなるＣＭＯＳ論理ゲー
トを基本構成とし、複数の入出力端子とこれらの入出力
端子に対応して設けられる複数の入力バッファ及び出力
バッファとを備えるＣＭＯＳ論理集積回路装置があり、
このような複数のＣＭＯＳ論理集積回路装置を共通のプ
リント基板に搭載してなる各種のディジタル装置があ
る。ＣＭＯＳ論理集積回路装置の入力バッファは、例え
ばそのゲートが対応する入出力端子に結合された入力Ｍ
ＯＳＦＥＴを含み、その入力インピーダンスはほぼ無限
大となる。したがって、信号が同一のプリント基板に搭
載された複数のＣＭＯＳ論理集積回路装置間で授受され
る場合、受信側のＣＭＯＳ論理集積回路装置の入出力端
子において信号の乱反射が生じるため、信号レベルが安
定するまでには基板電送線路の信号伝播時間ｔｄの３〜
４倍程度の時間が必要となり、これによってディジタル
装置の高速化が制約を受ける結果となる。

【０００３】これに対処するため、ハイレベル出力用及
びロウレベル出力用ＭＯＳＦＥＴをそれぞれ並列結合さ
れた複数の出力ＭＯＳＦＥＴに置き換え、これらの出力
ＭＯＳＦＥＴを所定ビットのインピーダンス制御信号に
従って選択的にオン状態として出力バッファの出力イン
ピーダンスとプリント配線の特性インピーダンスとを一
致させ、出力信号レベルをまず振幅の二分の一まで変化
させた後、受信側入力端子での全反射を利用して所望の
振幅まで拡大することで、信号伝播時間ｔｄ内に安定し
た受信信号を得る方法が、例えば、『ＩＥＥＥＪＯＵ
ＲＮＡＬＯＦＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩ
ＴＳＶＯＬ．２７，ＮＯ．８，ＡＵＧＵＳＴ１９９
２』第１１７６頁〜第１１８５頁に提案されている。

【０００４】

【発明が解決しようとする課題】ところが、上記に記載
されるＣＭＯＳ論理集積回路装置では、出力端子にプリ
ント配線の特性インピーダンスに見合った基準抵抗を接
続するとともに、その各ビットがインピーダンス制御信
号の各ビットに対応されるカウンタを設け、このカウン
タを順次インクリメント又はデクリメントしながら出力
バッファの出力インピーダンスと基準抵抗の抵抗値とを
一致させる方法が採られる。このため、インピーダンス
調整回路として、カウンタやその出力信号を保持するレ
ジスタ，インピーダンス調整用の比較回路及びシーケン
サ等が必要となり、その構成が複雑となる。また、イン
ピーダンス調整にクロック信号が必要となり、インピー
ダンス調整回路を例えば出力バッファが配置される基板
周辺部に余裕をもって配置することが困難となるととも
に、出力バッファの出力インピーダンスと基準抵抗とを
一致させるまで複数クロック分の時間が必要となり、急
激な条件変化に対するＣＭＯＳ論理集積回路装置のイン
ピーダンス補正時間が長くなる。

【０００５】この発明の目的は、インピーダンス調整回
路の簡素化を図ったＣＭＯＳ論理集積回路装置等の半導
体装置を実現することにある。この発明の他の目的は、
インピーダンス調整機能を有するＣＭＯＳ論理集積回路
装置等ならびにこれを含むディジタル装置の低コスト化
を図り、ＣＭＯＳ論理集積回路装置等の急激な条件変化
に対するインピーダンス補正時間を短縮することにあ
る。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、インピーダンス調整機能を有
し、ハイレベル出力電圧供給点と出力端子との間ならび
に出力端子とロウレベル出力電圧供給点との間にそれぞ
れ並列形態に設けられ対応するインピーダンス制御信号
の有効レベルを受けて選択的にオン状態とされる複数の
第１及び第２の出力ＭＯＳＦＥＴを含む出力バッファ
と、一対の差動ＭＯＳＦＥＴを中心とする入力バッファ
とを含む入出力バッファを備えるＣＭＯＳ論理集積回路
装置等に、インピーダンス制御信号の各ビットに対応し
て、入出力バッファと同一構成とされ、第１及び第２の
出力ＭＯＳＦＥＴをインピーダンス調整ＭＯＳＦＥＴと
し入力バッファを電位比較回路とする複数のインピーダ
ンス調整回路を設けるとともに、これらのインピーダン
ス調整回路のインピーダンス調整ＭＯＳＦＥＴをオン抵
抗の小さなものから順次択一的にあるいはすでに形成さ
れた上位ビットのインピーダンス制御信号に従って選択
的にオン状態としながら、電位比較回路の出力信号とし
て得られるインピーダンス制御信号の各ビットを選択的
に有効レベルとする。

【０００８】

【作用】上記した手段によれば、クロック信号を必要と
することなくしかも比較的短い時間内に全ビットのイン
ピーダンス制御信号を形成し、出力バッファの出力イン
ピーダンスとプリント配線等の特性インピーダンスを一
致させることができる。この結果、ＣＭＯＳ論理集積回
路装置等に設けられるインピーダンス調整回路の簡素化
を図り、ＣＭＯＳ論理集積回路装置等ならびにこれを含
むディジタル装置の低コスト化を図ることができるとと
もに、ＣＭＯＳ論理集積回路装置等の急激な条件変化に
対するインピーダンス補正時間を短縮することができ
る。

【０００９】

【実施例】図１には、この発明が適用された入出力バッ
ファＩＯＢの第１の実施例の部分的なブロック図が示さ
れている。また、図２には、図１の入出力バッファＩＯ
Ｂに含まれる単位入出力バッファＵＩＯＢ０〜ＵＩＯＢ
ｍ，ＵＩＯＢＨ０〜ＵＩＯＢＨ３ならびにＵＩＯＢＬ０
〜ＵＩＯＢＬ３の一実施例の接続図が示され、図３に
は、その一実施例の回路図が例示されている。さらに、
図４には、単位入出力バッファＵＩＯＢＨ０〜ＵＩＯＢ
Ｈ３によるハイレベル出力側のインピーダンス自動調整
動作の概念図が示され、図５には、単位入出力バッファ
ＵＩＯＢＬ０〜ＵＩＯＢＬ３によるロウレベル出力側の
インピーダンス自動調整動作の概念図が示されている。
加えて、図６には、単位入出力バッファＵＩＯＢ０〜Ｕ
ＩＯＢｍの一実施例の出力信号経路図が示され、図７に
は、その一実施例の出力信号波形図が示されている。こ
れらの図をもとに、この実施例の入出力バッファＩＯＢ
の構成及び動作ならびにその特徴について説明する。

【００１０】なお、この実施例の入出力バッファＩＯＢ
は、特に制限されないが、所定のＣＭＯＳ論理集積回路
装置に含まれ、このＣＭＯＳ論理集積回路装置は、共通
のプリント基板に搭載されたその複数個をもって所定の
ディジタル装置を構成する。また、図３の各回路素子な
らびに図１の各ブロックを構成する回路素子は、ＣＭＯ
Ｓ論理集積回路装置の図示されない他の回路素子ととも
に、単結晶シリコンのような１個の半導体基板上に形成
される。以下の回路図において、そのチャンネル（バッ
クゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャン
ネル型であり、矢印の付されないＮチャンネルＭＯＳＦ
ＥＴと区別して示される。また、図３には、単位入出力
バッファＵＩＯＢ０〜ＵＩＯＢｍ，ＵＩＯＢＨ０〜ＵＩ
ＯＢＨ３ならびにＵＩＯＢＬ０〜ＵＩＯＢＬ３の回路図
が単位入出力バッファＵＩＯＢとして例示され、共通の
名称をもってその入力端子及び出力端子が示されてい
る。ＣＭＯＳ論理集積回路装置の入出力バッファＩＯＢ
を除く他のブロックについては、この発明と直接関係が
ないため、その説明を割愛した。

【００１１】図１において、この実施例の入出力バッフ
ァＩＯＢは、入出力端子ＩＯ０〜ＩＯｍに対応して設け
られるｍ＋１個の単位入出力バッファＵＩＯＢ０〜ＵＩ
ＯＢｍと、これらの単位入出力バッファに共通に４個ず
つ設けられるハイレベル調整用の第１のインピーダンス
調整回路つまり単位入出力バッファＵＩＯＢＨ０〜ＵＩ
ＯＢＨ３と、ロウレベル調整用の第２のインピーダンス
調整回路つまり単位入出力バッファＵＩＯＢＬ０〜ＵＩ
ＯＢＬ３とを含む。

【００１２】ここで、単位入出力バッファＵＩＯＢ０〜
ＵＩＯＢｍ，ＵＩＯＢＨ０〜ＵＩＯＢＨ３ならびにＵＩ
ＯＢＬ０〜ＵＩＯＢＬ３は、特に制限されないが、すべ
て同一の回路構成とされ、図３に単位入出力バッファＵ
ＩＯＢとして例示されるように、出力バッファＯＢ及び
入力バッファＩＢをそれぞれ含む。このうち、出力バッ
ファＯＢは、内部電圧供給点ＶＴＴ（ハイレベル出力電
圧供給点）と出力端子つまり内部入出力端子ＩＯとの間
に並列形態に設けられるＮチャンネル型の５個の出力Ｍ
ＯＳＦＥＴＮＨ１ならびにＮＨ２〜ＮＨ５（第１の出力
ＭＯＳＦＥＴ）と、内部入出力端子ＩＯと接地電位ＶＳ
Ｓ（ロウレベル出力電圧供給点）との間に並列形態に設
けられるＮチャンネル型の５個の出力ＭＯＳＦＥＴＮＬ
１ならびにＮＬ２〜ＮＬ５（第２の出力ＭＯＳＦＥＴ）
とを含む。これにより、出力バッファＯＢは、いわゆる
Ｎ−Ｎ型のプッシュプル出力バッファとされる。なお、
内部電圧供給点ＶＴＴにおける内部電圧ＶＴＴの電位
は、１．２Ｖ（ボルト）とされる。また、単位入出力バ
ッファＵＩＯＢ０〜ＵＩＯＢｍ，ＵＩＯＢＨ０〜ＵＩＯ
ＢＨ３ならびにＵＩＯＢＬ０〜ＵＩＯＢＬ３の対応する
出力ＭＯＳＦＥＴが、それぞれ同一サイズで形成される
ことは言うまでもない。

【００１３】この実施例において、出力ＭＯＳＦＥＴＮ
Ｈ１は、所定のＷｔｃなるゲート幅を有し、出力ＭＯＳ
ＦＥＴＮＨ２は、基準ゲート幅Ｗｔの８倍つまり２³Ｗ
ｔなるゲート幅を有する。また、出力ＭＯＳＦＥＴＮＨ
３は、基準ゲート幅Ｗｔの４倍つまり２²Ｗｔなるゲー
ト幅を有し、出力ＭＯＳＦＥＴＮＨ４及びＮＨ５は、そ
れぞれ基準ゲート幅Ｗｔの２倍及び１倍つまり２¹Ｗｔ
及び２⁰Ｗｔなるゲート幅を有する。同様に、出力ＭＯ
ＳＦＥＴＮＬ１は、所定のＷｓｃなるゲート幅を有し、
出力ＭＯＳＦＥＴＮＬ２は、基準ゲート幅Ｗｓの８倍つ
まり２³Ｗｓなるゲート幅を有する。また、出力ＭＯＳ
ＦＥＴＮＬ３は、基準ゲート幅Ｗｓの４倍つまり２²Ｗ
ｓなるゲート幅を有し、出力ＭＯＳＦＥＴＮＬ４及びＮ
Ｌ５は、それぞれ基準ゲート幅Ｗｓの２倍及び１倍つま
り２¹Ｗｓ及び２⁰Ｗｓなるゲート幅を有する。なお、
出力ＭＯＳＦＥＴＮＨ１のゲート幅Ｗｔｃは、後述する
理由から、基準ゲート幅Ｗｔの５倍つまり５Ｗｔとさ
れ、出力ＭＯＳＦＥＴＮＬ１のゲート幅Ｗｓｃは、基準
ゲート幅Ｗｓの５倍つまり５Ｗｓとされる。周知のよう
に、ＭＯＳＦＥＴのオン抵抗は、ゲート幅に反比例す
る。したがって、出力ＭＯＳＦＥＴＮＨ１〜ＮＨ５なら
びにＮＬ１〜ＮＬ５の中では出力ＭＯＳＦＥＴＮＨ２及
びＮＬ２のオン抵抗がそれぞれ最も小さな値となり、出
力ＭＯＳＦＥＴＮＨ５及びＮＬ５のオン抵抗がそれぞれ
最も大きな値となる。

【００１４】出力ＭＯＳＦＥＴＮＨ１のゲートには、ナ
ンドゲートＮＡ１の出力信号のインバータＶ１による反
転信号が供給され、出力ＭＯＳＦＥＴＮＨ２〜ＮＨ５の
ゲートには、ノアゲートＮＯ１〜ＮＯ４の出力信号がそ
れぞれ供給される。これらのノアゲートの一方の入力端
子は、反転インピーダンス制御端子Ｈ３Ｂ〜Ｈ０Ｂ（こ
こで、それが有効とされるとき選択的にロウレベルとさ
れるいわゆる反転信号ならびにその入力端子及び出力端
子等については、その名称の末尾にＢを付して表す。以
下同様）にそれぞれ結合され、その他方の入力端子に
は、上記ナンドゲートＮＡ１の出力信号が共通に供給さ
れる。同様に、出力ＭＯＳＦＥＴＮＬ１のゲートには、
ナンドゲートＮＡ２の出力信号のインバータＶ２による
反転信号が供給され、出力ＭＯＳＦＥＴＮＬ２〜ＮＬ５
のゲートには、対応するノアゲートＮＯ５〜ＮＯ８の出
力信号がそれぞれ供給される。これらのノアゲートの一
方の入力端子は、反転インピーダンス制御端子Ｌ３Ｂ〜
Ｌ０Ｂにそれぞれ結合され、その他方の入力端子には、
ナンドゲートＮＡ２の出力信号が共通に供給される。ナ
ンドゲートＮＡ１及びＮＡ２の一方の入力端子は、出力
制御端子ＥＮに共通結合される。また、ナンドゲートＮ
Ａ２の他方の入力端子は、反転内部出力信号端子ＯＤＢ
に結合され、ナンドゲートＮＡ１の他方の入力端子は、
インバータＶ３を介して上記反転内部出力信号端子ＯＤ
Ｂに結合される。

【００１５】これらのことから、出力ＭＯＳＦＥＴＮＨ
１は、ナンドゲートＮＡ１の出力信号が接地電位ＶＳＳ
のようなロウレベルとされるとき、言い換えるならば出
力制御端子ＥＮが電源電圧ＶＣＣのようなハイレベルと
されかつ反転内部出力信号端子ＯＤＢがロウレベルとさ
れるとき、選択的にオン状態となる。また、出力ＭＯＳ
ＦＥＴＮＨ２〜ＮＨ５は、対応するノアゲートＮＯ１〜
ＮＯ４の出力信号がハイレベルとされるとき、言い換え
るならば出力制御端子ＥＮがハイレベルとされかつ反転
内部出力信号端子ＯＤＢがロウレベルとされることによ
ってナンドゲートＮＡ１の出力信号がロウレベルとされ
しかも対応する反転インピーダンス制御端子Ｈ３Ｂ〜Ｈ
０Ｂがロウレベルとされるとき、それぞれ選択的にオン
状態となる。出力ＭＯＳＦＥＴＮＨ１〜ＮＨ５のうちの
少なくとも１個が安定したオン状態にあるとき、内部入
出力端子ＩＯにはオン状態にある出力ＭＯＳＦＥＴを介
して内部電圧ＶＴＴのようなハイレベルが出力される。

【００１６】同様に、出力ＭＯＳＦＥＴＮＬ１は、ナン
ドゲートＮＡ２の出力信号がロウレベルとされるとき、
つまり出力制御端子ＥＮがハイレベルとされかつ反転内
部出力信号端子ＯＤＢがハイレベルとされるとき、選択
的にオン状態となる。また、出力ＭＯＳＦＥＴＮＬ２〜
ＮＬ５は、対応するノアゲートＮＯ５〜ＮＯ８の出力信
号がハイレベルとされるとき、つまりは出力制御端子Ｅ
Ｎがハイレベルとされかつ反転内部出力信号端子ＯＤＢ
がハイレベルとされることによってナンドゲートＮＡ２
の出力信号がロウレベルとされしかも対応する反転イン
ピーダンス制御端子Ｌ３Ｂ〜Ｌ０Ｂがロウレベルとされ
るとき、それぞれ選択的にオン状態となる。出力ＭＯＳ
ＦＥＴＮＬ１〜ＮＬ５のうちの少なくとも１個が安定し
たオン状態にあるとき、内部入出力端子ＩＯにはオン状
態にある出力ＭＯＳＦＥＴを介して接地電位ＶＳＳのよ
うなロウレベルが出力される。

【００１７】前述のように、出力ＭＯＳＦＥＴＮＨ１は
５Ｗｔなるゲート幅を有し、出力ＭＯＳＦＥＴＮＨ２〜
ＮＨ５は、それぞれ２³Ｗｔ，２²Ｗｔ，２¹Ｗｔ及び
２⁰Ｗｔなるゲート幅を有する。このため、内部電圧供
給点ＶＴＴと内部入出力端子ＩＯとの間のインピーダン
スすなわち出力バッファＯＢとしてのハイレベル出力時
における出力インピーダンスは、基準ゲート幅Ｗｔに対
応するＭＯＳＦＥＴのオン抵抗をＺｔとするとき、出力
ＭＯＳＦＥＴＮＨ１のみがオン状態とされた状態でＺｔ
／５なる最大値をとり、出力ＭＯＳＦＥＴＮＨ１〜ＮＨ
５が一斉にオン状態とされた状態でＺｔ／２０なる最小
値をとる。そして、出力ＭＯＳＦＥＴＮＨ２〜ＮＨ５を
選択的に組み合わせてオン状態とすることで、つまりは
反転インピーダンス制御端子Ｈ３Ｂ〜Ｈ０Ｂにおける反
転インピーダンス制御信号のレベルを選択的に組み合わ
せてロウレベルとすることで、最小値Ｚｔ／２０から最
大値Ｚｔ／５の間の任意の値を選択的に採りうるものと
なる。

【００１８】同様に、出力ＭＯＳＦＥＴＮＬ１は、前述
のように、５Ｗｓなるゲート幅を有し、出力ＭＯＳＦＥ
ＴＮＬ２〜ＮＬ５は、それぞれ２³Ｗｓ，２²Ｗｓ，２
¹Ｗｓ及び２⁰Ｗｓなるゲート幅を有する。このため、
接地電位供給点と内部入出力端子ＩＯとの間のインピー
ダンスすなわち出力バッファＯＢとしてのロウレベル出
力時における出力インピーダンスは、基準ゲート幅Ｗｓ
に対応するＭＯＳＦＥＴのオン抵抗をＺｓとするとき、
例えば出力ＭＯＳＦＥＴＮＬ１のみがオン状態とされた
状態でＺｓ／５なる最大値をとり、出力ＭＯＳＦＥＴＮ
Ｌ１〜ＮＬ５が一斉にオン状態とされた状態でＺｓ／２
０なる最小値をとる。そして、出力ＭＯＳＦＥＴＮＬ２
〜ＮＬ５を選択的に組み合わせてオン状態とすること
で、つまりは反転インピーダンス制御端子Ｌ３Ｂ〜Ｌ０
Ｂにおける反転インピーダンス制御信号のレベルを選択
的に組み合わせてロウレベルとすることで、最小値Ｚｓ
／２０から最大値Ｚｓ／５の間の任意の値を選択的に採
りうるものとなる。

【００１９】この実施例において、ＣＭＯＳ論理集積回
路装置が搭載されるプリント基板のプリント配線の特性
インピーダンスＺｏは５０Ωとされる。したがって、例
えば出力バッファＯＢのハイレベル出力時及びロウレベ
ル出力時における出力インピーダンスの最大値Ｚｔ／５
及びＺｓ／５をともに１００Ωに、また最小値Ｚｔ／２
０及びＺｓ／２０をともに２５Ωに設定して、プリント
配線の特性インピーダンスＺｏを出力インピーダンスの
調整範囲内に入れようとする場合、Ｚｔ＝Ｚｓ＝５００とすればよい。このとき、出力バッファＯＢの出力イン
ピーダンスＺは、反転インピーダンス制御端子Ｈ０Ｂ〜
Ｈ３ＢならびにＬ０Ｂ〜Ｌ３Ｂを介して入力される反転
インピーダンス制御信号の２進値Ｂｘに対して、Ｚ＝５００／（５＋Ｂｘ）なる関係を持つこととなる。

【００２０】なお、上記説明から明らかなように、出力
ＭＯＳＦＥＴＮＨ１及びＮＬ１のゲート幅Ｗｔｃ及びＷ
ｓｃは、出力インピーダンスＺの最大値及び最小値を決
める因子となるが、この実施例では、これを５Ｗｔ又は
５Ｗｓとすることによって、出力インピーダンスＺの調
整範囲を２５Ω〜１００Ωに設定できる。

【００２１】図３において、この実施例の単位入出力バ
ッファＵＩＯＢは、さらにＰチャンネル型の一対の差動
ＭＯＳＦＥＴＰ２及びＰ３を中心とする入力バッファＩ
Ｂを含む。差動ＭＯＳＦＥＴＰ２及びＰ３の共通結合さ
れたソースは、ＰチャンネルＭＯＳＦＥＴＰ１を介して
回路の電源電圧ＶＣＣに結合され、そのドレインは、対
応するＮチャンネルＭＯＳＦＥＴＮ１及びＮ２を介して
接地電位ＶＳＳに結合される。ＭＯＳＦＥＴＰ１のゲー
トは、接地電位ＶＳＳに結合される。また、ＭＯＳＦＥ
ＴＮ１のゲートは、そのドレインに結合された後、ＭＯ
ＳＦＥＴＮ２のゲートに結合される。さらに、ＭＯＳＦ
ＥＴＰ２のゲートには所定の基準電位Ｖｒｅｆが供給さ
れ、ＭＯＳＦＥＴＰ３のゲートは内部入出力端子ＩＯに
結合される。なお、電源電圧ＶＣＣは、特に制限されな
いが、３．３Ｖとされ、基準電位Ｖｒｅｆは、内部電圧
ＶＴＴの電位の二分の一つまり０．６Ｖとされる。

【００２２】これらのことから、ＭＯＳＦＥＴＰ１は、
定常的にオン状態とされることで差動ＭＯＳＦＥＴＰ２
及びＰ３に対する定電流源として作用し、ＭＯＳＦＥＴ
Ｎ１及びＮ２は、カレントミラー形態とされることで差
動ＭＯＳＦＥＴＰ２及びＰ３に対するアクティブ負荷と
して作用する。また、ＭＯＳＦＥＴＰ２及びＰ３は、こ
れらのＭＯＳＦＥＴとともに一つの差動増幅回路を構成
し、内部入出力端子ＩＯにおける入力信号の電位を基準
電位Ｖｒｅｆと比較増幅すべく作用する。入力バッファ
ＩＢの反転出力信号つまりＭＯＳＦＥＴＰ３のドレイン
電位は、インバータＶ４を経て、内部入力信号端子ＩＤ
から出力され、さらにインバータＶ５を経て、反転内部
入力信号端子ＩＤＢから出力される。言うまでもなく、
内部入力信号端子ＩＤにおける内部入力信号の電位は、
内部入出力端子ＩＯにおける入力信号の電位が基準電位
Ｖｒｅｆより低いことを条件に選択的に所定のロウレベ
ルとされ、反転内部入力信号端子ＩＤＢにおける反転内
部入力信号の電位は、その逆の条件で選択的に所定のロ
ウレベルとされる。

【００２３】図１の説明に戻ろう。入出力バッファＩＯ
Ｂの単位入出力バッファＵＩＯＢ０〜ＵＩＯＢｍの内部
入出力端子ＩＯは、対応する入出力端子ＩＯ０〜ＩＯｍ
に結合される。これらの入出力端子ＩＯ０〜ＩＯｍは、
電送線路つまりプリント基板の対応するプリント配線を
介して、受信側のＣＭＯＳ論理集積回路装置の対応する
入出力端子に結合される。前述のように、電送線路つま
りプリント配線の特性インピーダンスＺｏは５０Ωとさ
れる。また、受信側のＣＭＯＳ論理集積回路装置の単位
入出力バッファＵＩＯＢＲは、図６に例示されるよう
に、入力バッファＩＢを含み、この入力バッファＩＢを
構成する差動ＭＯＳＦＥＴＰ３のゲートをもって電送線
路が終端される形となる。このため、電送線路の受端に
おけるインピーダンスは無限大となり、後述する伝達信
号の全反射が生じる。

【００２４】一方、単位入出力バッファＵＩＯＢ０〜Ｕ
ＩＯＢｍの出力制御端子ＥＮには、ＣＭＯＳ論理集積回
路装置の図示されない制御回路から出力イネーブル信号
ＯＥＮが共通に供給される。また、その反転内部出力信
号端子ＯＤＢには、ＣＭＯＳ論理集積回路装置の図示さ
れない前段回路から対応する反転内部出力信号ＯＤ０Ｂ
〜ＯＤｍＢがそれぞれ供給され、その反転内部入力信号
端子ＩＤＢにおける電位は、反転内部入力信号ＩＤ０Ｂ
〜ＩＤｍＢとして、ＣＭＯＳ論理集積回路装置の図示さ
れない後段回路に供給される。さらに、単位入出力バッ
ファＵＩＯＢ０〜ＵＩＯＢｍの反転インピーダンス制御
端子ＨｎＢつまりＨ０Ｂ〜Ｈ３Ｂには、対応する反転イ
ンピーダンス制御信号ＡＨ０Ｂ〜ＡＨ３Ｂ（第１のイン
ピーダンス制御信号）がそれぞれ入力され、反転インピ
ーダンス制御端子ＬｎＢつまりＬ０Ｂ〜Ｌ３Ｂには、対
応する反転インピーダンス制御信号ＡＬ０Ｂ〜ＡＬ３Ｂ
（第２のインピーダンス制御信号）がそれぞれ入力され
る。

【００２５】これらのことから、単位入出力バッファＵ
ＩＯＢ０〜ＵＩＯＢｍは、通常の入出力バッファとして
作用し、出力イネーブル信号ＯＥＮがハイレベルとされ
ることを条件に、ＣＭＯＳ論理集積回路装置の図示され
ない前段回路から供給される反転内部出力信号ＯＤ０Ｂ
〜ＯＤｍＢを、出力バッファＯＢを介して対応する入出
力端子ＩＯ０〜ＩＯｍに伝達するとともに、これらの入
出力端子を介して入力される入力信号の論理レベルを、
入力バッファＩＢにより基準電位Ｖｒｅｆと比較判定
し、反転内部入力信号ＩＤ０Ｂ〜ＩＤｍＢとして図示さ
れない後段回路に伝達する。このとき、単位入出力バッ
ファＵＩＯＢ０〜ＵＩＯＢｍのハイレベル出力時におけ
る出力インピーダンスは、前述のように、反転インピー
ダンス制御信号ＡＨ０Ｂ〜ＡＨ３Ｂに従って２５Ω〜１
００Ω内の任意の値をとり、そのロウレベル出力時にお
ける出力インピーダンスは、反転インピーダンス制御信
号ＡＬ０Ｂ〜ＡＬ３Ｂに従って２５Ω〜１００Ω内の任
意の値をとる。

【００２６】次に、第１のインピーダンス調整回路たる
単位入出力バッファＵＩＯＢＨ０〜ＵＩＯＢＨ３の内部
入出力端子ＩＯは、対応するインピーダンス調整端子Ｔ
Ｈ０〜ＴＨ３（第１のインピーダンス調整端子）に結合
され、第２のインピーダンス調整回路たる単位入出力バ
ッファＵＩＯＢＬ０〜ＵＩＯＢＬ３の内部入出力端子Ｉ
Ｏは、対応するインピーダンス調整端子ＴＬ０〜ＴＬ３
（第２のインピーダンス調整端子）に結合される。イン
ピーダンス調整端子ＴＨ０〜ＴＨ３は、対応する基準抵
抗Ｒ４〜Ｒ１を介してロウレベル出力電圧供給点つまり
接地電位ＶＳＳに結合され、インピーダンス調整端子Ｔ
Ｌ０〜ＴＬ３は、対応する基準抵抗Ｒ８〜Ｒ５を介して
ハイレベル出力電圧供給点つまり内部電圧供給点ＶＴＴ
に結合される。なお、基準抵抗Ｒ１〜Ｒ８の抵抗値は、
電送線路つまりプリント基板におけるプリント配線の特
性インピーダンスＺｏと同じ５０Ωとされる。また、単
位入出力バッファＵＩＯＢＨ０〜ＵＩＯＢＨ３ならびに
ＵＩＯＢＬ０〜ＵＩＯＢＬ３では、出力ＭＯＳＦＥＴＮ
Ｈ２〜ＮＨ５ならびにＮＬ２〜ＮＬ５がそれぞれ第１及
び第２のインピーダンス調整ＭＯＳＦＥＴとして用いら
れ、その入力バッファＩＢがそれぞれ第１及び第２の電
位比較回路として用いられる。

【００２７】単位入出力バッファＵＩＯＢＨ０〜ＵＩＯ
ＢＨ３ならびにＵＩＯＢＬ０〜ＵＩＯＢＬ３の出力制御
端子ＥＮには、図２に示されるように、電源電圧ＶＣＣ
が共通に供給される。また、単位入出力バッファＵＩＯ
ＢＨ０〜ＵＩＯＢＨ３の反転内部出力信号端子ＯＤＢに
は、接地電位ＶＳＳつまり０Ｖが共通に供給され、単位
入出力バッファＵＩＯＢＬ０〜ＵＩＯＢＬ３の反転内部
出力信号端子ＯＤＢには、電源電圧ＶＣＣが共通に供給
される。これにより、単位入出力バッファＵＩＯＢＨ０
〜ＵＩＯＢＨ３は、ともに定常的にハイレベル出力状態
とされ、単位入出力バッファＵＩＯＢＬ０〜ＵＩＯＢＬ
３は、ともに定常的にロウレベル出力状態とされる。し
たがって、単位入出力バッファＵＩＯＢＨ０〜ＵＩＯＢ
Ｈ３の反転インピーダンス制御端子Ｌ０Ｂ〜Ｌ３Ｂはド
ントケア（ＤＯＮ’ＴＣＡＲＥ）となって開放状態と
され、単位入出力バッファＵＩＯＢＬ０〜ＵＩＯＢＬ３
の反転インピーダンス制御端子Ｈ０Ｂ〜Ｈ３Ｂも開放状
態とされる。

【００２８】この実施例において、ハイレベル調整用の
インピーダンス調整回路を構成する単位入出力バッファ
ＵＩＯＢＨ３の反転インピーダンス制御端子Ｈ３Ｂに
は、接地電位ＶＳＳつまり０Ｖが供給され、その他の反
転インピーダンス制御端子Ｈ０Ｂ〜Ｈ２Ｂには電源電圧
ＶＣＣが供給される。このため、単位入出力バッファＵ
ＩＯＢＨ３では、図４に示されるように、出力ＭＯＳＦ
ＥＴＮＨ１と最もオン抵抗の小さな出力ＭＯＳＦＥＴＮ
Ｈ２とが強制的にオン状態となり、その他の出力ＭＯＳ
ＦＥＴＮＨ３〜ＮＨ５ならびにＮＬ１〜ＮＬ５はともに
オフ状態となる。前述のように、単位入出力バッファＵ
ＩＯＢＨ３の内部入出力端子ＩＯが結合されるインピー
ダンス調整端子ＴＨ３は、基準抵抗Ｒ１を介して接地電
位ＶＳＳに結合される。また、内部入出力端子ＩＯにお
ける電位は、対応する電位比較回路つまり入力バッファ
ＩＢによって基準電位Ｖｒｅｆと比較増幅され、入力バ
ッファＩＢの反転出力信号は、インバータＶ４を経て反
転インピーダンス制御信号ＡＨ３Ｂとなる。これらの結
果、反転インピーダンス制御信号ＡＨ３Ｂは、内部入出
力端子ＩＯにおける電位が基準電位Ｖｒｅｆより低いと
き、言い換えるならば強制オン状態にある出力ＭＯＳＦ
ＥＴＮＨ１及びＮＨ２の合成オン抵抗が基準抵抗Ｒ１よ
り大きいとき選択的に有効レベルつまりロウレベルとさ
れ、この反転インピーダンス制御信号のロウレベルを受
けて単位入出力バッファＵＩＯＢ０〜ＵＩＯＢｍの出力
ＭＯＳＦＥＴＮＨ２が一斉にオン状態とされる。

【００２９】一方、単位入出力バッファＵＩＯＢＨ２の
反転インピーダンス制御端子Ｈ３Ｂには、すでに上記単
位入出力バッファＵＩＯＢＨ３により形成された上位ビ
ットの反転インピーダンス制御信号ＡＨ３Ｂが供給され
る。また、その反転インピーダンス制御端子Ｈ２Ｂに
は、接地電位ＶＳＳつまり０Ｖが供給され、その他の反
転インピーダンス制御端子Ｈ１Ｂ〜Ｈ０Ｂには、電源電
圧ＶＣＣが供給される。このため、単位入出力バッファ
ＵＩＯＢＨ２では、図４に示されるように、最もオン抵
抗の小さな出力ＭＯＳＦＥＴＮＨ２がすでに形成された
反転インピーダンス制御信号ＡＨ３Ｂに従って選択的に
オン状態となるとともに、出力ＭＯＳＦＥＴＮＨ１と２
番目にオン抵抗の小さな出力ＭＯＳＦＥＴＮＨ３とが強
制的にオン状態となり、その他の出力ＭＯＳＦＥＴＮＨ
４〜ＮＨ５ならびにＮＬ１〜ＮＬ５はともにオフ状態と
なる。そして、内部入出力端子ＩＯつまりインピーダン
ス調整端子ＴＨ２における電位が基準電位Ｖｒｅｆより
低いとき、言い換えるならば選択的又は強制的にオン状
態にある出力ＭＯＳＦＥＴＮＨ１〜ＮＨ３の合成オン抵
抗が基準抵抗Ｒ２より大きいとき、反転インピーダンス
制御信号ＡＨ２Ｂが選択的に有効レベルつまりロウレベ
ルとされ、この反転インピーダンス制御信号ＡＨ２Ｂの
ロウレベルを受けて単位入出力バッファＵＩＯＢ０〜Ｕ
ＩＯＢｍの出力ＭＯＳＦＥＴＮＨ３が選択的にかつ一斉
にオン状態とされる。

【００３０】同様に、単位入出力バッファＵＩＯＢＨ１
の反転インピーダンス制御端子Ｈ３Ｂ及びＨ２Ｂには、
すでに単位入出力バッファＵＩＯＢＨ３及びＵＩＯＢＨ
２により形成された上位ビットの反転インピーダンス制
御信号ＡＨ３Ｂ及びＡＨ２Ｂがそれぞれ供給される。ま
た、反転インピーダンス制御端子Ｈ１Ｂには、接地電位
ＶＳＳつまり０Ｖが供給され、反転インピーダンス制御
端子Ｈ０Ｂには、電源電圧ＶＣＣが供給される。このた
め、単位入出力バッファＵＩＯＢＨ１では、図４に示さ
れるように、出力ＭＯＳＦＥＴＮＨ２及びＮＨ３が反転
インピーダンス制御信号ＡＨ３Ｂ及びＡＨ２Ｂに従って
それぞれ選択的にオン状態となるとともに、出力ＭＯＳ
ＦＥＴＮＨ１と３番目にオン抵抗の小さな出力ＭＯＳＦ
ＥＴＮＨ４とが強制的にオン状態となり、その他の出力
ＭＯＳＦＥＴＮＨ５ならびにＮＬ１〜ＮＬ５はともにオ
フ状態となる。そして、内部入出力端子ＩＯつまりイン
ピーダンス調整端子ＴＨ１における電位が基準電位Ｖｒ
ｅｆより低いとき、言い換えるならば選択的又は強制的
にオン状態にある出力ＭＯＳＦＥＴＮＨ１〜ＮＨ４の合
成オン抵抗が基準抵抗Ｒ３より大きいとき、反転インピ
ーダンス制御信号ＡＨ１Ｂが選択的に有効レベルつまり
ロウレベルとされ、この反転インピーダンス制御信号の
ロウレベルを受けて単位入出力バッファＵＩＯＢ０〜Ｕ
ＩＯＢｍの出力ＭＯＳＦＥＴＮＨ４が選択的にかつ一斉
にオン状態とされる。

【００３１】さらに、単位入出力バッファＵＩＯＢＨ０
の反転インピーダンス制御端子Ｈ３Ｂ，Ｈ２Ｂ及びＨ１
Ｂには、すでに単位入出力バッファＵＩＯＢＨ３，ＵＩ
ＯＢＨ２及びＵＩＯＢＨ１により形成された上位ビット
の反転インピーダンス制御信号ＡＨ３Ｂ，ＡＨ２Ｂ及び
ＡＨ１Ｂがそれぞれ供給される。また、その反転インピ
ーダンス制御端子Ｈ０Ｂには、接地電位ＶＳＳつまり０
Ｖが供給される。このため、単位入出力バッファＵＩＯ
ＢＨ０では、出力ＭＯＳＦＥＴＮＨ２，ＮＨ３及びＮＨ
４が反転インピーダンス制御信号ＡＨ３Ｂ，ＡＨ２Ｂ及
びＡＨ１Ｂに従ってそれぞれ選択的にオン状態となり、
出力ＭＯＳＦＥＴＮＨ１と最もオン抵抗の大きな出力Ｍ
ＯＳＦＥＴＮＨ５とが強制的にオン状態となるが、出力
ＭＯＳＦＥＴＮＬ１〜ＮＬ５はオフ状態となる。そし
て、内部入出力端子ＩＯつまりインピーダンス調整端子
ＴＨ０における電位が基準電位Ｖｒｅｆより低いとき、
言い換えるならば選択的又は強制的にオン状態にある出
力ＭＯＳＦＥＴＮＨ１〜ＮＨ５の合成オン抵抗が基準抵
抗Ｒ４より大きいとき、反転インピーダンス制御信号Ａ
Ｈ０Ｂが選択的に有効レベルつまりロウレベルとされ、
この反転インピーダンス制御信号のロウレベルを受けて
単位入出力バッファＵＩＯＢ０〜ＵＩＯＢｍの出力ＭＯ
ＳＦＥＴＮＨ５が選択的にかつ一斉にオン状態とされ
る。

【００３２】次に、ロウレベル調整用のインピーダンス
調整回路を構成する単位入出力バッファＵＩＯＢＬ３の
反転インピーダンス制御端子Ｌ３Ｂには、図２に示され
るように、接地電位ＶＳＳつまり０Ｖが供給され、その
他の反転インピーダンス制御端子Ｌ０Ｂ〜Ｌ２Ｂには電
源電圧ＶＣＣが供給される。このため、単位入出力バッ
ファＵＩＯＢＬ３では、図５に示されるように、出力Ｍ
ＯＳＦＥＴＮＬ１と最もオン抵抗の小さな出力ＭＯＳＦ
ＥＴＮＬ２とが強制的にオン状態となり、その他の出力
ＭＯＳＦＥＴＮＬ３〜ＮＬ５ならびにＮＨ１〜ＮＨ５は
ともにオフ状態となる。前述のように、単位入出力バッ
ファＵＩＯＢＬ３の内部入出力端子ＩＯが結合されるイ
ンピーダンス調整端子ＴＬ３は、基準抵抗Ｒ５を介して
内部電圧供給点ＶＴＴに結合される。また、内部入出力
端子ＩＯにおける電位は、対応する入力バッファＩＢに
よって基準電位Ｖｒｅｆと比較増幅され、入力バッファ
ＩＢの反転出力信号は、インバータＶ４及びＶ５を経て
反転インピーダンス制御信号ＡＬ３Ｂとなる。これらの
結果、反転インピーダンス制御信号ＡＬ３Ｂは、内部入
出力端子ＩＯにおける電位が基準電位Ｖｒｅｆより高い
とき、言い換えるならば強制オン状態にある出力ＭＯＳ
ＦＥＴＮＬ１及びＮＬ２の合成オン抵抗が基準抵抗Ｒ５
より大きいとき選択的に有効レベルつまりロウレベルと
され、この反転インピーダンス制御信号のロウレベルを
受けて単位入出力バッファＵＩＯＢ０〜ＵＩＯＢｍの出
力ＭＯＳＦＥＴＮＬ２が一斉にオン状態とされる。

【００３３】一方、単位入出力バッファＵＩＯＢＬ２の
反転インピーダンス制御端子Ｌ３Ｂには、すでに上記単
位入出力バッファＵＩＯＢＬ３により形成された上位ビ
ットの反転インピーダンス制御信号ＡＬ３Ｂが供給され
る。また、その反転インピーダンス制御端子Ｌ２Ｂに
は、接地電位ＶＳＳつまり０Ｖが供給され、その他の反
転インピーダンス制御端子Ｌ０Ｂ〜Ｌ１Ｂには、電源電
圧ＶＣＣが供給される。このため、単位入出力バッファ
ＵＩＯＢＬ２では、図５に示されるように、最もオン抵
抗の小さな出力ＭＯＳＦＥＴＮＬ２が反転インピーダン
ス制御信号ＡＬ３Ｂに従って選択的にオン状態となると
ともに、出力ＭＯＳＦＥＴＮＬ１と２番目にオン抵抗の
小さな出力ＭＯＳＦＥＴＮＬ３とが強制的にオン状態と
なり、その他の出力ＭＯＳＦＥＴＮＬ４〜ＮＬ５ならび
にＮＨ１〜ＮＨ５はともにオフ状態となる。そして、内
部入出力端子ＩＯつまりインピーダンス調整端子ＴＬ２
における電位が基準電位Ｖｒｅｆより高いとき、言い換
えるならば選択的又は強制的にオン状態にある出力ＭＯ
ＳＦＥＴＮＬ１〜ＮＬ３の合成オン抵抗が基準抵抗Ｒ６
より大きいとき、反転インピーダンス制御信号ＡＬ２Ｂ
が選択的に有効レベルつまりロウレベルとされ、この反
転インピーダンス制御信号ＡＬ２Ｂのロウレベルを受け
て単位入出力バッファＵＩＯＢ０〜ＵＩＯＢｍの出力Ｍ
ＯＳＦＥＴＮＬ３が選択的にかつ一斉にオン状態とされ
る。

【００３４】同様に、単位入出力バッファＵＩＯＢＬ１
の反転インピーダンス制御端子Ｌ３Ｂ及びＬ２Ｂには、
すでに単位入出力バッファＵＩＯＢＬ３及びＵＩＯＢＬ
２により形成された上位ビットの反転インピーダンス制
御信号ＡＬ３Ｂ及びＡＬ２Ｂがそれぞれ供給される。ま
た、反転インピーダンス制御端子Ｌ１Ｂには、接地電位
ＶＳＳつまり０Ｖが供給され、反転インピーダンス制御
端子Ｌ０Ｂには、電源電圧ＶＣＣが供給される。このた
め、単位入出力バッファＵＩＯＢＬ１では、図５に示さ
れるように、出力ＭＯＳＦＥＴＮＬ２及びＮＬ３が反転
インピーダンス制御信号ＡＬ３Ｂ及びＡＬ２Ｂに従って
それぞれ選択的にオン状態となるとともに、出力ＭＯＳ
ＦＥＴＮＬ１と３番目にオン抵抗の小さな出力ＭＯＳＦ
ＥＴＮＬ４とが強制的にオン状態となり、その他の出力
ＭＯＳＦＥＴＮＬ５ならびにＮＨ１〜ＮＨ５はともにオ
フ状態となる。そして、内部入出力端子ＩＯつまりイン
ピーダンス調整端子ＴＬ１における電位が基準電位Ｖｒ
ｅｆより高いとき、言い換えるならば選択的又は強制的
にオン状態にある出力ＭＯＳＦＥＴＮＬ１〜ＮＬ４の合
成オン抵抗が基準抵抗Ｒ７より大きいとき、反転インピ
ーダンス制御信号ＡＬ１Ｂが選択的に有効レベルつまり
ロウレベルとされ、この反転インピーダンス制御信号の
ロウレベルを受けて単位入出力バッファＵＩＯＢ０〜Ｕ
ＩＯＢｍの出力ＭＯＳＦＥＴＮＬ４が選択的にかつ一斉
にオン状態とされる。

【００３５】さらに、単位入出力バッファＵＩＯＢＬ０
の反転インピーダンス制御端子Ｌ３Ｂ，Ｌ２Ｂ及びＬ１
Ｂには、すでに単位入出力バッファＵＩＯＢＬ３，ＵＩ
ＯＢＬ２及びＵＩＯＢＬ１により形成された上位ビット
の反転インピーダンス制御信号ＡＬ３Ｂ，ＡＬ２Ｂ及び
ＡＬ１Ｂがそれぞれ供給される。また、その反転インピ
ーダンス制御端子Ｌ０Ｂには、接地電位ＶＳＳつまり０
Ｖが供給される。このため、単位入出力バッファＵＩＯ
ＢＬ０では、出力ＭＯＳＦＥＴＮＬ２，ＮＬ３及びＮＬ
４が反転インピーダンス制御信号ＡＬ３Ｂ，ＡＬ２Ｂ及
びＡＬ１Ｂに従ってそれぞれ選択的にオン状態となり、
出力ＭＯＳＦＥＴＮＬ１と最もオン抵抗の大きな出力Ｍ
ＯＳＦＥＴＮＬ５とが強制的にオン状態となるが、その
他の出力ＭＯＳＦＥＴＮＨ１〜ＮＨ５はオフ状態とな
る。そして、内部入出力端子ＩＯつまりインピーダンス
調整端子ＴＬ０における電位が基準電位Ｖｒｅｆより低
いとき、言い換えるならば選択的又は強制的にオン状態
にある出力ＭＯＳＦＥＴＮＬ１〜ＮＬ５の合成オン抵抗
が基準抵抗Ｒ８より大きいとき、反転インピーダンス制
御信号ＡＬ０Ｂが選択的に有効レベルつまりロウレベル
とされ、この反転インピーダンス制御信号のロウレベル
を受けて単位入出力バッファＵＩＯＢ０〜ＵＩＯＢｍの
出力ＭＯＳＦＥＴＮＬ５が選択的にかつ一斉にオン状態
とされる。

【００３６】ところで、単位入出力バッファＵＩＯＢＨ
０〜ＵＩＯＢＨ３ならびにＵＩＯＢＬ０〜ＵＩＯＢＬ３
によって反転インピーダンス制御信号ＡＨ０Ｂ〜ＡＨ３
ＢならびにＡＬ０Ｂ〜ＡＬ３Ｂが選択的にロウレベルと
され、その出力ＭＯＳＦＥＴＮＨ２〜ＮＨ５ならびにＮ
Ｌ２〜ＮＬ５が対応する組み合わせで選択的にオン状態
とされるとき、単位入出力バッファＵＩＯＢ０〜ＵＩＯ
Ｂｍのハイレベル出力時及びロウレベル出力時における
出力インピーダンスＺは、基準抵抗Ｒ１〜Ｒ８つまりＣ
ＭＯＳ論理集積回路装置が搭載されるプリント基板のプ
リント配線の特性インピーダンスＺｏに最も近い値とな
る。このとき、図６に示されるように、送信側の単位入
出力バッファＵＩＯＢＴがハイレベル出力状態とされ出
力ＭＯＳＦＥＴＮＨ１〜ＮＨ５のうちの少なくとも１個
がオン状態となると、その入出力端子ＩＯつまり電送線
路の送端Ａ点における出力信号の電位は、出力バッファ
ＯＢの出力インピーダンスＺと電送線路の特性インピー
ダンスＺｏとがほぼ等しいため、まずハイレベル出力電
圧つまり内部電圧ＶＴＴとロウレベル出力電圧つまり接
地電位ＶＳＳとの間に中間電位０．６Ｖに変化する。

【００３７】送端Ａ点における出力信号のハイレベル変
化は、電送線路の信号伝播時間ｔｄつまり例えば３ｎｓ
（ナノ秒）後に受信側の単位入出力バッファＵＩＯＢＲ
の入出力端子ＩＯつまり受端Ｂ点に達するが、電送線路
が受信側単位入出力バッファＵＩＯＢＲの入力バッファ
ＩＢを構成する差動ＭＯＳＦＥＴＰ３のゲートで終端さ
れ入力バッファＩＢとしての入力インピーダンスが無限
大であるために受端Ｂ点で全反射され、受端Ｂ点におけ
る入力信号の電位は内部電圧ＶＴＴつまり１．２Ｖに上
昇する。また、この全反射は、３ｎｓ後に送端Ａ点に達
し、これによって送端Ａ点における出力信号の電位も内
部電圧ＶＴＴまで上昇する。

【００３８】一方、送信側の単位入出力バッファＵＩＯ
ＢＴがロウレベル出力状態に変化し出力ＭＯＳＦＥＴＮ
Ｌ１〜ＮＬ５のうちの少なくとも１個がオン状態となる
と、電送線路の送端Ａ点における出力信号の電位は、内
部電圧ＶＴＴのようなハイレベルから中間電位つまり
０．６Ｖに低下する。この送端Ａ点における出力信号の
ロウレベル変化は、３ｎｓ後に受端Ｂ点に達し、全反射
されるため、受端Ｂ点における入力信号の電位が所望の
ロウレベルつまり０Ｖに低下する。また、受端Ｂ点にお
ける全反射は、３ｎｓ後に送端Ａ点に達し、これを受け
て送端Ａ点における出力信号の電位が接地電位ＶＳＳつ
まり０Ｖまで低下する。

【００３９】以上のように、この実施例の入出力バッフ
ァＩＯＢにおけるインピーダンス調整動作は、単位入出
力バッファＵＩＯＢＨ３〜ＵＩＯＢＨ０ならびにＵＩＯ
ＢＬ３〜ＵＩＯＢＬ０を構成する出力ＭＯＳＦＥＴＮＨ
２〜ＮＨ５ならびにＮＬ２〜ＮＬ５のうち、単位入出力
バッファＵＩＯＢ０〜ＵＩＯＢｍの出力インピーダンス
に大きな変化を与えるものから順次、言い換えるならば
オン抵抗の小さなものから順次強制的にあるいはすでに
形成された上位ビットのインピーダンス制御信号に従っ
て選択的にオン状態としながら、電位比較回路つまり入
力バッファＩＢの出力信号として対応する反転インピー
ダンス制御信号ＡＨ３Ｂ〜ＡＨ０ＢならびにＡＬ３Ｂ〜
ＡＬ０Ｂを選択的に有効レベルつまりロウレベルとする
ことによって自動的に行われる。したがって、この実施
例の入出力バッファＩＯＢでは、従来のようなクロック
信号を必要とすることなくしかも比較的短い時間内でイ
ンピーダンス調整動作を実現し、出力バッファの出力イ
ンピーダンスとプリント配線の特性インピーダンスとを
一致させることができるものとなる。この結果、ＣＭＯ
Ｓ論理集積回路装置に設けられるインピーダンス調整回
路の構成を簡素化できるとともに、クロック信号が不要
となることでインピーダンス調整回路を例えば入出力バ
ッファＩＯＢが配置される基板周辺部に余裕をもって配
置することができるため、インピーダンス調整機能を有
するＣＭＯＳ論理集積回路装置ならびにこれを含むディ
ジタル装置の低コスト化を図り、その急激な条件変化に
対するインピーダンス補正時間を短縮することができる
ものである。

【００４０】図８には、この発明が適用された入出力バ
ッファＩＯＢの第２の実施例の部分的なブロック図が示
されている。また、図９には、図８の入出力バッファＩ
ＯＢに含まれる単位入出力バッファＵＩＯＢ０〜ＵＩＯ
Ｂｍ，ＵＩＯＢＨ０〜ＵＩＯＢＨ３ならびにインピーダ
ンス調整用単位入出力バッファＵＩＯＰＬ０〜ＵＩＯＰ
Ｌ３の一実施例の接続図が示され、図１０には、図８の
入出力バッファＩＯＢに含まれるインピーダンス調整用
単位入出力バッファの一実施例の回路図が例示されてい
る。なお、この実施例は、前記図１ないし図７の実施例
を基本的に踏襲するものであるため、これと異なる部分
についてのみ説明を追加する。

【００４１】図８において、この実施例の入出力バッフ
ァＩＯＢは、ロウレベル調整用のインピーダンス調整回
路となる図１の単位入出力バッファＵＩＯＢＬ０〜ＵＩ
ＯＢＬ３に代えて、インピーダンス調整専用の単位入出
力バッファＵＩＯＰＬ０〜ＵＩＯＰＬ３を含む。これら
の調整用単位入出力バッファは、図１０に調整用単位入
出力バッファＵＩＯＰとして例示されるように、内部電
圧供給点ＶＴＴと内部入出力端子ＩＯとの間に並列形態
に設けられる５個の出力ＭＯＳＦＥＴＮＨ１〜ＮＨ５
と、内部入出力端子ＩＯと接地電位ＶＳＳとの間に並列
形態に設けられる５個の出力ＭＯＳＦＥＴＮＬ１〜ＮＬ
５とを含む。このうち、出力ＭＯＳＦＥＴＮＨ１のゲー
トには、インバータＶ１の出力信号が供給され、出力Ｍ
ＯＳＦＥＴＮＨ２〜ＮＨ５のゲートには、ノアゲートＮ
Ｏ１〜ＮＯ４の出力信号がそれぞれ供給される。また、
出力ＭＯＳＦＥＴＮＬ１のゲートには、インバータＶ２
の出力信号が供給され、出力ＭＯＳＦＥＴＮＬ２〜ＮＬ
５のゲートには、ノアゲートＮＯ５〜ＮＯ８の出力信号
がそれぞれ供給される。

【００４２】インピーダンス調整用単位入出力バッファ
ＵＩＯＰのインバータＶ１及びＶ２の入力端子は、接地
電位ＶＳＳに結合される。また、ノアゲートＮＯ１〜Ｎ
Ｏ８の一方の入力端子は、接地電位ＶＳＳに結合され、
その他方の入力端子は、反転インピーダンス調整端子Ｈ
３Ｂ〜Ｈ０ＢならびにＬ３Ｂ〜Ｌ０Ｂにそれぞれ結合さ
れる。これにより、出力ＭＯＳＦＥＴＮＨ１及びＮＬ１
は定常的にオン状態とされ、出力ＭＯＳＦＥＴＮＨ２〜
ＮＨ５ならびにＮＬ２〜ＮＬ５は、対応する反転インピ
ーダンス調整端子Ｈ３Ｂ〜Ｈ０ＢあるいはＬ３Ｂ〜Ｌ０
Ｂがロウレベルとされることでそれぞれ選択的にオン状
態とされる。

【００４３】この実施例において、調整用単位入出力バ
ッファＵＩＯＰＬ３〜ＵＩＯＰＬ０の反転インピーダン
ス調整端子ＨｎＢつまりＨ３Ｂ〜Ｈ０Ｂには、図９に示
されるように、ハイレベル出力調整用のインピーダンス
調整回路つまり単位入出力バッファＵＩＯＢＨ３〜ＵＩ
ＯＢＨ０によって形成された反転インピーダンス制御信
号ＡＨ３Ｂ〜ＡＨ０Ｂがそれぞれ共通に供給される。こ
のため、これらの調整用単位入出力バッファＵＩＯＰＬ
３〜ＵＩＯＰＬ０では、ハイレベル出力側の出力ＭＯＳ
ＦＥＴＮＨ２〜ＮＨ５がこれらの反転インピーダンス制
御信号に従って選択的にオン状態となるが、前述のよう
に、反転インピーダンス制御信号ＡＨ３Ｂ〜ＡＨ０Ｂは
単位入出力バッファＵＩＯＢ０〜ＵＩＯＢｍのハイレベ
ル出力時における出力インピーダンスを基準抵抗Ｒ１〜
Ｒ４つまり例えば５０Ωに極力近づけるべく選択的にロ
ウレベルとされるため、オン状態となった出力ＭＯＳＦ
ＥＴＮＨ２〜ＮＨ５の合成オン抵抗はほぼ５０Ωに近い
値となる。この結果、図８に示されるように、この実施
例の入出力バッファＩＯＢでは、ロウレベル調整用の基
準抵抗Ｒ５〜Ｒ８を要することなく、言い換えるならば
インピーダンス調整端子ＴＬ０〜ＴＬ３を要することな
くインピーダンス調整動作を実現することができ、これ
によってただですら多いＣＭＯＳ論理集積回路装置等の
外部端子数を削減し、そのさらなる低コスト化を推進す
ることができるものである。

【００４４】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）インピーダンス調整機能を有し、ハイレベル出力
電圧供給点と出力端子との間ならびに出力端子とロウレ
ベル出力電圧供給点との間にそれぞれ並列形態に設けら
れ対応するインピーダンス制御信号の有効レベルを受け
て選択的にオン状態とされる複数の第１及び第２の出力
ＭＯＳＦＥＴを含む出力バッファと、一対の差動ＭＯＳ
ＦＥＴを中心とする入力バッファとを含む入出力バッフ
ァを備えるＣＭＯＳ論理集積回路装置に、インピーダン
ス制御信号の各ビットに対応して、入出力バッファと同
一構成とされ、第１及び第２の出力ＭＯＳＦＥＴを第１
及び第２のインピーダンス調整ＭＯＳＦＥＴとし入力バ
ッファを電位比較回路とする複数のインピーダンス調整
回路を設けるとともに、これらのインピーダンス調整回
路の第１及び第２のインピーダンス調整ＭＯＳＦＥＴを
オン抵抗の小さなものから順次択一的にあるいはすでに
形成された上位ビットのインピーダンス制御信号に従っ
て選択的にオン状態としながら、電位比較回路の出力信
号として得られるインピーダンス制御信号の各ビットを
選択的に有効レベルとすることで、クロック信号を必要
とすることなくしかも比較的短い時間内に全ビットのイ
ンピーダンス制御信号を形成し、出力バッファの出力イ
ンピーダンスと電送線路の特性インピーダンスを一致さ
せることができるという効果が得られる。

【００４５】（２）上記（１）項により、ＣＭＯＳ論理
集積回路装置に設けられるインピーダンス調整回路の簡
素化を図り、ＣＭＯＳ論理集積回路装置ならびにこれを
含むディジタル装置の低コスト化を図ることができると
いう効果が得られる。（３）上記（１）項により、ＣＭＯＳ論理集積回路装置
等の急激な条件変化に対するインピーダンス補正時間を
短縮できるという効果が得られる。（４）上記（１）項ないし（３）項において、インピー
ダンス調整用の基準抵抗として、例えばすでに形成され
たハイレベル調整用又はロウレベル調整用のインピーダ
ンス制御信号に従って選択的にオン状態とされる第１又
は第２のインピーダンス調整ＭＯＳＦＥＴのオン抵抗を
代用することで、インピーダンス調整機能を有するＣＭ
ＯＳ論理集積回路装置の所要外部端子数を削減し、その
さらなる低コスト化を推進することができるという効果
が得られる。

【００４６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、入出力バッファＩＯＢにハイレベル
調整用又はロウレベル調整用のインピーダンス調整回路
として設けられる単位入出力バッファの数は、任意に設
定できる。また、電送線路の特性インピーダンスＺｏの
値は、５０Ω以外の任意の値を採りうるし、電源電圧Ｖ
ＣＣや内部電圧ＶＴＴの極性及び絶対値ならびにインピ
ーダンス制御信号を含む各種制御信号の論理レベルも、
この実施例による制約を受けない。図３において、ハイ
レベル出力用の出力ＭＯＳＦＥＴＮＨ１〜ＮＨ５は、Ｐ
チャンネルＭＯＳＦＥＴに置き換えることができる。ま
た、単位入出力バッファＵＩＯＢは、ハイレベル出力用
又はロウレベル出力用出力ＭＯＳＦＥＴのいずれか一方
のみを含むものであってもよいし、出力ＭＯＳＦＥＴの
数や出力バッファＯＢ及び入力バッファＩＢの具体的構
成等は、種々の実施形態を採りうる。

【００４７】図４及び図５から類推できるように、例え
ばハイレベル調整用単位入出力バッファＵＩＯＢＨ０〜
ＵＩＯＢＨ３のロウレベル出力側の出力ＭＯＳＦＥＴＮ
Ｌ１〜ＮＬ５や、単位入出力バッファＵＩＯＢＨ３の出
力ＭＯＳＦＥＴＮＨ３〜ＮＨ５等、インピーダンス調整
に不必要なＭＯＳＦＥＴは、割愛してもよい。また、図
８ないし図１０では、ロウレベル調整用の単位入出力バ
ッファＵＩＯＢＬ０〜ＵＩＯＢＬ３に設けられハイレベ
ル調整用のインピーダンス制御信号ＡＨ０Ｂ〜ＡＨ３Ｂ
に従って選択的にオン状態とされるハイレベル出力側の
出力ＭＯＳＦＥＴＮＨ１〜ＮＨ５を基準抵抗Ｒ５〜Ｒ８
と置き換えているが、逆にハイレベル調整用の単位入出
力バッファＵＩＯＢＨ０〜ＵＩＯＢＨ３に設けられロウ
レベル調整用のインピーダンス制御信号ＡＬ０Ｂ〜ＡＬ
３Ｂに従って選択的にオン状態とされる出力ＭＯＳＦＥ
ＴＮＬ１〜ＮＬ５を基準抵抗Ｒ１〜Ｒ４と置き換えるこ
ともできる。図１０に示されるインピーダンス調整用単
位入出力バッファＵＩＯＰの具体的構成は、この実施例
による制約を受けない。

【００４８】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるＣＭ
ＯＳ論理集積回路装置ならびにその入出力バッファに適
用した場合について説明したが、それに限定されるもの
ではなく、例えば、入出力バッファ又は出力バッファと
して単体で形成されるものや同様な入出力バッファ又は
出力バッファを含むメモリ集積回路装置ならびに論理集
積回路装置及びメモリ集積回路装置を含むディジタルシ
ステムにも適用できる。この発明は、少なくともインピ
ーダンス調整機能を有する出力バッファならびにこのよ
うな出力バッファを含む装置及びシステムに広く適用で
きる。

【００４９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、インピーダンス調整機能を
有し、ハイレベル出力電圧供給点と出力端子との間なら
びに出力端子とロウレベル出力電圧供給点との間にそれ
ぞれ並列形態に設けられ対応するインピーダンス制御信
号の有効レベルを受けて選択的にオン状態とされる複数
の第１及び第２の出力ＭＯＳＦＥＴを含む出力バッファ
と、一対の差動ＭＯＳＦＥＴを中心とする入力バッファ
とを含む入出力バッファを備えるＣＭＯＳ論理集積回路
装置等に、インピーダンス制御信号の各ビットに対応し
て、入出力バッファと同一構成とされ、第１及び第２の
出力ＭＯＳＦＥＴを第１及び第２のインピーダンス調整
ＭＯＳＦＥＴとし入力バッファを電位比較回路とする複
数のインピーダンス調整回路を設けるとともに、これら
のインピーダンス調整回路のインピーダンス調整ＭＯＳ
ＦＥＴをオン抵抗の小さなものから順次択一的にあるい
はすでに形成された上位ビットのインピーダンス制御信
号に従って選択的にオン状態としながら、電位比較回路
の出力信号として得られるインピーダンス制御信号の各
ビットを選択的に有効レベルとすることで、クロック信
号を必要とすることなくしかも比較的短い時間内に全ビ
ットのインピーダンス制御信号を形成し、出力バッファ
の出力インピーダンスと電送線路の特性インピーダンス
を一致させることができる。この結果、ＣＭＯＳ論理集
積回路装置等に設けられるインピーダンス調整回路の簡
素化を図り、ＣＭＯＳ論理集積回路装置等ならびにこれ
を含むディジタル装置の低コスト化を図ることができる
とともに、ＣＭＯＳ論理集積回路装置等の急激な条件変
化に対するインピーダンス補正時間を短縮することがで
きる。

【００５０】上記入出力バッファのインピーダンス調整
用の基準抵抗として、すでに形成されたハイレベル調整
用又はロウレベル調整用のインピーダンス制御信号に従
って選択的にオン状態とされる第１又は第２のインピー
ダンス調整ＭＯＳＦＥＴのオン抵抗を代用することで、
ＣＭＯＳ論理集積回路装置の所要外部端子数を削減し
て、そのさらなる低コスト化を推進することができる。

【図面の簡単な説明】

【図１】この発明が適用された入出力バッファの第１の
実施例を示す部分的なブロック図である。

【図２】図１の入出力バッファに含まれる単位入出力バ
ッファの一実施例を示す接続図である。

【図３】図１の入出力バッファに含まれる単位入出力バ
ッファの一実施例を示す回路図である。

【図４】図３の単位入出力バッファによるハイレベル出
力側のインピーダンス自動調整動作の一実施例を示す概
念図である。

【図５】図３の単位入出力バッファによるロウレベル出
力側のインピーダンス自動調整動作の一実施例を示す概
念図である。

【図６】図３の単位入出力バッファの一実施例を示す出
力信号経路図である。

【図７】図３の単位入出力バッファの一実施例を示す出
力信号波形図である。

【図８】この発明が適用された入出力バッファの第２の
実施例を示す部分的なブロック図である。

【図９】図８の入出力バッファに含まれる単位入出力バ
ッファの一実施例を示す接続図である。

【図１０】図８の入出力バッファに含まれる調整用単位
入出力バッファの一実施例を示す回路図である。

【符号の説明】

ＩＯＢ・・・入出力バッファ、ＵＩＯＢ０〜ＵＩＯＢ
ｍ，ＵＩＯＢＨ０〜ＵＩＯＢＨ３，ＵＩＯＢＬ０〜ＵＩ
ＯＢＬ３・・・単位入出力バッファ、ＩＯ０〜ＩＯｍ・
・・入出力端子、ＴＨ０〜ＴＨ３，ＴＬ０〜ＴＬ３・・
・インピーダンス調整端子、Ｒ１〜Ｒ８・・・基準抵
抗。ＯＢ・・・出力バッファ、ＩＢ・・・入力バッフ
ァ、ＮＨ１〜ＮＨ５，ＮＬ１〜ＮＬ５，Ｎ１〜Ｎ２・・
・ＮチャンネルＭＯＳＦＥＴ、Ｐ１〜Ｐ３・・・Ｐチャ
ンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ５・・・インバータ、Ｎ
Ａ１〜ＮＡ２・・・ナンド（ＮＡＮＤ）ゲート、ＮＯ１
〜ＮＯ８・・・ノア（ＮＯＲ）ゲート。ＵＩＯＰＬ０〜
ＵＩＯＰＬ３・・・調整用単位入出力バッファ。

Claims

【特許請求の範囲】

【請求項１】それぞれ異なる所定のオン抵抗を有しハ
イレベル出力電圧供給点と出力端子との間に並列形態に
設けられかつ少なくとも対応する第１のインピーダンス
制御信号の有効レベルを受けてそれぞれ選択的にオン状
態とされる複数の第１の出力ＭＯＳＦＥＴあるいはそれ
ぞれ異なる所定のオン抵抗を有し上記出力端子とロウレ
ベル出力電圧供給点との間に並列形態に設けられかつ少
なくとも対応する第２のインピーダンス制御信号の有効
レベルを受けてそれぞれ選択的にオン状態とされる複数
の第２の出力ＭＯＳＦＥＴを含む出力バッファと、上記
第１のインピーダンス制御信号に対応して設けられ、対
応する上記第１の出力ＭＯＳＦＥＴと同一のオン抵抗を
有すべく形成されハイレベル出力電圧供給点と対応する
第１のインピーダンス調整端子との間に並列形態に設け
られかつオン抵抗の小さなものから順次択一的にあるい
はすでに形成された上位ビットの上記第１のインピーダ
ンス制御信号の有効レベルを受けて選択的にオン状態と
される第１のインピーダンス調整ＭＯＳＦＥＴと、対応
する上記第１のインピーダンス調整端子における電位と
所定の基準電位とを比較し対応する上記第１のインピー
ダンス制御信号をそれぞれ選択的に有効レベルとする第
１の電位比較回路とをそれぞれ含む複数の第１のインピ
ーダンス調整回路あるいは上記第２のインピーダンス制
御信号に対応して設けられ、対応する上記第２の出力Ｍ
ＯＳＦＥＴと同一のオン抵抗を有すべく形成され対応す
る第２のインピーダンス調整端子とロウレベル出力電圧
供給点との間に並列形態に設けられかつオン抵抗の小さ
なものから順次択一的にあるいはすでに形成された上位
ビットの上記第２のインピーダンス制御信号の有効レベ
ルを受けて選択的にオン状態とされる第２のインピーダ
ンス調整ＭＯＳＦＥＴと、対応する上記第２のインピー
ダンス調整端子における電位と上記基準電位とを比較し
対応する上記第２のインピーダンス制御信号をそれぞれ
選択的に有効レベルとする第２の電位比較回路とをそれ
ぞれ含む複数の第２のインピーダンス調整回路とを具備
することを特徴とする半導体装置。
【請求項２】上記第１のインピーダンス調整端子のそ
れぞれとロウレベル出力電圧供給点との間ならびに上記
第２のインピーダンス調整端子のそれぞれとハイレベル
出力電圧供給点との間には、上記出力端子を送端とする
電送線路の特性インピーダンスに見合った基準抵抗が外
付けされるものであって、上記第１のインピーダンス制
御信号は、対応する上記第１のインピーダンス調整端子
における電位が上記基準電位より低いときそれぞれ選択
的に有効レベルとされるものであり、上記第２のインピ
ーダンス制御信号は、対応する上記第２のインピーダン
ス調整端子における電位が上記基準電位より高いときそ
れぞれ選択的に有効レベルとされるものであることを特
徴とする請求項１の半導体装置。
【請求項３】上記出力バッファは、一対の差動ＭＯＳ
ＦＥＴを含む入力バッファとともに入出力バッファを構
成し、この入出力バッファは、上記第１及び第２のイン
ピーダンス調整回路として併用されるものであって、上
記入出力バッファからなる第１及び第２のインピーダン
ス調整回路は、その上記入力バッファを上記第１又は第
２の電位比較回路とし、その上記第１及び第２の出力Ｍ
ＯＳＦＥＴをそれぞれ上記第１及び第２のインピーダン
ス調整ＭＯＳＦＥＴとするものであることを特徴とする
請求項１又は請求項２の半導体装置。
【請求項４】上記電送線路は、受信側の上記入力バッ
ファの上記差動ＭＯＳＦＥＴのゲートを受端とするもの
であって、上記基準電位は、上記ハイレベル出力電圧供
給点におけるハイレベル出力電圧の電位と上記ロウレベ
ル出力電圧供給点におけるロウレベル出力電圧の電位と
の間の中間電位とされるものであることを特徴とする請
求項１，請求項２又は請求項３の半導体装置。
【請求項５】上記基準抵抗は、上記第２のインピーダ
ンス調整回路を構成し上記第１のインピーダンス制御信
号に従って選択的にオン状態とされる第１のインピーダ
ンス調整ＭＯＳＦＥＴあるいは上記第１のインピーダン
ス調整回路を構成し上記第２のインピーダンス制御信号
に従って選択的にオン状態とされる第２のインピーダン
ス調整ＭＯＳＦＥＴのオン抵抗をもって代用されるもの
であることを特徴とする請求項３又は請求項４の半導体
装置。
【請求項６】上記第１及び第２の出力ＭＯＳＦＥＴ
は、ともにＮチャンネルＭＯＳＦＥＴであって、上記出
力端子における出力信号の振幅は、回路の電源電圧及び
接地電位間の電位差より小さくされるものであることを
特徴とする請求項１，請求項２，請求項３，請求項４又
は請求項５の半導体装置。