JP4618602B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置の出力回路及びこれを備える半導体装置に関し、特に、インピーダンス調整が可能な出力バッファを有する出力回路及びこれを備える半導体装置に関する。また、本発明は、出力回路の特性調整方法に関し、出力回路に含まれる出力バッファのインピーダンスを調整する方法に関する。

近年、半導体装置間（ＣＰＵとメモリ間など）におけるデータ転送には、非常に高いデータ転送レートが要求されており、これを実現するため、入出力信号の振幅は年々小振幅化されている。入出力信号が小振幅化すると、出力バッファのインピーダンスに対する要求精度は非常に厳しくなる。出力バッファのインピーダンスは、製造時のプロセス条件によってばらつくのみならず、実使用時においても、周辺温度の変化や電源電圧の変動の影響を受けるため、インピーダンスに高い精度が要求される場合には、インピーダンス調整機能を持った出力バッファが採用される（特許文献１，２参照）。このような出力バッファに対するインピーダンスの調整は、通常、キャリブレーション回路と呼ばれる回路を用いて行われる。

一方、ＤＲＡＭ（Dynamic Random Access Memory）のように、外部バス上に複数のチップが並列接続される場合、出力バッファがハイインピーダンス状態（Ｈｉ−Ｚ）となっているチップによって、信号の反射が生じることがある。このような信号の反射が生じると外部バス上の信号品質が低下することから、ＤＤＲ２型のＳＤＲＡＭ（Synchronous DRAM）のように高いデータ転送レートが要求される半導体装置においては、出力回路を終端抵抗として機能させるＯＤＴ（On Die Termination）機能が備えられていることがある（特許文献３参照）。

半導体装置にＯＤＴ機能を持たせれば、マザーボード上に終端抵抗器を設ける必要がなくなるため、部品点数を削減することができるとともに、信号の反射をより効果的に防止することができることから、外部バス上の信号品質を高めることが可能となる。
特開２００２−１５２０３２号公報 特開２００４−３２０７０号公報 特開２００３−１３３９４３号公報

しかしながら、通常、ＯＤＴ動作時にはデータ出力時とは異なるインピーダンスが求められることから、出力回路にＯＤＴ機能を持たせた場合、インピーダンス調整に用いるキャリブレーション回路は、データ出力時のインピーダンス調整に用いるキャリブレーション回路と、ＯＤＴ動作時のインピーダンス調整に用いるキャリブレーション回路の２つが必要となり、回路規模が大きくなるという問題が生じてしまう。

また、キャリブレーション動作についても、データ出力時のインピーダンスを調整する作業と、ＯＤＴ動作時のインピーダンスを調整する作業を別々に行う必要があることから、キャリブレーション動作に時間がかかるという問題も生じる。この問題は、電源投入時やリセット時にのみキャリブレーション動作を行う仕様であればさほど大きな問題とはならないが、実使用時にキャリブレーション動作を定期的に実行する仕様である場合には大きな問題となる。

本発明は、上記の問題点に鑑みなされたものであって、キャリブレーション動作に必要な回路規模を低減することを目的とする。

また、本発明の他の目的は、キャリブレーション動作にかかる時間を低減することである。

本発明による半導体装置の出力回路は、データピンに接続され、少なくともデータ出力時に活性化される第１の出力バッファと、前記データピンに接続され、少なくともＯＤＴ動作時に活性化される第２の出力バッファと、キャリブレーション用ピンに接続され、前記第１及び第２の出力バッファのインピーダンスを共通に設定するキャリブレーション回路とを備えることを特徴とする。また、本発明による半導体装置は、このような出力回路を備えていることを特徴とする。

第１及び第２の出力バッファは、１又は並列接続された２以上の単位バッファによって構成されており、単位バッファは、互いに実質的に同一の回路構成を有していることが好ましい。また、キャリブレーション回路には、単位バッファと実質的に同じ回路構成を有するレプリカバッファが含まれていることが好ましい。

本発明による出力回路の特性調整方法は、少なくともデータ出力時に活性化される第１の出力バッファ及び少なくともＯＤＴ動作時に活性化される第２の出力バッファとを有する出力回路の特性調整方法であって、キャリブレーション回路を用いたキャリブレーション動作により、インピーダンス制御信号を生成し、前記インピーダンス制御信号を前記第１及び第２の出力バッファに対して共通に適用することを特徴とする。

本発明によれば、キャリブレーション動作によって第１及び第２の出力バッファのインピーダンスを共通に設定することが可能であることから、データ出力時のインピーダンス調整に用いるキャリブレーション回路と、ＯＤＴ動作時のインピーダンス調整に用いるキャリブレーション回路を別個に設ける必要がなく、キャリブレーション回路の回路規模を低減することが可能となる。

しかも、１回のキャリブレーション動作によって、データ出力時のインピーダンス調整とＯＤＴ動作時のインピーダンス調整を同時に完了できることから、キャリブレーション動作に必要な時間を低減することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置の出力回路（入出力回路）１００の構成を示すブロック図である。

図１に示すように、本実施形態による出力回路１００は、データピンＤＱに接続された第１の出力バッファ１１０及び第２の出力バッファ１２０と、キャリブレーション用ピンＺＱに接続されたキャリブレーション回路１３０と、データピンＤＱに接続された入力バッファ１７０とを備えている。

本実施形態による出力回路（入出力回路）１００は、通常のデータ入出力機能の他、ＯＤＴ機能を有している。ＯＤＴ機能とは、データピンＤＱに接続された外部バス上で他の半導体装置がデータ転送を行っている場合に、出力回路を終端抵抗として機能させることによって信号の反射を防止する機能である。本実施形態による出力回路１００では、データ出力時には第１の出力バッファ１１０と第２の出力バッファ１２０の両方が活性化され、ＯＤＴ動作時は第２の出力バッファ１２０のみが活性化される。つまり、ＯＤＴ動作時には第１の出力バッファ１１０は非活性化される。尚、入力バッファ１７０は、データ入力時に活性化される回路であるが、入力バッファ１７０の構成やデータ入力動作の詳細は、本発明の要旨と直接関係がないため、本明細書での説明は省略する。

図１に示すように、第１の出力バッファ１１０は並列接続された３つの単位バッファ１１１〜１１３によって構成され、第２の出力バッファ１１０も並列接続された３つの単位バッファ１２１〜１２３によって構成されている。これら単位バッファ１１１〜１１３，１２１〜１２３は互いに同一の回路構成を有しており、一例として、本実施形態ではいずれも２４０Ω（調整後の値）のインピーダンスを有している。したがって、全ての単位バッファ１１１〜１１３，１２１〜１２３が活性化されれば、データピンＤＱからみた出力回路１００のインピーダンスは４０Ω（＝２４０Ω／６）となる。また、第２の出力バッファ１１０を構成する３つの単位バッファ１２１〜１２３のうち、２つの単位バッファ１２１，１２２のみが活性化されれば、データピンＤＱからみた出力回路１００のインピーダンスは１２０Ω（＝２４０Ω／２）となり、１つの単位バッファ１２３のみが活性化されれば、データピンＤＱからみた出力回路１００のインピーダンスは２４０Ωとなる。

単位バッファ１１１〜１１３の動作は、前段回路１６１より供給される動作信号１６１Ｐ，１６１Ｎによって制御され、単位バッファ１２１，１２２の動作は、前段回路１６２より供給される動作信号１６２Ｐ，１６２Ｎによって制御され、単位バッファ１２３の動作は、前段回路１６３より供給される動作信号１６３Ｐ，１６３Ｎによって制御される。図１に示すように、前段回路１６１〜１６３には、キャリブレーション回路１３０より供給されるインピーダンス制御信号ＤＲＺＱが共通に供給されている。

図２は、単位バッファ１１１の回路図である。

図２に示すように、単位バッファ１１１は、並列接続された複数（本実施形態では５つ）のＰチャンネルＭＯＳトランジスタ２１１〜２１５と、並列接続された複数（本実施形態では５つ）のＮチャンネルＭＯＳトランジスタ２２１〜２２５と、これらトランジスタ２１１〜２１５とトランジスタ２２１〜２２５との間に直列に接続された抵抗２３１，２３２とを備え、抵抗２３１と抵抗２３２の接続点がデータピンＤＱに接続されている。単位バッファ１１１のうち、ＰチャンネルＭＯＳトランジスタ２１１〜２１５及び抵抗２３１からなる部分はプルアップ回路ＰＵを構成しており、ＮチャンネルＭＯＳトランジスタ２２１〜２２５及び抵抗２３２からなる部分はプルダウン回路ＰＤを構成している。

トランジスタ２１１〜２１５のゲートには、動作信号１６１Ｐを構成する５つの動作信号１６１Ｐ１〜１６１Ｐ５が供給されており、トランジスタ２２１〜２２５のゲートには、動作信号１６１Ｎを構成する５つの動作信号１６１Ｎ１〜１６１Ｎ５が供給されている。これにより、単位バッファ１１１に含まれる１０個のトランジスタは、１０本の動作信号１６１Ｐ１〜１６１Ｐ５及び動作信号１６１Ｎ１〜１６１Ｎ５によって、個別にオン／オフ制御を行うことができる。

トランジスタ２１１〜２１５からなる並列回路及びトランジスタ２２１〜２２５からなる並列回路は、いずれも導通時に１２０Ωとなるように設計されている。しかしながら、トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際にインピーダンスを１２０Ωとするためには、オンさせるべきトランジスタの数を調整する必要があり、かかる目的のために、複数のトランジスタからなる並列回路を用いている。インピーダンスを微細且つ広範囲に調整するためには、並列回路を構成する複数のトランジスタのＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましく、２のべき条の重み付けをすることが特に好ましい。この点を考慮して、本実施形態では、トランジスタ２１１のＷ／Ｌ比を「１」とした場合、トランジスタ２１２〜２１５のＷ／Ｌ比をそれぞれ「２」、「４」、「８」、「１６」に設定している（Ｗ／Ｌ比の値は相対値であり、実際のＷ／Ｌ比を表しているものではない。以下同様）。これにより、動作信号１６１Ｐ１〜１６１Ｐ５及び動作信号１６１Ｎ１〜１６１Ｎ５によってオンさせるトランジスタを適宜選択することによって、製造条件によるばらつきや温度変化などにかかわらず、並列回路のオン抵抗をほぼ１２０Ωに固定させることができる。

抵抗２３１，２３２の抵抗値は、いずれも１２０Ωに設計されている。これにより、トランジスタ２１１〜２１５からなる並列回路及びトランジスタ２２１〜２２５からなる並列回路の少なくとも一方がオン状態となれば、データピンＤＱからみた単位バッファ１１１のインピーダンスは２４０Ωとなる。抵抗２３１，２３２としては、例えばタングステン（Ｗ）抵抗を用いることができる。

第１の出力バッファ１１０を構成する他の単位バッファ１１２，１１３も、図２に示す単位バッファ１１１と同じ回路構成を有し、且つ、同じ動作信号１６１Ｐ１〜１６１Ｐ５及び動作信号１６１Ｎ１〜１６１Ｎ５によって制御される。一方、第２の出力バッファ１２０を構成する他の単位バッファ１２１〜１２３は、図２に示す単位バッファ１１１と同じ回路構成を有しているものの、単位バッファ１２１，１２２の動作は動作信号１６２Ｐ，１６２Ｎによって制御され、単位バッファ１２３の動作は動作信号１６３Ｐ，１６３Ｎによって制御される。動作信号１６２Ｐ，１６２，１６３Ｐ，１６３Ｎについても、それぞれ５つの動作信号によって構成されており、それぞれ対応するプルアップ回路ＰＵ又はプルダウン回路ＰＤを制御する。

図３は、キャリブレーション回路１３０の回路図である。

図３に示すように、キャリブレーション回路１３０は、プルアップ回路１３１，１３２と、プルダウン回路１３３と、プルアップ回路１３１，１３２の動作を制御するカウンタ１３４と、プルダウン回路１３３の動作を制御するカウンタ１３５と、カウンタ１３４を制御するコンパレータ１３６と、カウンタ１３５を制御するコンパレータ１３７とを備えている。

図４は、プルアップ回路１３１の回路図である。

図４に示すように、プルアップ回路１３１は、単位バッファ１１１〜１１３，１２１〜１２３に含まれるプルアップ回路ＰＵと実質的に同じ回路構成を有している。つまり、プルアップ回路１３１は、並列接続された５つのＰチャンネルＭＯＳトランジスタ３１１〜３１５と、一端がこれらトランジスタのドレインに接続された抵抗３３１とを備え、抵抗３３１の他端がキャリブレーション用ピンＺＱに接続されている。プルアップ回路１３１に含まれるトランジスタ３１１〜３１５は、図２に示すトランジスタ２１１〜２１５に対応しており、それぞれ同一のインピーダンスを有している。したがって、トランジスタ２１１〜２１５のＷ／Ｌ比と同様、トランジスタ３１１〜３１５のＷ／Ｌ比もそれぞれ「１」、「２」、「４」、「８」、「１６」に設定されている。但し、インピーダンスが実質的に同じである限り、プルアップ回路１３１に含まれるトランジスタ３１１〜３１５と、図２に示すトランジスタ２１１〜２１５とが全く同じトランジスタサイズである必要はなく、シュリンクしたトランジスタを用いても構わない。

抵抗３３１も、図２に示す抵抗２３１に対応しており、したがって、その抵抗値は１２０Ωに設定されている。

トランジスタ３１１〜３１５のゲートには、カウンタ１３４よりインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されており、これによってプルアップ回路１３１の動作が制御される。インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５は、動作信号１６１Ｐ１〜１６１Ｐ５に対応する信号である。

プルアップ回路１３２も、図４に示すプルアップ回路１３１と同一の回路構成を有しており、プルアップ回路１３２に含まれる５つのトランジスタのゲートには、同じくインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５が供給される。

図５は、プルダウン回路１３３の回路図である。

図５に示すように、プルダウン回路１３３は、単位バッファ１１１〜１１３，１２１〜１２３に含まれるプルダウン回路ＰＤと実質的に同じ回路構成を有している。つまり、プルダウン回路１３３は、並列接続された５つのＮチャンネルＭＯＳトランジスタ３２１〜３２５と、一端がこれらトランジスタのドレインに接続された抵抗３３２とを備えている。プルダウン回路１３３に含まれるトランジスタ３２１〜３２５は、図２に示すトランジスタ２２１〜２２５に対応しており、それぞれ同一のインピーダンスを有している。この点は、プルアップ回路１３１と同様である。抵抗３３２も、図２に示す抵抗２３２に対応しており、したがって、その抵抗値は１２０Ωに設定されている。

トランジスタ３２１〜３２５のゲートには、カウンタ１３５よりインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されており、これによってプルダウン回路１３３の動作が制御される。インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５は、動作信号１６１Ｎ１〜１６１Ｎ５に対応する信号である。

このように、プルアップ回路１３１，１３２は、いずれも単位バッファ１１１〜１１３，１２１〜１２３に含まれるプルアップ回路ＰＵと実質的に同じ回路構成を有しており、プルダウン回路１３３は、単位バッファ１１１〜１１３，１２１〜１２３に含まれるプルダウン回路ＰＤと実質的に同じ回路構成を有している。したがって、プルアップ回路１３１，１３２及びプルダウン回路１３３のインピーダンスは、いずれも２４０Ω（調整後の値）である。このうち、プルアップ回路１３２とプルダウン回路１３３は、「レプリカバッファ」を構成しており、したがって、レプリカバッファは単位バッファ１１１〜１１３，１２１〜１２３と実質的に同じ回路構成を有していることになる。ここでいう「実質的に同じ」とは、レプリカバッファに含まれるトランジスタがシュリンクされている場合であっても同じとみなす意である。レプリカバッファの出力端である接点Ａは、図３に示すように、コンパレータ１３７の非反転入力端子（＋）に接続されている。

カウンタ１３４は、制御信号ＡＣＴ１が活性化するとカウントアップ又カウントダウンするカウンタであり、コンパレータ１３６の出力である比較信号ＣＯＭＰ１がハイレベルである場合にはカウントアップを続け、比較信号ＣＯＭＰ１がローレベルである場合にはカウントダウンを続ける。コンパレータ１３６の非反転入力端子（＋）はキャリブレーション用ピンＺＱに接続されており、反転入力端子（−）は電源電位（ＶＤＤ）とグランド電位（ＧＮＤ）間に接続された抵抗１３８，１３９の中点に接続されている。かかる構成により、コンパレータ１３６は、キャリブレーション用ピンＺＱの電位と中間電圧（ＶＤＤ／２）とを比較し、前者の方が電位が高ければその出力である比較信号ＣＯＭＰ１をハイレベルとし、後者の方が電位が高ければ比較信号ＣＯＭＰ１をローレベルとする。

一方、カウンタ１３５は、制御信号ＡＣＴ２が活性化するとカウントアップ又カウントダウンするカウンタであり、コンパレータ１３７の出力である比較信号ＣＯＭＰ２がハイレベルである場合にはカウントアップを続け、比較信号ＣＯＭＰ２がローレベルである場合にはカウントダウンを続ける。コンパレータ１３７の非反転入力端子（＋）はレプリカバッファの出力端である接点Ａに接続され、反転入力端子（−）は抵抗１３８，１３９の中点に接続されている。かかる構成により、コンパレータ１３７は、レプリカバッファの出力電位と中間電圧（ＶＤＤ／２）とを比較し、前者の方が電位が高ければその出力である比較信号ＣＯＭＰ２をハイレベルとし、後者の方が電位が高ければ比較信号ＣＯＭＰ２をローレベルとする。

そして、カウンタ１３４，１３５は、制御信号ＡＣＴ１，ＡＣＴ２が非活性化するとカウント動作を停止し、現在のカウント値を保持する。上述のとおり、カウンタ１３４のカウント値はインピーダンス制御信号ＤＲＺＱＰとして用いられ、カウンタ１３５のカウント値はインピーダンス制御信号ＤＲＺＱＮとして用いられる。そして、これらの総称であるインピーダンス制御信号ＤＲＺＱは、図１に示す前段回路１６１〜１６３に共通に供給される。

図６は、前段回路１６１の回路図である。

図６に示すように、前段回路１６１は、５つのＯＲ回路４１１〜４１５と、５つのＡＮＤ回路４２１〜４２５によって構成されている。ＯＲ回路４１１〜４１５には、出力制御回路１５０からの選択信号１５１Ｐが共通に供給されているとともに、キャリブレーション回路１３０からのインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されている。一方、ＡＮＤ回路４２１〜４２５には、出力制御回路１５０からの選択信号１５１Ｎが共通に供給されているとともに、キャリブレーション回路１３０からのインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されている。

ＯＲ回路４１１〜４１５の出力である動作信号１６１Ｐ１〜１６１Ｐ５（動作信号１６１Ｐを構成する）、並びに、ＡＮＤ回路４２１〜４２５の出力である動作信号１６１Ｎ１〜１６１Ｎ５（動作信号１６１Ｎを構成する）は、図１に示すように、単位バッファ１１１〜１１３に共通に供給され、それぞれ対応するトランジスタを制御する。

他の前段回路１６２，１６３も、図６に示す前段回路１６１と同様の回路構成を有しているが、前段回路１６２に含まれるＯＲ回路及びＡＮＤ回路には、出力制御回路１５０からの選択信号１５２Ｐ，１５２Ｎがそれぞれ共通に供給され、前段回路１６３に含まれるＯＲ回路及びＡＮＤ回路には、出力制御回路１５０からの選択信号１５３Ｐ，１５３Ｎがそれぞれ共通に供給されている。

以上が、本実施形態による出力回路１００の構成である。次に、本実施形態による出力回路１００の動作について、キャリブレーション動作、データ出力動作、及びＯＤＴ動作の順に説明する。

まず、キャリブレーション動作について説明する。

キャリブレーション動作は、上述のとおり、出力バッファ１１０，１２０のインピーダンスを調整するために行う動作であり、製造時のプロセス条件によるインピーダンスのばらつきを修正するのみならず、周辺温度の変化や電源電圧の変動によるインピーダンスの変化を修正するために行う。したがって、高い精度が要求される場合には、電源投入時やリセット時などの初期設定時に１回だけキャリブレーション動作を行うのではなく、実際の動作時においても定期的に実行することが好ましく、本実施形態による出力回路１００は、このように実際の動作時において定期的にキャリブレーション動作を実行する場合に特に有効である。以下、具体的に説明する。

キャリブレーション動作を行う場合には、あらかじめ、キャリブレーション用ピンＺＱに外部抵抗Ｒ（図１、図３参照）接続しておく必要がある。外部抵抗Ｒとしては、単位バッファ１１１〜１１３，１２１〜１２３の目的とするインピーダンス（＝レプリカバッファのインピーダンス）と同じインピーダンスを持つ抵抗を用いる必要がある。したがって、本実施形態では、２４０Ωの外部抵抗Ｒが用いられる。

図７は、キャリブレーション動作を説明するためのフローチャートである。

まず、外部コマンドなどによってキャリブレーション動作が指示されると（ステップＳ１１：ＹＥＳ）、制御信号ＡＣＴ１を活性化し、キャリブレーション回路１３０に含まれるカウンタ１３４のカウント動作を開始させる（ステップＳ１２）。電源投入後などの初期状態においては、カウンタ１３４のカウント値は、一例としてオール１（本例では、「１１１１１」）にリセットされており、そのため、カウンタ１３４の出力であるインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５は、いずれもハイレベルである。したがって、プルアップ回路１３１に含まれるトランジスタ３１１〜３１５は全てオフ状態となり、その結果、コンパレータ１３６の出力である比較信号ＣＯＭＰ１はローレベルとなる。

このため、カウンタ１３４はカウントダウンを進め、これに連動してトランジスタ３１１〜３１５のオン／オフ状態が切り替わる。具体的には、トランジスタ３１１〜３１５のＷ／Ｌ比がそれぞれ「１」、「２」、「４」、「８」、「１６」に設定されていることから、カウンタ１３４の最下位ビット（ＭＬＢ）がインピーダンス制御信号ＤＲＺＱＰ１に割り当てられ、カウンタ１３４の最上位ビット（ＭＳＢ）がインピーダンス制御信号ＤＲＺＱＰ５に割り当てられる。これにより、プルアップ回路１３１のインピーダンスを最小ピッチで変化させることができる。

このようなカウントダウンが進むに連れて、プルアップ回路１３１のインピーダンスは徐々に低下し、図８に示すように、キャリブレーション用ピンＺＱの電位は徐々に上昇する。そして、プルアップ回路１３１のインピーダンスが目的とするインピーダンス（２４０Ω）未満まで低下すると、キャリブレーション用ピンＺＱの電位が中間電圧（ＶＤＤ／２）を超えることから、コンパレータ１３６の出力である比較信号ＣＯＭＰ１はハイレベルに反転する。これに応答してカウンタ１３４はカウントアップを進め、今度はプルアップ回路１３１のインピーダンスを上昇させる。

このような動作を繰り返すことにより、キャリブレーション用ピンＺＱの電位は中間電圧（ＶＤＤ／２）近傍で安定する。その後、制御信号ＡＣＴ１を非活性化し、カウンタ１３４のカウント動作を停止させる（ステップＳ１３）。これにより、カウンタ１３４のカウント値は固定され、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５のレベルが確定する。

以上の動作により、プルアップ回路１３１，１３２のインピーダンスが２４０Ωに調整される。尚、カウンタ１３４の初期値をオール１ではなく、設計値で２４０Ωとなるような値とし、比較信号ＣＯＭＰ１のレベルに応じてカウントアップ又カウントダウンすることにより、調整を行っても構わない。

次に、制御信号ＡＣＴ２を活性化し、キャリブレーション回路１３０に含まれるカウンタ１３５のカウント動作を開始させる（ステップＳ１４）。初期状態においては、カウンタ１３５のカウント値は、一例としてオール０（本例では、「０００００」）にリセットされており、そのため、カウンタ１３５の出力であるインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５は、いずれもローレベルである。したがって、プルダウン回路１３３に含まれるトランジスタ３２１〜３２５は全てオフ状態となり、その結果、コンパレータ１３７の出力である比較信号ＣＯＭＰ２はハイレベルとなる。

これに応答してカウンタ１３５はカウントアップを進め、これに連動して、トランジスタ３２１〜３２５のオン／オフ状態が切り替わる。この場合も、トランジスタ３２１〜３２５のＷ／Ｌ比がそれぞれ「１」、「２」、「４」、「８」、「１６」に設定されていることに対応して、カウンタ１３５の最下位ビット（ＭＬＢ）がインピーダンス制御信号ＤＲＺＱＮ１に割り当てられ、カウンタ１３５の最上位ビット（ＭＳＢ）がインピーダンス制御信号ＤＲＺＱＮ５に割り当てられる。これにより、プルダウン回路１３３のインピーダンスを最小ピッチで変化させることができる。

このようなカウントアップが進むに連れて、プルダウン回路１３３のインピーダンスは徐々に低下し、図９に示すように、接点Ａの電位は徐々に低下する。そして、プルダウン回路１３３のインピーダンスが目的とするインピーダンス（２４０Ω）未満まで低下すると、接点Ａの電位は中間電圧（ＶＤＤ／２）を下回るため、コンパレータ１３７の出力である比較信号ＣＯＭＰ２はローレベルに反転する。これに応答してカウンタ１３５はカウントダウンを進め、今度はプルダウン回路１３３のインピーダンスを上昇させる。

このような動作を繰り返すことにより、接点Ａの電位は中間電圧（ＶＤＤ／２）近傍で安定する。その後、制御信号ＡＣＴ２を非活性化し、カウンタ１３５のカウント動作を停止させる（ステップＳ１５）。これにより、カウンタ１３５のカウント値は固定され、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５のレベルが確定する

以上の動作により、プルダウン回路１３３のインピーダンスも２４０Ωに調整される。この場合も、カウンタ１３５の初期値をオール０ではなく、設計値で２４０Ωとなるような値とし、比較信号ＣＯＭＰ２のレベルに応じてカウントアップ又カウントダウンすることにより、調整を行っても構わない。

そして、ステップＳ１１に戻り、外部コマンドなどによるキャリブレーション動作の指示を待ち、キャリブレーション動作が指示されると（ステップＳ１１：ＹＥＳ）、上記一連の動作を再び実行する。

以上がキャリブレーション動作である。このようなキャリブレーション動作によって確定したインピーダンス制御信号ＤＲＺＱは、図１に示す前段回路１６１〜１６３に共通に供給されることから、前段回路１６１〜１６３によって制御される単位バッファ１１１〜１１３，１２１〜１２３についても、正確に２４０Ωのインピーダンスで動作することが可能となる。つまり、複数の単位バッファに対するキャリブレーション動作を一括して行うことができる。次に、データ出力動作及びＯＤＴ動作について説明する。

データ出力動作及びＯＤＴ動作は、上述したキャリブレーション動作を少なくとも１回実行した後に行う必要があり、これによって、正しいインピーダンスで動作することが可能となる。

データ出力動作は、データピンＤＱをハイレベル又はローレベルに駆動し、これによって、データピンＤＱに接続された外部バス（図示せず）を介してデータを送出する動作である。

データピンＤＱをハイレベルに駆動する場合、出力制御回路１５０は、図１０に示すように、選択信号１５１Ｐ〜１５３Ｐ，１５１Ｎ〜１５３Ｎを全てローレベルとする。これにより、前段回路１６１〜１６３に含まれるＯＲ回路（図６参照）のうち、対応するインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５がローレベルとなっているものはローレベルの動作信号を出力し、対応するインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５がハイレベルとなっているものはハイレベルの動作信号を出力することになる。一方、前段回路１６１〜１６３に含まれるＡＮＤ回路は、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５のレベルにかかわらず、全てローレベルの動作信号を出力する。その結果、単位バッファ１１１〜１１３，１２１〜１２３に含まれるプルアップ回路ＰＵは、キャリブレーション回路１３０に含まれるプルアップ回路１３１，１３２と同じインピーダンスである２４０Ωでオンし、プルダウン回路ＰＤは全てオフとなる。つまり、６つの単位バッファ１１１〜１１３，１２１〜１２３に含まれるプルアップ回路ＰＵが全て正確に２４０Ωでオンすることから、データピンＤＱは、正確に４０Ω（＝２４０Ω／６）のインピーダンスでハイレベル（ＶＤＤ電位）に駆動されることになる。

同様に、データピンＤＱをローレベルに駆動する場合、出力制御回路１５０は、図１０に示すように、選択信号１５１Ｐ〜１５３Ｐ，１５１Ｎ〜１５３Ｎを全てハイレベルとする。これにより、前段回路１６１〜１６３に含まれるＡＮＤ回路（図６参照）のうち、対応するインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５がローレベルとなっているものはローレベルの動作信号を出力し、対応するインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５がハイレベルとなっているものはハイレベルの動作信号を出力することになる。一方、前段回路１６１〜１６３に含まれるＯＲ回路は、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５のレベルにかかわらず、全てハイレベルの動作信号を出力する。その結果、単位バッファ１１１〜１１３，１２１〜１２３に含まれるプルダウン回路ＰＤは、キャリブレーション回路１３０に含まれるプルダウン回路１３３と同じインピーダンスである２４０Ωでオンし、プルアップ回路ＰＵは全てオフとなる。したがって、この場合も、６つの単位バッファ１１１〜１１３，１２１〜１２３に含まれるプルダウン回路ＰＤが全て正確に２４０Ωでオンすることから、データピンＤＱは、正確に４０Ω（＝２４０Ω／６）のインピーダンスでローレベル（ＧＮＤ電位）に駆動されることになる。

一方、ＯＤＴ動作時におけるインピーダンスは、仕様によって異なるが、複数種類のインピーダンスに切り替え可能であることが要求される場合がある。本実施形態による出力回路１００はこのような要求に対応しており、少なくとも、１２０Ω及び２４０Ωのいずれかに設定することが可能である。

まず、１２０ΩのＯＤＴ動作を行う場合、出力制御回路１５０は、図１０に示すように、選択信号１５１Ｐ，１５２Ｎ，１５３Ｐをハイレベルとし、選択信号１５１Ｎ，１５２Ｐ，１５３Ｎをローレベルとする。これにより、前段回路１６１，１６３の出力である動作信号１６１Ｐ，１６１Ｎ，１６３Ｐ，１６３Ｎは、単位バッファ１１１〜１１３，１２３に含まれる全てのトランジスタをオフさせることから、単位バッファ１１１〜１１３，１２３は非活性状態となる。一方、前段回路１６２の出力である動作信号１６２Ｐ（１６２Ｐ１〜１６２Ｐ５），１６２Ｎ（１６２Ｎ１〜１６２Ｎ５）については、対応するインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５，ＤＲＺＱＮ１〜ＤＲＺＱＮ５のレベルと一致する。その結果、単位バッファ１２１，１２２に含まれるプルアップ回路ＰＵは、キャリブレーション回路１３０に含まれるプルアップ回路１３１，１３２と同じインピーダンスである２４０Ωでオンし、プルダウン回路ＰＤは、キャリブレーション回路１３０に含まれるプルダウン回路１３３と同じインピーダンスである２４０Ωでオンする。これにより、データピンＤＱは、正確に１２０Ω（＝２４０Ω／２）のインピーダンスでＶＤＤ／２電位に終端されることになる。

また、２４０ΩのＯＤＴ動作を行う場合、出力制御回路１５０は、図１０に示すように、選択信号１５１Ｐ，１５２Ｐ，１５３Ｎをハイレベルとし、選択信号１５１Ｎ，１５２Ｎ，１５３Ｐをローレベルとする。これにより、前段回路１６１，１６２の出力である動作信号１６１Ｐ，１６１Ｎ，１６２Ｐ，１６２Ｎは、単位バッファ１１１〜１１３，１２１，１２２に含まれる全てのトランジスタをオフさせることから、単位バッファ１１１〜１１３，１２１，１２２は非活性状態となる。一方、前段回路１６３の出力である動作信号１６３Ｐ（１６３Ｐ１〜１６３Ｐ５），１６３Ｎ（１６３Ｎ１〜１６３Ｎ５）については、対応するインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５，ＤＲＺＱＮ１〜ＤＲＺＱＮ５のレベルと一致する。その結果、単位バッファ１２３に含まれるプルアップ回路ＰＵは、キャリブレーション回路１３０に含まれるプルアップ回路１３１，１３２と同じインピーダンスである２４０Ωでオンし、プルダウン回路ＰＤは、キャリブレーション回路１３０に含まれるプルダウン回路１３３と同じインピーダンスである２４０Ωでオンする。これにより、データピンＤＱは、正確に２４０ΩのインピーダンスでＶＤＤ／２電位に終端されることになる。

尚、仕様によって仮に８０ΩのＯＤＴ動作が必要であれば、単位バッファ１２１〜１２３を全て活性化すればよい。

このように、本実施形態による出力回路１００は、互いに同一の回路構成を有する複数の単位バッファ１１１〜１１３，１２１〜１２３を並列接続し、データ出力時やＯＤＴ動作時において活性化させる単位バッファを選択することによって、データピンＤＱのインピーダンスを調整している。このため、キャリブレーション回路１３０によるキャリブレーション動作を一括して行うことが可能となることから、データ出力時のインピーダンス調整に用いるキャリブレーション回路と、ＯＤＴ動作時のインピーダンス調整に用いるキャリブレーション回路を別個に設ける必要がなく、キャリブレーション回路の回路規模を低減することが可能となる。

しかも、１回のキャリブレーション動作によって、データ出力時のインピーダンス調整とＯＤＴ動作時のインピーダンス調整を同時に完了できることから、キャリブレーション動作に必要な時間を低減することが可能となる。したがって、実使用時にキャリブレーション動作を定期的に実行させる仕様であっても、キャリブレーション動作によるオーバーヘッドを最小限にとどめることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態による出力回路１００は、６つの単位バッファを有し、データ出力動作を行う際には６つ全ての単位バッファを活性化し、ＯＤＴ動作を行う際には１つ又は２つの単位バッファを活性化しているが、単位バッファの全数については２つ以上であれば特に限定されず、また、データ出力時やＯＤＴ動作時に活性化する単位バッファの数についても特に限定されない。

また、本実施形態による出力回路１００では、第１の出力バッファ１１０を構成する３つの単位バッファ１１１〜１１３がそれぞれ独立した回路を構成し、同様に、第２の出力バッファ１２０を構成する２つの単位バッファ１２１，１２２についてもそれぞれ独立した回路を構成しているが、これらが完全に独立した回路であることは必須でなく、個々の単位バッファがレプリカバッファと同一視できる限りにおいて、図１１に示すように、内部で相互接続されていても構わない。図１１は、第１の出力バッファ１１０を構成する３つの単位バッファ１１１〜１１３を内部で相互接続した例を示しており、本例では、プルアップ回路ＰＵに含まれるＰチャンネルＭＯＳトランジスタと抵抗との接点を相互接続し、プルダウン回路ＰＤに含まれるＮチャンネルＭＯＳトランジスタと抵抗との接点を相互接続している。このような場合であっても、個々の単位バッファ１１１〜１１３は、レプリカバッファと同一視することができることから、本発明において「単位バッファの並列接続」とは、このようなケースも含まれる。

本発明の好ましい実施形態による半導体装置の出力回路１００の構成を示すブロック図である。 単位バッファ１１１の回路図である。 キャリブレーション回路１３０の回路図である。 プルアップ回路１３１の回路図である。 プルダウン回路１３３の回路図である。 前段回路１６１の回路図である。 キャリブレーション動作を説明するためのフローチャートである。 キャリブレーション動作中におけるキャリブレーション用ピンＺＱの電位変化を示すグラフである。 キャリブレーション動作中における接点Ａの電位変化を示すグラフである。 出力制御回路１５０の動作を説明する表である。 単位バッファ１１１〜１１３を内部で相互接続した例を示す回路図である。

符号の説明

１００ 出力回路
１１０ 第１の出力バッファ
１１１〜１１３，１２１〜１２３ 単位バッファ
１２０ 第２の出力バッファ
１３０ キャリブレーション回路
１３１，１３２，ＰＵ プルアップ回路
１３３，ＰＤ プルダウン回路
１３４，１３５ カウンタ
１３６，１３７ コンパレータ
１３８，１３９，２３１，２３２，３３１，３３２ 抵抗
１５０ 出力制御回路
１６１〜１６３ 前段回路
１７０ 入力バッファ
２１１〜２１５，３１１〜３１５ ＰチャンネルＭＯＳトランジスタ
２２１〜２２５，３２１〜３２５ ＮチャンネルＭＯＳトランジスタ
４１１〜４１５ ＯＲ回路
４２１〜４２５ ＡＮＤ回路
ＤＱ データピン
ＺＱ キャリブレーション用ピン

Claims (14)

1. データピンと、
   前記データピンに接続された複数の第１の単位バッファであって、各々が、調整可能なインピーダンスを有し、各々が活性化された時に前記データピンを調整されたインピーダンスで第１又は第２の論理レベルに駆動する前記複数の第１の単位バッファと、
   前記データピンに接続された複数の第２の単位バッファであって、各々が、調整可能なインピーダンスを有し、各々が活性化された時に前記データピンを前記調整されたインピーダンスで駆動する前記複数の第２の単位バッファと、
   前記複数の第１の単位バッファの夫々のインピーダンスと前記複数の第２の単位バッファの夫々のインピーダンスとを、前記調整されたインピーダンスに調整するキャリブレーション回路と、
   前記複数の第１の単位バッファのうちの選択された１又は複数個の第１の単位バッファを活性化する出力制御回路と、を備え、
   前記選択された１又は複数個の第１の単位バッファが、互いに協同して前記データピンを前記第１又は第２の論理レベルに駆動し、
   出力動作時には、前記出力制御回路によって、前記複数の第２の単位バッファのうちの選択された１又は複数個の第２の単位バッファが、前記選択された１又は複数個の第１の単位バッファに加えて活性化され、前記複数個の第１及び第２の単位バッファによって、前記データピンを前記第１又は第２の論理レベルに駆動し、
   ＯＤＴ動作時には、前記複数の第１の単位バッファの夫々を非活性化し、前記複数の第２の単位バッファのうちの選択された１又は複数個の第２の単位バッファで前記データピンを所定のインピーダンスで終端する、ことを特徴とする半導体装置。
2. 前記複数の第１の単位バッファの前記調整されたインピーダンスが互いに実質的に等しいことを特徴とする請求項１に記載の半導体装置。
3. 前記複数の第１の単位バッファの夫々は、互いに並列に接続された複数の第１のトランジスタを含む第１のプルアップ回路と、互いに並列接続された複数の第２のトランジスタを含む第１のプルダウン回路とを備えることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記複数の第１のトランジスタの夫々が、第１の導電性を備え、前記複数の第２のトランジスタの夫々が、第２の導電性を備えることを特徴とする請求項３に記載の半導体装置。
5. 前記複数の第１の単位バッファの夫々は、前記複数の第１のトランジスタのうちの選択された１又は複数個の第１のトランジスタと、前記複数の第２のトランジスタのうちの選択された１又は複数個の第２のトランジスタとが導通状態となり、前記調整されたインピーダンスに調整されることを特徴とする請求項３又は４に記載の半導体装置。
6. 前記複数の第１の単位バッファの夫々は、前記データピンと第１の電源線との間に前記第１のプルアップ回路と直列に接続された第１の抵抗素子と前記データピンと第２の電源線との間に前記第１のプルダウン回路と直列に接続された第２の抵抗素子とを含むことを特徴とする請求項３乃至５のいずれか１項に記載の半導体装置。
7. 前記複数の第１のトランジスタのうちの少なくとも２つの第１のトランジスタは、ゲート幅とゲート長との比が互いに異なり、前記複数の第２のトランジスタのうちの少なくとも２つの第２のトランジスタは、ゲート幅とゲート長との比が互いに異なることを特徴とする請求項３乃至６のいずれか１項に記載の半導体装置。
8. 前記複数の第１の単位バッファと前記複数の第２の単位バッファの前記調整されたインピーダンスが互いに実質的に等しいことを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
9. 前記複数の第２の単位バッファの夫々は、互いに並列に接続された複数の第３のトランジスタを含む第２のプルアップ回路と、互いに並列接続された複数の第４のトランジスタを含む第２のプルダウン回路とを備えることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
10. 前記複数の第３のトランジスタの夫々が、第１の導電性を備え、前記複数の第２のトランジスタの夫々が、第２の導電性を備えることを特徴とする請求項９に記載の半導体装置。
11. 前記複数の第２の単位バッファの夫々は、前記複数の第３のトランジスタのうちの選択された１又は複数個の第３のトランジスタと、前記複数の第４のトランジスタのうちの選択された１又は複数個の第４のトランジスタとが導通状態となり、前記調整されたインピーダンスに調整されることを特徴とする請求項９又は１０に記載の半導体装置。
12. 前記複数の第２の単位バッファの夫々は、前記データピンと第１の電源線との間に前記第２のプルアップ回路と直列に接続された第３の抵抗素子と前記データピンと第２の電源線との間に前記プルダウン回路と直列に接続された第４の抵抗素子とを含むことを特徴とする請求項９乃至１１のいずれか１項に記載の半導体装置。
13. 前記複数の第３のトランジスタのうちの少なくとも２つの第３のトランジスタは、ゲート幅とゲート長との比が互いに異なり、前記複数の第４のトランジスタのうちの少なくとも２つの第４のトランジスタは、ゲート幅とゲート長との比が互いに異なることを特徴とする請求項９乃至１２のいずれか１項に記載の半導体装置。
14. 前記キャリブレーション回路は、前記複数の第１の単位バッファの夫々のインピーダンスと前記複数の第２の単位バッファの夫々のインピーダンスとを、実質的に同時に調整することを特徴とする請求項１乃至１３のいずれか１つに記載の半導体装置。

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