JP2012253485A - 半導体装置 - Google Patents
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Abstract
【解決手段】キャリブレーション端子ZQを駆動するレプリカバッファ(131)と、レプリカバッファの出力インピーダンスを変化させる際に目標となるインピーダンスが設定され、キャリブレーション端子ZQに接続される可変インピーダンス回路(170)と、を備える。
【選択図】図4
Description
また、パラレルテストにおいて、キャリブレーション動作の評価を、容易に行うことができないという問題がある。
図1は、本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するSDRAM(シンクロナス・ダイナミック・ランダム・アクセス・メモリ)に適用した場合の半導体装置10の概略構成を示す。なお、図1に示されている各回路ブロックは、全て単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、PMOSトランジスタ(P型チャネルMOSトランジスタ)及びNMOSトランジスタ(N型チャネルMOSトランジスタ)等の複数のトランジスタで構成される。また、○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドである。
コマンドデコーダ32、モードレジスタ53、アドレス入力回路41、アドレスラッチ回路42、ロウ系制御回路51、カラム系制御回路52、ロウデコーダ61、カラムデコーダ62、センス回路63、メモリセルアレイ70、データアンプ64、及びデータ入出力回路100を含んで構成される。
本発明の半導体装置10の特徴部分となるデータ入出力回路100は、キャリブレーション回路130において、内蔵するレプリカバッファのインピーダンスを調整し、この調整結果を単位バッファ111〜11nに反映させることで、複数の単位バッファのインピーダンスを一括して設定する。このキャリブレーション動作に関する詳細については後述することとし、まず以下に、半導体装置10の概略について説明する。
クロック端子11a,11bは、それぞれ外部クロック信号CK,/CKが供給される端子であり、供給された外部クロック信号CK,/CKは、クロック入力回路21に供給される。本明細書において信号名の先頭に「/」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号CK,/CKは互いに相補の信号である。クロック入力回路21は、外部クロック信号CK,/CKに基づいて単相の内部クロック信号PreCLKを生成し、これをDLL回路80に供給する。DLL回路80は、内部クロック信号PreCLKに基づいて、位相制御された内部クロックLCLKを生成し、データ入出力回路100に供給する。
なお、図1にはデータ入出力端子DQを1つだけ示しているが、データ入出力端子DQの数が1つである必要はなく、複数個設けても構わない。データ入出力端子DQを複数個設ける場合には、データ入出力回路100をデータ入出力端子DQと同数設ける必要がある。
図4は、キャリブレーション回路130の回路図である。図4に示すように、キャリブレーション回路130は、プルアップ回路131,132と、プルダウン回路133と、プルアップ回路131,132の動作を制御するテストカウンタ134と、プルダウン回路133の動作を制御するテストカウンタ135と、テストカウンタ134を制御するコンパレータ136と、テストカウンタ135を制御するコンパレータ137とを備えている。また、キャリブレーション回路130は、基準電圧発生回路139、可変インピーダンス回路170、セレクタ171、及びセレクタ172を備えている。
これにより、キャリブレーション動作においては、レプリカバッファのインピーダンス調整は、キャリブレーション端子ZQに外部抵抗を接続することなく、可変インピーダンス回路170のプルダウン回路174にインピーダンス設定動作において設定された目標インピーダンスにより実行され、インピーダンスコード(DRZQN、DRZQP)が得られる。このインピーダンスコードが上述した複数の単位バッファ111〜11nに対して共通に設定され、データ入出力回路100のデータ出力動作が実行される。
なお、プルアップ回路131は、単位バッファ111〜11nに含まれるプルアップ回路PU1が図3(b)に示す回路構成をとるときは、プルアップ回路PU1と同じ構成とする必要がある。
プルダウン回路174は、例えばプルアップ回路131と同じ回路構成を有している。つまり、プルダウン回路174は、接続点Bに対して接続された5つのPMOSトランジスタ711〜715と、一端がこれらトランジスタの各ドレインに接続された抵抗Ru71〜Ru75とを備え、抵抗Ru71〜Ru75の他端が、接地電圧が供給される電源端子VSSまたは電源端子VSSQに共通接続されている。プルダウン回路174に含まれるPMOSトランジスタ711〜715は、プルアップ回路131と同様に、図3(a)に示した出力トランジスタ211〜215に対応しており、それぞれ出力トランジスタ211〜215と同一のインピーダンスを有している。したがって、トランジスタ211〜215のW/L比と同様、PMOSトランジスタ711〜715のW/L比もそれぞれ「1WLp」、「2WLp」、「4WLp」、「8WLp」、「16WLp」に設定されている。但し、インピーダンスが実質的に同じである限り、プルダウン回路174に含まれるトランジスタ711〜715と、図3(a)に示す出力トランジスタ211〜215とが全く同じトランジスタサイズである必要はなく、シュリンクしたトランジスタを用いても構わない。
また、後述するように、レプリカ回路(プルアップ回路131)のキャリブレーション動作において制御信号ACT1が活性化されると、インピーダンス制御信号DRZQPT1〜DRZQPT5の確定した論理レベルがテストカウンタ173から読み出され、これによりプルダウン回路174には、目標となるインピーダンスが設定される。また、このプルダウン回路174は、セレクタ172を介してキャリブレーション端子ZQに接続され、レプリカ回路(プルアップ回路131)の出力インピーダンスがプルダウン回路174の出力インピーダンス(目標インピーダンス)と一致するように調整される。
他の前段回路142〜14nも、図5に示す前段回路141と同様の回路構成を有しており、前段回路142〜14nに含まれるOR回路及びAND回路には、図2に示すように、出力制御回路150からの選択信号152P,152N〜15nP,15nNがそれぞれ供給される。
まず、可変インピーダンス回路170へのインピーダンス設定動作について説明する。可変インピーダンス回路170へのインピーダンス設定動作は、半導体装置10が、ウエハー状態にあるときに、プローブカードを介してテスタに接続され、テスタから電源電圧及び制御信号の供給を受けることにより、可変インピーダンス回路170において実行される。また、可変インピーダンス回路170へのインピーダンス設定動作においては、テスタから、電源端子VDDまたは電源端子VDDQに電源電圧を供給する。なお、この際、テスタの電源電圧供給ピンは、テスタが備える電流計にも接続され、テスタは供給する電源電圧供給ピンから流れ出る電流量をモニターしている。初期状態において、セレクタ171は非活性であるが、電源端子VDDまたは電源端子VDDQは、半導体装置10における他の回路にも接続されているので、この段階でテスタは定常的な電流量(スタンバイ電流量)を検出する。
まず、テスタからテストコマンドをコマンド入力回路31に供給すると、コマンドデコーダ32は、インピーダンス設定動作が指示されたと解釈する(ステップS11−YES)。モードレジスタ53は、コマンドデコーダ32が、解釈結果に基づいて出力する内部コマンド信号ICMDが入力され、モード信号MRのうちテスト信号TEST Sig.1を活性レベルにする(ステップS12)。これにより、セレクタ171は、電源端子VDDまたは電源端子VDDQと接続点Bとを電気的に接続状態とする。
テスタは、電源電圧供給ピンから流れ出る電流量の定常的な電流量からの電流増加量ΔIが、所定の電流量Idef(例えば、電源電圧供給ピンに2.4Vを印加する場合、2.4V/240Ω=10mA)を超えると(ステップS14−Yes)、テスト終了コマンド(ExitTEST)を、コマンド入力回路31へ供給する。
これにより、モードレジスタ53は、テスト信号TEST Sig.2を非活性化し(ステップS15)、これを受けてテストカウンタ173はカウント動作を停止する。また、モードレジスタ53は、テスト信号TEST Sig.1を非活性化し(ステップS16)、これを受けてセレクタ171は接続点Bをフローティング状態とする。
テストカウンタ173は、インピーダンス制御信号DRZQPT1〜DRZQPT5の確定した論理レベル(プルダウン回路174のインピーダンスが240Ωとなるときの各制御信号の論理レベル)を、内部の不揮発性記憶素子に保持する。この不揮発性記憶素子にされたインピーダンス制御信号DRZQPT1〜DRZQPT5の確定した論理レベルが続く、キャリブレーション動作において用いられる。
続いて、キャリブレーション動作について説明する。キャリブレーション動作は、図1及び図2に示す単位バッファ111〜11nのインピーダンスを調整するために行う動作である。このキャリブレーション動作は、製造時のプロセス条件によるインピーダンスのばらつきを修正するのみならず、周辺温度の変化や電源電圧の変動によるインピーダンスの変化を修正するために行う動作である。したがって、単位バッファの出力インピーダンスに高い精度が要求される場合には、電源投入時やリセット時などの初期設定時に1回だけキャリブレーション動作を行うのではなく、実際の動作時においても定期的に実行することが好ましい。ここで、実際の動作とは、半導体装置10をパッケージに封入し組立品にした後に行う選別試験等のテスト動作、或いは実機に搭載された製品としての通常動作のみならず、半導体装置10がウエハー状態にある状態で、プローブカードを介してテスタに接続されて行われるP/Wテスト動作を含む動作である。以下、キャリブレーション動作を具体的に説明する。
まず、テスタからテストコマンドをコマンド入力回路31に供給すると、コマンドデコーダ32は、テスト動作が指示されたと解釈し、モードレジスタ53は、テスト信号TEST Sig.3を活性レベルにする。セレクタ172は、テスト信号TEST Sig.3が活性レベルとなると、接続点Bとキャリブレーション端子ZQとを電気的に接続状態とする。
続いて、テスタからテストコマンド(キャリブレーションコマンド)をコマンド入力回路31に供給すると、コマンドデコーダ32は、キャリブレーション動作が指示されたと解釈する(ステップS21−YES)。モードレジスタ53は、コマンドデコーダ32が、解釈結果に基づいて出力する内部コマンド信号ICMDが入力され、モード信号MRのうち制御信号ACT1を活性レベルにする(ステップS22)。
つまり、キャリブレーション端子ZQには、調整後のプルダウン回路174の出力インピーダンス(本実施形態では240Ω)が、外部抵抗に代って接続される。なお、このとき、セレクタ171は、テスト信号TEST Sig.1が非活性であり、接続点Bと電源端子VDDまたは電源端子VDDQとを電気的に非接続状態としている。
キャリブレーション動作の初期状態においては、テストカウンタ134のカウント値は、一例としてオール1(本例では、「11111」)にリセットされており、そのため、テストカウンタ134の出力であるインピーダンスコードDRZQP1〜DRZQP5は、いずれもハイレベルである。したがって、プルアップ回路131に含まれるトランジスタ311〜315は全てオフ状態となり、その結果、コンパレータ136の出力である比較信号COMP1はローレベルとなる。
制御信号ACT1を非活性化したことにより、テストカウンタ134のカウント値は固定され、インピーダンスコードDRZQP1〜DRZQP5(=DRZQP)のレベルが確定する。インピーダンスコードDRZQPは、プルアップ回路132にも供給されていることから、プルアップ回路131とプルアップ回路132のインピーダンスが240Ωに調整される。
以上の動作により、プルダウン回路133のインピーダンスも、プルアップ回路131及びプルアップ回路132と同様に240Ωに調整される。
そして、ステップS11に戻り、外部コマンドなどによるキャリブレーション動作の指示を待ち、キャリブレーション動作が指示されると(ステップS11:YES)、上記一連の動作を再び実行する。
データ出力動作において、いずれの単位バッファを動作させるかは、図1に示すモードレジスタ53より供給されるモード信号MRによって指定される。つまり、モード信号MRにより指定される出力インピーダンスが240Ω/i(1≦i≦n)である場合、出力制御回路150は単位バッファ111〜11nのいずれかi個を活性化させ、残りを非活性化させる。
図2に示すように、出力制御回路150はリードデータRDの論理レベルに基づいて、選択信号(151P,151N)〜(15nP,15nN)のn個の信号の組合せのうちi個の組合せを所定の論理レベルに設定する。
これにより、前段回路141〜14nに含まれるOR回路(図5参照)のうち、選択信号151P〜15nPがローレベルに設定され、かつ、インピーダンスコードDRZQP1〜DRZQP5がキャリブレーション動作においてローレベルになっているOR回路は、ローレベルの動作信号141P〜145Pを出力する。
また、前段回路141〜14nに含まれるOR回路のうち、選択信号151P〜15nPがローレベルに設定され、かつ、インピーダンスコードDRZQP1〜DRZQP5がキャリブレーション動作においてハイレベルになっているOR回路は、ハイレベルの動作信号141P1〜141P5を出力する。
また、前段回路141〜14nに含まれるOR回路のうち、選択信号151P〜15nPがハイレベルに設定されるOR回路は、インピーダンスコードDRZQP1〜DRZQP5のレベルにかかわらず、ハイレベルの動作信号141P1〜141P5を出力する
一方、前段回路141〜14nに含まれるAND回路は、インピーダンスコードDRZQN1〜DRZQN5のレベルにかかわらず、全てローレベルの動作信号141N1〜141N5を出力する。
つまり、n個の単位バッファ111〜11nのうち、i個の単位バッファに含まれるプルアップ回路PU1が全て正確に、目標とする240Ωでオンすることから、データ入出力端子DQは、正確に240Ω/iのインピーダンスでハイレベル(単位バッファにVDDQ端子から供給される電圧レベル)に駆動されることになる。
これにより、前段回路141〜14nに含まれるAND回路のうち、選択信号151N〜15nNがハイレベルに設定され、かつ、インピーダンスコードDRZQN1〜DRZQN5がキャリブレーション動作においてハイレベルになっているAND回路は、ハイレベルの動作信号141N1〜141N5を出力する。
また、前段回路141〜14nに含まれるAND回路のうち、選択信号151N〜15nNがローレベルに設定され、かつ、インピーダンスコードDRZQP1〜DRZQP5がキャリブレーション動作においてハイレベルになっているAND回路は、ローレベルの動作信号141N1〜141N5を出力する。
また、前段回路141〜14nに含まれるAND回路のうち、選択信号151N〜15nNがローレベルに設定されるAND回路は、インピーダンスコードDRZQN1〜DRZQN5のレベルにかかわらず、ローレベルの動作信号141N1〜141N5を出力する
一方、前段回路141〜14nに含まれるOR回路は、インピーダンスコードDRZQP1〜DRZQP5のレベルにかかわらず、全てハイレベルの動作信号141P1〜141P5を出力する。
つまり、n個の単位バッファ111〜11nのうち、i個の単位バッファに含まれるプルダウン回路PD1が全て正確に、目標とする240Ωでオンすることから、データ入出力端子DQは、正確に240Ω/iのインピーダンスでローレベル(単位バッファにVSSQ端子から供給される電圧レベル)に駆動されることになる。
DRAM(Dynamic Random Access Memory)のように、外部バス上に複数の半導体装置10が並列接続される場合、データ入出力回路100がハイインピーダンス状態(Hi−Z)となっている半導体装置10によって、外部バス上に信号の反射が生じることがある。このような信号の反射が生じると外部バス上の信号品質が低下することから、半導体装置10のように高いデータ転送レートが要求される半導体装置においては、出力回路を終端抵抗として機能させるODT(On Die Termination)機能が備えられている。
このODT機能を使用する場合には、要求されるODTインピーダンスに応じ、動作させる単位バッファ111〜11nに対応する選択信号151P〜15nPをローレベルとし、選択信号151N〜15nNをハイレベルとする。これにより、当該単位バッファに含まれるプルアップ回路PU1及びプルダウン回路PD1ともオンすることから、終端抵抗として機能する。
また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPU(Central Processing Unit)、MCU(Micro Control Unit)、DSP(Digital Signal Processor)、ASIC(Application Specific Integrated Circuit)、ASSP(Application Specific Standard Product)、メモリ(Memory)等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOC(システムオンチップ)、MCP(マルチチップパッケージ)やPOP(パッケージオンパッケージ)などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタは、電界効果トランジスタ(Field Effect Transistor;FET)であれば良く、MOS(Metal Oxide Semiconductor)以外にもMIS(Metal-Insulator Semiconductor)、TFT(Thin Film Transistor)等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、NMOSトランジスタ(N型チャネルMOSトランジスタ)は、第1導電型のトランジスタ、PMOSトランジスタ(P型チャネルMOSトランジスタ)は、第2導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得る各種変形、修正を含むことは勿論である。
Claims (6)
- キャリブレーション端子を駆動するレプリカバッファと、
前記レプリカバッファの出力インピーダンスを変化させる際に目標となるインピーダンスが設定され、前記キャリブレーション端子に接続される可変インピーダンス回路と、
を備えることを特徴とする半導体装置。 - 前記可変インピーダンス回路は、
並列接続されたインピーダンスの異なる複数のトランジスタの中から、前記目標となるインピーダンスとなるトランジスタを選択し、選択したトランジスタを示す情報を、内部の記憶部に保持することにより、前記目標となるインピーダンスが設定されることを特徴とする請求項1に記載の半導体装置。 - 前記記憶部は、電気的に書き込み可能な不揮発性記憶素子であることを特徴とする請求項2に記載の半導体装置。
- 前記不揮発性記憶素子がアンチヒューズであることを特徴とする請求項3に記載の半導体装置。
- 基準電圧を生成する基準電圧発生回路と、
前記キャリブレーション端子に現れる電圧と前記基準電圧とを比較する比較回路と、
前記比較回路による比較の結果に基づいて前記レプリカバッファの出力インピーダンスを変化させるインピーダンス調整回路と、
データ出力端子と、
前記データ出力端子を駆動する出力バッファと、を備え、
前記出力バッファが前記レプリカバッファと同じ回路構成を有し、
前記出力バッファの出力インピーダンスは、前記インピーダンス調整回路によって調整されることを特徴とする請求項1から請求項4いずれか一項に記載の半導体装置。 - 前記出力バッファは、前記データ出力端子に並列接続され、各々インピーダンス調整が可能な複数の単位バッファを有し、
前記インピーダンス調整回路は前記複数の単位バッファのインピーダンスを互いに同じインピーダンスに調整する回路であって、
要求されるインピーダンスに応じて、前記複数の単位バッファから活性化させる単位バ
ッファを選択する出力制御回路をさらに備えることを特徴とする請求項5に記載の半導体装置。
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2011
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