CN112397134B - 熔丝可调节输出驱动器 - Google Patents

熔丝可调节输出驱动器 Download PDF

Info

Publication number
CN112397134B
CN112397134B CN202010460029.3A CN202010460029A CN112397134B CN 112397134 B CN112397134 B CN 112397134B CN 202010460029 A CN202010460029 A CN 202010460029A CN 112397134 B CN112397134 B CN 112397134B
Authority
CN
China
Prior art keywords
pull
output
driver
resistor
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010460029.3A
Other languages
English (en)
Other versions
CN112397134A (zh
Inventor
高桥弘树
村井周一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN112397134A publication Critical patent/CN112397134A/zh
Application granted granted Critical
Publication of CN112397134B publication Critical patent/CN112397134B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005—Modifications of input or output impedance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50008—Marginal testing, e.g. race, voltage or current testing of impedance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017545—Coupling arrangements; Impedance matching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本申请涉及熔丝可调节输出驱动器。存储器装置采用可用于调节所述输出阻抗的电路。本文中所描述的实施例涉及基于熔丝的调节电路，其可用于辅助诸如ZQ校准等输出阻抗补偿，并且促进所述存储器装置的尺寸减小和/或功率消耗降低。

Description

熔丝可调节输出驱动器
技术领域
本公开涉及存储器装置，且更具体来说涉及用于存储器装置的输出阻抗的校准的系统。
背景技术
存储器装置(诸如随机存取存储器(RAM)装置、动态RAM装置(DRAM)、静态RAM装置(SRAM)或快闪存储器)通常用于电子系统中以提供促进数据处理操作和/或促进数据处理操作期间的数据存储的存储器功能性。为此，这些存储器装置可具有可布置于存储器阵列和/或存储体中的可寻址存储元件。这些存储器装置还可包含提供存储元件与处理电路(例如，处理器、微控制器、片上系统)之间的数据存取的输入/输出(I/O)接口。存储器装置的I/O接口可通过内部数据路径耦合到存储元件，所述内部数据路径可包含用于在存储元件中读取或写入数据位的电路。
某些存储器装置(诸如低功率动态随机存取存储器(LPDRAM)装置(和其它类似存储器装置))可使用校准过程(例如，ZQ校准)来调谐某些组件(诸如输入/输出驱动器和/或片上终结组件)中的输出阻抗。校准和调谐可用于补偿由于(例如)制造工艺、有效工作电压和/或诸如温度的环境因素引起的变化。具体来说，ZQ校准过程和调谐可使用输出驱动器中的开关电路来维持与耦合到存储器装置的主机处理器一致的输出阻抗。实现基于ZQ的校准的开关电路消耗功率且在存储器装置中占据覆盖区，并且因此对输出阻抗补偿电路的优化可导致较小的和/或更有效的存储器装置。
发明内容
在一个方面中，本申请提供一种设备，其包括：输出节点；上拉电路，其包括耦合在第一电压节点与第一中间节点之间的上拉晶体管及耦合在第一中间节点与输出节点之间的第一电阻器；下拉电路，其包括耦合在第二电压节点与第二中间节点之间的下拉晶体管及耦合在第二中间节点与输出节点之间的第二电阻器；第一可配置电阻器，其耦合在输出节点与第一中间节点或第二中间节点中的一者之间，其中第一可配置电阻器包括多个并联支路，其中每一相应支路包括相应晶体管和相应支路电阻器并且耦合到输出节点及第一中间节点或第二中间节点中的一者；及熔丝电路，其经配置以提供多个熔丝信号从而配置第一可配置电阻器，其中多个熔丝信号的每一相应熔丝信号被提供到相应并联支路的相应晶体管的相应栅极。
在另一方面中，本申请提供一种存储器装置，其包括数据输出电路，所述数据输出电路包括：上拉单元，其包括预输出上拉驱动器和多个上拉输出驱动器，其中预输出上拉驱动器经配置以从存储器装置的存储器胞元接收数据并且将上拉命令提供到多个上拉输出驱动器；及下拉单元，其包括预输出下拉驱动器和多个下拉输出驱动器，其中预输出下拉驱动器经配置以接收数据并且将下拉命令提供到多个下拉输出驱动器；其中每一相应上拉输出驱动器经由相应上拉电阻器耦合到存储器装置的输出数据端口；及其中每一相应下拉输出驱动器经由相应下拉电阻器和相应下拉可配置电阻器耦合到存储器装置的输出数据端口，所述相应下拉可配置电阻器包括耦合到输出数据端口且耦合到相应下拉输出驱动器的相应多个并联支路，其中每一相应上拉输出驱动器经由相应上拉可配置电阻器耦合到存储器装置的输出数据端口，所述相应上拉可配置电阻器包括耦合到输出数据端口且耦合到相应上拉输出驱动器的第二相应多个并联支路。
在另一方面中，本申请提供一种用于在存储器装置中执行输出阻抗校准的方法，所述方法包括：感测存储器装置的校准电路的传感器中的电压，其中电压由参考电压和参考阻抗产生；在存储器装置的熔丝电路中调节存储器装置的数据输出电路的可配置电阻器，其中数据输出电路包括主驱动器，所述可配置电阻器包括多个并联支路，每一并联支路包括相应支路电阻器和相应支路晶体管，并且其中调节熔丝电路中的可配置电阻器包括通过向每一相应并联支路提供以下项来将多个并联支路的子集耦合到数据输出端口且耦合到主驱动器：用于多个并联支路的子集中的相应支路的每一相应支路晶体管的支路导通栅极信号；或用于未在多个并联支路的子集中的相应支路的每一相应支路晶体管的支路断开栅极信号。
在另一方面中，本申请提供一种设备，其包括：输出节点；上拉电路，其包括耦合在第一电压节点与第一中间节点之间的上拉晶体管及耦合在第一中间节点与输出节点之间的第一电阻器；下拉电路，其包括耦合在第二电压节点与第二中间节点之间的下拉晶体管及耦合在第二中间节点与输出节点之间的第二电阻器；第一可配置电阻器，其耦合在输出节点与第一中间节点或第二中间节点中的一者之间；及第二下拉电路，其包括耦合在第二电压节点与第三中间节点之间的第二下拉晶体管以及耦合在第三中间节点与输出节点之间的第三电阻器，其中第三中间节点与第二中间节点断开连接，其中响应于ZQ校准生成的校准调节信号来控制第二下拉晶体管，并且独立于校准调节信号来控制下拉晶体管。
在另一方面中，本申请提供一种存储器装置，其包括数据输出电路，所述数据输出电路包括：上拉单元，其包括预输出上拉驱动器和多个上拉输出驱动器，其中预输出上拉驱动器经配置以从存储器装置的存储器胞元接收数据并且将上拉命令提供到多个上拉输出驱动器；及下拉单元，其包括预输出下拉驱动器和多个下拉输出驱动器，其中预输出下拉驱动器经配置以接收数据并且将下拉命令提供到多个下拉输出驱动器；其中每一相应上拉输出驱动器经由相应上拉电阻器耦合到存储器装置的输出数据端口；其中每一相应下拉输出驱动器经由相应下拉电阻器和相应下拉可配置电阻器耦合到存储器装置的输出数据端口，所述相应下拉可配置电阻器包括耦合到输出数据端口且耦合到相应下拉输出驱动器的相应多个并联支路；及熔丝电路，其经配置以将多个信号提供到每一相应下拉可配置电阻器，其中多个信号中的每一信号被提供到设置于相应下拉可配置电阻器的相应并联支路中的相应晶体管的相应栅极。
在另一方面中，本申请提供一种存储器装置，其包括数据输出电路，所述数据输出电路包括：上拉单元，其包括预输出上拉驱动器和多个上拉输出驱动器，其中预输出上拉驱动器经配置以从存储器装置的存储器胞元接收数据并且将上拉命令提供到多个上拉输出驱动器；及下拉单元，其包括预输出下拉驱动器和多个下拉输出驱动器，其中预输出下拉驱动器经配置以接收数据并且将下拉命令提供到多个下拉输出驱动器；其中每一相应上拉输出驱动器经由相应上拉电阻器耦合到存储器装置的输出数据端口；其中每一相应下拉输出驱动器经由相应下拉电阻器和相应下拉可配置电阻器耦合到存储器装置的输出数据端口，所述相应下拉可配置电阻器包括耦合到输出数据端口且耦合到相应下拉输出驱动器的相应多个并联支路；且其中每一相应上拉输出驱动器包括相应主上拉装置和与相应主上拉装置并联设置的相应上拉开关，其中相应主上拉装置和相应上拉开关经配置以接收上拉命令。
附图说明
通过阅读以下详细说明并参考附图可更好地理解本公开的各个方面，在附图中：
图1是根据实施例的可采用基于熔丝和基于开关的输出阻抗校准的存储器装置的示意图；
图2是根据实施例的存储器装置的ZQ校准电路和数据输出电路的示意图；
图3是根据实施例的可具有用于ZQ校准的熔丝可配置电阻器的数据输出电路的示意图；
图4是说明对数据电路的输出阻抗进行基于开关的调节的电路，所述电路可在ZQ校准期间被调节；
图5A是根据实施例的说明具有可执行对输出阻抗的基于熔丝和基于开关的调节的可配置电路的数据输出电路的电路；
图5B是根据实施例的可用于图5A的数据输出电路的上拉可配置电阻器电路的电路；
图5C是根据实施例的可用于图5A的数据输出电路的下拉可配置电阻器电路的电路；
图6是根据实施例的说明具有可执行对输出阻抗的基于熔丝和基于开关的调节的可配置电路的另一数据输出电路的电路；
图7是根据实施例的可用于执行对数据输出电路中的输出阻抗的基于熔丝的调节的方法的流程图；
图8是根据实施例的可用于执行对具有可配置电阻器电路的数据输出电路中的输出阻抗的基于开关的调节的方法的流程图；及
图9是说明根据实施例的可使用基于熔丝的方法和系统来补偿的制造变化的来源的图表。
具体实施方式
下面将描述一或多个具体实施例。在提供这些实施例的简明描述的过程中，在本说明书中没有描述实际实施方案的所有特征。应意识到，在任何此实际实施方案的开发过程中，如在任何工程或设计项目中，必须作出多个实施方案特定的决策以达到研发者的具体目的，诸如遵循与系统相关和商业相关的约束，这些约束可随实施方案的不同而变化。此外，应意识到，此开发工作可能是复杂且耗时的，但是对于从本公开中受益的普通技术人员来说，这仍是常规的设计、生产和制造工作。
许多电子系统可采用存储器装置来提供数据存储功能性和/或来促进数据处理操作的执行。若干个存储器装置可使用可寻址存储元件(例如，存储器胞元)来存储数据，所述可寻址存储元件可设置在存储体或存储器胞元阵列中。可寻址存储器装置的实例尤其包含随机存取存储器(RAM)装置、动态RAM(DRAM)装置、静态RAM(SRAM)装置及/或快闪存储器装置。电子系统中的处理电路可通过与输入/输出(I/O)接口及命令接口交互来存取(例如，读/写)存储元件。举例来说，处理器可通过经由命令接口提供读命令和/或地址而从存储器装置的特定存储元件读取经存储信息，并且经由I/O接口检索经请求信息(例如，数据位)。
存储元件可将数据位存储在可保持电荷的组件(诸如电容器)中。举例来说，在写过程期间，存储元件的电容器可经配置以存储与第一位(例如，TRUE)相关联的第一电压(例如，1V、0.5V)或与第二位(例如，FALSE)相关联的第二电压(例如，0V、-1V、-0.5V)。为了读取经存储电压，存储器装置可采用能够感测经存储电压并将所述电压传输到数据端口的电路。可连接到可执行数据处理操作的主机(诸如中央处理单元(CPU)、微控制器、图形处理单元(GPU)、数字信号处理器(DSP)或任何其它类似数字系统)的数据端口应当将具有适当电特性(例如，电流、电压、输出阻抗)的信号提供到主机以适当地接收经读取数据。
因此，存储器装置与主机处理器之间的电连接可易受阻抗匹配挑战的影响，并且可使用耦合到输出数据端口的配置电路来配置输出阻抗。即，存储器装置可包含输出阻抗配置电路，其耦合到输出数据端口以配置数据端口中的输出阻抗。在一些系统中，输出电路的配置可包含可配置输出驱动器(例如，晶体管器件)，其可在ZQ校准过程期间电耦合到输出端口。在此系统中，阻抗配置电路使用ZQ电阻器作为参考阻抗来执行ZQ校准，并且可对输出驱动器进行编程以贡献输出信号(例如，上拉输出或下拉输出)并且相应地调节输出阻抗。
ZQ校准过程可用于补偿由于制造工艺变化、温度条件和/或电压条件引起的输出阻抗的变化。由制造工艺引起的变化可能较大，并且因此有效的可配置输出驱动器的数目可能较大。这可导致由于额外驱动器的数目而增大的开关电流，并且可导致增大的金属化以提供适当的电连接来支持额外驱动器。
本文所描述的实施例涉及具有多组可调节熔丝的存储器装置，所述可调节熔丝可用于通过提供电阻配置电路来促进输出阻抗配置电路的性能。因此，熔丝电路可通过将晶体管耦合的电阻元件添加到电路来配置输出驱动器与输出端口(例如，DQ端子、数据端子)之间的电阻元件，如下文所详细描述。可调节熔丝可用于执行初始校准，所述初始校准可补偿(诸如)由于制造工艺中的变化而引起的大的输出阻抗变化，这可减少对基于开关的可配置输出驱动器执行的变化补偿。因此，除了在ZQ校准过程期间执行的基于开关的调节之外，还可执行基于熔丝的调节。
考虑到上述内容，图1是存储器装置14的框图。存储器装置14可为集成在半导体芯片上的DDR4(双数据速率4)SDRAM(同步动态随机存取存储器)、集成在半导体芯片上的DDR5SDRAM、集成在单个半导体芯片上的LPDDR4(低功率双数据速率4)型DRAM(动态随机存取存储器)、集成在单个半导体芯片上的LPDDR5(低功率双数据速率5)型DRAM(动态随机存取存储器)，或任何类似存储器装置。存储器装置14可被提供有耦合到外部端子的通道。通道可基于从外部主机处理器供应的命令/信号CA及/或外部时钟信号CK和/CK来促进读和/或写操作。
可将命令/地址信号CA及外部时钟信号CK和/CK供应到存储器装置14的命令/地址端子16和时钟端子18。命令/地址信号CA及外部时钟信号CK和/CK由主机处理器供应到通道，以请求存储器装置14执行操作，诸如读和/或写。举例来说，CA信号可用于从存储器装置14请求数据。在此情况下，可由处理器主机从DQ端子24读取经请求数据。CA信号还可用于通过存储器装置请求数据的存储。在此情况下，可由主机处理器将写数据发送到DQ端子24。在所说明的存储器装置中，DQ端子24是双向的。在一些实施例中(诸如在LPDDR5中)，额外外部时钟信号WCK和/WCK可用于对DQ端子24计时，并且外部时钟信号CK和/CK可用于对命令/地址信号CA计时。更一般地，应理解，使CA信号同步的时钟信号可不同于使DQ信号同步的时钟信号。在一些实施例中，存储器装置14可不允许写操作，而是仅允许读操作，诸如在基于ROM(只读存储器)的半导体装置的情况下。
存储器装置14可包含校准端子ZQ。每一校准端子ZQ可耦合到每一半导体装置14的相应通道。参考图2更详细地讨论使用直通校准端子ZQ的校准过程的性能。简要参考图2，系统可包含ZQ校准控制器42。ZQ校准控制器42可基于校准端子ZQ的电压生成对数据输出电路48的调节。为此，ZQ校准控制器42可将调节信号43发送到数据输出电路48和/或熔丝电路47。在一些实施例中，可从命令解码器46(例如，经由图1的校准控制信号生成电路92)供应校准执行信号45。
返回到图1，存储器胞元装置14可具有可用于将数据存储在存储器装置14中的存储器胞元阵列60。存储器胞元阵列60可包含字线WL及位线BL和/BL，其中存储器胞元MC设置在字线WL及位线BL和/BL的交叉点处。行解码器62可选择字线WL，而列解码器64可选择位线BL和/BL。位线BL和/BL可配对且耦合到存储器胞元阵列60的感测放大器SAMP。感测放大器SAMP可放大在位线BL和/BL之间生成的电压差。感测放大器SAMP还可基于在位线BL和/BL之间生成的电压差将读数据供应到互补的局部输入/输出线LIOT/LIOB。可经由开关电路TG将被供应到局部输入/输出线LIOT/LIOB的读数据传送到互补的主输入/输出线MIOT/MIOB。然后，可通过数据控制电路66经由读/写总线RWBS将主输入/输出线MIOT/MIOB上的读数据传输到数据输入/输出电路68。数据输入/输出电路68可包含数据输出电路48和数据输入电路70。
存储器装置14的通道可包含命令/地址端子16、时钟端子18、数据端子24、电压端子72和74以及校准端子ZQ，如上所讨论。可经由命令/地址端子16接收命令/地址信号CA并将其发送到命令/地址输入电路76。命令/地址信号CA可包含地址信号ADD和命令信号COM。地址信号ADD可被发送到地址控制电路78，而命令信号COM可被发送到命令解码器46。
地址控制电路78可基于地址信号ADD将行地址XADD供应到行解码器62并且将列地址YADD供应到列解码器64。如果模式寄存器组MRS中存在条目，那么地址控制电路78还可将模式信号MADD供应到模式寄存器80。模式寄存器80可包含电路，其设置表示通道的操作模式的参数。命令解码器46可包含通过解码命令信号COM而生成内部命令的电路。举例来说，命令解码器46可生成有效信号ACT、读信号READ、写信号WRITE、模式寄存器组信号MRS、校准执行信号45、复位信号RST等。
有效信号ACT可包含当命令信号COM指示存取行(例如，有效命令)时进行传输的信号。出于本公开的目的，当信号被驱动到特定电平(例如，低电平、高电平)时，可传输或发送信号。当传输有效信号ACT时，可将锁存在地址控制电路78中的行地址XADD供应到行解码器62。然后可选择行地址XADD指定的字线WL。
读信号READ和写信号WRITE可包含当命令信号COM指示读命令和写命令时进行传输的信号。当传输读信号READ或写信号WRITE时，可将锁存在地址控制电路78中的列地址YADD供应到列解码器64。然后可选择列地址YADD指定的位线BL或/BL。
因此，如果传输了有效命令和读命令两者并且与有效命令和读命令同步地输入行地址XADD和列地址YADD，那么可从行地址XADD和列地址YADD指定的存储器胞元MC读取读数据DQ。可经由数据控制电路66和数据输出电路48(例如，设置于数据输入/输出电路68中)从数据端子24输出读数据DQ。如果传输了有效命令和写命令两者并且与有效命令和写命令同步地输入行地址XADD和列地址YADD，那么可将写数据DQ输入到数据端子24。因此，可经由数据输入电路70(例如，设置于数据输入/输出电路68中)和数据控制电路66将写数据DQ供应到存储器胞元阵列60，并将其写入行地址XADD和列地址YADD指定的存储器胞元MC。
外部时钟信号CK和/或CK可被输入到时钟端子18。外部时钟信号CK和外部时钟信号/CK可为相互互补的信号，并且两者都可被供应到时钟输入电路84。时钟输入电路84可接收外部时钟信号CK和/CK且生成内部时钟信号ICLK。内部时钟信号ICLK可用作定义通道的电路块(诸如地址控制电路78和命令解码器46)的操作时序的时序信号。内部时钟信号ICLK也可被供应到内部时钟发生器86，其可基于内部时钟信号ICLK生成相控内部时钟信号。在一些实施例中，内部时钟发生器86可包含DLL(延迟锁定环)电路。相控内部时钟信号LCLK可被供应到数据输入/输出电路68，并且用作用于确定读数据DQ的输出时序的时序信号。
电压端子72和74可接收电源电位VDD和VSS。电源电位VDD和VSS可被供应到内部电压发生器88。内部电压发生器88基于电源电位VDD和VSS生成各种内部电位VPP、VOD、VARY和VPERI及参考电位VREFDQ和VOH，所述内部电位可从稳定电源被提供到存储器装置中的电路。举例来说，可在行解码器62中使用内部电位VPP，可在感测放大器SAMP中使用内部电位VOD和VARY，并且可在其它电路块中使用内部电位VPERI。如下所讨论，稳定电源可用于配置数据输出电路48中的熔丝。
电压端子72和74还可耦合到通电检测器90。通电检测器90可包含确定在电压端子72和74处是否有电流流动的电路。如果确定在电压端子72和74处有电流流动，那么可传输通电复位信号PON。可将通电复位信号PON供应到通道的电路块并且可对电路块复位。
校准控制信号生成电路92可生成校准控制信号93。校准控制信号生成电路92可响应于接收从命令解码器46供应的校准执行信号45而发送校准控制信号93。校准控制信号生成电路92可包含定时电路(诸如定时器)，其能够基于接收校准执行信号45来传输一或多个校准控制信号93(例如，周期性地和/或以预定间隔)。例如，校准控制信号生成电路92可接收校准执行信号45、要执行的n数目个校准及校准周期，并且传输n个校准控制信号93，其中每一校准控制信号由所述周期分隔。
图2是可用于校准图1的存储器装置14的数据输出电路48的ZQ校准系统的示意图100。如上所讨论，命令解码器46可通过将校准执行信号45传输到ZQ校准控制器42来开始ZQ校准过程。校准端子ZQ可经由可由存储器模块衬底或母板提供的参考电阻器RZQ 104耦合到相应电源电位VDD 106。然后，ZQ校准控制器42可感测传感器102中的电压并且确定对输出阻抗的调节，所述调节将传感器102中的电压调节到目标水平。
基于来自传感器102的数据，ZQ校准控制器42可选择且传输校准调节信号43，所述校准调节信号43可用于对数据输出电路48编程。在某些实施例中，调节信号43可用于执行对基于开关的可配置输出驱动器或基于熔丝的阻抗调节电路的编程。为此，可将调节信号43提供到熔丝电路47，所述熔丝电路47可确定被传输到可配置输出驱动器的熔丝信号153。在某些实施例中，可不那么频繁地执行熔丝调节，并且所述熔丝调节可用于补偿由于制造方法引起的变化，然而可有规律地执行开关调节以补偿由于温度、电压或其它环境条件引起的变化。
考虑到上述内容，图3说明数据输出电路48的图示120。如上所讨论，数据输出电路48可用于将从存储器胞元读取的数据提供到主机处理器。可经由读和写总线67从存储器胞元接收数据，并且可经由数据端子24将所述数据提供到主机处理器。在所说明的实例中，数据输出电路48可包含3个上拉单元122(PU1、PU2和PU3)和3个下拉单元124(PD1、PD2和PD3)。实施例通常可具有任何适当数目个上拉单元或下拉单元(例如，1个、2个、3个、5个、7个、10个、15个、20个、40个、50个和100个)。如所说明，上拉单元122和下拉单元124的输出节点可共同耦合到数据端子24。
每一上拉单元可具有上拉预输出驱动器及一或多个上拉输出驱动器。举例来说，上拉单元122包含上拉单元PU1，其具有耦合到3个上拉驱动模块130的上拉预输出驱动器126A；上拉单元PU2，其具有耦合到2个上拉驱动模块130的上拉预输出驱动器126B；及上拉单元PU3，其具有耦合到单个上拉驱动模块130的上拉预输出驱动器126C。类似地，每一下拉单元可具有耦合到一或多个下拉输出驱动器的下拉预输出驱动器。举例来说，下拉单元124包含下拉单元PD1，其具有耦合到3个下拉驱动模块132的下拉预输出驱动器128A；下拉单元PD2，其具有耦合到2个下拉驱动模块132的下拉预输出驱动器128B；及下拉单元PD3，其具有耦合到单个下拉驱动模块132的下拉预输出驱动器128C。
每一上拉单元PU可与对应的下拉单元PD配对。可基于期望的输出阻抗来调节所使用的上拉驱动模块130和/或下拉驱动模块132的单元的数目。可由对应的预输出驱动器(例如，上拉预输出驱动器126A、126B、126C，下拉预输出驱动器128A、128B、128C)执行上拉驱动模块130或下拉驱动模块132的启用和/或禁用。如下所详细描述，通过允许对基于开关的调节的共同控制，基于熔丝的调节可允许对上拉驱动模块130和/或下拉驱动模块132的简化控制。举例来说，在上拉驱动模块130的初始基于熔丝的配置期间，可设置每一驱动器中的熔丝以使得每一上拉驱动器的输出阻抗彼此类似。作为结果，周期性ZQ校准期间的基于开关的配置可通过将共用编程信号提供到所有上拉驱动模块130来操作，而无需单独的调节。此应用可允许更精确的和/或更快的输出阻抗调节。
图4说明仅具有基于开关的输出阻抗调节的数据输出电路140。数据输出电路140具有单个上拉单元122和单个下拉单元124。上拉单元122可具有上拉预输出驱动器126和上拉驱动模块130，并且下拉单元124可具有下拉预输出驱动器128和下拉驱动模块132。上拉驱动模块130可具有主上拉驱动器142，其可通过电阻元件143耦合到数据端子24。上拉驱动模块130还可具有可用于在ZQ校准期间调节输出阻抗的可编程上拉驱动器146。所说明的可编程上拉驱动器146包含6个开关，其可与主上拉驱动器142并联设置并且可被激活以调节来自上拉驱动模块130的输出阻抗。可编程上拉驱动器146可由可在ZQ校准周期期间生成的调节信号43A编程，如上所讨论。
类似地，下拉驱动模块132可包含主下拉驱动器144和可编程下拉驱动器148。主下拉驱动器144可经由电阻元件145耦合到数据端子24，并且可编程下拉驱动器148可经由电阻耦合149耦合到数据端子24。所说明的图示包含6个并联支路，其具有下拉驱动器148以及与主下拉驱动器144和电阻元件145并联设置的电阻耦合149。与可编程上拉驱动器146一样，可编程下拉驱动器148可由可在ZQ校准周期期间生成的调节信号43B编程，如上所讨论。虽然在图示中，上拉驱动模块130和下拉驱动模块132可具有不同的体系结构，但是可以以对称的方式设计数据输出电路。举例来说，在一些实施例中，上拉驱动器146的漏极可通过单独的电阻器连接到数据端子24，而不是通过电阻元件143连接。在一些实施例中，下拉驱动器148的源极可直接耦合到主下拉驱动器144的源极，而不是通过电阻元件149进行连接。
如所说明，输出数据电路中的晶体管(例如，主上拉驱动器142、主下拉驱动器144、可编程上拉驱动器146和可编程下拉驱动器148)和电阻构件或元件(例如，电阻元件143、145和149)可负责数据端子24处的输出阻抗。晶体管和电阻器(例如，电阻元件、金属化)可由于制造工艺中的缺陷、温度条件和/或电压条件而遭受电特性的变化。此外，有源晶体管和有源驱动器的数目可由于存储器装置14的操作模式而改变。如此，调节信号43A和43B可分别用于激活或去激活可编程驱动器146和148，以调节输出阻抗。可在ZQ校准期间执行此过程。如上参考图2所讨论，ZQ电路可使用模拟输出电路的参考电阻RZQ。通过监测电压，ZQ校准电路可选择调节信号43A和43B的值，所述值可精确地调节数据端子24处的输出阻抗。
图4中说明的系统仅依赖于基于开关的可编程驱动器来补偿由于制造工艺、温度和/或电压条件引起的电特性的波动。然而，制造工艺引起的变化对于给定生产装置而言是相对静态的，而温度和/或电压条件可在使用期间波动。如此，由于制造工艺引起的波动总是被重新测量和重新补偿，因此ZQ校准的周期性性能和可编程驱动器146和148的周期性配置可为多余的。此外，使用可编程驱动器可增加功率消耗和ZQ校准之后的操作时间。某些装置可采用较大的晶体管器件和/或电阻器来减轻制造工艺引起的波动，并且较大的电组件可消耗额外电流。预输出驱动器126和128又可变得更大，以能够驱动上拉驱动模块130和下拉驱动模块132，从而导致开关电流、电流消耗和电压噪声的增大，并且总体上输出信号的质量可受损。
此外，当驱动输出时，输出晶体管可被选通，同时预输出驱动电路126和128可在数据读出之前的校准周期期间消耗电流。此外，下拉单元124可用作片上终结(ODT)，并且因此可经设计以相对于电压线性地操作。该规格可与晶体管电阻的降低的目标电阻相关联以获得下拉单元124中的电阻元件(例如，电阻元件145和149)的较大贡献，所述电阻元件可具有更线性的电流-电压行为。
考虑到上述内容，图5A、5B和5C说明具有基于熔丝和基于开关的输出阻抗调节系统的数据输出电路150的实例。与图4的数据输出电路140一样，数据输出电路150可具有上拉单元122和下拉单元124。上拉单元可具有上拉预输出驱动器126和上拉驱动器模块130。上拉驱动模块130可具有主上拉驱动器142和可编程上拉驱动器146。上拉驱动器可经由电阻元件143耦合到数据端子24。此外，上拉单元122还可具有上拉可配置电阻器电路151。上拉可配置电阻器电路151可具有可设置于与电阻元件143并联的支路中的若干个晶体管154和电阻器152。图5B说明具有4个晶体管154A、154B、154C和154D及4个电阻器152A、152B、152C和152D的可配置电阻器电路151的实施例。如图5B所说明，晶体管154A、154B、154C和154D可用于将各个电阻器152A、152B、152C和152D中的任一者与电阻元件143并联放置，并且从而调节来自上拉单元122的输出阻抗贡献。
类似地，数据输出电路150的下拉单元124可经由电阻元件145耦合到数据端子24。此外，下拉驱动器还可具有下拉可配置电阻器电路155。可配置电阻器电路155可具有可设置于与电阻元件145并联的支路中的若干个晶体管158和电阻器156。图5C说明具有4个晶体管158A、158B、158C和158D及4个电阻器156A、156B、156C和156D的可配置电阻器电路155的实施例。如图5B所说明，晶体管158A、158B、158C和158D可用于将各个电阻器152A、152B、152C和152D中的任一者与电阻元件143并联放置，并且从而调节来自上拉单元122的输出阻抗贡献。可分别通过熔丝信号153A和153B对可配置电阻器电路151和155中的晶体管编程。具体来说，熔丝信号153A可通过将对应熔丝设置为熔丝接通配置而与电阻元件并联地放置电阻，或者替代地可将对应熔丝设置为熔丝断开配置以防止对应电阻元件影响输出阻抗。如此，可使用熔丝信号153A和153B及调节信号43A和43B调节从上拉单元122和下拉单元124到数据端子24的输出阻抗。
在一些实施例中，熔丝信号153A和153B的调节在存储器装置14的操作期间可为固定的。即，在校准过程中，熔丝信号153A和153B可被设置为对可配置电阻器电路151和155编程。作为结果，可配置电阻器电路151和155中的晶体管不会由于开关而引起任何电流。此外，如上所讨论，熔丝信号153A和153B可集中于补偿源于制造工艺的波动。因此，可配置电阻器电路151和155的配置可在存储器装置14的多个操作周期内保持固定。如上所讨论，使用可配置电阻器电路151和155减少了从可编程驱动器146和148请求的补偿量，其集中于温度和/或电压条件引起的波动。来自可编程驱动器146和148的补偿范围的减小可允许使用可采用更少金属化的更简单设计。在一些实施例中，可从存储器装置14的稳定电源获得熔丝信号153A和153B，从而减少晶片中的任何进一步的波动。应注意，在一些实施例中，熔丝信号153A和153B可由ZQ校准系统生成，类似于开关调节信号43A和43B。
图6说明具有基于熔丝和基于开关的输出阻抗调节系统的数据输出电路160的另一实施例。与图5的数据输出电路150一样，数据输出电路160可具有上拉单元122和下拉单元124。在数据输出电路160中，仅存在下拉单元124中的单个下拉可配置电阻器电路155。在数据输出电路160中，可使用可编程上拉驱动器146调节来自上拉单元122的输出阻抗，并且可使用可编程下拉驱动器148和/或可配置电阻器电路155调节来自下拉单元124的输出阻抗。因此，数据输出电路160可具有比图5A至5C的数据输出电路150的可配置电阻电路设计更简单的可配置电阻电路设计。可通过熔丝信号161对可配置电阻器电路155中的熔丝编程。如此，可使用信号43A、43B和161调节从上拉单元122和下拉单元124到数据端子24的阻抗。
在一些实施例中，熔丝信号161的调节在存储器装置14的操作期间可为固定的。即，在校准过程中，熔丝信号161可被设置为对可配置电阻器电路155编程。作为结果，可配置电阻器电路155中的晶体管在操作期间不导致开关电流。此外，如上所讨论，熔丝信号161可集中于补偿源于制造工艺的波动，并且开关调节信号43A和43B可集中于补偿源于环境条件(诸如温度和/或电压)的波动。因此，由于可配置电阻器电路155促进补偿，所以可编程上拉驱动器146和可编程下拉驱动器148的尺寸可经设置以提供减小的补偿范围。来自可编程驱动器146和148的补偿范围的减小可允许使用可采用更少金属化的更简单设计。在一些实施例中，可从存储器装置14的稳定电源获得熔丝信号161。应注意，在一些实施例中，熔丝信号161可由ZQ校准系统生成，类似于开关调节信号43A和43B。
应理解，虽然上述说明描述了使用n型金属氧化物半导体(NMOS)装置实现的开关电路，但是也可使用p型金属氧化物半导体(PMOS)装置来实现所述电路。更一般地，在以上描述的电路中可使用任何其它类型的开关。
考虑到上述内容，图7说明对可配置电阻器电路(诸如以上描述的一者)编程的方法180。在方法180期间，存储器装置可在过程块182中启动ZQ校准。在ZQ校准期间，存储器装置可感测来自耦合到参考电压和参考输出电阻RZQ的输出端子的所得电压。根据经感测电压，存储器装置可在过程块184中选择应接通或断开哪些熔丝。经选择熔丝可在多个输出驱动器之间提供均匀的输出阻抗，以减轻ZQ校准期间单独调节的量。在过程块186中，可通过将熔丝晶体管(例如，熔丝晶体管的栅极)耦合到适当的功率信号来对熔丝编程。如上所讨论，在过程块186中建立的电耦合可为固定连接，其可经受得住装置的多个复位周期。
图8说明对包含以上描述的基于熔丝的可配置电阻器电路的存储器装置中的ZQ开关编程的方法190。在方法190期间，存储器装置可在过程块192中启动ZQ校准。在过程块194期间，存储器装置可选择配置输出数据阻抗的适当开关。在过程块196期间，ZQ校准控制器42可生成被提供到数据输出驱动器中的ZQ开关的编程信号。在一些实施例中，相比图7的方法180，可更频繁地执行方法190。例如，可在启动由读数据请求导致的数据传输之前执行方法190，而可在整个晶片的复位期间执行方法180。因为熔丝不生成开关电流，因此ZQ校准的调度可由于ZQ调度而减小晶体管中开关电流的量。
图9提供了说明制造引起的变化的图表200。图9提供了作为金属氧化物半导体(MOS)工艺波动204和RC波动206的函数的片上终结ZQ阻抗202。具体来说，MOS工艺波动204包含快PMOS快NMOS(FF)208A、典型PMOS典型NMOS(TT)208B及慢PMOS慢NMOS(SS)208C的拐点情况。RC波动206集中于低电阻高电容210A、典型电阻典型电容210B及高电阻低电容210C的拐点情况。通过分析MOS工艺波动204和RC波动206的拐点情况，图表200说明由于制造工艺的不同变量而引起的变化量。如所说明，RC波动(由线212说明)引起的ZQ阻抗202的变化基本上大于MOS工艺波动(由线214说明)引起的ZQ阻抗202的变化。此外，在仿真系统中，RC波动引起的ZQ阻抗202的变化是相当大的，在300Ω到500Ω的范围内。因此，该图表说明在减小基于开关的ZQ校准电路的补偿范围时使用基于熔丝的系统所导致的影响。
虽然在本公开中阐述的实施例可容许各种修改和替代形式，但已经在附图中通过实例的方式展示了且已经在本文中详细描述了特定实施例。然而，可理解的是，本公开无意限于所揭示的特定形式。本公开将覆盖落入所附权利要求限定的本公开的精神和范围内的所有修改、等同物和替代物。

Claims (23)

1.一种设备，其包括：
输出节点；
上拉电路，其包括耦合在第一电压节点与第一中间节点之间的上拉晶体管及耦合在所述第一中间节点与所述输出节点之间的第一电阻器；
下拉电路，其包括耦合在第二电压节点与第二中间节点之间的下拉晶体管及耦合在所述第二中间节点与所述输出节点之间的第二电阻器；
第一可配置电阻器，其耦合在所述输出节点与所述第一中间节点或所述第二中间节点中的一者之间，其中所述第一可配置电阻器包括多个并联支路，其中每一相应支路包括相应晶体管和相应支路电阻器并且耦合到所述输出节点及所述第一中间节点或所述第二中间节点中的所述一者；及
熔丝电路，其经配置以提供多个熔丝信号从而配置所述第一可配置电阻器，其中所述多个熔丝信号的每一相应熔丝信号被提供到所述相应并联支路的所述相应晶体管的相应栅极。
2.根据权利要求1所述的设备，其包括第二可配置电阻器，如果所述第一可配置电阻器耦合在所述输出节点与所述第一中间节点之间，则所述第二可配置电阻器设置在所述输出节点与所述第二中间节点之间，或者如果所述第一可配置电阻器耦合在所述输出节点与所述第二中间节点之间，则所述第二可配置电阻器设置在所述输出节点与所述第一中间节点之间。
3.根据权利要求1所述的设备，其中所述多个并联支路的每一相应支路的每一相应电阻具有不同的电阻值。
4.根据权利要求3所述的设备，其中所述多个并联支路的每一相应支路的每一相应晶体管是基于所述相应电阻值来配置的。
5.根据权利要求1所述的设备，其中所述多个并联支路的第一支路的第一支路电阻器的第一电阻值不同于所述第一电阻器和所述第二电阻器的第二电阻值。
6.根据权利要求1所述的设备，其包括：
第二下拉电路，其包括耦合在所述第二电压节点与第三中间节点之间的第二下拉晶体管以及耦合在所述第三中间节点与所述输出节点之间的第三电阻器，其中所述第三中间节点与所述第二中间节点断开连接。
7.根据权利要求6所述的设备，其中响应于ZQ校准生成的校准调节信号来控制所述第二下拉晶体管，并且独立于所述校准调节信号来控制所述下拉晶体管。
8.根据权利要求6所述的设备，其包括：
第二上拉电路，其包括耦合在所述第一电压节点与所述第一中间节点之间的第二上拉晶体管。
9.根据权利要求1所述的设备，其中每一相应熔丝包括p型金属氧化物晶体管PMOS或n型金属氧化物晶体管NMOS。
10.根据权利要求1所述的设备，其包括从所述设备的存储器胞元接收数据的预输出上拉驱动器和预输出下拉驱动器，其中当来自所述存储器胞元的所述数据与高电压相关联时，所述预输出上拉驱动器提供上拉命令，并且当来自所述存储器胞元的所述数据与低电压相关联时，所述预输出下拉驱动器提供下拉命令。
11.一种存储器装置，其包括数据输出电路，所述数据输出电路包括：
上拉单元，其包括预输出上拉驱动器和多个上拉输出驱动器，其中所述预输出上拉驱动器经配置以从所述存储器装置的存储器胞元接收数据并且将上拉命令提供到所述多个上拉输出驱动器；及
下拉单元，其包括预输出下拉驱动器和多个下拉输出驱动器，其中所述预输出下拉驱动器经配置以接收所述数据并且将下拉命令提供到所述多个下拉输出驱动器；
其中每一相应上拉输出驱动器经由相应上拉电阻器耦合到所述存储器装置的输出数据端口；及
其中每一相应下拉输出驱动器经由相应下拉电阻器和相应下拉可配置电阻器耦合到所述存储器装置的所述输出数据端口，所述相应下拉可配置电阻器包括耦合到所述输出数据端口且耦合到所述相应下拉输出驱动器的相应多个并联支路，其中每一相应上拉输出驱动器经由相应上拉可配置电阻器耦合到所述存储器装置的所述输出数据端口，所述相应上拉可配置电阻器包括耦合到所述输出数据端口且耦合到所述相应上拉输出驱动器的第二相应多个并联支路。
12.根据权利要求11所述的存储器装置，其包括熔丝电路，所述熔丝电路经配置以将多个信号提供到每一相应下拉可配置电阻器，其中所述多个信号中的每一信号被提供到设置于所述相应下拉可配置电阻器的相应并联支路中的相应晶体管的相应栅极。
13.根据权利要求11所述的存储器装置，其中所述相应下拉可配置电阻器经配置以通过调节所述相应下拉可配置电阻器的每一并联支路的每一相应电阻来调节所述输出数据端口的输出阻抗。
14.根据权利要求11所述的存储器装置，其中每一相应熔丝装置包括p型金属氧化物半导体PMOS或n型金属氧化物半导体NMOS。
15.根据权利要求11所述的存储器装置，其中每一相应上拉输出驱动器包括相应主上拉装置和与所述相应主上拉装置并联设置的相应上拉开关，其中所述相应主上拉装置和所述相应上拉开关经配置以接收所述上拉命令。
16.根据权利要求11所述的存储器装置，其中每一相应下拉输出驱动器包括相应主下拉装置和与所述相应主下拉装置和所述相应下拉电阻器并联设置的相应下拉开关，其中所述相应主下拉装置和所述相应下拉开关经配置以接收所述下拉命令。
17.一种用于在存储器装置中执行输出阻抗校准的方法，所述方法包括：
感测所述存储器装置的校准电路的传感器中的电压，其中所述电压由参考电压和参考阻抗产生；
在所述存储器装置的熔丝电路中调节所述存储器装置的数据输出电路的可配置电阻器，其中所述数据输出电路包括主驱动器和开关电路，且其中所述开关电路包括与所述主驱动器并联设置的可切换驱动器，所述可配置电阻器包括多个并联支路，每一并联支路包括相应支路电阻器和相应支路晶体管，并且其中调节所述熔丝电路中的所述可配置电阻器包括通过向每一相应并联支路提供以下项来将所述多个并联支路的子集耦合到数据输出端口且耦合到所述主驱动器：
用于所述多个并联支路的所述子集中的相应支路的每一相应支路晶体管的支路导通栅极信号；或
用于未在所述多个并联支路的所述子集中的所述相应支路的每一相应支路晶体管的支路断开栅极信号。
18.根据权利要求17所述的方法，其包括：
在通过所述熔丝电路调节所述可配置电阻器之后，感测所述校准电路的所述传感器中的第二电压；
选择用于所述开关电路的配置；且
将开关控制命令传输到所述数据输出电路的所述开关电路。
19.根据权利要求18所述的方法，其中对所述可配置电阻器的所述调节经配置以补偿由于制造工艺引起的输出阻抗的波动，并且所述开关电路的所述配置经配置以补偿由于环境条件引起的所述输出阻抗的波动。
20.一种设备，其包括：
输出节点；
上拉电路，其包括耦合在第一电压节点与第一中间节点之间的上拉晶体管及耦合在所述第一中间节点与所述输出节点之间的第一电阻器；
下拉电路，其包括耦合在第二电压节点与第二中间节点之间的下拉晶体管及耦合在所述第二中间节点与所述输出节点之间的第二电阻器；
第一可配置电阻器，其耦合在所述输出节点与所述第一中间节点或所述第二中间节点中的一者之间；及
第二下拉电路，其包括耦合在所述第二电压节点与第三中间节点之间的第二下拉晶体管以及耦合在所述第三中间节点与所述输出节点之间的第三电阻器，其中所述第三中间节点与所述第二中间节点断开连接，其中响应于ZQ校准生成的校准调节信号来控制所述第二下拉晶体管，并且独立于所述校准调节信号来控制所述下拉晶体管。
21.一种存储器装置，其包括数据输出电路，所述数据输出电路包括：
上拉单元，其包括预输出上拉驱动器和多个上拉输出驱动器，其中所述预输出上拉驱动器经配置以从所述存储器装置的存储器胞元接收数据并且将上拉命令提供到所述多个上拉输出驱动器；及
下拉单元，其包括预输出下拉驱动器和多个下拉输出驱动器，其中所述预输出下拉驱动器经配置以接收所述数据并且将下拉命令提供到所述多个下拉输出驱动器；
其中每一相应上拉输出驱动器经由相应上拉电阻器耦合到所述存储器装置的输出数据端口；
其中每一相应下拉输出驱动器经由相应下拉电阻器和相应下拉可配置电阻器耦合到所述存储器装置的所述输出数据端口，所述相应下拉可配置电阻器包括耦合到所述输出数据端口且耦合到所述相应下拉输出驱动器的相应多个并联支路；及
熔丝电路，其经配置以将多个信号提供到每一相应下拉可配置电阻器，其中所述多个信号中的每一信号被提供到设置于所述相应下拉可配置电阻器的相应并联支路中的相应晶体管的相应栅极。
22.一种存储器装置，其包括数据输出电路，所述数据输出电路包括：
上拉单元，其包括预输出上拉驱动器和多个上拉输出驱动器，其中所述预输出上拉驱动器经配置以从所述存储器装置的存储器胞元接收数据并且将上拉命令提供到所述多个上拉输出驱动器；及
下拉单元，其包括预输出下拉驱动器和多个下拉输出驱动器，其中所述预输出下拉驱动器经配置以接收所述数据并且将下拉命令提供到所述多个下拉输出驱动器；
其中每一相应上拉输出驱动器经由相应上拉电阻器耦合到所述存储器装置的输出数据端口；
其中每一相应下拉输出驱动器经由相应下拉电阻器和相应下拉可配置电阻器耦合到所述存储器装置的所述输出数据端口，所述相应下拉可配置电阻器包括耦合到所述输出数据端口且耦合到所述相应下拉输出驱动器的相应多个并联支路；及
其中每一相应上拉输出驱动器包括相应主上拉装置和与所述相应主上拉装置并联设置的相应上拉开关，其中所述相应主上拉装置和所述相应上拉开关经配置以接收所述上拉命令。
23.根据权利要求22所述的存储器装置，其中每一相应下拉输出驱动器包括相应主下拉装置和与所述相应主下拉装置和所述相应下拉电阻器并联设置的相应下拉开关，其中所述相应主下拉装置和所述相应下拉开关经配置以接收所述下拉命令。
CN202010460029.3A 2019-08-19 2020-05-27 熔丝可调节输出驱动器 Active CN112397134B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/544,451 US10693460B1 (en) 2019-08-19 2019-08-19 Fuse adjustable output driver
US16/544,451 2019-08-19

Publications (2)

Publication Number Publication Date
CN112397134A CN112397134A (zh) 2021-02-23
CN112397134B true CN112397134B (zh) 2022-03-25

Family

ID=71104993

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010460029.3A Active CN112397134B (zh) 2019-08-19 2020-05-27 熔丝可调节输出驱动器

Country Status (2)

Country Link
US (1) US10693460B1 (zh)
CN (1) CN112397134B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113327641B (zh) * 2020-02-28 2024-05-03 中芯国际集成电路制造(上海)有限公司 eFuse存储单元、eFuse存储阵列及其使用方法、eFuse系统
CN113393985A (zh) * 2021-06-15 2021-09-14 上海威固信息技术股份有限公司 一种基于rram的非易失性可配置下拉电阻网络
US11463076B1 (en) * 2021-06-29 2022-10-04 Nanya Technology Corporation Resistance-adjustable means using at a pull-up or pull-down driver of an OCD circuit
US11695342B2 (en) 2021-07-15 2023-07-04 Dialog Semiconductor (Uk) Limited Active pull-up and level shifter circuit
US20230170013A1 (en) * 2021-12-01 2023-06-01 Micron Technology, Inc. Apparatuses including output drivers and methods for providing output data signals
US11749364B2 (en) 2022-01-04 2023-09-05 Nanya Technology Corporation Semiconductor circuit and semiconductor device for determining status of a fuse element
US11756641B2 (en) * 2022-01-04 2023-09-12 Nanya Technology Corporation Method for determining status of a fuse element
US20240086347A1 (en) * 2022-09-09 2024-03-14 Sandisk Technologies Llc Zq calibration circuit and method for memory interfaces
CN117690906B (zh) * 2024-02-04 2024-04-09 苏州领慧立芯科技有限公司 一种浮动高压电阻绝对值修调装置和方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102760494A (zh) * 2011-04-28 2012-10-31 海力士半导体有限公司 具有熔丝电路的半导体集成电路和半导体存储器件
US9870808B2 (en) * 2015-12-02 2018-01-16 Samsung Electronics Co., Ltd. Memory device for performing calibration operation
CN109964460A (zh) * 2016-11-10 2019-07-02 高通股份有限公司 具有自校准的电压模式串行解串器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7646213B2 (en) * 2007-05-16 2010-01-12 Micron Technology, Inc. On-die system and method for controlling termination impedance of memory device data bus terminals
KR100942955B1 (ko) * 2008-07-14 2010-02-17 주식회사 하이닉스반도체 터미네이션 저항회로
KR101138834B1 (ko) * 2010-05-25 2012-05-10 에스케이하이닉스 주식회사 임피던스 코드 생성회로 및 이를 포함하는 반도체 장치, 터미네이션 임피던스 값 설정방법
US20160179113A1 (en) * 2014-12-17 2016-06-23 Sandisk Technologies Inc. Temperature Independent Reference Current Generation For Calibration
US9912498B2 (en) * 2015-03-05 2018-03-06 Micron Technology, Inc. Testing impedance adjustment
US9935632B1 (en) 2017-07-19 2018-04-03 Micron Technology, Inc. Methods and systems for averaging impedance calibration

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102760494A (zh) * 2011-04-28 2012-10-31 海力士半导体有限公司 具有熔丝电路的半导体集成电路和半导体存储器件
US9870808B2 (en) * 2015-12-02 2018-01-16 Samsung Electronics Co., Ltd. Memory device for performing calibration operation
CN109964460A (zh) * 2016-11-10 2019-07-02 高通股份有限公司 具有自校准的电压模式串行解串器

Also Published As

Publication number Publication date
CN112397134A (zh) 2021-02-23
US10693460B1 (en) 2020-06-23

Similar Documents

Publication Publication Date Title
CN112397134B (zh) 熔丝可调节输出驱动器
US10242729B2 (en) Semiconductor device suppressing BTI deterioration
US9805787B2 (en) Calibration circuit and memory device including the same
US7646213B2 (en) On-die system and method for controlling termination impedance of memory device data bus terminals
US9368189B2 (en) Semiconductor device including output circuit constituted of plural unit buffer circuits in which impedance thereof are adjustable
US8411517B2 (en) Delay locked loop circuit including delay line with reduced sensitivity to variation in PVT
KR20190017112A (ko) 메모리 모듈, 메모리 시스템 및 메모리 모듈의 멀티-다이 임피던스 조정 방법
US7317328B2 (en) Test device for on die termination
CN110993002B (zh) 用于改进动态随机存取存储器(dram)中组件可靠性的系统和方法
EP1683156A1 (en) Internal voltage reference for memory interface
CN112397119A (zh) 用于基于位置设置存储器的操作参数的设备和方法
US10607690B2 (en) DRAM sense amplifier active matching fill features for gap equivalence systems and methods
US20110249521A1 (en) Semiconductor device
CN112823477B (zh) 用于温度独立的延迟电路的方法和设备
US11495280B2 (en) Semiconductor memory devices and memory systems including the same
CN112700805B (zh) 使用反向偏置电压执行负载循环调整的设备及方法
US11804255B2 (en) Amplifier input pair protection
JP2012253485A (ja) 半導体装置
CN114512166B (zh) 用于存储器装置断电的系统及方法
US20230410888A1 (en) Input buffer bias current control
US20240161791A1 (en) Apparatuses and methods for input buffer data feedback equalization circuits
US11967355B2 (en) Systems for reducing inconsistencies across current mirror
US20240097658A1 (en) Semiconductor device
US20240055044A1 (en) Systems and methods for controlling common mode level for sense amplifier circuitry
US11227650B1 (en) Delay circuitry with reduced instabilities

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant