CN112700805B - 使用反向偏置电压执行负载循环调整的设备及方法 - Google Patents

使用反向偏置电压执行负载循环调整的设备及方法 Download PDF

Info

Publication number
CN112700805B
CN112700805B CN202010582146.7A CN202010582146A CN112700805B CN 112700805 B CN112700805 B CN 112700805B CN 202010582146 A CN202010582146 A CN 202010582146A CN 112700805 B CN112700805 B CN 112700805B
Authority
CN
China
Prior art keywords
duty cycle
clock signal
bias voltage
signal
reverse bias
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010582146.7A
Other languages
English (en)
Other versions
CN112700805A (zh
Inventor
M·V·霍
M·H·贝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN112700805A publication Critical patent/CN112700805A/zh
Application granted granted Critical
Publication of CN112700805B publication Critical patent/CN112700805B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/017—Adjustment of width or dutycycle of pulses

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Dram (AREA)

Abstract

本申请案涉及使用反向偏置电压执行负载循环调整的设备及方法。一种例示性半导体装置包含：时钟产生器电路，其经配置以产生时钟信号；及负载循环调整电路，其经配置以接收所述时钟信号。所述负载循环调整电路包含调整器电路，所述调整器电路经配置以接收反向偏置电压并基于所述反向偏置电压调整所述时钟信号的负载循环以提供输出时钟信号。

Description

使用反向偏置电压执行负载循环调整的设备及方法
技术领域
本发明涉及执行负载循环调整的设备及方法，特定而言涉及使用反向偏置电压执行负载循环调整的设备及方法。
背景技术
高数据可靠性、高存储器存取速度、低功率及经减小芯片大小是半导体存储器所需求的特征。随着时钟速度增加，时序裕量变得更紧以适应经增加速度并与外部装置可靠地介接。在半导体装置内，工艺、电压或温度(PVT)变化可导致电路组件的操作特性的变化，其可影响信号转变的上升及下降时间。在更小时序裕量的情况下，即使小的时序变化也可负面地影响半导体存储器的可靠性。用于调整时钟信号负载循环的常规电路可不足以补偿PVT诱发的变化。
发明内容
本申请案的一个方面涉及一种设备，其包括：时钟产生器电路，其经配置以产生时钟信号；及负载循环调整电路，其经配置以接收所述时钟信号，其中所述负载循环调整电路包括调整器电路，所述调整器电路经配置以接收反向偏置电压并基于所述反向偏置电压调整所述时钟信号的负载循环以提供输出时钟信号。
本申请案的另一方面涉及一种存储器，其包括：负载循环调整电路，其包括：调整器电路，其经配置以接收反向偏置电压、时钟信号及控制信号，其中所述调整器电路经配置以基于所述反向偏置电压及所述控制信号调整所述时钟信号的负载循环以提供输出时钟信号；及解码器电路，其经配置以接收模式寄存器设定并解码所述模式寄存器设定以将所述控制信号提供到所述调整器电路，其中所述时钟信号的所述负载循环的所述调整的量基于所述控制信号的值。
本申请案的又一方面涉及一种方法，其包括：在负载循环调整电路处，接收模式寄存器设定、时钟信号及反向偏置电压，其中所述反向偏置电压包含经调整达偏置电压量的供应电压；解码所述模式寄存器设定以确定负载循环调整量；基于所述经确定负载循环调整量及所述反向偏置电压调整所述时钟信号的负载循环以提供输出时钟信号。
附图说明
图1是根据本发明的实施例的半导体装置的框图。
图2是根据本发明的实施例的DCA电路的示意性框图。
图3是根据本发明的实施例的解码器的示意性框图。
图4是根据本发明的实施例的DCA调整器的示意性框图。
图5是根据本发明的实施例的负载循环调整器的示意性框图。
图6是根据本发明的实施例的时钟树的示意性框图。
具体实施方式
下文陈述某些细节以提供对本发明的实施例的充分理解。然而，所属领域的技术人员将清楚，可在不具有这些特定细节的情况下实践本发明的实施例。此外，本文中所描述的本发明的特定实施例以实例方式提供且不应用于将本发明的范围限制于这些特定实施例。在其它例子中，并未详细展示众所周知的电路、控制信号、时序协定及软件操作以便避免不必要地使本发明模糊。
本发明中所描述的材料中的一些材料包含半导体装置的电路，所述半导体装置包含使用反向偏置电压来减小工艺拐点处的延迟步阶大小的变化的负载循环调整电路。在一些实例中，半导体装置可包含用以调整从外部时钟信号导出的内部时钟信号的负载循环的负载循环电路。另外或或者，半导体装置可包含在输入/输出电路处包含用于每一输出端子以及用于数据选通信号的个别负载循环调整电路的时钟树。所有负载循环调整电路中的一些负载循环调整电路可包含步阶信号产生器，所述步阶信号产生器提供小的步阶大小(例如，大约小于10皮秒，例如2皮秒、3皮秒、4皮秒等)以精细调整时钟信号的负载循环，此乃因时钟信号可以高频率操作。然而，负载循环调整电路的操作特性的PVT诱发的变化可导致这些步阶大小从所预期值变化多达10％、15％或20％或者更多。这些变化可导致更小窗口用于将数据准确地传输到半导体装置的输出端子。因此，实例半导体装置可将反向偏置电压施加到步阶信号产生器以归一化负载循环调整电路的延迟分量的时序特性。可通过测试步阶信号产生器的特性来确定反向偏置电压。在一些实例中，可在生产期间或在操作中(例如，在开启电源时或周期性地/在正常操作期间响应于一些事件)等确定反向偏置电压。使用反向偏置电压来归一化由PVT变化导致的步阶大小可减小输出数据及其它信号到数据端子的提供的时序的变化。
图1是根据本发明的实施例的半导体装置100的示意性框图。举例来说，半导体装置100可包含芯片135及ZQ电阻器(RZQ)155。芯片135可包含时钟输入电路105、内部时钟产生器107、DCA电路108、时序产生器109、地址命令输入电路115、地址解码器120、命令解码器125、模式寄存器126、多个行解码器130、存储器单元阵列145(包含感测放大器150及传送门195)、多个列解码器140、多个读取/写入放大器165、输入/输出(I/O)电路170、时钟树172、ZQ电阻器(RZQ)155、ZQ校准电路175及电压产生器190。半导体装置100可包含多个外部端子，包含耦合到命令/地址总线110的地址及命令端子、时钟端子CK及/CK、数据端子DQ、DQS及DM、电力供应端子VDD、VSS、VDDQ及VSSQ，以及校准端子ZQ。芯片135可安装在衬底上，举例来说，存储器模块衬底、母板等等。
存储器单元阵列145包含多个库BANK0-N，每一库BANK0-N包含多个字线WL、多个位线BL以及布置在多个字线WL与多个位线BL的交叉点处的多个存储器单元MC。库BANK0-N的数目可包含2个、4个、8个、16个或任何其它数目个库。库BANK0-N中的每一者可划分成两个或更多个存储器平面(例如，列平面)。在一些实例中，库BANK0-N中的每一者可包含2个、4个、8个、16个、32个等列平面。每一库的字线WL的选择由对应行解码器130执行且位线BL的选择由对应列解码器140执行。多个感测放大器150经定位用于其对应位线BL且耦合到至少一个相应本地I/O线，所述本地I/O线经由用作开关的传送门TG 195进一步耦合到至少两个主I/O线对中的对应一者。
地址/命令输入电路115可经由命令/地址总线110在命令/地址端子处从外部接收地址信号及库地址信号，并将地址信号及库地址信号传输到地址解码器120。地址解码器120可解码从地址/命令输入电路115接收的地址信号，且将行地址信号XADD提供到行解码器130及将列地址信号YADD提供到列解码器140。地址解码器120还可接收库地址信号并将库地址信号BADD提供到行解码器130及列解码器140。
地址/命令输入电路115可经由命令/地址总线110在命令/地址端子处从外部(例如，举例来说，存储器控制器105)接收命令信号，并将命令信号提供到命令解码器125。命令解码器125可解码命令信号并提供各种内部命令信号。举例来说，内部命令信号可包含用以选择字线的行命令信号、用以选择位线的列命令信号(例如，读取命令或写入命令)、可导致模式寄存器设定存储在模式寄存器126处的模式寄存器设定命令MRS，及可激活ZQ校准电路175的ZQ校准命令ZQ_com。在一些实例中，模式寄存器126可存储用于DCA电路108及用于时钟树172的负载循环电路的负载循环调整(DCA)值。在实例中，可基于每数据端子DQ调整时钟树172，其中模式寄存器126可存储用于每一数据端子DQ的个别DCA值。
因此，当发布读取命令且向行地址及列地址实时供应读取命令时，从存储器单元阵列145中由行地址及列地址指定的存储器单元读取读取数据。读取/写入放大器165可接收读取数据DQ并将读取数据DQ提供到IO电路170。IO电路170可经由数据端子DQ将读取数据DQ，连同DQS处的数据选通信号及/或DM处的数据遮罩信号提供到外部。类似地，当发布写入命令且向行地址及列地址实时供应写入命令时，且接着输入/输出电路170可在数据端子DQ处接收写入数据，连同DQS处的数据选通信号及/或DM处的数据遮罩信号，并经由读取/写入放大器165将写入数据提供到存储器单元阵列145。因此，写入数据可写入由行地址及列地址指定的存储器单元中。
在一些实例中，IO电路170可包含时钟树172，所述时钟树将内部时钟信号LCLKT/B分配到输出缓冲器以便控制读取数据到数据端子DQ的输出时序。在一些实例中，时钟树172可包含用于每一数据端子DQ及DQS的个别DCA电路以独立调整内部时钟信号LCLKT/B的负载循环，所述内部时钟信号LCLKT/B用于控制输出缓冲器以将读取数据及数据选通提供到数据端子DQ及DQS。在其它实例中，时钟树172可包含在时钟树172内共同使用以控制时序的单个DCA电路。在一些实例中，时钟树172可从模式寄存器126接收DQ模式寄存器DCA设定DQ MRDCA以配置时钟树172的DCA电路中的每一者。DQ MR DCA设定可经由外部控制器接收，或可在内部由半导体装置100设定。时钟树172的DCA电路还可接收一或多个反向偏置电压以减小在由DQ MR DCA信号控制的时钟树172的DCA电路的步阶信号产生器的工艺拐点处的延迟步阶大小的变化。步阶信号产生器可将小的、递增或递减调整提供到时钟信号的信号转变以调整负载循环。在一些实例中，目标负载循环可为50-50。在LCKLT及LCLKB信号的实例中，可从LCLKT信号的上升边缘到LCLKB信号的上升边缘测量负载循环。对于高速度时钟，在一些实例中，步阶大小可为大约小于10皮秒，例如2皮秒、3皮秒、4皮秒等。在这些小的步阶大小的情况下，时钟树172的DCA电路的步阶信号产生器的操作特性的PVT诱发的变化可导致步阶大小从所预期值变化多达10％、15％或20％或者更多。变化可导致用于控制读取数据及数据选通到数据端子DQ及DQS的输出时序的时钟信号具有显著负载循环变化。通过将一或多个反向偏置电压VBBH/L施加到时钟树172的DCA电路的步阶信号产生器，可跨越PVT的各种差异归一化步阶信号产生器的时序特性。一或多个反向偏置电压VBBH/L中的每一者可包含经调整达由时序特性从目标时序特性的变化确定的偏置电压量的供应电压(例如，分别为VDD或VSS)。因此，可通过测试时钟树172的特性来确定一或多个反向偏置电压VBBH/L。在一些实例中，可在生产期间或在操作中(例如，在开启电源时或周期性地/在正常操作期间响应于一些事件)等确定一或多个反向偏置电压VBBH/L。使用一或多个反向偏置电压VBBH/L来归一化由PVT变化导致的步阶大小可减小读取数据及数据选通信号到数据端子DQ及DQS的提供的时序的变化。
转向对包含在半导体装置100中的外部端子的解释，时钟端子CK及/CK可分别接收外部时钟信号及互补外部时钟信号。外部时钟信号(包含互补外部时钟信号)可被供应到时钟输入电路105。时钟输入电路105可接收外部时钟信号并产生内部时钟信号ICLK。时钟输入电路105可将内部时钟信号ICLK提供到内部时钟产生器107。内部时钟产生器107可基于所接收内部时钟信号ICLK及来自地址/命令输入电路115的时钟启用信号CKE产生内部时钟信号LCLKT/B。内部时钟信号LCLKT/B可包含彼此异相180度的两个时钟信号(LCLKT及LCLKB)。内部时钟产生器107可将内部时钟信号LCLKT/B提供到IO电路170及时序产生器109。时序产生器109可接收内部时钟信号ICLK并产生各种内部时钟信号。
尽管不限于此，用以控制时钟信号转变时序的DLL电路及/或用以控制经产生时钟信号的负载循环的DCA电路108可在内部时钟产生器107中实施以产生内部时钟信号LCLKT/B。在一些实例中，DCA电路108可从模式寄存器126接收模式寄存器DCA设定MR DCA以配置DCA电路108。DCA电路108还可接收一或多个反向偏置电压以减小在由MR DCA设定控制的DCA电路108的步阶信号产生器的工艺拐点处的延迟步阶大小的变化。MR DCA设定可经由外部控制器接收，或可在内部由半导体装置100设定。步阶信号产生器可将小的、递增或递减调整提供到时钟信号的信号转变以调整负载循环。在一些实例中，目标负载循环可为50-50。在LCKLT及LCLKB信号的实例中，可从LCLKT信号的上升边缘到LCLKB信号的上升边缘测量负载循环。对于高速度时钟，在一些实例中，步阶大小可为大约小于10皮秒，例如2皮秒、3皮秒、4皮秒等。在这些小的步阶大小的情况下，DCA电路108的步阶信号产生器的操作特性的PVT诱发的变化可导致步阶大小从所预期值变化多达10％、15％或20％或者更多。所述变化可导致内部时钟信号LCLKT/B具有显著负载循环变化。通过将一或多个反向偏置电压VBBH/L施加到DCA电路108的步阶信号产生器，可跨越PVT的各种差异归一化步阶信号产生器的时序特性。如先前所描述，一或多个反向偏置电压VBBH/L中的每一者可包含经调整达由时序特性从目标时序特性的变化确定的偏置电压量的供应电压(例如，分别为VDD或VSS)。因此，可通过测试DCA电路108的特性来确定一或多个反向偏置电压VBBH/L。在一些实例中，可在生产期间或在操作中(例如，在开启电源时或周期性地/在正常操作期间响应于一些事件)等确定一或多个反向偏置电压VBBH/L。使用一或多个反向偏置电压VBBH/L来归一化由PVT变化导致的步阶大小可减小输出数据及其它信号到数据端子的提供的时序的变化。
电力供应端子可接收电力供应电压VDD及VSS。这些电力供应电压VDD及VSS可被供应到电压产生器电路190。电压产生器电路190可基于电力供应电压VDD及VSS产生各种内部电压VPP、VOD、VARY、VPERI等等。内部电压VPP主要用于行解码器130中，内部电压VOD及VARY主要用于包含在存储器单元阵列145中的感测放大器150中，且内部电压VPERI用于许多其它电路块中。电力供应端子还可接收电力供应电压VDDQ及VSSQ。IO电路170可接收电力供应电压VDDQ及VSSQ。举例来说，电力供应电压VDDQ及VSSQ可为分别与电力供应电压VDD及VSS相同的电压。然而，可针对IO电路170及ZQ校准电路175使用专用电力供应电压VDDQ及VSSQ。在一些实例中，电压产生器电路190可经配置以基于经调整达由时序特性从半导体装置100的电路的目标时序特性的变化确定的偏置电压量的供应电压(例如，分别为VDD或VSS)产生一或多个反向偏置电压VBBH/L。
半导体存储器装置100的校准端子ZQ可耦合到ZQ校准电路175。ZQ校准电路175可参考ZQ电阻器(RZQ)155的阻抗执行校准操作。在一些实例中，ZQ电阻器(RZQ)155可安装在耦合到校准端子ZQ的衬底上。举例来说，ZQ电阻器(RZQ)155可耦合到电力供应电压(VDDQ)。由校准操作获得的阻抗码ZQCODE可被提供到IO电路170，且因此规定包含在IO电路170中的输出缓冲器(未展示)的阻抗。
图2是根据本发明的实施例的DCA电路200的示意性框图。举例来说，DCA电路200可包含耦合到DCA调整器220的解码器210。在一些实例中，图1的DCA电路108及/或时钟树172的DCA电路中的任一者可实施DCA电路200。
解码器210可经配置以从模式寄存器(例如，图1的模式寄存器126)接收模式寄存器DCA设定MRDCA<2:0>。解码器210可解码MRDCA<2:0>设定以将负载循环调整启用信号P/NENT<1:0>及P/NENB<1:0>提供到DCA调整器220。
DCA调整器220可接收一对输入时钟信号CLKINT及CLKINB、P/NENT<1:0>及P/NENB<1:0>信号，以及反向偏置电压VBBH及VBBL中的一者或两者。VBBH及VBBL电压可基于内部电压，但可包含用以调整DCA调整器220的步阶信号产生器的时序特性的小偏置。应了解，在不违背本发明的范围的情况下，DCA调整器220还可接收用以控制DCA调整器220的操作的其它未经偏置电压，例如，VDD电压、VSS电压、VPERI等。出于简洁的目的省略这些电压。VBBH及VBBL电压中的每一者可包含经调整达由时序特性从目标时序特性的变化确定的偏置电压量的供应电压(例如，分别为VDD或VSS)。举例来说，可将VBBH电压设定为VDD电压加上额外偏置电压，及/或可将VBBL设定为VSS电压减去额外偏置电压。在其中不期望偏置的实例中，可将VBBH及VBBL电压分别设定为VDD及VSS电压。在一些实例中，可在DCA调整器220的电路的生产测试期间确定VBBH及VBBL电压。在其它实例中，可在操作期间(例如，在开启电源之后或当检测到一些其它事件(例如，时序误差等)时)确定VBBH及/或VBBL电压。VBBH及/或VBBL电压可补偿PVT变化以归一化DCA调整器220的时序特性。
CLKINT/B信号可对应于由DCA电路108接收的时钟信号及/或由图1的时钟树172接收的LCKLT/B信号。DCA调整器220可包含用以基于来自解码器210的P/NENT<1:0>及P/NENB<1:0>信号调整CLKINT及CLKINB信号的负载循环以提供输出时钟信号CLKOUTT及CLKOUTB的电路。CLKOUTT/B信号可对应于由DCA电路108提供的LCLKT/B信号及/或由时钟树172提供的时钟信号，以控制图1的读取数据及数据选通的输出。
在操作中，DCA电路200可基于MRDCA<2:0>设定调整CLKINT及CLKINB信号的负载循环。CLKINT及CLKINB信号的负载循环可对应于CLKINT信号上升边缘到CLKINB上升边缘的时间。在一些实例中，目标负载循环可为50-50。在一些实例中，DCA电路200可通过以下操作调整负载循环：基于来自模式寄存器的MRDCA<2:0>设定，减慢CLKINT的上升边缘转变并接着调整CKLINB信号的负载循环。MRDCA<2:0>设定可对应于图1的MR DCA设定、一组DQ MR DCA设定或其组合。解码器210可包含用以解码MRDCA<2:0>设定的逻辑电路。在此实例中，MRDCA<2:0>设定包含允许选择最多16个不同DCA设定的一个DCA值的三个位。解码器210可解码MRDCA<2:0>设定以提供P/NENT<1:0>及P/NENB<1:0>信号。P/NENT<1:0>可对应于CLKINT信号的调整且P/NENB<1:0>信号可对应于CLKINB信号的调整。
在其中通过对照固定CLKINT信号调整CLKINB信号来调整负载循环的一些实例中，解码器210可设定NENT<1:0>(例如，b11)及PENT<1:0>(例如，b00)信号以将CLKINT信号的上升边缘减慢到DCA调整器220的限制。解码器210可使用MRDCA<2:0>设定来设定PENB<1:0>及NENB<1:0>信号以在由DCA调整器220的电路允许的范围内调整CLKINB的上升边缘时序。
响应于PENT<1:0>及NENT<1:0>信号，以及VBBH及VBBL电压中的一或多者，DCA调整器220可调整CLKINT信号的负载循环以提供CLKOUTT信号。响应于PENB<1:0>及NENB<1:0>信号，以及VBBH及VBBL电压中的一或多者，DCA调整器220可调整CLKINB信号的负载循环以提供CLKOUTB信号。响应于将NENB<1:0>信号设定为非零值，DCA调整器220可通过减慢CLKINB信号的转变来增加负载循环以提供CLKOUTB信号。响应于将PENB<1:0>信号设定为非零值，DCA调整器220可通过加速CLKINB信号的转变来减小负载循环以提供CLKOUTB信号。经由NENB<1:0>信号减慢的量或经由PENB<1:0>信号加速的量可由DCA调整器220的步阶信号产生器控制。步阶信号产生器可基于PENB<1:0>信号及NENB<1:0>信号的值提供CLKINB信号的上升边缘时序的各种递增改变。对于高速度时钟，在一些实例中，步阶大小可大约小于10皮秒，例如2皮秒、3皮秒、4皮秒等。在这些小的步阶大小的情况下，DCA调整器220的步阶信号产生器的操作特性的PVT诱发的变化可导致步阶大小从所预期值变化多达10％、15％或20％或者更多。因此，VBBH及VBBL可经配置以归一化物理特性并减小步阶信号产生器时序的变化。使用VBBH及/或VBBL电压中的一或多者来归一化由PVT变化导致的步阶大小可减小CLKOUTT及CLKOUTB信号的时序的变化。
图3是根据本发明的实施例的解码器310的示意性框图。举例来说，解码器310可包含正解码器312、负解码器314及或门316。在一些实例中，图1的DCA电路108及/或时钟树172的DCA电路中的任一者及/或图2的解码器210可实施解码器310。
解码器310可经配置以从模式寄存器(例如，图1的模式寄存器126)接收模式寄存器DCA设定MRDCA<2:0>。解码器310可解码MRDCA<2:0>设定以提供负载循环调整启用信号P/NENT<1:0>及P/NENB<1:0>。解码器310可包含用以提供MRDCA<2:0>设定的补充MRDCAF<2:0>的反相器。
正解码器312可包含用以基于MRDCA<2:0>设定提供PENB<1:0>信号的逻辑电路。逻辑电路可包含NAND门341到345。NAND门341可经配置以通过将NAND逻辑施加到MRDCA<1:0>及MRDCAF<2>设定来将输出信号提供到NAND门344及345的输入。NAND门342可经配置以通过将NAND逻辑施加到MRDCAF<0>、MRDCA<1>及MRDCAF<2>设定来将输出信号提供到NAND门344的输入。NAND门343可经配置以通过将NAND逻辑施加到MRDCA<0>、MRDCAF<1>及MRDCAF<2>设定来将输出信号提供到NAND门345的输入。NAND门344经配置以通过将NAND逻辑施加到NAND门341及342的输出来提供PENB<1>信号。NAND门344经配置以通过将NAND逻辑施加到NAND门341及343的输出来提供PENB<0>信号。
负解码器314可包含用以基于MRDCA<2:0>信号提供NENB<1:0>信号的逻辑电路。逻辑电路可包含NAND门351到355。NAND门351可经配置以通过将NAND逻辑施加到MRDCA<1:0>及MRDCA<2>设定来将输出信号提供到NAND门354及355的输入。NAND门352可经配置以通过将NAND逻辑施加到MRDCAF<0>、MRDCA<1>及MRDCA<2>设定来将输出信号提供到NAND门354的输入。NAND门353可经配置以通过将NAND逻辑施加到MRDCA<0>、MRDCAF<1>及MRDCA<2>设定来将输出信号提供到NAND门355的输入。NAND门354经配置以通过将NAND逻辑施加到NAND门351及352的输出来提供NENB<1>信号。NAND门354经配置以通过将NAND逻辑施加到NAND门351及353的输出来提供NENB<0>信号。
当将MRDCA<2:0>设定全部设定为低逻辑值时，正解码器312及负解码器314可将PENB<1:0>信号及NENB<1:0>信号设定为低逻辑值以指示停用负载循环调整。在一些实例(例如，当固定CLKINT信号，且调整CLKINB信号时)中，或门316可基于MRDCA<2:0>设定是否指示停用负载循环调整来将NENT<1:0>及PENT<1:0>设定为值。举例来说，当启用时(例如，由正被设定的MRDCA<1:0>设定中的至少一者所指示)，或门316可通过将或逻辑施加到MRDCA<1:0>设定来将NENT<1:0>信号设定为高逻辑值以启用最大减慢调整，且可将PENT<1:0>信号设定为高逻辑值以停用加速调整。在其它实例中，可使用类似于用于设定PENB<1:0>及NENB<1:0>信号的逻辑来设定PENT<1:0>及NENT<1:0>信号以独立于CLKINB信号调整CLINKT信号的负载循环。
解码器310的电路为例示性的。因此，虽然正解码器312及负解码器314的电路展示为使用NAND门来实施，但可在不违背本发明的范围的情况下实施其它逻辑电路。此外，在不违背本发明的范围的情况下，在一些实例中，MRDCA<2:0>设定还可包含多于或少于三个位。
图4是根据本发明的实施例的DCA调整器400的示意性框图。举例来说，DCA调整器400可包含第一调整器462及第二调整器464。在一些实例中，图1的DCA电路108及/或时钟树172的DCA电路中的任一者及/或图2的DCA调整器220可实施DCA调整器400。
第一调整器462可接收输入时钟信号CLKINT、P/NENT<1:0>信号(例如，来自DCA解码器，例如图2的解码器210或图3的解码器310)及反向偏置电压VBBH及VBBL中的一者或两者。VBBH及VBBL电压中的每一者可包含经调整达由时序特性从目标时序特性的变化确定的偏置电压量的供应电压(例如，分别为VDD或VSS)。第二调整器464可接收输入时钟信号CLKINB、P/NENB<1:0>信号(例如，来自DCA解码器，例如图2的解码器210或图3的解码器310)及反向偏置电压VBBH及VBBL中的一者或两者。VBBH及VBBL电压可基于内部电压，但可包含用以调整第一调整器462的步阶信号产生器的时序特性的小偏置。应了解，在不违背本发明的范围的情况下，第一调整器462及/或第二调整器464还可接收用以控制第一调整器462及/或第二调整器464的操作的其它未经偏置电压，例如VDD电压、VSS电压、VPERI等。出于简洁的目的省略这些电压。举例来说，可将VBBH电压设定为VDD电压加上额外偏置电压，及/或可将VBBL设定为VSS电压减去额外偏置电压。在其中不期望偏置的实例中，可将VBBH及VBBL电压分别设定为VDD及VSS电压。在一些实例中，可在DCA调整器400的电路的生产测试期间确定VBBH及VBBL电压。在其它实例中，可在操作期间(例如在开启电源之后或当检测到一些其它事件(例如，时序误差等)时)确定VBBH及/或VBBL电压。VBBH及/或VBBL电压可补偿PVT变化以归一化第一调整器462及/或第二调整器464的时序特性。
第一调整器462可包含用以基于P/NENT<1:0>信号调整CLKINT信号的负载循环以提供输出时钟信号CLKOUTT的电路。第二调整器464可包含用以基于P/NENB<1:0>信号调整CLKINB信号的负载循环以提供输出时钟信号CLKOUTB的电路。CLKOUTT/B信号可对应于由DCA电路108提供的LCLKT/B信号及/或由时钟树172提供的时钟信号，以控制图1的读取数据及数据选通及/或图2的CLKOUTT/B信号的输出。
在操作中，DCA调整器400可基于P/NENT<1:0>及P/NENB<1:0>信号调整CLKINT及CLKINB信号的负载循环。CLKINT及CLKINB信号的负载循环可对应于CLKINT信号上升边缘到CLKINB上升边缘的时间。在其中通过对照固定CLKINT信号调整CLKINB信号来调整负载循环的一些实例中，NENT<1:0>(例如，b11)信号及PENT<1:0>(例如，b00)信号可经设定以导致第一调整器462将CLKINT信号的上升边缘减慢到第一调整器462的限制。PENB<1:0>及NENB<1:0>信号可经设定以导致第二调整器464在由第二调整器464的电路允许的范围内调整CLKINB的上升边缘时序。
响应于PENT<1:0>及NENT<1:0>信号，以及VBBH及VBBL电压中的一或多者，第一调整器462可调整CLKINT信号的负载循环以提供CLKOUTT信号。响应于PENB<1:0>及NENB<1:0>信号，以及VBBH及VBBL电压中的一或多者，第二调整器464可调整CLKINB信号的负载循环以提供CLKOUTB信号。响应于将NENB<1:0>信号设定为非零值，第二调整器464可通过减慢CLKINB信号的转变来增加负载循环以提供CLKOUTB信号。响应于将PENB<1:0>信号设定为非零值，第二调整器464可通过加速CLKINB信号的转变来减小负载循环以提供CLKOUTB信号。
第一调整器462及第二调整器464两者可包含经配置以分别基于P/NENT<1:0>信号及P/NENB<1:0>信号调整上升边缘时序的相应步阶信号产生器。步阶信号产生器可基于PENB<1:0>信号及NENB<1:0>信号的值提供CLKINB信号的上升边缘时序的各种递增改变。在一些实例中，步阶信号产生器可包含用以提供负载循环调整的电容器。对于高速度时钟，在一些实例中，步阶大小可大约小于10皮秒，例如2皮秒、3皮秒、4皮秒等。在这些小的步阶大小的情况下，第一调整器462及第二调整器464的步阶信号产生器的操作特性的PVT诱发的变化可导致步阶大小从所预期值变化多达10％、15％或20％或者更多。因此，VBBH及VBBL可经配置以归一化物理特性并减小步阶信号产生器时序的变化。使用VBBH及/或VBBL电压中的一或多者来归一化由PVT变化导致的步阶大小可减小CLKOUTT及CLKOUTB信号的时序的变化。
图5是根据本发明的实施例的负载循环调整器500的示意性框图。举例来说，负载循环调整器500可包含第一组步阶信号产生器570及第二组步阶信号产生器580。在一些实例中，图1的DCA电路108及/或时钟树172的DCA电路中的任一者、图2的DCA调整器220及/或图4的第一调整器462或第二调整器464中的一者或两者可实施负载循环调整器500。
负载循环调整器500可包含第一反相器566，所述第一反相器串联耦合到第二反相器568，所述第二反相器经配置以接收输入时钟信号CLKIN并提供输出时钟信号CLKOUT。第一组步阶信号产生器570与第二组步阶信号产生器580耦合到第一反相器566的输出与第二反相器568的输入之间的节点。当耦合到第一反相器566的输出与第二反相器568的输入之间的节点时，可选择性地启用第一组步阶信号产生器570中的步阶信号产生器以调整CLKIN信号的负载循环。当启用步阶信号产生器中的一或多者时，由第一组步阶信号产生器570提供的调整可包含减慢CKLIN信号的上升边缘转变。当耦合到第一反相器566的输出与第二反相器568的输入之间的节点时，可选择性地启用第二组步阶信号产生器580中的步阶信号产生器以调整CLKIN信号的负载循环。当启用步阶信号产生器中的一或多者时，由第二组步阶信号产生器580提供的调整可包含加速CKLIN信号的上升边缘转变。
第一组步阶信号产生器570及第二组步阶信号产生器580中的步阶信号产生器中的每一者可经配置以调整CLKIN信号的负载循环达相同量。当启用第一组步阶信号产生器570或第二组步阶信号产生器580中的步阶信号产生器中的一者以上时，负载循环调整可为累计的。第一组步阶信号产生器570及第二组步阶信号产生器580中的步阶信号产生器中的每一者包含电容器、晶体管及通过门。举例来说，第一组步阶信号产生器570中的第一步阶信号产生器包含通过门573，所述通过门与电容器572串联耦合于第一反相器566的输出与第二反相器568的输入之间的节点与VSS电压源之间。第一组步阶信号产生器570中的第一步阶信号产生器进一步包含晶体管571，所述晶体管耦合于VSS电压源与电容器572与通过门573之间的节点之间。第一组步阶信号产生器570中的第二步阶信号产生器包含通过门576，所述通过门与电容器575串联耦合于第一反相器566的输出与第二反相器568的输入之间的节点与VSS电压源之间。第一组步阶信号产生器570中的第二步阶信号产生器进一步包含晶体管574，所述晶体管耦合于VSS电压源与电容器575与通过门576之间的节点之间。第一组步阶信号产生器570中的第三步阶信号产生器包含通过门579，所述通过门与电容器578串联耦合于第一反相器566的输出与第二反相器568的输入之间的节点与VSS电压源之间。第一组步阶信号产生器570中的第三步阶信号产生器进一步包含晶体管577，所述晶体管耦合于VSS电压源与电容器578与通过门579之间的节点之间。
第一组步阶信号产生器570中的第一步阶信号产生器及第二步阶信号产生器由NENX<1>信号及经反相NENX<1>信号NENXF<1>控制，其中X为T或B。第一组步阶信号产生器570中的第三步阶信号产生器由NENX<0>信号及经反相NENX<0>信号NENXF<0>控制。在一些实例中，第一组步阶信号产生器570中的每一步阶信号产生器可个别地提供相等负载循环调整量。第一组步阶信号产生器570的总负载循环调整基于每一经启用步阶信号产生器的调整量的和。因此，当设定NENX<0>信号时(例如，为高逻辑值)，启用通过门579以将电容器578耦合到第一反相器566与第二反相器567之间的节点，且晶体管577经配置以将VSS电压耦合到通过门579与电容器578之间的节点。当设定NENX<1>信号时(例如，为高逻辑值)，启用通过门573及通过门576两者以分别将电容器572及电容器575耦合到第一反相器566与第二反相器567之间的节点，且晶体管571及晶体管574各自经配置以将VSS电压耦合到电容器572与通过门573之间的节点并耦合到电容器575与通过门576之间的节点，因此，当设定仅NENX<0>信号时，启用第一组步阶信号产生器570中的第三步阶信号产生器。当设定仅NENX<1>信号时，启用第一组步阶信号产生器570中的第一步阶信号产生器及第二步阶信号产生器两者。当设定NENX<1:0>信号两者时，启用第一组步阶信号产生器570中的第一步阶信号产生器、第二步阶信号产生器及第三步阶信号产生器中的每一者。
类似于第一组步阶信号产生器570，第二组步阶信号产生器580中的第一步阶信号产生器包含通过门583，所述通过门与电容器582串联耦合于第一反相器566的输出与第二反相器568的输入之间的节点与VSS电压源之间。第二组步阶信号产生器580中的第一步阶信号产生器进一步包含晶体管581，所述晶体管耦合于VSS电压源与电容器582与通过门583之间的节点之间。第二组步阶信号产生器580中的第二步阶信号产生器包含通过门586，所述通过门与电容器585串联耦合于第一反相器566的输出与第二反相器568的输入之间的节点与VSS电压源之间。第二组步阶信号产生器580中的第二步阶信号产生器进一步包含晶体管584，所述晶体管耦合于VSS电压源与电容器585与通过门586之间的节点之间。第二组步阶信号产生器580中的第三步阶信号产生器包含通过门589，所述通过门与电容器588串联耦合于第一反相器566的输出与第二反相器568的输入之间的节点与VSS电压源之间。第二组步阶信号产生器580中的第三步阶信号产生器进一步包含晶体管587，所述晶体管耦合于VSS电压源与电容器588与通过门589之间的节点之间。
第二组步阶信号产生器580中的第一步阶信号产生器及第二步阶信号产生器由PENX<1>信号及经反相PENX<1>信号PENXF<1>控制，其中X为T或B。第二组步阶信号产生器580中的第三步阶信号产生器由PENX<0>信号及经反相PENX<0>信号PENXF<0>控制。在一些实例中，第二组步阶信号产生器580中的每一步阶信号产生器可个别地提供相等负载循环调整量。第二组步阶信号产生器580的总负载循环调整基于每一经启用步阶信号产生器的调整量的和。因此，当清除PENX<0>信号时(例如，为低逻辑值)，启用通过门589以将电容器588耦合到第一反相器566与第二反相器567之间的节点，且晶体管587经配置以将VSS电压耦合到通过门589与电容器588之间的节点。当清除PENX<1>信号时(例如，为低逻辑值)，启用通过门583及通过门586两者以分别将电容器582及电容器585耦合到第一反相器566与第二反相器567之间的节点，且晶体管581及晶体管584各自经配置以将VSS电压耦合到电容器582与通过门583之间的节点并耦合到电容器575与通过门576之间的节点。因此，当清除仅PENX<0>信号时，启用第二组步阶信号产生器580中的第三步阶信号产生器。当清除仅PENX<1>信号时，启用第二组步阶信号产生器580中的第一步阶信号产生器及第二步阶信号产生器两者。当清除PENX<1:0>信号两者时，启用第二组步阶信号产生器580中的第一步阶信号产生器、第二步阶信号产生器及第三步阶信号产生器中的每一者。
电容器572、电容器575、电容器578、电容器582、电容器585及电容器588可各自经配置以具有导致目标负载循环调整步阶的大小。也就是说，用于每一步阶信号产生器的步阶量至少部分地基于电容器的大小。在一些实例中，目标负载循环调整步阶可小于10皮秒，例如2皮秒到5皮秒。在一些实例中，可将目标负载循环调整步阶设定为3皮秒。此外，电容器572、电容器575、电容器578、电容器582、电容器585及电容器588可基于用于形成电容器的电路的类型各自接收经反向偏置电压VBBH或VBBL中的一者。举例来说，如果电容器572、电容器575、电容器578、电容器582、电容器585及电容器588各自包含NMOS电路，那么其可接收经反向偏置电压VBBL。另外或或者，如果电容器572、电容器575、电容器578、电容器582、电容器585及电容器588各自包含PMOS电路，那么其可接收经反向偏置电压VBBH。
如在图5中所展示，第一组步阶信号产生器570的通过门573、通过门576及通过门579可各自接收经反向偏置电压VBBH/L中的一者或两者。此外，第一组步阶信号产生器570的晶体管571、晶体管574及晶体管577可包含NMOS晶体管且可各自接收经反向偏置电压VBBL。在其它实例中，第一组步阶信号产生器570的晶体管571、晶体管574及晶体管577可包含PMOS晶体管且可各自接收经反向偏置电压VBBH。
类似地，第二组步阶信号产生器580的通过门583、通过门586及通过门589可各自接收经反向偏置电压VBBH/L中的一者或两者。此外，第二组步阶信号产生器580的晶体管581、晶体管584及晶体管587可包含NMOS晶体管且可各自接收经反向偏置电压VBBL。在其它实例中，第二组步阶信号产生器580的晶体管581、晶体管584及晶体管587可包含PMOS晶体管且可各自接收经反向偏置电压VBBH。
VBBH及VBBL电压中的每一者可包含经调整达由时序特性从目标时序特性的变化确定的偏置电压量的供应电压(例如，分别为VDD或VSS)。使用VBBH及/或VBBL电压中的一或多者来归一化由PVT变化导致的第一组步阶信号产生器570及/或第二组步阶信号产生器580中的步阶信号产生器的步阶大小可减小CLKOUT信号的时序的变化。
虽然第一组步阶信号产生器570及第二组步阶信号产生器580各自包含三个步阶信号产生器，但每调整类型可使用多于或少于三个步阶信号产生器来实施负载循环调整器500。还应了解，可在不违背本发明的范围的情况下使用不同或额外电路组件来实施负载循环调整器500。
图6是根据本发明的实施例的时钟树600的示意性框图。举例来说，时钟树600可包含耦合到DCA调整器620(0)到620(N)中的个别者的解码器610(0)到610(N)中的个别者。在一些实例中，图1的时钟树172可实施时钟树600。
解码器610(0)到610(N)中的每一者可经配置以从模式寄存器(例如，图1的模式寄存器126)分别接收个别DQ模式寄存器DCA设定DQ0MRDCA<2:0>到DQNMRDCA<2:0>。在实例中，解码器610(0)到610(N)中的每一者可实施图2的解码器210及/或图3的解码器310。解码器610(0)到610(N)中的每一者可解码相应DQ0-NMRDCA<2:0>设定以将相应负载循环调整启用信号P/NENT<1:0>及P/NENB<1:0>提供到DCA调整器620(0)到620(N)中的对应一者。
DCA调整器620(0)到620(N)中的每一者可接收LCLKT/B时钟信号、相应P/NENT<1:0>及P/NENB<1:0>信号，以及反向偏置电压VBBH及VBBL中的一者或两者。DCA调整器620(0)到620(N)中的每一者可实施图2的DCA调整器220、图4的DCA调整器400及/或图5的负载循环调整器500。VBBH及VBBL电压可基于内部电压，但可包含用以调整DCA调整器620(0)到620(N)中的每一者的步阶信号产生器的时序特性的小偏置。应了解，在不违背本发明的范围的情况下，DCA调整器620(0)到620(N)中的每一者还可接收用以控制DCA调整器620(0)到620(N)中的每一者的操作的其它未经偏置电压，例如VDD电压、VSS电压、VPERI等。出于简洁的目的省略这些电压。举例来说，可将VBBH电压设定为VDD电压加上额外偏置电压，及/或可将VBBL设定为VSS电压减去额外偏置电压。在其中不期望偏置的实例中，可将VBBH及VBBL电压分别设定为VDD及VSS电压。在一些实例中，可在时钟树600的电路的生产测试期间确定VBBH及VBBL电压。在其它实例中，可在操作期间(例如在开启电源之后或当检测到一些其它事件(例如，时序误差等)时)确定VBBH及/或VBBL电压。VBBH及/或VBBL电压可补偿PVT变化以归一化DCA调整器620(0)到620(N)中的每一者的时序特性。
DCA调整器620(0)到620(N)中的每一者可包含用以基于来自解码器210的P/NENT<1:0>及P/NENB<1:0>信号调整LCLKT及LCLKB信号的负载循环以提供相应DQ0-N CKT及CKB输出时钟信号的电路。DQ0-N CKT及CKB信号可控制相应输出缓冲器以将数据提供到相应数据端子。在实例中，解码器610(0)到610(N)中的一者与DCA调整器620(0)到620(N)中的一者的对可对应于数据选通信号DQS。
在操作中，基于每数据端子，时钟树600可基于相应DQ0-NMRDCA<2:0>设定调整LCLKT/B信号的负载循环。LCLKT/B信号的负载循环可对应于LCLKT信号上升边缘到LCLKB上升边缘的时间。在一些实例中，目标负载循环可为50-50。在一些实例中，DCA调整器620(0)到620(N)中的每一者可通过以下操作调整负载循环：基于来自模式寄存器的相应DQ0-NMRDCA<2:0>设定，减慢LCLKT的上升边缘转变并接着调整LCLKB信号的负载循环。
解码器610(0)到610(N)中的每一者可包含用以解码相应DQ0-NMRDCA<2:0>设定的逻辑电路。在此实例中，DQ0-NMRDCA<2:0>设定包含允许选择最多16个不同DCA设定的一个DCA值的三个位。解码器610(0)到610(N)中的每一者可解码相应DQ0-NMRDCA<2:0>设定以提供相应P/NENT<1:0>及P/NENB<1:0>信号。相应P/NENT<1:0>可对应于LCLKT信号的调整且P/NENB<1:0>信号可对应于LCLKB信号的调整。
在其中通过对照固定LCLKT信号调整LCLKB信号来调整负载循环的一些实例中，DCA调整器620(0)到620(N)中的每一者可设定相应NENT<1:0>(例如，b11)及相应PENT<1:0>(例如，b00)信号以将LCLKT信号的上升边缘减慢到延迟限制。解码器610(0)到610(N)中的每一者可基于相应DQ0-NMRDCA<2:0>设定来设定相应PENB<1:0>及NENB<1:0>信号以在DCA调整器620(0)到620(N)中的每一者的电路允许的范围内调整LCKLB信号的上升边缘时序。
响应于相应PENT<1:0>及NENT<1:0>信号，以及VBBH及VBBL电压中的一或多者，DCA调整器620(0)到620(N)中的每一者可调整LCKLT信号的负载循环以提供相应DQ0-N CKT信号。响应于PENB<1:0>及NENB<1:0>信号，以及VBBH及VBBL电压中的一或多者，DCA调整器620(0)到620(N)中的每一者可调整LCLKB信号的负载循环以提供相应DQ0-N CKB信号。响应于将相应NENB<1:0>信号设定为非零值，DCA调整器620(0)到620(N)中的每一者可通过减慢LCLKB信号的转变来增加负载循环以提供相应DQ0-N CKB信号。响应于将相应PENB<1:0>信号设定为非零值，DCA调整器620(0)到620(N)中的每一者可通过加速LCKLB信号的转变来减小负载循环以提供相应DQ0-N CKB信号。经由相应NENB<1:0>信号的减慢的量或经由相应PENB<1:0>信号的加速的量可由DCA调整器620(0)到620(N)中的每一者的相应步阶信号产生器控制。步阶信号产生器可基于相应PENB<1:0>信号及相应NENB<1:0>信号的值提供CLKINB信号的上升边缘时序的各种递增改变。在一些实例中，对于高速度时钟，步阶大小可大约小于10皮秒，例如2皮秒、3皮秒、4皮秒等。在这些小的步阶大小的情况下，DCA调整器620(0)到620(N)中的每一者的步阶信号产生器的操作特性的PVT诱发的变化可导致步阶大小从所预期值变化多达10％、15％或20％或者更多。因此，VBBH及VBBL可经配置以归一化物理特性并减小步阶信号产生器时序的变化。使用VBBH及/或VBBL电压中的一或多者来归一化由PVT变化导致的步阶大小可减小CLKOUTT及CLKOUTB信号的时序的变化。
尽管详细说明描述某些优选实施例及实例，但所属领域的技术人员将理解，本发明的范围超出特定揭示实施例延伸到其它替代实施例及/或对实施例及其明显修改及等效内容的使用。此外，所属领域的技术人员将容易地明了在本发明的范围内的其它修改。还预期，可做出对实施例的特定特征及方面的各种组合或子组合且其仍属于本发明的范围内。因此，应理解，所揭示实施例的各种特征及方面可彼此组合或替代以便形成所揭示实施例的不同模式。因此，打算本发明的至少一些的范围不应由上文所描述的特定揭示的实施例限制。

Claims (21)

1.一种执行负载循环调整的设备，其包括：
时钟产生器电路，其经配置以产生时钟信号；及
负载循环调整电路，其经配置以接收所述时钟信号，其中所述负载循环调整电路包括调整器电路，所述调整器电路经配置以接收反向偏置电压并基于所述反向偏置电压调整所述时钟信号的负载循环以提供输出时钟信号，其中所述调整器电路包含经配置以接收所述反向偏置电压的第一步阶信号产生器，且其中所述第一步阶信号产生器被不同于所述时钟信号的信号选择性地启用以基于所述反向偏置电压调整所述时钟信号的所述负载循环达第一量。
2.根据权利要求1所述的设备，其中所述第一步阶信号产生器基于模式寄存器而被选择性地启用。
3.根据权利要求1所述的设备，其中所述调整器电路进一步包含经配置以接收所述反向偏置电压的第二步阶信号产生器，其中独立于所述第一步阶信号产生器选择性地启用所述第二步阶信号产生器以基于所述反向偏置电压调整所述时钟信号的所述负载循环达第二量。
4.根据权利要求3所述的设备，其中由所述第二步阶信号产生器进行的所述时钟信号的所述负载循环的调整的所述第二量与由所述第一步阶信号产生器进行的所述时钟信号的所述负载循环的调整的所述第一量相等。
5.根据权利要求3所述的设备，其中，当启用所述第一步阶信号产生器及所述第二步阶信号产生器两者时，所述时钟信号的所述负载循环的总调整是由所述第二步阶信号产生器进行的调整的所述第二量与由所述第一步阶信号产生器进行的调整的所述第一量的和。
6.根据权利要求1所述的设备，其中所述反向偏置电压包含经调整达偏置电压量的供应电压。
7.根据权利要求6所述的设备，其中所述偏置电压量基于由工艺、电压或温度变化导致的所述调整器电路的时序特性的变化。
8.根据权利要求6所述的设备，其中所述供应电压是VDD电压或VSS电压中的一者。
9.根据权利要求1所述的设备，其进一步包括耦合到第一数据端子及第二数据端子且包含时钟树的输入/输出电路，其中所述时钟树包括所述负载循环调整电路及第二负载循环调整电路，其中所述第二负载循环调整电路经配置以接收所述时钟信号并基于所述反向偏置电压独立地调整所述时钟信号的所述负载循环以提供第二输出时钟信号，其中所述输出时钟信号控制第一输出数据到所述第一数据端子的提供的时序，且所述第二输出时钟信号控制第二输出数据到所述第二数据端子的提供的时序。
10.一种执行负载循环调整的设备，其包括：
时钟产生器电路，其经配置以产生时钟信号；及
负载循环调整电路，其经配置以接收所述时钟信号，其中所述负载循环调整电路包括调整器电路，所述调整器电路经配置以接收反向偏置电压并基于所述反向偏置电压调整所述时钟信号的负载循环以提供输出时钟信号，其中所述负载循环调整电路进一步包含解码器电路，所述解码器电路经配置以解码模式寄存器设定以将控制信号提供到所述调整器电路，其中所述调整器电路进一步经配置以基于所述控制信号调整所述时钟信号的所述负载循环。
11.一种存储器，其包括：
负载循环调整电路，其包括：
调整器电路，其经配置以接收反向偏置电压、时钟信号及控制信号，其中所述调整器电路经配置以基于所述反向偏置电压及所述控制信号调整所述时钟信号的负载循环以提供输出时钟信号；及
解码器电路，其经配置以接收模式寄存器设定并解码所述模式寄存器设定以将所述控制信号提供到所述调整器电路，其中所述时钟信号的所述负载循环的所调整的量基于所述控制信号的值。
12.根据权利要求11所述的存储器，其中所述反向偏置电压包含经调整达偏置电压量的供应电压。
13.根据权利要求12所述的存储器，其中所述偏置电压量基于由工艺、电压或温度变化导致的所述调整器电路的时序特性的变化。
14.根据权利要求12所述的存储器，其中所述供应电压是VDD电压或VSS电压中的一者。
15.根据权利要求11所述的存储器，其中所述调整器电路包含经配置以接收所述反向偏置电压的步阶信号产生器，其中所述步阶信号产生器由所述控制信号启用以基于所述反向偏置电压调整所述时钟信号的所述负载循环达一量。
16.根据权利要求15所述的存储器，其中所述步阶信号产生器包括与电容器串联耦合的通过门，其中所述步阶信号产生器经配置以进一步基于所述电容器的大小调整所述时钟信号的所述负载循环达所述量。
17.一种执行负载循环调整的方法，其包括：
在负载循环调整电路处，接收模式寄存器设定、时钟信号及反向偏置电压，其中所述反向偏置电压包含经调整达偏置电压量的供应电压；
解码所述模式寄存器设定以确定负载循环调整量；
基于所述经确定负载循环调整量及所述反向偏置电压调整所述时钟信号的负载循环以提供输出时钟信号。
18.根据权利要求17所述的方法，其进一步包括启用第一步阶信号产生器以基于所述经确定负载循环调整量来调整所述时钟信号的所述负载循环。
19.根据权利要求18所述的方法，其进一步包括启用第二步阶信号产生器以基于所述经确定负载循环调整量来进一步调整所述时钟信号的所述负载循环。
20.根据权利要求17所述的方法，其进一步包括基于由工艺、电压或温度变化导致的所述负载循环调整电路的时序特性的变化确定所述偏置电压量。
21.根据权利要求17所述的方法，其中所述供应电压是VDD电压或VSS电压中的一者。
CN202010582146.7A 2019-10-23 2020-06-23 使用反向偏置电压执行负载循环调整的设备及方法 Active CN112700805B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/661,784 2019-10-23
US16/661,784 US10950291B1 (en) 2019-10-23 2019-10-23 Apparatuses and methods to perform duty cycle adjustment with back-bias voltage

Publications (2)

Publication Number Publication Date
CN112700805A CN112700805A (zh) 2021-04-23
CN112700805B true CN112700805B (zh) 2024-05-17

Family

ID=74870240

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010582146.7A Active CN112700805B (zh) 2019-10-23 2020-06-23 使用反向偏置电压执行负载循环调整的设备及方法

Country Status (2)

Country Link
US (2) US10950291B1 (zh)
CN (1) CN112700805B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116844620B (zh) * 2022-03-23 2024-05-03 长鑫存储技术有限公司 一种信号采样电路以及半导体存储器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100897296B1 (ko) * 2008-02-14 2009-05-14 주식회사 하이닉스반도체 듀티 싸이클 보정 회로 및 그의 듀티 보정 방법
CN109074332A (zh) * 2016-04-26 2018-12-21 美光科技公司 包含命令延迟调整电路的方法及设备

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070139098A1 (en) * 2005-12-15 2007-06-21 P.A. Semi, Inc. Wearout compensation mechanism using back bias technique
KR20200048607A (ko) * 2018-10-30 2020-05-08 삼성전자주식회사 모드 레지스터 쓰기 명령을 이용하여 쓰기 클럭의 듀티 사이클의 트레이닝을 수행하는 시스템 온 칩, 시스템 온 칩의 동작 방법, 및 시스템 온 칩을 포함하는 전자 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100897296B1 (ko) * 2008-02-14 2009-05-14 주식회사 하이닉스반도체 듀티 싸이클 보정 회로 및 그의 듀티 보정 방법
CN109074332A (zh) * 2016-04-26 2018-12-21 美光科技公司 包含命令延迟调整电路的方法及设备

Also Published As

Publication number Publication date
US20210201979A1 (en) 2021-07-01
US10950291B1 (en) 2021-03-16
US11145354B2 (en) 2021-10-12
CN112700805A (zh) 2021-04-23

Similar Documents

Publication Publication Date Title
US11200931B2 (en) Apparatuses and methods for setting a duty cycle adjuster for improving clock duty cycle
EP3747009A1 (en) Methods and apparatuses for dynamic step size for impedance calibration of a semiconductor device
US6850459B2 (en) Synchronous semiconductor memory device allowing adjustment of data output timing
CN111149163B (zh) 用于突发发射中的数据发射偏移值的设备和方法
US11810641B2 (en) Apparatuses and method for trimming input buffers based on identified mismatches
US11929749B2 (en) Methods and apparatuses for temperature independent delay circuitry
WO2018208385A1 (en) Apparatuses and methods for configurable command and data input circuits for semiconductor memories
CN112700805B (zh) 使用反向偏置电压执行负载循环调整的设备及方法
US20160049180A1 (en) Semiconductor device including input/output circuit
WO2019112882A1 (en) Apparatuses and methods for providing bias signals in a semiconductor device
US10734046B2 (en) Apparatus and methods for providing voltages to conductive lines between which clock signal lines are disposed
US20230290386A1 (en) Apparatuses and methods of power supply control for sense amplifiers
US20110267099A1 (en) Semiconductor device generating complementary output signals

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant