CN114512166B - 用于存储器装置断电的系统及方法 - Google Patents

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Abstract

提供用于存储器装置断电的系统及方法。所述存储器装置包含经配置以将数据存储于一或多个存储器单元中的存储器存储体。所述存储器装置进一步包含：感测放大器及相关联电路系统，其经配置以检测表示在所述存储器装置断电期间斜降的第一外部电压的第一阈值；及一或多个开关，其经由所述感测放大器及相关联电路系统触发以基于使用在所述存储器装置的所述断电期间斜降的第二外部电压为所述存储器存储体提供断电序列。

Description

用于存储器装置断电的系统及方法
技术领域
本公开涉及存储器装置，且更明确来说，涉及用于使存储器装置断电的系统及方法。
背景技术
例如动态随机存取存储器(DRAM)的特定读取/写入存储器装置包含具有存储信息的存储器单元的阵列。举例来说，例如同步动态RAM(SDRAM)装置的特定DRAM装置可具有具包含于存储器阵列中的许多可寻址存储器元件或单元的多个存储器存储体。类似地，例如随机存取存储器(RAM)、非易失性存储器及类似物的永久性存储器装置可包含适于存储数据的存储器元件或单元。在使用中，存储器装置可以高速接收数据输入信号，例如每秒1千兆位或更多的速度，及基于数据输入信号将数据存储于存储器单元中。接着，存储器单元可由外部系统存取且可用于例如通过提供存储器单元中的一或多者的地址来检索其中存储的数据。改进使存储器装置断电将是有益的。
本公开的实施例可针对上文陈述的问题中的一或多者。
发明内容
本申请案的一方面涉及一种存储器装置，其包括：存储器存储体，其经配置以将数据存储于一或多个存储器单元中；感测放大器及相关联电路系统，其经配置以检测表示在所述存储器装置断电期间斜降的第一外部电压的第一阈值；及一或多个开关，其经由所述感测放大器及相关联电路系统触发，所述一或多个开关经配置以基于使用在所述存储器装置的所述断电期间斜降的第二外部电压为所述存储器存储体提供断电序列。
本申请案的另一方面涉及一种使存储器装置断电的方法，其包括：经由包含于所述存储器装置中的感测电路，感测表示在所述存储器装置断电期间斜降的第一外部电压的第一阈值；及经由经由所述感测电路触发的断电致动电路，基于使用在所述存储器装置的所述断电期间斜降的第二外部电压为所述存储器存储体提供断电序列。
本申请案的又一方面涉及一种存储器装置，其包括：存储器断电系统，其包括经配置以进行以下操作的电路系统：感测表示在所述存储器装置断电期间斜降的第一外部电压的第一阈值；及基于使用在所述存储器装置的所述断电期间斜降的第二外部电压为存储器存储体提供断电序列。
附图说明
一旦阅读了以下详细描述且一旦参考了图式，就可更佳地理解本公开的各个方面，其中：
图1是说明根据实施例的可包含存储器阵列及单元断电系统的存储器装置的组织的框图；
图2是根据实施例的图1的断电系统的框图；
图3描绘根据实施例的图1的存储器装置断电期间的电压的时序图；
图4是根据实施例的将用于使图1的存储器装置断电的断电序列的流程图；
图5是根据实施例的将用于使图1的存储器装置断电的另一断电序列的流程图；
图6说明根据实施例的三个箝位器电路的示意图；
图7说明根据实施例的两个额外箝位器电路的示意图；
图8描绘根据实施例的电平移位器电路的示意图；
图9描绘根据实施例的比较存储器存储体的内部电压的并排时序图；及
图10描绘根据实施例的在非易失性存储器装置的断电期间的电压的时序图。
具体实施方式
下文将描述一或多个特定实施例。为了提供这些实施例的简洁描述，说明书中未描述实际实施方案的所有特征。应了解，在任何此实际实施方案的开发中，如在任何工程设计或设计项目中，必须作出众多实施方案特定决策以实现开发者的特定目标，例如遵守可因实施方案而异的系统相关及商业相关约束。此外，应了解，此开发努力可能是复杂且耗时的，但对于受益于本公开的所属领域的一般技术人员，这仍是设计及制造(fabrication/manufacture)的例行任务。
许多电装置可包含耦合到处理电路系统的存储器装置，且存储器装置可为数据处理提供存储装置。存储器装置的实例包含随机存取存储器(RAM)、动态RAM(DRAM)装置及同步DRAM(SDRAM)装置及非易失性存储器装置，其全都可电子地存储个别位。所存储的位可经组织成可存储于存储器存储体中的可寻址存储器元素(例如字)。为了接收及传输位，存储器装置可包含特定数据通信电路系统以及通信线，其对保存及检索来自存储器存储体的位有用。在包含特定永久性存储器系统的特定存储器系统中，断电之后的存储器保留可经由使存储器装置断电的斜降方法来改进，如下文进一步描述。
用于存储器装置的斜降技术可包含检测第一电压源(例如，取决于所使用的存储器装置规格为VDD2或VDD)下降到低于特定预设电平或阈值，及作为响应，执行特定事件序列来保证及/或改进数据保留。事件序列(例如，对所有存储器存储体预充电、使特定内部电压斜降等等)可取决于存储器类型、存储器架构等等而有所不同。事件序列在切断条件期间可从第二电压源(例如，取决于所使用的存储器装置规格为VDD1或VPP)汲取电力。举例来说，第二电压源可在存储器规格(例如联合电子装置工程委员会或“JEDEC”)中详述以在晚于第一电压源的低电平检测的时间保持被供电，且还可处于比第一电压源更高的电压。接着，斜降技术可在所期望时序内完成使得所使用的所有电压(例如VDD1及VDD2或VPP及VDD)保持在用于电压电平的时序规格(例如JEDEC规格)内。因此，可能不需要新电源，且代替地，可重用已经使用的外部电源，例如VDD1及VDD2或VPP及VDD电源。应注意，虽然本文中描述的实例取决于所使用的规格(例如，分别用于例如LPPDDR及DDR5的存储器的JEDEC规格)使用术语VDD2、VDD1来表示第一及第二电压源，或使用VPP、VDD来表示第一及第二电源，但本文中描述的技术适用于用于各种存储器装置中的第一及第二电压源。
现转到图式，图1是说明存储器装置10的特定特征的简化框图。明确来说，图1的框图是说明存储器装置10的特定功能性的功能框图。根据一个实施例，存储器装置10可为双倍数据速率五型同步动态随机存取存储器(DDR5 SDRAM)装置。如本文中进一步描述的DDR5SDRAM的各个特征允许相较于前几代DDR SDRAM有所减小的功耗、更大的带宽及更大的存储容量。
存储器装置10可包含数个存储器存储体12。例如，存储器存储体12可为DDR5SDRAM存储器存储体。存储器存储体12可经提供于经布置在双列直插式存储器模块(DIMMS)上的一或多个芯片(例如SDRAM芯片)上。如应了解，每一DIMM可包含数个SDRAM存储器芯片(例如x8或x16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器存储体12。存储器装置10表示具有数个存储器存储体12的单个存储器芯片(例如SDRAM芯片)的一部分。针对DDR5，存储器存储体12可进一步经布置以形成存储体群组。例如，针对8千兆字节(Gb)DDR5SDRAM，存储器芯片可包含布置成8个存储体群组的16个存储器存储体12，每一存储体群组包含2个存储器存储体。例如，针对16Gb DDR5 SDRAM，存储器芯片可包含布置成8个存储体群组的32个存储器存储体12，每一存储体群组包含4个存储器存储体。可取决于整体系统的应用及设计利用存储器装置10上的存储器存储体12的各种其它配置、组织及大小。
存储器装置10可包含命令接口14及输入/输出(I/O)接口16。命令接口14经配置以从例如处理器或控制器的外部装置(未展示)提供数个信号(例如信号15)。处理器或控制器可将各种信号15提供到存储器装置10以促进将写入到存储器装置10或从存储器装置10读取的数据的传输及接收。
如应了解，命令接口14可包含数个电路，例如时钟输入电路18及命令地址输入电路20，例如以确保信号15的适当处理。命令接口14可从外部装置接收一或多个时钟信号。通常，双倍数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中被称为真实时钟信号(Clk_t)及互补时钟信号(Clk_c)。DDR的正时钟边缘是指其中上升的真实时钟信号Clk_t与下降的互补时钟信号Clk_c交叉的点，而负时钟边缘指示下降的真实时钟信号Clk_t的转变及互补时钟信号Clk_c的上升。通常在时钟信号的正边缘上输入命令(例如，读取命令、写入命令(WrCmd)等)且在正及负时钟边缘两者上传输或接收数据。
时钟输入电路18接收真实时钟信号(Clk_t)及互补时钟信号(Clk_c)且产生内部时钟信号CLK。内部时钟信号CLK经供应到内部时钟产生器，例如延迟锁相环路(DLL)电路30。DLL电路30基于接收到的内部时钟信号CLK产生相位可控内部时钟信号LCLK。相位可控内部时钟信号LCLK经供应到(例如)I/O接口16，且用作用于确定读取数据的输出时序的时序信号。
内部时钟信号CLK还可经提供到存储器装置10内的各种其它组件且可用于产生各种额外内部时钟信号。例如，内部时钟信号CLK可经提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可解码命令信号以提供各种内部命令。例如，命令解码器32可经过总线36将命令信号提供到DLL电路30以协调相位可控内部时钟信号LCLK的产生。例如，相位可控内部时钟信号LCLK可用于时控通过IO接口16的数据。
此外，命令解码器32可对例如读取命令、写入命令、模式寄存器设置命令、激活命令等的命令进行解码，且经由总线路径40提供对对应于所述命令的特定存储器存储体12的存取。如将了解，存储器装置10可包含各种其它解码器，例如行解码器及列解码器，以促进对存储器存储体12的存取。在一个实施例中，每一存储器存储体12包含存储体控制块22，其提供必要解码(例如，行解码器及列解码器)，还包含其它特征，例如时序控制及数据控制，以促进到及来自存储器存储体12的命令的执行。
存储器装置10基于从例如处理器的外部装置接收的命令/地址信号来执行例如读取命令及写入命令的操作。在一个实施例中，命令/地址总线可为14位总线以容纳命令/地址信号(CA<13:0>)。使用时钟信号(Clk_t及Clk_c)来将命令/地址信号时控到命令接口14。命令接口14可包含命令地址输入电路20，所述命令地址输入电路20经配置以接收及传输命令以例如通过命令解码器32提供对存储器存储体12的存取。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的特定存储体12的存取用命令编码于CA<13:0>总线上。
另外，命令接口14可经配置以接收数个其它命令信号。例如，可提供命令/地址片内终结(CA_ODT)信号以促进存储器装置10内的恰当阻抗匹配。复位命令(RESET_n)可用于在(例如)加电期间复位命令接口14、状态寄存器、状态机及类似物。命令接口14还可接收命令地址反相(CAI)信号，其可经提供以(例如)取决于用于特定存储器装置10的命令/地址路由反转命令/地址总线上的命令/地址信号CA<13:0>的状态。镜像(MIR)信号也可经提供以促进镜像功能。MIR信号可用于多路复用信号使得其可经交换用于基于多个存储器装置在特定应用中的配置启用信号到存储器装置10的特定路由。也可提供用以促进存储器装置10的测试的各种信号，例如测试启用(TEN)信号。例如，TEN信号可用于将存储器装置10置于测试模式中以进行连接性测试。
命令接口14还可用于针对可检测到的某些错误将警报信号(ALERT_n)提供到系统处理器或控制器。例如，如果检测到循环冗余校验(CRC)错误，那么可从存储器装置10传输警报信号(ALERT_n)。也可产生其它警报信号。此外，用于从存储器装置10传输警报信号(ALERT_n)的总线及引脚在例如使用TEN信号执行的连接性测试模式的特定操作期间可用作输入引脚，如上文描述。
可利用上文论述的命令及时控信号通过经由IO接口16传输及接收数据信号44来将用于读取及写入命令的数据发送到存储器装置10及从存储器装置10发送数据。更明确来说，可通过数据路径46将数据发送到存储器存储体12或从存储器存储体12检索数据，所述数据路径46包含多个双向数据总线。通常称为DQ信号的数据IO信号通常在一或多个双向数据总线中传输及接收。针对特定存储器装置，例如DDR5 SDRAM存储器装置，IO信号可划分成高位及低位字节。例如，针对x16存储器装置，IO信号可划分成对应于(例如)数据信号的高位及低位字节的高位及低位IO信号(例如，DQ<15:8>及DQ<7:0>)。
用于读取及写入的数据(例如IO信号)可经寻址到存储器存储体12中的特定存储器(例如存储器单元)。本文中描述的技术提供存储器存储体12的经改进断电性能。因此，存储器断电系统50可包含基于第一电压源(例如，取决于规格为VDD2或VDD，例如低功率DDR5[LPDDR5](VDD2)或DDR5(VDD))检测特定断电斜降的逻辑及/或电路系统，且接着，进一步包含基于所使用的存储器类型(例如SDRAM、永久性存储器)执行事件序列来改进存储器存储体12的数据保留的特定逻辑及/或电路系统。在一些实施例中，事件序列可从第二电压源(例如，取决于规格为VDD1或VPP，例如LPDDR5(VDD1)或DDR5(VPP))汲取电力，从而重用已经是存储器装置规格的部分的电压源，如下文进一步描述。
也可通过IO接口16将阻抗(ZQ)校准信号提供到存储器装置10。ZQ校准信号可经提供到参考引脚且用于通过跨工艺、电压及温度(PVT)值的变化调整存储器装置10的上拉及下拉电阻器调谐输出驱动器及ODT值。因为PVT特性可能会影响ZQ电阻器值，所以ZQ校准信号可经提供到ZQ参考引脚以用于调整电阻来将输入阻抗校准到已知值。如应了解，精准电阻器通常耦合于存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器充当用于调整IO引脚的内部ODT及驱动强度的参考。
另外，可通过IO接口16将环回信号(LOOPBACK)提供到存储器装置10。在测试或调试阶段期间可使用环回信号来将存储器装置10设置成其中信号通过相同引脚环回通过存储器装置10的模式。例如，环回信号可用于设置存储器装置10来测试存储器装置10的数据输出(DQ)。环回可包含数据及选通两者或可能仅包含数据引脚。此通常希望用于监测由存储器装置10在IO接口16处捕获的数据。
如应了解，也可将例如电力供应电路(用于接收外部VDD/VDD1/VPP及VSS信号)、模式寄存器(用于定义各种模式的可编程操作及配置)、读取/写入放大器(用于在读取/写入操作期间放大信号)、温度传感器(用于感测传感器装置10的温度)等的各种其它组件并入到存储器系统10中。因此，应理解，提供图1的框图仅突出存储器装置10的某些功能特征以帮助进行后续详细描述。举例来说，存储器断电系统50或存储器断电系统50的特定电路系统可经安置作为一个存储器存储体12的部分、存储体控制器22或其组合。还应注意，虽然存储器断电系统50被描绘为存储器装置10的部分，但存储器断电系统50可包含于例如永久性存储器(例如非易失性双列直插式存储器模块(NVDIMM))、低功率DRAM(LPDRAM)等等的其它存储器装置中。
说明存储器断电系统50的实施例也将是有利的。因此，图2描绘可包含及/或可操作耦合到一或多个存储器存储体12的简化存储器断电系统50的实施例。应理解，所描绘的实施例仅是可用于说明的简化实例，且其它存储器断电系统50可包含更多或更少组件及/或连接。在所描绘的实施例中，VDD1电力供应52及VDD2电力供应54可经包含于存储器装置10中作为漏极电力电压。VDD1及VDD2可用作使用不同于正常系统逻辑电压的电势的金属氧化物半导体(MOS)装置上的初级外部电力电压(例如漏极电力电压)。
VDD1 52及VDD2 54可例如经由同步降压转换器电路系统提供以供存储器装置10使用。基于所使用的存储器装置规格，可用VPP取代VDD1，且用VDD取代VDD2。取决于所使用的存储器类型，VDD1及VDD2可具有指定(例如JEDEC指定)处于特定值或范围的电压。举例来说，针对低功率DDR5(LPDDR5)，VPP或VDD1可在1.7伏特DC与1.95伏特DC之间，典型的电压为1.8伏特DC，而VDD或VDD2可在1.01伏特DC与1.12伏特DC之间，典型的电压为1.05DC，其中VPP或VDD1大于VDD或VDD2将防止锁定。规格(例如JEDEC规格)可另外包含特定断电程序。举例来说，针对LPDDR5，JEDEC规格(例如JESD209-5A)声明“在断电时，CS必须保持低(≤VILPD)且所有其它输入都必须在VILmin与VIHmax之间…SDRAM输出保持在High-Z而CS被保持低。DQ、DMI、WCK_t及WCK_c、RDQS_t、CK_t、CK_c及CA电压电平在电压斜变期间必须在VDD与VDDQ之间以避免锁定。RESET_n输入电平在电压斜变期间必须在VSS与VDD2H之间以避免锁定。”
LPDDR5 JEDEC规格进一步声明“Tx是其中任何电力供应下降到低于所指定的最小值的点…Tz是其中所有电力供应都低于300mV的点…在Tz之后，SDRAM断电。”LPDDR5 JEDEC规格还考虑到不受控断电序列，声明“当不受控断电发生时，必须满足以下条件…在Tx，当电力供应下降到低于所指定的最小值时，除了保持于系统中的任何静态电荷外，所有电力供应都必须断电且所有电力供应电流容量都必须处于零。”LPDDR5 JEDEC规格另外声明“在Tz(在其处所有电力供应都首次达到300mv的点)之后，SDRAM必须断电…在Tx与Tz之间，电力供应之间的相对电压是不可控的…VDD1、VDD2H及VDD2L必须在Tx与Tz之间以低于0.5V/μs的斜率降低”且JEDEC规格还将tUNCTL_POFF(例如最大断电斜降时间)定义为具有2秒的最大值。
其它规格可列举类似条件。因此，存储器断电系统50可使用电力供应54作为断电检测信号且使用电力供应52作为电源来在断电期间使用。举例来说，逻辑/电路系统56可包含感测电路系统(例如，电压感测电路系统，例如感测放大器及相关联电路系统)，其在电力供应54进入斜降模式及/或下降到低于特定电压时触发断电致动电路系统58。感测电路系统56可包含电压传感器及/或电压检测电路系统(例如，用于低电压检测的电阻器-电容器-晶体管电路系统，例如经由感测放大器及相关联电路系统触发的一或多个开关或箝位器)。接着，断电致动电路系统58可使用电力供应52提供一或多个电力序列60，例如以改进数据保留且增加存储器组件寿命，如下文进一步描述。电力序列60可用于在断电期间例如对安置在存储器存储体12、高精度电压检测器等等附近的电压控制件、箝位器、电力移位器、状态机及/或保护逻辑供电。通过将断电致动电路系统58保持于电力供应52域中，可更容易且更高效地确保数据永久性，这是由于电力供应52的电力被指定为在电力供应54降至0伏特时继续保持。
现在转到图3，图式说明时序图100，其展示在时间轴104上显示的第一轴102中的VDD1 52(或VPP)及VDD2 54(或VDD)的实施例。时序图100被展示为分成三个时间区域106、108及110。在断电期间，VDD2 54被说明为斜降(例如，在区域106中)直到VDD2 54电压达到阈值112。阈值112表示在其下存储器断电系统50检测到断电发生且例如通过在VDD1 52域中提供断电序列60采取行动的电压。
更明确来说，感测逻辑或电路56可在存储器装置10操作期间连续监测VDD2 54，且当达到阈值112时，例如在VDD2 54处于先前较高台阶电压之后，接着，感测逻辑或电路56可在区域108期间启用断电致动电路系统58以提供经改进断电序列60。断电致动电路系统58可在区域108期间执行直到检测到第二阈值114。第二阈值114可表示时序规格及/或在其下VDD1 52不再适于对序列60供电的电压。因此，断电致动电路系统58可被取消激活，且区域110可能没有正在执行的任何断电序列60。通过使用例如VDD254的外部电压首先检测断电及接着使用VDD1 52提供由断电序列60使用的电力，本文中描述的技术可使用现存电力供应组件来改进存储器保留及断电效率。
现在转到图4，图式显示说明可经包含作为断电序列60中的一者且由存储器断电系统50提供的断电序列150的实施例的流程图。在所描绘的实施例中，断电序列150可例如在VDD2 54处于台阶电压及接着进入阈值112之后首先检测到(框152)低VDD2 54。实际上，在一些实施例中，低VDD2 54可等于图3的电压阈值112。接着，断电序列150可对所有存储器存储体12预充电(框154)。举例来说，给定存储器装置类型(例如SDRAM、永久性存储器)可包含存储体预充电电路系统。接着，存储器块(框154)的预充电可将VDD1 52电力提供到存储体预充电电路系统以在关闭之前改进数据保留。
接着，断电序列150可使存储器存储体12的内部电压斜降(框156)。即，存储器存储体可包含用于操作存储器存储体12的多个内部电压，例如用于维持存储器阵列单元中的数据值的内部产生的电压、用于操作存储器存储体的内部电压、用于在存储器存储体内通信的内部电压、用于在存储器存储体外通信的内部电压等等。即，代替允许内部电压“浮动”，断电序列150现在可例如经由安置在存储器存储体12附近的电压控制件、箝位器、电平移位器、状态机及/或保护逻辑使内部电压斜降。因此，包含于框152到158中的电路现在可经放置于VDD1 52域中。
接着，断电序列150可起始(框158)VDD1 52的斜降。举例来说，存储器装置10规格可详述如何使VDD1 52在关闭操作期间斜降，且此VDD1 52斜降程序可因此被执行(框158)。通过提供断电序列150，本文中描述的技术可实现更高效且经改进存储器断电。
图5显示说明可经包含作为由存储器断电系统50提供的断电序列60中的一者的断电序列200的实施例的流程图。因为图式包含与图4中所展示的相同的一些元件，所以元件使用相同元件号来编号。在所描绘的实施例中，断电序列200可例如在VDD2 54处于台阶电压及接着进入阈值之后首次检测到(框152)低VDD2 54。在一些实施例中，低VDD2 54可等于图3的电压阈值112。在所描绘的实施例中，现在可不使用预充电(图4的框154)。举例来说，可启动存储器装置10的空闲状态且因此可不使用预充电。
接着，断电序列150可使存储器存储体12的内部电压斜降(框156)。即，存储器存储体12可包含用于操作存储器存储体12的多个内部电压，例如用于维持存储器阵列单元中的数据值的内部产生的电压、用于操作存储器存储体的内部电压、用于在存储器存储体内通信的内部电压、用于在存储器存储体外通信的内部电压等等。即，代替允许内部电压“浮动”，断电序列150现在可例如经由安置在存储器存储体12附近的电压控制件、箝位器、电平移位器、状态机及/或保护逻辑使内部电压斜降。因此，包含于框152、156中的电路现在可经放置于VDD1 52域中。接着，断电序列150可起始(框158)VDD1 52的斜降。举例来说，存储器装置10规格可详述如何使VDD1 52在关闭操作期间斜降，且此VDD1 52斜降程序可因此被执行(框158)。
描述可与本文中描述的技术一起使用的例如箝位器的若干电路(例如断电致动电路58)可能是有用的。现在转到图6，图式说明三个箝位器或箝位电路250、252、254的实施例的示意图。应理解，所描绘的实施例仅是可用于说明的简化实例，且其它箝位器250、252、254可包含更多或更少组件及/或连接。在使用中，箝位器250、252、254可用于限制或以其它方式箝位输出电压，例如内部电压256。在所描绘的实施例中，箝位器250可用于针对内部电压256在加电时维持经箝位电压电平min(VDD1-Vth、VDD2)且在断电时维持VDD2 54。VDD1摆幅信号257可(例如，由感测电路56提供)用于标示阈值112已被检测到且因此激活箝位器250。
箝位器252可包含VDD2摆幅信号259，其可表示VDD2 54达到阈值114。箝位器252另外包含耦合到VSS的泄漏电阻器或系统258。箝位器252可提供加电及断电箝位电压VDD2-Vth两者，其中泄漏电阻器258微弱拉低到VSS。箝位器254可包含锁存到其栅极的VDD1摆幅信号257。因此，当VDD1 54达到阈值112时，可激活箝位器254。箝位器254可因此在加电而且在断电时提供箝位电压电平VDD1-Vth。应理解，出于说明目的，箝位器250、252、254被展示为单个晶体管，且箝位器250、252、254的实施方案可包含多个晶体管、电阻器、电容器及其它电路组件。
图7说明两个箝位器或箝位电路260、262的实施例的示意图。应理解，所描绘的实施例仅是可用于说明的简化实例，且其它箝位器260、262可包含更多或更少组件及/或连接。因为图式包含与图6中所展示的相同的一些元件，所以元件使用相同元件号来编号。在所描绘的实施例中，箝位器260、262等效于图6的箝位器252、254但分别包含额外晶体管开关264、266。
在使用中，箝位器260、262可用于限制或以其它方式箝位输出电压，例如内部电压256。箝位器260可提供加电及断电箝位电压VDD2-Vth两者，其中泄漏电阻器258微弱拉低到VSS，但其中开关264有助于保存备用电流。箝位器262可在加电且在断电时提供箝位电压电平VDD1-Vth，其中开关266也有助于保存备用电流。
还可为有用的是描述可使用本文中描述的技术的其它存储器组件或电路系统。现在转到图8，图式是说明现在可经放置于VDD1 52域中的电平移位器电路300(例如断电致动电路58的另一实例)的实施例的示意图。电平移位器电路300可例如与例如非易失性双列直插式存储器模块(NVDIMM)及类似物的非易失性存储器一起使用。应理解，所描绘的实施例仅是可用于说明的简化实例，且其它电平移位器电路300可包含更多或更少组件及/或连接。
在所描绘的实施例中，电平移位器电路300可为上移位器或保护逻辑，其通过输入302、304及306接收输入电压及/或信号及接着通过输出308在VDD1 52域中提供输出电压。举例来说，一旦断电被检测到且信号被传输(例如，经由输入304)，VCCP就可经短接到VDD152，且例如电平移位器电路300的电平移位器现在可经由VDD1 52来控制。如展示，电平移位器300包含可经连接成交叉结配置的四个P型晶体管310、312、314及316。晶体管310及314使其源极直接耦合到VDD1 52。
电平移位器电路300还包含安置在交叉结晶体管310、312、314及316下游的N型晶体管(例如“厚”晶体管)318、320、322、324。晶体管318及322的栅极经连接到输入302，而晶体管320及324的栅极324经连接到输入305。电平移位器电路300进一步包含安置在晶体管318、320、322、324下游的N型晶体管326及328。晶体管326及328的栅极经连接到输入304。展示另一N型晶体管330及二极管332，N型晶体管330具有也连接到输入306的栅极，二极管332可将输入304连接到晶体管328的栅极。
在使用中，晶体管318、320、322、324可为上拉晶体管，其使输出308能提供VDD152电压。晶体管326、328可用作下拉晶体管，其例如经由VSS降低输出308的输出电压。电平移位器电路300可经放置于阵列外围边界中，例如经放置于存储器存储体12的产生器/箝位器控制件内部。通过例如基于VDD2 54电压检测提供VDD1 52电压，电平电路300现在可增强存储器保留及对存储器存储体12中的单元的保护。
图9说明可由使用本文中描述的技术引起的信号变换400的实施例。在所描绘的实施例中，展示两个曲线图402及404。曲线图402及404两者都包含时间轴406及电压轴408。曲线图402展示可存在于例如存储器存储体12的存储器存储体中的多个内部电压410。区段412展示在存储器装置10的操作期间各个内部电压410之间的差异。
曲线图404展示应用变换404之后的结果。更明确来说，变换400现在可包含使用VDD1 52作为内部电压410的域、将内部电压410变换成内部电压414。如展示，区段412现在包含当与内部电压410相比较时“更干净”且更均匀的内部电压414。实际上，通过使用例如经由VDD2 54触发的VDD1 52，本文中描述的技术可提供存储器装置10的经改进断电性能。
本文中描述的技术还可用于例如其中期望更准确电压检测(例如外部电压检测)的情形中。举例来说，图10说明展示铁电RAM(FeRAM)非易失性存储器的特定性能细节的曲线图500。曲线图500包含时间轴502及电压轴504。在所说明的实例中，VDD2电压505被展示为在区域506处斜降。以区域508开始，VDD2电压505斜降现在越过电压阈值509且被检测为表示存储器断电。然而，因为FeRAM制造中的低电压条件及/或时序变化510，区域508中的修整信息可能丢失。在修整信息丢失的情况下，基于内部参考电压的检测器可能不那么准确。
然而，通过使用本文中描述的技术，本地锁存器现在可用于使用VDD1域存储修整信息，VDD1域可具有比VDD2 505更高的电压及/或不会像VDD2 505那样快地斜降。因此，序列60可包含在区域508期间在VDD1中使用本地锁存器来存储例如修整信息。一旦达到阈值512，就可不再使用VDD1，这是因为电压电平现在可再次传回准确测量。还展示阈值509与修整变化510之间的距离514，其可用作考虑到修整变化510，例如考虑到存储器组件中的不同修整或制造差异的设计裕度。通过使用VDD2 505启用基于VDD1锁存器，本文中描述的技术可提供经增强外部电压检测以及经改进非易失性存储器系统。
虽然本文中描述的实施例可能易受各种修改及替代形式影响，但图中已通过实例展示特定实施例且本文中已详细描述特定实施例。然而，应理解，本公开不希望受限于所公开的特定形式。而是，本公开涵盖落于由所附权利要求书界定的本公开中描述的技术及系统的精神及范围内的所有修改、等效物及替代物。

Claims (15)

1.一种存储器装置，其包括：
存储器存储体，其经配置以将数据存储于一或多个存储器单元中；
感测放大器及相关联电路系统，其经配置以检测表示在所述存储器装置断电期间斜降的第一外部电压的第一阈值；及
一或多个开关，其经由所述感测放大器及相关联电路系统触发，所述一或多个开关经配置以基于使用在所述存储器装置的所述断电期间斜降的第二外部电压为所述存储器存储体提供断电序列，其中所述一或多个开关包括箝位器、电平移位器、电压控制件、状态机、保护逻辑或其组合，且其中所述箝位器包括单个晶体管，所述单个晶体管经配置以限制或以其它方式箝位连接到所述单个晶体管的源极的电压，且其中所述单个晶体管的漏极经电耦合以递送由所述存储器存储体使用的一或多个内部电压。
2.根据权利要求1所述的存储器装置，其中所述第一外部电压包括用作金属氧化物半导体MOS装置上的初级电压的VDD2或VDD电压。
3.根据权利要求2所述的存储器装置，其中所述第二外部电压包括具有比VDD2或VDD更高的电压且用作MOS装置上的另一初级电压的VDD1或VPP电压。
4.根据权利要求3所述的存储器装置，其中VDD2或VDD经由规格指定以在所述存储器装置断电期间在VDD1或VPP之前的时间斜降。
5.根据权利要求1所述的存储器装置，其中所述断电序列包括通过使用所述第二外部电压使所述存储器存储体的内部电压斜降。
6.根据权利要求5所述的存储器装置，其中所述断电序列包括在使所述内部电压斜降之前使用所述第二外部电压对所述存储器存储体预充电。
7.根据权利要求1所述的存储器装置，其中所述电平移位器包括上电平移位器，所述上电平移位器经配置以提供所述第二外部电压作为输出。
8.一种使存储器装置断电的方法，其包括：
经由包含于所述存储器装置中的感测电路，感测表示在所述存储器装置断电期间斜降的第一外部电压的第一阈值；
经由经由所述感测电路触发的断电致动电路，基于使用在所述存储器装置的所述断电期间斜降的第二外部电压为所述存储器装置的存储器存储体提供断电序列；
在感测到所述第一阈值已被越过之前经由由所述第二外部电压供电的本地锁存器存储本地锁存器修整信息；及
使用所述本地锁存器修整信息导出所述第一外部电压的测量。
9.根据权利要求8所述的方法，其包括执行所述断电序列以通过使用所述第二外部电压使所述存储器存储体的内部电压斜降。
10.根据权利要求9所述的方法，其包括执行所述断电序列以在使所述内部电压斜降之前对所述存储器存储体预充电。
11.根据权利要求8所述的方法，其中所述第一外部电压经由规格指定以在所述第二外部电压之前的时间斜降。
12.一种存储器装置，其包括：
存储器断电系统，其包括经配置以进行以下操作的电路系统：
感测表示在所述存储器装置断电期间斜降的第一外部电压的第一阈值；及
基于使用在所述存储器装置的所述断电期间斜降的第二外部电压为存储器存储体提供断电序列，其中所述电路系统包括电平移位器电路，所述电平移位器电路经配置以经由经由交叉结电耦合到彼此的两个或多于两个晶体管提供所述第二外部电压作为输出。
13.根据权利要求12所述的存储器装置，其中所述电路系统包括箝位器、电平移位器、电压控制件、状态机、保护逻辑或其组合。
14.根据权利要求13所述的存储器装置，其中所述箝位器包括晶体管，所述晶体管经配置以限制或以其它方式箝位连接到所述晶体管的源极的电压，且其中所述晶体管的漏极经电耦合以递送由所述存储器存储体使用的一或多个内部电压。
15.根据权利要求12所述的存储器装置，其中所述电路系统包括本地锁存器，所述本地锁存器经配置以在感测到所述第一阈值已被越过之后存储修整信息。
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