JP2003133943A - 入出力回路と基準電圧生成回路及び半導体集積回路 - Google Patents
入出力回路と基準電圧生成回路及び半導体集積回路Info
- Publication number
- JP2003133943A JP2003133943A JP2001331397A JP2001331397A JP2003133943A JP 2003133943 A JP2003133943 A JP 2003133943A JP 2001331397 A JP2001331397 A JP 2001331397A JP 2001331397 A JP2001331397 A JP 2001331397A JP 2003133943 A JP2003133943 A JP 2003133943A
- Authority
- JP
- Japan
- Prior art keywords
- input
- circuit
- output
- reference voltage
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018592—Coupling arrangements; Interface arrangements using field effect transistors only with a bidirectional operation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0278—Arrangements for impedance matching
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0292—Arrangements specific to the receiver end
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Memory System (AREA)
- Amplifiers (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】チップ面積の増大を抑止する終端回路を備えた
入出力回路の提供。 【解決手段】トランジスタＭＰ１１と抵抗Ｒ１１からな
る第１の直列回路と、トランジスタＭＰ１２と抵抗Ｒ１
３からなる第２の直列回路が高位側電源VDDQと入出力端
子ＤＱ間に並列に接続され、抵抗Ｒ１２とトランジスタ
ＭＮ１１からなる第３の直列回路と、抵抗Ｒ１４とトラ
ンジスタＭＮ１２からなる第４の直列回路が入出力端子
ＤＱと低位側電源GND間に並列に接続されてなる出力バ
ッファと、入出力端子ＤＱに入力が接続されている入力
バッファ１０と、出力時、出力データを反転した信号を
トランジスタＭＰ１１、ＭＰ１２、ＭＮ１１、ＭＮ１２
のゲートに共通に供給し、入力時、トランジスタＭＰ１
１、ＭＮ１１のゲートには、VDDQ、GND電源電圧をそれ
ぞれ供給し、トランジスタＭＰ１２、ＭＮ１２の制御端
子には、GND,VDDQ電源電圧をそれぞれ供給する制御を行
う制御回路２０を備えている。
入出力回路の提供。 【解決手段】トランジスタＭＰ１１と抵抗Ｒ１１からな
る第１の直列回路と、トランジスタＭＰ１２と抵抗Ｒ１
３からなる第２の直列回路が高位側電源VDDQと入出力端
子ＤＱ間に並列に接続され、抵抗Ｒ１２とトランジスタ
ＭＮ１１からなる第３の直列回路と、抵抗Ｒ１４とトラ
ンジスタＭＮ１２からなる第４の直列回路が入出力端子
ＤＱと低位側電源GND間に並列に接続されてなる出力バ
ッファと、入出力端子ＤＱに入力が接続されている入力
バッファ１０と、出力時、出力データを反転した信号を
トランジスタＭＰ１１、ＭＰ１２、ＭＮ１１、ＭＮ１２
のゲートに共通に供給し、入力時、トランジスタＭＰ１
１、ＭＮ１１のゲートには、VDDQ、GND電源電圧をそれ
ぞれ供給し、トランジスタＭＰ１２、ＭＮ１２の制御端
子には、GND,VDDQ電源電圧をそれぞれ供給する制御を行
う制御回路２０を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、入力と出力を行う
双方向の入出力インタフェースに関し、特に、伝送線路
の終端回路と基準電圧生成回路に関する。
双方向の入出力インタフェースに関し、特に、伝送線路
の終端回路と基準電圧生成回路に関する。
【０００２】
【従来の技術】信号の立ち上がり・立ち下がり時間が速
い高速ロジック回路では、信号線を分布定数回路の伝送
線路として扱うことが必要となる場合がある。例えば伝
送線路の伝搬遅延時間が出力信号の立ち上がり・立ち下
がり時間に比べて大きいとき、反射を考慮しなければな
らない。すなわち、伝送線路の特性インピーダンスと異
なるインピーダンスの回路を該伝送線路に接続したとき
に接続点で反射が生じる。良く知られているように、線
路の特性インピーダンスをＺ0、負荷インピーダンスを
ＺLとすると、受信端での反射係数ρ1は、 ρ1＝（ＺL−Ｚ0）/（ＺL＋Ｚ0） で与えられ、信号源の出力インピーダンスをＺsとする
と、送信端での反射係数ρ2は、 ρ2＝（Ｚｓ−Ｚ0）/（Ｚｓ＋Ｚ0） となる。よって、特性インピーダンスＺ0の伝送線路
を、ＺL＝Ｚ0、もしくはＺｓ＝Ｚ0で終端すれば、反射
は回避されることになる。
い高速ロジック回路では、信号線を分布定数回路の伝送
線路として扱うことが必要となる場合がある。例えば伝
送線路の伝搬遅延時間が出力信号の立ち上がり・立ち下
がり時間に比べて大きいとき、反射を考慮しなければな
らない。すなわち、伝送線路の特性インピーダンスと異
なるインピーダンスの回路を該伝送線路に接続したとき
に接続点で反射が生じる。良く知られているように、線
路の特性インピーダンスをＺ0、負荷インピーダンスを
ＺLとすると、受信端での反射係数ρ1は、 ρ1＝（ＺL−Ｚ0）/（ＺL＋Ｚ0） で与えられ、信号源の出力インピーダンスをＺsとする
と、送信端での反射係数ρ2は、 ρ2＝（Ｚｓ−Ｚ0）/（Ｚｓ＋Ｚ0） となる。よって、特性インピーダンスＺ0の伝送線路
を、ＺL＝Ｚ0、もしくはＺｓ＝Ｚ0で終端すれば、反射
は回避されることになる。
【０００３】図９は、半導体集積回路における入出力イ
ンタフェース回路を模式的に示した図であり、入力モー
ドのときに終端抵抗を信号線に接続する構成とした従来
の入出力回路の構成が模式的に示されている。図９を参
照すると、この回路は、第１の入出力回路１１００と、
第１の入出力回路１１００と配線で接続されて信号の送
受を行う第２の入出力回路１２００と、基準電圧源１３
００とを備えている。
ンタフェース回路を模式的に示した図であり、入力モー
ドのときに終端抵抗を信号線に接続する構成とした従来
の入出力回路の構成が模式的に示されている。図９を参
照すると、この回路は、第１の入出力回路１１００と、
第１の入出力回路１１００と配線で接続されて信号の送
受を行う第２の入出力回路１２００と、基準電圧源１３
００とを備えている。
【０００４】第１の入出力回路１１００は、外部回路
（図９では回路１２００）との間で信号を双方向に送受
する入出力端子（Ｉ／Ｏピン）ＤＱに、入力端と出力端
とがそれぞれ接続された入力回路（入力バッファ）１１
１０と出力回路（出力バッファ）１１２０とを備えると
ともに、終端回路として、制御回路１１４０と、入出力
端子ＤＱにそれぞれ一端が接続された終端抵抗Ｒ１０
１、Ｒ１０２と、終端抵抗Ｒ１０１、Ｒ１０２の他端と
高位側電源ＶＤＤＱ、低位側電源ＧＮＤとの間にそれぞ
れ接続されたスイッチＳＷ１、ＳＷ２を備えている。
（図９では回路１２００）との間で信号を双方向に送受
する入出力端子（Ｉ／Ｏピン）ＤＱに、入力端と出力端
とがそれぞれ接続された入力回路（入力バッファ）１１
１０と出力回路（出力バッファ）１１２０とを備えると
ともに、終端回路として、制御回路１１４０と、入出力
端子ＤＱにそれぞれ一端が接続された終端抵抗Ｒ１０
１、Ｒ１０２と、終端抵抗Ｒ１０１、Ｒ１０２の他端と
高位側電源ＶＤＤＱ、低位側電源ＧＮＤとの間にそれぞ
れ接続されたスイッチＳＷ１、ＳＷ２を備えている。
【０００５】第１の入出力回路１１００は、出力モード
（送信モード）とされ、出力バッファ１１２０は出力イ
ネーブル状態とされている。出力バッファ１１２０は、
入出力を制御する制御信号とデータ源１１５０からのデ
ータを入力とする制御回路１１３０と、制御回路１１３
０の出力にゲートが共通に接続され、ドレイン同士が共
通接続されて入出力端子ＤＱに接続され、ソースがそれ
ぞれ高位側電源ＶＤＤＱと低位側電源ＧＮＤに接続され
ているＰチャネルＭＯＳトランジスタＭＰ１０１とＮチ
ャネルＭＯＳトランジスタＭＮ１０１よりなるＣＭＯＳ
インバータと、を備えて構成されている。なお、データ
源１１５０は、入出力端子ＤＱから出力すべきデータを
第１の入出力回路１１００の制御回路１１３０に供給す
る内部回路（不図示）を表している。
（送信モード）とされ、出力バッファ１１２０は出力イ
ネーブル状態とされている。出力バッファ１１２０は、
入出力を制御する制御信号とデータ源１１５０からのデ
ータを入力とする制御回路１１３０と、制御回路１１３
０の出力にゲートが共通に接続され、ドレイン同士が共
通接続されて入出力端子ＤＱに接続され、ソースがそれ
ぞれ高位側電源ＶＤＤＱと低位側電源ＧＮＤに接続され
ているＰチャネルＭＯＳトランジスタＭＰ１０１とＮチ
ャネルＭＯＳトランジスタＭＮ１０１よりなるＣＭＯＳ
インバータと、を備えて構成されている。なお、データ
源１１５０は、入出力端子ＤＱから出力すべきデータを
第１の入出力回路１１００の制御回路１１３０に供給す
る内部回路（不図示）を表している。
【０００６】入力バッファ１１１０の第１の入力端と第
２の入力端には、入出力端子ＤＱからの入力信号と、基
準電圧源１３００からの基準電圧Ｖrefとがそれぞれ供
給され、入力バッファ１１１０は、入力信号と基準電圧
Ｖrefとを不図示の入力段差動対で差動増幅し、入力信
号と基準電圧Ｖrefの大小関係に対応した論理値の信号
を図示されない内部回路に出力する。なお、入力バッフ
ァ１１１０は、出力モードのときにオフ状態に設定する
構成としてもよい。
２の入力端には、入出力端子ＤＱからの入力信号と、基
準電圧源１３００からの基準電圧Ｖrefとがそれぞれ供
給され、入力バッファ１１１０は、入力信号と基準電圧
Ｖrefとを不図示の入力段差動対で差動増幅し、入力信
号と基準電圧Ｖrefの大小関係に対応した論理値の信号
を図示されない内部回路に出力する。なお、入力バッフ
ァ１１１０は、出力モードのときにオフ状態に設定する
構成としてもよい。
【０００７】第２の入出力回路１２００は、入出力端子
ＤＱに入力端と出力端がそれぞれ接続された入力回路
（入力バッファ）１２１０と出力回路（出力バッファ）
１２２０を備えるとともに、終端回路として、制御回路
１２４０と、入出力端子ＤＱにそれぞれ一端が接続され
た終端抵抗Ｒ２０１、Ｒ２０２と、終端抵抗Ｒ２０１、
Ｒ２０２の他端と高位側電源ＶＤＤＱ、低位側電源ＧＮ
Ｄとの間にそれぞれ接続されたスイッチＳＷ３、ＳＷ４
を備えている。
ＤＱに入力端と出力端がそれぞれ接続された入力回路
（入力バッファ）１２１０と出力回路（出力バッファ）
１２２０を備えるとともに、終端回路として、制御回路
１２４０と、入出力端子ＤＱにそれぞれ一端が接続され
た終端抵抗Ｒ２０１、Ｒ２０２と、終端抵抗Ｒ２０１、
Ｒ２０２の他端と高位側電源ＶＤＤＱ、低位側電源ＧＮ
Ｄとの間にそれぞれ接続されたスイッチＳＷ３、ＳＷ４
を備えている。
【０００８】出力バッファ１２２０は、出力バッファ１
１２０と同様の構成とされているが、図９に示す回路接
続の例では、第２の入出力回路１２００が入力モード
（受信モード）であるため、その出力はハイインピーダ
ンス状態に設定されている。より詳細には、出力バッフ
ァ１２２０は、制御回路１２３０と、制御回路１２３０
の出力にゲートがそれぞれ接続され、ドレイン同士が共
通接続されて入出力端子ＤＱに接続され、ソースがそれ
ぞれ高位側電源ＶＤＤＱと低位側電源ＧＮＤに接続され
ているＰチャネルＭＯＳトランジスタＭＰ２０１とＮチ
ャネルＭＯＳトランジスタＭＮ２０１よりなるＣＭＯＳ
インバータを備え、ＭＯＳトランジスタＭＰ２０１のゲ
ートは高位側電源電圧ＶＤＤＱ、ＭＯＳトランジスタＭ
Ｎ２０１のゲートは低位側電源電圧ＧＮＤとされ、とも
にオフ状態とされている。
１２０と同様の構成とされているが、図９に示す回路接
続の例では、第２の入出力回路１２００が入力モード
（受信モード）であるため、その出力はハイインピーダ
ンス状態に設定されている。より詳細には、出力バッフ
ァ１２２０は、制御回路１２３０と、制御回路１２３０
の出力にゲートがそれぞれ接続され、ドレイン同士が共
通接続されて入出力端子ＤＱに接続され、ソースがそれ
ぞれ高位側電源ＶＤＤＱと低位側電源ＧＮＤに接続され
ているＰチャネルＭＯＳトランジスタＭＰ２０１とＮチ
ャネルＭＯＳトランジスタＭＮ２０１よりなるＣＭＯＳ
インバータを備え、ＭＯＳトランジスタＭＰ２０１のゲ
ートは高位側電源電圧ＶＤＤＱ、ＭＯＳトランジスタＭ
Ｎ２０１のゲートは低位側電源電圧ＧＮＤとされ、とも
にオフ状態とされている。
【０００９】入力バッファ１２１０の第１の入力端と第
２の入力端には、入出力端子ＤＱからの入力信号と基準
電圧源１３００からの基準電圧Ｖrefとがそれぞれ供給
され、入力バッファ１２１０は、入力信号と基準電圧Ｖ
refとを不図示の入力差動対で差動増幅し、入力信号と
基準電圧Ｖrefの大小関係に対応した論理値の信号を、
図示されない内部回路に出力する。なお、入出力回路に
おける高位側電源ＶＤＤＱは、端子ＤＱをＨｉｇｈレベ
ルに駆動するための電源電圧である。なお、半導体集積
回路の内部回路は必ずしもこの電源ＶＤＤＱで駆動する
必要はなく、別の電源、例えばＶＤＤＱよりも低い電圧
に降圧した内部電源電圧が用いられる場合もある。
２の入力端には、入出力端子ＤＱからの入力信号と基準
電圧源１３００からの基準電圧Ｖrefとがそれぞれ供給
され、入力バッファ１２１０は、入力信号と基準電圧Ｖ
refとを不図示の入力差動対で差動増幅し、入力信号と
基準電圧Ｖrefの大小関係に対応した論理値の信号を、
図示されない内部回路に出力する。なお、入出力回路に
おける高位側電源ＶＤＤＱは、端子ＤＱをＨｉｇｈレベ
ルに駆動するための電源電圧である。なお、半導体集積
回路の内部回路は必ずしもこの電源ＶＤＤＱで駆動する
必要はなく、別の電源、例えばＶＤＤＱよりも低い電圧
に降圧した内部電源電圧が用いられる場合もある。
【００１０】図９には、前述したように、第１の入出力
回路１１００においてデータ送信時、第２の入出力回路
１２００においてデータ受信時の場合の構成が示されて
おり、出力バッファ１１２０において、制御回路１１３
０は、データ源１１５０からのデータをインバータＩＮ
Ｖで反転した信号を生成し、ＣＭＯＳインバータ（ＭＰ
１０１，ＭＮ１０１）のゲートに供給する。
回路１１００においてデータ送信時、第２の入出力回路
１２００においてデータ受信時の場合の構成が示されて
おり、出力バッファ１１２０において、制御回路１１３
０は、データ源１１５０からのデータをインバータＩＮ
Ｖで反転した信号を生成し、ＣＭＯＳインバータ（ＭＰ
１０１，ＭＮ１０１）のゲートに供給する。
【００１１】また、制御回路１１４０は、終端抵抗Ｒ１
０１と高位側電源ＶＤＤＱ間のスイッチＳＷ１と、終端
抵抗Ｒ１０２と低位側電源ＧＮＤ間のスイッチＳＷ２を
オフとし、終端抵抗Ｒ１０１、Ｒ１０２と、端子ＤＱに
接続される線路とを、非接続とする。
０１と高位側電源ＶＤＤＱ間のスイッチＳＷ１と、終端
抵抗Ｒ１０２と低位側電源ＧＮＤ間のスイッチＳＷ２を
オフとし、終端抵抗Ｒ１０１、Ｒ１０２と、端子ＤＱに
接続される線路とを、非接続とする。
【００１２】一方、受信時の第２の入出力回路１２００
において、制御回路１２３０は、制御信号（出力ディセ
ーブル）を受けて、ＰチャネルＭＯＳトランジスタＭＰ
２０１のゲートを高位側電源電圧ＶＤＤＱ、Ｎチャネル
ＭＯＳトランジスタＭＮ２０１のゲートを低位側電源電
圧ＧＮＤに設定して、両トランジスタをオフ状態として
いる。また、入力バッファ１２１０はオン状態とされて
いる。そして、制御回路１２４０は、抵抗Ｒ２０１と高
位側電源ＶＤＤＱ間のスイッチＳＷ３と、抵抗Ｒ２０２
と低位側電源ＧＮＤ間のスイッチＳＷ４をオンとし、終
端抵抗Ｒ２０１、Ｒ２０２を入出力端子ＤＱに接続され
る線路に接続し、終端回路として動作させる。
において、制御回路１２３０は、制御信号（出力ディセ
ーブル）を受けて、ＰチャネルＭＯＳトランジスタＭＰ
２０１のゲートを高位側電源電圧ＶＤＤＱ、Ｎチャネル
ＭＯＳトランジスタＭＮ２０１のゲートを低位側電源電
圧ＧＮＤに設定して、両トランジスタをオフ状態として
いる。また、入力バッファ１２１０はオン状態とされて
いる。そして、制御回路１２４０は、抵抗Ｒ２０１と高
位側電源ＶＤＤＱ間のスイッチＳＷ３と、抵抗Ｒ２０２
と低位側電源ＧＮＤ間のスイッチＳＷ４をオンとし、終
端抵抗Ｒ２０１、Ｒ２０２を入出力端子ＤＱに接続され
る線路に接続し、終端回路として動作させる。
【００１３】なお、データ出力時の終端動作との競合を
回避しデータ受信時には終端動作を行い、小占有面積の
回路構成としたアクティブ終端回路として、例えば特開
平９−８３４１１号公報には、出力駆動回路が入出力パ
ッド上の電位を駆動制御している際に、伝送線路を終端
しないようにした半導体集積回路の構成が開示されてい
る。この構成は、入出力パッドに接続される伝送線路を
終端する終端回路を、入力バッファ回路と出力駆動回路
よりなる入出力回路とは別に備えており、図９を参照し
て説明した従来のインタフェース回路とほぼ同等のもの
である。
回避しデータ受信時には終端動作を行い、小占有面積の
回路構成としたアクティブ終端回路として、例えば特開
平９−８３４１１号公報には、出力駆動回路が入出力パ
ッド上の電位を駆動制御している際に、伝送線路を終端
しないようにした半導体集積回路の構成が開示されてい
る。この構成は、入出力パッドに接続される伝送線路を
終端する終端回路を、入力バッファ回路と出力駆動回路
よりなる入出力回路とは別に備えており、図９を参照し
て説明した従来のインタフェース回路とほぼ同等のもの
である。
【００１４】また、米国特許第5,602，494には、データ
送信モード、アクティブ終端モード等として機能する双
方向型のプログラマブルＩ／Ｏセルの構成が開示されて
いる。
送信モード、アクティブ終端モード等として機能する双
方向型のプログラマブルＩ／Ｏセルの構成が開示されて
いる。
【００１５】
【発明が解決しようとする課題】図９を参照して説明し
た上記従来の回路においては、入出力回路は、出力回路
（出力バッファ）と、入力回路（入力バッファ）と、終
端回路とを備えて構成されており、終端回路を出力回路
と別に備えている。出力回路と終端回路という比較的占
有面積の大きな回路をそれぞれ別々に備えた回路構成
は、チップ面積の増大を招く。すなわち、終端回路の個
数が入出力端子の数に対応して増大し、高速信号を入出
力する多ピン構成の半導体集積回路の場合、終端回路と
出力回路の占有する面積が増え、チップ面積が増大す
る。
た上記従来の回路においては、入出力回路は、出力回路
（出力バッファ）と、入力回路（入力バッファ）と、終
端回路とを備えて構成されており、終端回路を出力回路
と別に備えている。出力回路と終端回路という比較的占
有面積の大きな回路をそれぞれ別々に備えた回路構成
は、チップ面積の増大を招く。すなわち、終端回路の個
数が入出力端子の数に対応して増大し、高速信号を入出
力する多ピン構成の半導体集積回路の場合、終端回路と
出力回路の占有する面積が増え、チップ面積が増大す
る。
【００１６】また上記従来の回路においては、線路の信
号源インピーダンスとの不整合から、出力回路での送信
信号が再反射する、という問題点もある。
号源インピーダンスとの不整合から、出力回路での送信
信号が再反射する、という問題点もある。
【００１７】さらに、上記従来の回路においては、入力
バッファに対してチップ外部の基準電圧源から基準電圧
が供給される構成とされている。入力バッファ等におい
ては、論理閾値と基準電圧とが一致することが要求され
ている。しかしながら、チップ外部の基準電圧源から基
準電圧が供給される上記従来の回路においては、チップ
の製造バラツキ等によりその論理閾値がずれると、基準
電圧源からの基準電圧と論理閾値との間に不整合が生
じ、このため、例えば入力回路から内部回路に出力され
る信号のタイミングにずれが生じ、クロックデューティ
エラー、クロックスキュー等のタイミングエラーが発生
することになる。
バッファに対してチップ外部の基準電圧源から基準電圧
が供給される構成とされている。入力バッファ等におい
ては、論理閾値と基準電圧とが一致することが要求され
ている。しかしながら、チップ外部の基準電圧源から基
準電圧が供給される上記従来の回路においては、チップ
の製造バラツキ等によりその論理閾値がずれると、基準
電圧源からの基準電圧と論理閾値との間に不整合が生
じ、このため、例えば入力回路から内部回路に出力され
る信号のタイミングにずれが生じ、クロックデューティ
エラー、クロックスキュー等のタイミングエラーが発生
することになる。
【００１８】したがって、本発明が解決しようとする課
題は、占有面積の増大の抑止低減する終端回路を備えた
入出力回路及び該入出力回路を備えた半導体集積回路を
提供することにある。
題は、占有面積の増大の抑止低減する終端回路を備えた
入出力回路及び該入出力回路を備えた半導体集積回路を
提供することにある。
【００１９】本発明が解決しようとする他の課題は、論
理閾値と基準電圧とを一致させる基準電圧生成回路及び
該基準電圧生成回路を備えた半導体集積回路を提供する
ことにある。
理閾値と基準電圧とを一致させる基準電圧生成回路及び
該基準電圧生成回路を備えた半導体集積回路を提供する
ことにある。
【００２０】
【課題を解決するための手段】前記課題を解決するため
の手段を提供する本発明に係る入出力回路は、入出力端
子と電源間にトランジスタと抵抗よりなる直列回路を少
なくとも含む出力回路が、信号入力時、前記トランジス
タをオンし前記直列回路を、前記入出力端子に接続する
線路の終端回路として動作させる手段を備えている。よ
り詳細には、本発明に係る入出力回路は、一のアスペク
トにおいて、入出力端子に出力端と入力端がそれぞれ接
続された出力回路と入力回路とを備えた入出力回路にお
いて、前記出力回路は、高位側電源と前記入出力端子と
の間に直列に接続されている第１のトランジスタと第１
の抵抗よりなる第１の直列回路と、前記入出力端子と低
位側電源との間に直列に接続されている第２の抵抗と第
２のトランジスタよりなる第２の直列回路と、を備え、
入出力を制御する制御信号を入力し該制御信号に基づ
き、信号入力時には、前記第１及び第２のトランジスタ
をともにオン状態に設定して、前記第１及び第２の直列
回路を、終端回路として動作させ、信号出力時には、前
記入出力端子から出力すべき信号の論理値に応じて、前
記第１及び第２のトランジスタのうち一方をオン、他方
をオフとし、前記第１及び第２の直列回路を、出力バッ
ファとして動作させる制御を行う制御手段を備えてい
る。
の手段を提供する本発明に係る入出力回路は、入出力端
子と電源間にトランジスタと抵抗よりなる直列回路を少
なくとも含む出力回路が、信号入力時、前記トランジス
タをオンし前記直列回路を、前記入出力端子に接続する
線路の終端回路として動作させる手段を備えている。よ
り詳細には、本発明に係る入出力回路は、一のアスペク
トにおいて、入出力端子に出力端と入力端がそれぞれ接
続された出力回路と入力回路とを備えた入出力回路にお
いて、前記出力回路は、高位側電源と前記入出力端子と
の間に直列に接続されている第１のトランジスタと第１
の抵抗よりなる第１の直列回路と、前記入出力端子と低
位側電源との間に直列に接続されている第２の抵抗と第
２のトランジスタよりなる第２の直列回路と、を備え、
入出力を制御する制御信号を入力し該制御信号に基づ
き、信号入力時には、前記第１及び第２のトランジスタ
をともにオン状態に設定して、前記第１及び第２の直列
回路を、終端回路として動作させ、信号出力時には、前
記入出力端子から出力すべき信号の論理値に応じて、前
記第１及び第２のトランジスタのうち一方をオン、他方
をオフとし、前記第１及び第２の直列回路を、出力バッ
ファとして動作させる制御を行う制御手段を備えてい
る。
【００２１】さらに別のアスペクトとして、本発明に係
る基準電圧生成回路は、入力端子からの入力信号と基準
電圧とを差動入力し差動増幅して出力する入力バッファ
に基準電圧を供給する基準電圧生成回路において、高位
側電源と出力端子の間に直列に接続された第１のトラン
ジスタと第１の抵抗よりなる第１の直列回路と、前記出
力端子と低位側電源との間に直列に接続された第２の抵
抗と第２のトランジスタよりなる第２の直列回路を備
え、前記第１及び第２のトランジスタはオンに設定さ
れ、前記出力端子から前記基準電圧が出力される。以下
の説明からも明らかとされるように、上記課題は、特許
請求の範囲の各請求項の発明によっても同様にして解決
される。
る基準電圧生成回路は、入力端子からの入力信号と基準
電圧とを差動入力し差動増幅して出力する入力バッファ
に基準電圧を供給する基準電圧生成回路において、高位
側電源と出力端子の間に直列に接続された第１のトラン
ジスタと第１の抵抗よりなる第１の直列回路と、前記出
力端子と低位側電源との間に直列に接続された第２の抵
抗と第２のトランジスタよりなる第２の直列回路を備
え、前記第１及び第２のトランジスタはオンに設定さ
れ、前記出力端子から前記基準電圧が出力される。以下
の説明からも明らかとされるように、上記課題は、特許
請求の範囲の各請求項の発明によっても同様にして解決
される。
【００２２】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、入出力端子（図１のＤＱ）と電源間に
トランジスタと抵抗よりなる直列回路を含む出力回路
が、該入出力端子から入力回路（図１の１０）への信号
入力時、制御信号に基づき、前記トランジスタをオンと
して前記直列回路を前記入出力端子（ＤＱ）に接続する
線路の終端回路として動作させる制御手段（図１の２
０）を備えている。
する。本発明は、入出力端子（図１のＤＱ）と電源間に
トランジスタと抵抗よりなる直列回路を含む出力回路
が、該入出力端子から入力回路（図１の１０）への信号
入力時、制御信号に基づき、前記トランジスタをオンと
して前記直列回路を前記入出力端子（ＤＱ）に接続する
線路の終端回路として動作させる制御手段（図１の２
０）を備えている。
【００２３】より詳細には、本発明の一実施の形態は、
図１を参照すると、入出力端子に出力端と入力端とがそ
れぞれ接続された出力回路と入力回路とを備えた入出力
回路において、入出力端子（ＤＱ）と高位側電源（ＶＤ
ＤＱ）との間に直列形態に接続された第１のトランジス
タ（ＭＰ１２）と第１の抵抗（Ｒ１３）よりなる第１の
直列回路を備えるともに、入出力端子（ＤＱ）と低位側
電源（ＧＮＤ）との間に直列形態に接続された第２の抵
抗（Ｒ１４）と第２のトランジスタ（ＭＮ１２）よりな
る第２の直列回路とを備え、さらに、入出力を制御する
制御回路（２０）を備えている。
図１を参照すると、入出力端子に出力端と入力端とがそ
れぞれ接続された出力回路と入力回路とを備えた入出力
回路において、入出力端子（ＤＱ）と高位側電源（ＶＤ
ＤＱ）との間に直列形態に接続された第１のトランジス
タ（ＭＰ１２）と第１の抵抗（Ｒ１３）よりなる第１の
直列回路を備えるともに、入出力端子（ＤＱ）と低位側
電源（ＧＮＤ）との間に直列形態に接続された第２の抵
抗（Ｒ１４）と第２のトランジスタ（ＭＮ１２）よりな
る第２の直列回路とを備え、さらに、入出力を制御する
制御回路（２０）を備えている。
【００２４】本発明の一実施の形態において、制御回路
（２０）は、入出力を制御する制御信号に基づき、入力
モードのとき、第１及び第２のトランジスタ（ＭＰ１
２、ＭＮ１２）がオンして、第１及び第２の直列回路
は、入出力端子（ＤＱ）に接続される線路を終端する終
端回路として働き、出力モードのとき、入出力端子（Ｄ
Ｑ）から出力されるデータの論理値に基づき、第１及び
第２のトランジスタ（ＭＰ１２、ＭＮ１２）の一方がオ
ン、他方はオフし、出力バッファとして動作させる制御
を行う。
（２０）は、入出力を制御する制御信号に基づき、入力
モードのとき、第１及び第２のトランジスタ（ＭＰ１
２、ＭＮ１２）がオンして、第１及び第２の直列回路
は、入出力端子（ＤＱ）に接続される線路を終端する終
端回路として働き、出力モードのとき、入出力端子（Ｄ
Ｑ）から出力されるデータの論理値に基づき、第１及び
第２のトランジスタ（ＭＰ１２、ＭＮ１２）の一方がオ
ン、他方はオフし、出力バッファとして動作させる制御
を行う。
【００２５】本発明の一実施の形態において、出力回路
は、第１の直列回路（ＭＰ１２、Ｒ１３）と第２の直列
回路（ＭＮ１２、Ｒ１４）と並列に、制御信号に基づ
き、信号入力時に、その出力がハイインピーダンス状態
に設定される出力駆動回路（ＭＰ１１、抵抗Ｒ１１、抵
抗Ｒ１２、ＭＮ１１よりなる回路で構成される）を備え
ている。
は、第１の直列回路（ＭＰ１２、Ｒ１３）と第２の直列
回路（ＭＮ１２、Ｒ１４）と並列に、制御信号に基づ
き、信号入力時に、その出力がハイインピーダンス状態
に設定される出力駆動回路（ＭＰ１１、抵抗Ｒ１１、抵
抗Ｒ１２、ＭＮ１１よりなる回路で構成される）を備え
ている。
【００２６】このように、本発明の一実施の形態におい
ては、入出力回路の出力回路の少なくとも一部が出力モ
ードのときは出力バッファ、入力モードのときは終端回
路として機能しており、出力回路と終端回路を共通回路
で機能分担する構成としたことにより、出力回路、終端
回路の占有面積の縮減を可能としている。
ては、入出力回路の出力回路の少なくとも一部が出力モ
ードのときは出力バッファ、入力モードのときは終端回
路として機能しており、出力回路と終端回路を共通回路
で機能分担する構成としたことにより、出力回路、終端
回路の占有面積の縮減を可能としている。
【００２７】本発明は別の実施の形態において、終端回
路をなす前記第１及び第２の直列回路と、入出力端子
（ＤＱ）の接続点における無信号時の電圧に等しい電圧
を生成し、基準電圧Ｖrefとして入力回路に供給する構
成とされている。より詳細には、図４を参照すると、入
力端子からの入力信号と基準電圧とを差動入力する入力
バッファに基準電圧を供給する基準電圧生成回路は、高
位側電源（ＶＤＤＱ）と出力ノードをなす基準電圧出力
端の間に、直列形態に接続された第１のトランジスタ
（ＭＰ４１）と第１の抵抗（Ｒ４１）よりなる第１の直
列回路と、前記基準電圧出力端と低位側電源（ＧＮＤ）
との間に、直列形態に接続された第２の抵抗（Ｒ４２）
と第２のトランジスタ（ＭＮ４１）よりなる第２の直列
回路を備え、第１及び第２のトランジスタ（ＭＰ４１、
ＭＮ４１）はオンに設定され、基準電圧出力端から基準
電圧Ｖrefが出力される。
路をなす前記第１及び第２の直列回路と、入出力端子
（ＤＱ）の接続点における無信号時の電圧に等しい電圧
を生成し、基準電圧Ｖrefとして入力回路に供給する構
成とされている。より詳細には、図４を参照すると、入
力端子からの入力信号と基準電圧とを差動入力する入力
バッファに基準電圧を供給する基準電圧生成回路は、高
位側電源（ＶＤＤＱ）と出力ノードをなす基準電圧出力
端の間に、直列形態に接続された第１のトランジスタ
（ＭＰ４１）と第１の抵抗（Ｒ４１）よりなる第１の直
列回路と、前記基準電圧出力端と低位側電源（ＧＮＤ）
との間に、直列形態に接続された第２の抵抗（Ｒ４２）
と第２のトランジスタ（ＭＮ４１）よりなる第２の直列
回路を備え、第１及び第２のトランジスタ（ＭＰ４１、
ＭＮ４１）はオンに設定され、基準電圧出力端から基準
電圧Ｖrefが出力される。
【００２８】本発明の実施の形態において、終端回路に
おける入力端子と終端抵抗との接続点ノードの電圧を基
準電圧として入力回路に供給しているため、基準電圧を
入力端子からの信号の論理閾値の変動に追従させること
ができ、入力信号のタイミングのずれ、エラー等を低減
している。
おける入力端子と終端抵抗との接続点ノードの電圧を基
準電圧として入力回路に供給しているため、基準電圧を
入力端子からの信号の論理閾値の変動に追従させること
ができ、入力信号のタイミングのずれ、エラー等を低減
している。
【００２９】
【実施例】上記した発明の実施の形態についてさらに詳
細に説明すべく、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例に係る入出力回
路を説明するための図であり、図１（ａ）は、入出力回
路の信号送信時（出力モード）、図１（ｂ）は、信号受
信時（入力モード）の回路接続をそれぞれ示している。
出力モード、入力モードは、不図示の上位装置等からの
指示で決定され、入出力を制御する制御信号は、出力モ
ード又は入力モードに応じた論理値に設定される。な
お、この制御信号の生成の仕方等は、本発明の主題とは
直接関係しないためその説明は省略する。
細に説明すべく、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例に係る入出力回
路を説明するための図であり、図１（ａ）は、入出力回
路の信号送信時（出力モード）、図１（ｂ）は、信号受
信時（入力モード）の回路接続をそれぞれ示している。
出力モード、入力モードは、不図示の上位装置等からの
指示で決定され、入出力を制御する制御信号は、出力モ
ード又は入力モードに応じた論理値に設定される。な
お、この制御信号の生成の仕方等は、本発明の主題とは
直接関係しないためその説明は省略する。
【００３０】図１（ａ）を参照すると、データ源３０か
らのデータと、入出力を制御する制御信号とが制御回路
２０に入力されており、制御信号が出力モードを示す時
に、制御回路２０では、データをインバータＩＮＶで反
転した信号を出力する。高位側電源ＶＤＤＱにソースが
共通接続されたＰチャネルＭＯＳトランジスタＭＰ１
１、ＭＰ１２と、ＰチャネルＭＯＳトランジスタＭＰ１
１、ＭＰ１２の各ドレインと入出力端子ＤＱ間にそれぞ
れ接続された抵抗Ｒ１１、Ｒ１３と、低位側電源ＧＮＤ
にソースが共通接続されたＮチャネルＭＯＳトランジス
タＭＮ１１、ＭＮ１２と、ＮチャネルＭＯＳトランジス
タＭＮ１１、ＭＮ１２の各ドレインと入出力端子ＤＱ間
にそれぞれ接続された抵抗Ｒ１２、Ｒ１４とを備え、Ｐ
チャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２の各ゲ
ートとＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１
２の各ゲートには、インバータＩＮＶの出力端が共通に
接続されている。
らのデータと、入出力を制御する制御信号とが制御回路
２０に入力されており、制御信号が出力モードを示す時
に、制御回路２０では、データをインバータＩＮＶで反
転した信号を出力する。高位側電源ＶＤＤＱにソースが
共通接続されたＰチャネルＭＯＳトランジスタＭＰ１
１、ＭＰ１２と、ＰチャネルＭＯＳトランジスタＭＰ１
１、ＭＰ１２の各ドレインと入出力端子ＤＱ間にそれぞ
れ接続された抵抗Ｒ１１、Ｒ１３と、低位側電源ＧＮＤ
にソースが共通接続されたＮチャネルＭＯＳトランジス
タＭＮ１１、ＭＮ１２と、ＮチャネルＭＯＳトランジス
タＭＮ１１、ＭＮ１２の各ドレインと入出力端子ＤＱ間
にそれぞれ接続された抵抗Ｒ１２、Ｒ１４とを備え、Ｐ
チャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２の各ゲ
ートとＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１
２の各ゲートには、インバータＩＮＶの出力端が共通に
接続されている。
【００３１】第１の入力端が入出力端子ＤＱに接続さ
れ、第２の入力端に基準電圧Ｖrefが入力されている入
力バッファ１０は、出力モード時に、オフ状態とされて
いる。
れ、第２の入力端に基準電圧Ｖrefが入力されている入
力バッファ１０は、出力モード時に、オフ状態とされて
いる。
【００３２】データ源３０（信号源）は、出力バッファ
を介して入出力端子ＤＱから出力すべきデータを、制御
回路２０に供給する内部回路（不図示）を表している。
を介して入出力端子ＤＱから出力すべきデータを、制御
回路２０に供給する内部回路（不図示）を表している。
【００３３】入力されるデータがＨｉｇｈレベルのと
き、インバータＩＮＶの出力はＬｏｗレベルとなり、Ｈ
ｉｇｈレベルドライブ用のＰチャネルＭＯＳトランジス
タＭＰ１１、ＭＰ１２がともにオンし（ＮチャネルＭＯ
ＳトランジスタＭＮ１１、ＭＮ１２はオフ）、入出力端
子ＤＱは、並列に接続されている抵抗Ｒ１１、Ｒ１３を
介して、高位側電源ＶＤＤＱ側に充電され、Ｈｉｇｈレ
ベルとなる。
き、インバータＩＮＶの出力はＬｏｗレベルとなり、Ｈ
ｉｇｈレベルドライブ用のＰチャネルＭＯＳトランジス
タＭＰ１１、ＭＰ１２がともにオンし（ＮチャネルＭＯ
ＳトランジスタＭＮ１１、ＭＮ１２はオフ）、入出力端
子ＤＱは、並列に接続されている抵抗Ｒ１１、Ｒ１３を
介して、高位側電源ＶＤＤＱ側に充電され、Ｈｉｇｈレ
ベルとなる。
【００３４】データがＬｏｗレベルのとき、インバータ
ＩＮＶの出力はＨｉｇｈレベルとなり、Ｌｏｗレベルド
ライブ用のＮチャネルＭＯＳトランジスタＭＮ１１、Ｍ
Ｎ１２はともにオンし（ＰチャネルＭＯＳトランジスタ
ＭＰ１１、ＭＰ１２はオフ）、入出力端子ＤＱは、並列
に接続されている抵抗Ｒ１２、Ｒ１４を介して、放電さ
れ、Ｌｏｗレベルとなる。抵抗Ｒ１１と抵抗Ｒ１２、抵
抗Ｒ１３と抵抗Ｒ１４はほぼ等しい抵抗値とされ、例え
ば拡散抵抗もしくは薄膜抵抗（ポリシリコン抵抗）で形
成される。
ＩＮＶの出力はＨｉｇｈレベルとなり、Ｌｏｗレベルド
ライブ用のＮチャネルＭＯＳトランジスタＭＮ１１、Ｍ
Ｎ１２はともにオンし（ＰチャネルＭＯＳトランジスタ
ＭＰ１１、ＭＰ１２はオフ）、入出力端子ＤＱは、並列
に接続されている抵抗Ｒ１２、Ｒ１４を介して、放電さ
れ、Ｌｏｗレベルとなる。抵抗Ｒ１１と抵抗Ｒ１２、抵
抗Ｒ１３と抵抗Ｒ１４はほぼ等しい抵抗値とされ、例え
ば拡散抵抗もしくは薄膜抵抗（ポリシリコン抵抗）で形
成される。
【００３５】なお、終端回路を付加した出力バッファに
おいて、ＰチャネルＭＯＳトランジスタとＮチャネルＭ
ＯＳトランジスタとのサイズの比（例えばチャネル幅Ｗ
PとＷNの比ＷP／ＷN）を固定としたまま、それぞれのチ
ャネル幅の値を小さくすることで、終端回路を付加した
出力バッファの出力電圧を変えることなく、消費電流の
増大を抑えることができる。
おいて、ＰチャネルＭＯＳトランジスタとＮチャネルＭ
ＯＳトランジスタとのサイズの比（例えばチャネル幅Ｗ
PとＷNの比ＷP／ＷN）を固定としたまま、それぞれのチ
ャネル幅の値を小さくすることで、終端回路を付加した
出力バッファの出力電圧を変えることなく、消費電流の
増大を抑えることができる。
【００３６】次に図１（ｂ）を参照すると、入力モード
のとき、制御回路２０は、制御信号を受けて、Ｐチャネ
ルＭＯＳトランジスタＭＰ１１のゲートを高位側電源電
圧ＶＤＤＱ、ＮチャネルＭＯＳトランジスタＭＮ１１の
ゲートを低位側電源電圧ＧＮＤとして、ＭＯＳトランジ
スタＭＰ１１、ＭＮ１１をともにオフ状態とし、Ｐチャ
ネルＭＯＳトランジスタＭＰ１２のゲートを低位側電源
電圧ＧＮＤ、ＮチャネルＭＯＳトランジスタＭＮ１２の
ゲートを高位側電源電圧ＶＤＤＱとして、ＭＯＳトラン
ジスタＭＰ１２、ＭＮ１２をともにオンし、ＭＯＳトラ
ンジスタＭＰ１２、抵抗Ｒ１３、抵抗Ｒ１４、ＭＯＳト
ランジスタＭＮ１２よりなる終端回路（「アクティブ終
端回路」ともいう）をオン状態とし、入出力端子ＤＱに
接続する線路を終端する。
のとき、制御回路２０は、制御信号を受けて、Ｐチャネ
ルＭＯＳトランジスタＭＰ１１のゲートを高位側電源電
圧ＶＤＤＱ、ＮチャネルＭＯＳトランジスタＭＮ１１の
ゲートを低位側電源電圧ＧＮＤとして、ＭＯＳトランジ
スタＭＰ１１、ＭＮ１１をともにオフ状態とし、Ｐチャ
ネルＭＯＳトランジスタＭＰ１２のゲートを低位側電源
電圧ＧＮＤ、ＮチャネルＭＯＳトランジスタＭＮ１２の
ゲートを高位側電源電圧ＶＤＤＱとして、ＭＯＳトラン
ジスタＭＰ１２、ＭＮ１２をともにオンし、ＭＯＳトラ
ンジスタＭＰ１２、抵抗Ｒ１３、抵抗Ｒ１４、ＭＯＳト
ランジスタＭＮ１２よりなる終端回路（「アクティブ終
端回路」ともいう）をオン状態とし、入出力端子ＤＱに
接続する線路を終端する。
【００３７】制御信号とデータ信号を入力とする制御回
路２０は、その基本構成として、制御信号が出力モード
のとき、データ源３０からのデータをインバータで反転
した信号を出力し、ＭＯＳトランジスタＭＰ１１、ＭＰ
１２、ＭＮ１１、ＭＮ１２のゲートに共通に出力し、制
御信号が入力モードを示すとき、ＭＯＳトランジスタＭ
Ｐ１１、ＭＮ１２の各ゲートに高位側電源電圧ＶＤＤＱ
を出力し、ＭＯＳトランジスタＭＰ１２、ＭＮ１１の各
ゲートに低位側電源電圧ＧＮＤを出力する切替を行う回
路構成として構成される。例えば、制御回路２０は、イ
ンバータＩＮＶの出力と高位側電源電圧ＶＤＤＱとを入
力とし、出力が、ＭＯＳトランジスタＭＰ１１、ＭＮ１
２のゲートに共通に接続され、制御信号を選択制御信号
として入力し、この制御信号が出力モードのとき、イン
バータＩＮＶの出力を選択出力し、制御信号が入力モー
ドのとき、高位側電源電圧ＶＤＤＱを選択出力する第１
のセレクタと、インバータＩＮＶの出力と低位側電源電
圧ＧＮＤを入力とし、出力が、ＭＯＳトランジスタＭＰ
１２、ＭＮ１１のゲートに共通に接続され、制御信号を
選択制御信号として入力し、制御信号が出力モードのと
き、インバータＩＮＶの出力を選択出力し、制御信号が
入力モードのとき、低位側電源電圧ＧＮＤを選択出力す
る第２のセレクタと、を備えて構成される。
路２０は、その基本構成として、制御信号が出力モード
のとき、データ源３０からのデータをインバータで反転
した信号を出力し、ＭＯＳトランジスタＭＰ１１、ＭＰ
１２、ＭＮ１１、ＭＮ１２のゲートに共通に出力し、制
御信号が入力モードを示すとき、ＭＯＳトランジスタＭ
Ｐ１１、ＭＮ１２の各ゲートに高位側電源電圧ＶＤＤＱ
を出力し、ＭＯＳトランジスタＭＰ１２、ＭＮ１１の各
ゲートに低位側電源電圧ＧＮＤを出力する切替を行う回
路構成として構成される。例えば、制御回路２０は、イ
ンバータＩＮＶの出力と高位側電源電圧ＶＤＤＱとを入
力とし、出力が、ＭＯＳトランジスタＭＰ１１、ＭＮ１
２のゲートに共通に接続され、制御信号を選択制御信号
として入力し、この制御信号が出力モードのとき、イン
バータＩＮＶの出力を選択出力し、制御信号が入力モー
ドのとき、高位側電源電圧ＶＤＤＱを選択出力する第１
のセレクタと、インバータＩＮＶの出力と低位側電源電
圧ＧＮＤを入力とし、出力が、ＭＯＳトランジスタＭＰ
１２、ＭＮ１１のゲートに共通に接続され、制御信号を
選択制御信号として入力し、制御信号が出力モードのと
き、インバータＩＮＶの出力を選択出力し、制御信号が
入力モードのとき、低位側電源電圧ＧＮＤを選択出力す
る第２のセレクタと、を備えて構成される。
【００３８】入力バッファ１０は、第１の入力端と第２
の入力端にそれぞれ入力される入力信号と基準電圧Ｖre
fを差動増幅する入力段差動対（不図示）を備え、入力
信号が基準電圧Ｖref以上のとき、例えば論理１の信
号、入力信号が基準電圧Ｖrefより小のとき論理０の信
号を出力するバッファ回路よりなり、入力段差動対を駆
動する定電流源を制御信号が出力モードを示すときオフ
する構成としてもよい。
の入力端にそれぞれ入力される入力信号と基準電圧Ｖre
fを差動増幅する入力段差動対（不図示）を備え、入力
信号が基準電圧Ｖref以上のとき、例えば論理１の信
号、入力信号が基準電圧Ｖrefより小のとき論理０の信
号を出力するバッファ回路よりなり、入力段差動対を駆
動する定電流源を制御信号が出力モードを示すときオフ
する構成としてもよい。
【００３９】図２は、本発明の一実施例の制御回路２０
の構成の一具体例を示す図である。この制御回路２０
は、入力される制御信号としてＣ１からＣ３を備えてお
り、制御信号に基づき、出力ドライバ(バッファ)＋終端
回路１５を、データ出力モード、終端動作モード、ハイ
インピーダンス（オープン）状態にそれぞれ設定する。
の構成の一具体例を示す図である。この制御回路２０
は、入力される制御信号としてＣ１からＣ３を備えてお
り、制御信号に基づき、出力ドライバ(バッファ)＋終端
回路１５を、データ出力モード、終端動作モード、ハイ
インピーダンス（オープン）状態にそれぞれ設定する。
【００４０】より詳細には、図２を参照すると、制御回
路２０は、データ源３０からのデータと制御信号Ｃ１の
インバータＩＮＶ１による反転信号を第１、第２の入力
端から入力する否定論理積回路ＮＡＮＤ１と、データ源
３０からのデータと制御信号Ｃ１を第１、第２の入力端
から入力とする否定論理和回路ＮＯＲ１と、ＮＡＮＤ１
の出力と制御信号Ｃ２を第１、第２の入力端から入力す
る排他的論理和回路ＥＸＯＲ１と、ＮＯＲ１の出力と制
御信号Ｃ２を第１、第２の入力端から入力する排他的論
理和回路ＥＸＯＲ３と、ＮＡＮＤ１の出力と制御信号Ｃ
３を第１、第２の入力端から入力する排他的論理和回路
ＥＸＯＲ２と、ＮＯＲ１の出力と制御信号Ｃ３を第１、
第２の入力端から入力する排他的論理和回路ＥＸＯＲ４
と、を備え、ＥＸＯＲ１、ＥＸＯＲ２の出力がＰチャネ
ルＭＯＳトランジスタＭＰ１１、ＭＰ１２のゲートにそ
れぞれ接続され、ＥＸＯＲ３、ＥＸＯＲ４の出力がＮチ
ャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲート
にそれぞれ接続されている。ＭＯＳトランジスタと抵抗
素子の直列回路、すなわち、ＭＰ１１とＲ１１、ＭＮ１
１とＲ１２、ＭＰ１２とＲ１３、ＭＮ１２とＲ１４のそ
れぞれは、ＭＯＳトランジスタオン時の直列回路の抵抗
値が例えば１００オームとなるように設計されている。
路２０は、データ源３０からのデータと制御信号Ｃ１の
インバータＩＮＶ１による反転信号を第１、第２の入力
端から入力する否定論理積回路ＮＡＮＤ１と、データ源
３０からのデータと制御信号Ｃ１を第１、第２の入力端
から入力とする否定論理和回路ＮＯＲ１と、ＮＡＮＤ１
の出力と制御信号Ｃ２を第１、第２の入力端から入力す
る排他的論理和回路ＥＸＯＲ１と、ＮＯＲ１の出力と制
御信号Ｃ２を第１、第２の入力端から入力する排他的論
理和回路ＥＸＯＲ３と、ＮＡＮＤ１の出力と制御信号Ｃ
３を第１、第２の入力端から入力する排他的論理和回路
ＥＸＯＲ２と、ＮＯＲ１の出力と制御信号Ｃ３を第１、
第２の入力端から入力する排他的論理和回路ＥＸＯＲ４
と、を備え、ＥＸＯＲ１、ＥＸＯＲ２の出力がＰチャネ
ルＭＯＳトランジスタＭＰ１１、ＭＰ１２のゲートにそ
れぞれ接続され、ＥＸＯＲ３、ＥＸＯＲ４の出力がＮチ
ャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲート
にそれぞれ接続されている。ＭＯＳトランジスタと抵抗
素子の直列回路、すなわち、ＭＰ１１とＲ１１、ＭＮ１
１とＲ１２、ＭＰ１２とＲ１３、ＭＮ１２とＲ１４のそ
れぞれは、ＭＯＳトランジスタオン時の直列回路の抵抗
値が例えば１００オームとなるように設計されている。
【００４１】制御信号Ｃ１、Ｃ２、Ｃ３と入出力回路の
基本動作は、図３に示すようなものとなる。すなわち、
データ出力モード、終端動作（アクティブターミネーシ
ョン）、ハイインピーダンス（オープン）状態よりな
る。以下に動作を説明する。
基本動作は、図３に示すようなものとなる。すなわち、
データ出力モード、終端動作（アクティブターミネーシ
ョン）、ハイインピーダンス（オープン）状態よりな
る。以下に動作を説明する。
【００４２】（１）データ出力モード（Ｃ１、Ｃ２、Ｃ
３）＝（Ｌ、Ｌ、Ｌ） 制御信号Ｃ２がＬｏｗレベル（Ｌ）のとき、制御信号Ｃ
２を第２の入力端に入力する排他的論理和回路ＥＸＯＲ
１とＥＸＯＲ３は、それぞれの第１の入力端に入力され
る信号の論理値をそのまま出力端から出力する。また制
御信号Ｃ３がＬｏｗレベルのとき、制御信号Ｃ３を第２
の入力端に入力する排他的論理和回路ＥＸＯＲ２とＥＸ
ＯＲ４は、それぞれの第１の入力端に入力される信号の
論理値をそのまま出力端から出力する。
３）＝（Ｌ、Ｌ、Ｌ） 制御信号Ｃ２がＬｏｗレベル（Ｌ）のとき、制御信号Ｃ
２を第２の入力端に入力する排他的論理和回路ＥＸＯＲ
１とＥＸＯＲ３は、それぞれの第１の入力端に入力され
る信号の論理値をそのまま出力端から出力する。また制
御信号Ｃ３がＬｏｗレベルのとき、制御信号Ｃ３を第２
の入力端に入力する排他的論理和回路ＥＸＯＲ２とＥＸ
ＯＲ４は、それぞれの第１の入力端に入力される信号の
論理値をそのまま出力端から出力する。
【００４３】ＥＸＯＲ１とＥＸＯＲ２の第１の入力端に
は否定論理積回路ＮＡＮＤ１の出力が入力され、このＮ
ＡＮＤ１には、Ｌｏｗレベルの制御信号Ｃ１をインバー
タＩＮＶ１で反転した信号であるＨｉｇｈレベルが第２
の入力端に入力されており、ＮＡＮＤ１は、その第１の
入力端に入力されるデータの論理値を反転した信号を出
力する。
は否定論理積回路ＮＡＮＤ１の出力が入力され、このＮ
ＡＮＤ１には、Ｌｏｗレベルの制御信号Ｃ１をインバー
タＩＮＶ１で反転した信号であるＨｉｇｈレベルが第２
の入力端に入力されており、ＮＡＮＤ１は、その第１の
入力端に入力されるデータの論理値を反転した信号を出
力する。
【００４４】ＥＸＯＲ３とＥＸＯＲ４の第１の入力端に
は、ＮＯＲ１の出力が入力され、ＮＯＲ１は、Ｌｏｗレ
ベルの制御信号Ｃ１が第２の入力端に入力されており、
ＮＯＲ１は、その第１の入力端に入力されるデータの論
理値を反転した信号を出力する。したがって、ＥＸＯＲ
１とＥＸＯＲ２、ＥＸＯＲ３とＥＸＯＲ４からは、Ｐチ
ャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２、及びＮ
チャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲー
トに、データ源３０からのデータを反転した信号が供給
される。
は、ＮＯＲ１の出力が入力され、ＮＯＲ１は、Ｌｏｗレ
ベルの制御信号Ｃ１が第２の入力端に入力されており、
ＮＯＲ１は、その第１の入力端に入力されるデータの論
理値を反転した信号を出力する。したがって、ＥＸＯＲ
１とＥＸＯＲ２、ＥＸＯＲ３とＥＸＯＲ４からは、Ｐチ
ャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２、及びＮ
チャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲー
トに、データ源３０からのデータを反転した信号が供給
される。
【００４５】すなわち、データ出力モードのとき、Ｐチ
ャネルＭＯＳトランジスタＭＰ１２はＨｉｇｈレベルド
ライブ用トランジスタ、ＮチャネルＭＯＳトランジスタ
ＭＮ１２はＬｏｗレベルドライブ用のトランジスタとし
て動作し、ＰチャネルＭＯＳトランジスタＭＰ１２と抵
抗Ｒ１３からなる直列回路と、抵抗Ｒ１４とＮチャネル
ＭＯＳトランジスタＭＮ１２からなる直列回路は、Ｐチ
ャネルＭＯＳトランジスタＭＰ１１とＮチャネルＭＯＳ
トランジスタＭＮ１１とともに出力バッファとして機能
する。Ｈｉｇｈレベルドライブ用のＰチャネルＭＯＳト
ランジスタＭＰ１１、ＭＰ１２はそれぞれ抵抗Ｒ１１、
Ｒ１３を介して入出力端子ＤＱに接続され、Ｌｏｗレベ
ルドライブ用のＮチャネルＭＯＳトランジスタＭＮ１
１、ＭＮ１２はそれぞれ抵抗Ｒ１２、Ｒ１４を介して入
出力端子ＤＱに接続される。抵抗Ｒ１１とＲ１２、抵抗
Ｒ１３とＲ１４をほぼ等しくすることによってＨｉｇｈ
レベル出力とＬｏｗレベル出力の場合とで、出力インピ
ーダンスをほぼ等しくすることができ、信号の送信端側
での再反射を防ぎ、信号を歪なく伝送することができ
る。なお、Ｈｉｇｈレベルドライブ用のバイポーラトラ
ンジスタと抵抗からなる直列回路と、Ｌｏｗレベルドラ
イブ用のバイポーラトランジスタと抵抗からなる直列回
路との接続点から出力を取り出す構成とした出力回路と
して、例えば特開平７−８６９０９号公報等の記載が参
照される。
ャネルＭＯＳトランジスタＭＰ１２はＨｉｇｈレベルド
ライブ用トランジスタ、ＮチャネルＭＯＳトランジスタ
ＭＮ１２はＬｏｗレベルドライブ用のトランジスタとし
て動作し、ＰチャネルＭＯＳトランジスタＭＰ１２と抵
抗Ｒ１３からなる直列回路と、抵抗Ｒ１４とＮチャネル
ＭＯＳトランジスタＭＮ１２からなる直列回路は、Ｐチ
ャネルＭＯＳトランジスタＭＰ１１とＮチャネルＭＯＳ
トランジスタＭＮ１１とともに出力バッファとして機能
する。Ｈｉｇｈレベルドライブ用のＰチャネルＭＯＳト
ランジスタＭＰ１１、ＭＰ１２はそれぞれ抵抗Ｒ１１、
Ｒ１３を介して入出力端子ＤＱに接続され、Ｌｏｗレベ
ルドライブ用のＮチャネルＭＯＳトランジスタＭＮ１
１、ＭＮ１２はそれぞれ抵抗Ｒ１２、Ｒ１４を介して入
出力端子ＤＱに接続される。抵抗Ｒ１１とＲ１２、抵抗
Ｒ１３とＲ１４をほぼ等しくすることによってＨｉｇｈ
レベル出力とＬｏｗレベル出力の場合とで、出力インピ
ーダンスをほぼ等しくすることができ、信号の送信端側
での再反射を防ぎ、信号を歪なく伝送することができ
る。なお、Ｈｉｇｈレベルドライブ用のバイポーラトラ
ンジスタと抵抗からなる直列回路と、Ｌｏｗレベルドラ
イブ用のバイポーラトランジスタと抵抗からなる直列回
路との接続点から出力を取り出す構成とした出力回路と
して、例えば特開平７−８６９０９号公報等の記載が参
照される。
【００４６】
（２）終端動作（Ｃ１、Ｃ２、Ｃ３）＝（Ｈ、Ｌ、Ｈ）
制御信号Ｃ１がＨｉｇｈレベル（Ｈ）のとき、インバー
タＩＮＶ１の出力はＬｏｗレベルとなり、否定論理積回
路ＮＡＮＤ１の出力は、データ源３０からのデータの論
理値によらず、Ｈｉｇｈレベル固定となり、また否定論
理和回路ＮＯＲ１の出力はＬｏｗレベル固定となる。
タＩＮＶ１の出力はＬｏｗレベルとなり、否定論理積回
路ＮＡＮＤ１の出力は、データ源３０からのデータの論
理値によらず、Ｈｉｇｈレベル固定となり、また否定論
理和回路ＮＯＲ１の出力はＬｏｗレベル固定となる。
【００４７】制御信号Ｃ２がＬｏｗレベルで、制御信号
Ｃ３がＨｉｇｈレベルの場合、排他的論理和回路ＥＸＯ
Ｒ１とＥＸＯＲ３は、否定論理積回路ＮＡＮＤ１の出力
（Ｈｉｇｈレベル）と、否定論理和回路ＮＯＲ１の出力
（Ｌｏｗレベル）をそのまま、ＰチャネルＭＯＳトラン
ジスタＭＰ１１とＮチャネルＭＯＳトランジスタＭＮ１
１のゲートに出力し、ＥＸＯＲ２とＥＸＯＲ４は、ＮＡ
ＮＤ１の出力の反転信号（Ｌｏｗレベル）と、ＮＯＲ１
の出力の反転信号（Ｈｉｇｈレベル）を、ＰチャネルＭ
ＯＳトランジスタＭＰ１２とＮチャネルＭＯＳトランジ
スタＭＮ１２のゲートに出力する。
Ｃ３がＨｉｇｈレベルの場合、排他的論理和回路ＥＸＯ
Ｒ１とＥＸＯＲ３は、否定論理積回路ＮＡＮＤ１の出力
（Ｈｉｇｈレベル）と、否定論理和回路ＮＯＲ１の出力
（Ｌｏｗレベル）をそのまま、ＰチャネルＭＯＳトラン
ジスタＭＰ１１とＮチャネルＭＯＳトランジスタＭＮ１
１のゲートに出力し、ＥＸＯＲ２とＥＸＯＲ４は、ＮＡ
ＮＤ１の出力の反転信号（Ｌｏｗレベル）と、ＮＯＲ１
の出力の反転信号（Ｈｉｇｈレベル）を、ＰチャネルＭ
ＯＳトランジスタＭＰ１２とＮチャネルＭＯＳトランジ
スタＭＮ１２のゲートに出力する。
【００４８】このため、ＭＯＳトランジスタＭＰ１１と
ＭＮ１１はオフし、ＭＯＳトランジスタＭＰ１２とＭＮ
１２はオンする。すなわち、出力ドライバ＋終端回路１
５における、ＭＯＳトランジスタＭＰ１１と抵抗Ｒ１
１、抵抗Ｒ１２とＭＯＳトランジスタＭＮ１１よりなる
出力バッファの出力をハイインピーダンス状態とし（出
力バッファは出力ディスエーブル状態とされる）、ＭＯ
ＳトランジスタＭＰ１２と抵抗Ｒ１３、抵抗Ｒ１４とＭ
ＯＳトランジスタＭＮ１２よりなる終端回路を動作状態
とする。
ＭＮ１１はオフし、ＭＯＳトランジスタＭＰ１２とＭＮ
１２はオンする。すなわち、出力ドライバ＋終端回路１
５における、ＭＯＳトランジスタＭＰ１１と抵抗Ｒ１
１、抵抗Ｒ１２とＭＯＳトランジスタＭＮ１１よりなる
出力バッファの出力をハイインピーダンス状態とし（出
力バッファは出力ディスエーブル状態とされる）、ＭＯ
ＳトランジスタＭＰ１２と抵抗Ｒ１３、抵抗Ｒ１４とＭ
ＯＳトランジスタＭＮ１２よりなる終端回路を動作状態
とする。
【００４９】（３）ハイインピーダンス状態（Ｃ１、Ｃ
２、Ｃ３）＝（Ｈ、Ｌ、Ｌ） 制御信号Ｃ１がＨｉｇｈレベルのとき、インバータＩＮ
Ｖ１の出力はＬｏｗレベルとなり、否定論理積回路ＮＡ
ＮＤ１の出力は、データ源３０からのデータの論理値に
よらず、Ｈｉｇｈレベルとなり、またＮＯＲ１の出力は
Ｌｏｗレベルとなる。制御信号Ｃ２がＬｏｗレベルで、
制御信号Ｃ３がＬｏｗレベルの場合、ＥＸＯＲ１とＥＸ
ＯＲ２は、ＮＡＮＤ１の出力（Ｈｉｇｈレベル）をその
まま、ＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１
２のゲートに出力し、ＥＸＯＲ３とＥＸＯＲ４は、ＮＯ
Ｒ１の出力（Ｌｏｗレベル）をそのまま、ＮチャネルＭ
ＯＳトランジスタＭＮ１１、ＭＮ１２のゲートに出力す
る。
２、Ｃ３）＝（Ｈ、Ｌ、Ｌ） 制御信号Ｃ１がＨｉｇｈレベルのとき、インバータＩＮ
Ｖ１の出力はＬｏｗレベルとなり、否定論理積回路ＮＡ
ＮＤ１の出力は、データ源３０からのデータの論理値に
よらず、Ｈｉｇｈレベルとなり、またＮＯＲ１の出力は
Ｌｏｗレベルとなる。制御信号Ｃ２がＬｏｗレベルで、
制御信号Ｃ３がＬｏｗレベルの場合、ＥＸＯＲ１とＥＸ
ＯＲ２は、ＮＡＮＤ１の出力（Ｈｉｇｈレベル）をその
まま、ＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１
２のゲートに出力し、ＥＸＯＲ３とＥＸＯＲ４は、ＮＯ
Ｒ１の出力（Ｌｏｗレベル）をそのまま、ＮチャネルＭ
ＯＳトランジスタＭＮ１１、ＭＮ１２のゲートに出力す
る。
【００５０】ＭＯＳトランジスタＭＰ１１、ＭＰ１２
と、ＭＯＳトランジスタＭＮ１１、ＭＮ１２はいずれも
オフ状態となる（ハイインピーダンス状態）。この場
合、ＭＯＳトランジスタＭＰ１２と抵抗Ｒ１３、抵抗Ｒ
１４とＭＯＳトランジスタＭＮ１２よりなる終端回路
は、動作しない。
と、ＭＯＳトランジスタＭＮ１１、ＭＮ１２はいずれも
オフ状態となる（ハイインピーダンス状態）。この場
合、ＭＯＳトランジスタＭＰ１２と抵抗Ｒ１３、抵抗Ｒ
１４とＭＯＳトランジスタＭＮ１２よりなる終端回路
は、動作しない。
【００５１】なお、制御信号Ｃ１、Ｃ２、Ｃ３につい
て、上記以外の組み合わせは、生成されないように、制
御信号Ｃ１、Ｃ２、Ｃ３を生成する回路の側で制御され
る。
て、上記以外の組み合わせは、生成されないように、制
御信号Ｃ１、Ｃ２、Ｃ３を生成する回路の側で制御され
る。
【００５２】上記した実施例では、出力バッファの一部
と終端回路とを回路構成上、共通部として共有し、出力
モードのときは、この共通部は、出力バッファとして機
能し、入力モードのときは、共通部が終端回路として機
能する構成とされており、回路規模、占有面積の増大を
抑止低減している。
と終端回路とを回路構成上、共通部として共有し、出力
モードのときは、この共通部は、出力バッファとして機
能し、入力モードのときは、共通部が終端回路として機
能する構成とされており、回路規模、占有面積の増大を
抑止低減している。
【００５３】図４は、本発明の別の実施例に係る基準電
圧生成回路の構成を示す図である。図４において、終端
回路５０は、図１（ｂ）のトランジスタＭＰ１２、抵抗
Ｒ１３、Ｒ１４、トランジスタＭＮ１２からなる構成に
対応している。
圧生成回路の構成を示す図である。図４において、終端
回路５０は、図１（ｂ）のトランジスタＭＰ１２、抵抗
Ｒ１３、Ｒ１４、トランジスタＭＮ１２からなる構成に
対応している。
【００５４】この実施例の基準電圧生成回路４０は、そ
の回路構成が、前記した実施例の終端回路と同一構成と
されている。すなわち、図４を参照すると、高位側電源
ＶＤＤＱにソースが接続されゲートが低位側電源ＧＮＤ
に接続されたＰチャネルＭＯＳトランジスタＭＰ４１
と、ＰチャネルＭＯＳトランジスタＭＰ４１のドレイン
に一端が接続され他端が基準電圧出力端Ｖrefに接続さ
れた抵抗Ｒ４１と、基準電圧出力端Ｖrefに一端が接続
された抵抗Ｒ４２と、抵抗Ｒ４２の他端にドレインが接
続され、ソースが低位側電源ＧＮＤに接続され、高位側
電源ＶＤＤＱにゲートが接続されたＮチャネルＭＯＳト
ランジスタＭＮ４１とを備えている。基準電圧生成回路
４０から出力される基準電圧Ｖrefは、信号無入力時の
入出力端子ＤＱにおける電圧に等しく、入出力端子ＤＱ
の信号の論理閾値が基準電圧Ｖrefとして与えられる。
の回路構成が、前記した実施例の終端回路と同一構成と
されている。すなわち、図４を参照すると、高位側電源
ＶＤＤＱにソースが接続されゲートが低位側電源ＧＮＤ
に接続されたＰチャネルＭＯＳトランジスタＭＰ４１
と、ＰチャネルＭＯＳトランジスタＭＰ４１のドレイン
に一端が接続され他端が基準電圧出力端Ｖrefに接続さ
れた抵抗Ｒ４１と、基準電圧出力端Ｖrefに一端が接続
された抵抗Ｒ４２と、抵抗Ｒ４２の他端にドレインが接
続され、ソースが低位側電源ＧＮＤに接続され、高位側
電源ＶＤＤＱにゲートが接続されたＮチャネルＭＯＳト
ランジスタＭＮ４１とを備えている。基準電圧生成回路
４０から出力される基準電圧Ｖrefは、信号無入力時の
入出力端子ＤＱにおける電圧に等しく、入出力端子ＤＱ
の信号の論理閾値が基準電圧Ｖrefとして与えられる。
【００５５】ＭＯＳトランジスタＭＰ４１、ＭＮ４１は
オン状態とされ、それぞれのオン抵抗をｒONP、ｒONN、
抵抗Ｒ４１、Ｒ４２の抵抗値をr41、r42とすると、基準
電圧Ｖrefは、 Ｖref={(r42+rONN)/(r41+rONP+r42+rONN)}VDDQ で与えられる。
オン状態とされ、それぞれのオン抵抗をｒONP、ｒONN、
抵抗Ｒ４１、Ｒ４２の抵抗値をr41、r42とすると、基準
電圧Ｖrefは、 Ｖref={(r42+rONN)/(r41+rONP+r42+rONN)}VDDQ で与えられる。
【００５６】r41+ｒONP＝r42+ｒONNのとき、
Ｖref＝VDDQ／２
となる。
【００５７】図４において、入力バッファ１０の基準電
圧Ｖrefの入力端と低位側電源間にバイパスコンデンサ
（パスコン）１１を備えている。このバイパスコンデン
サ（パスコン）１１がチップ内に内蔵されていること
も、この実施例の特徴の一つである。このバイパスコン
デンサ１１は、ＭＯＳキャパシタ等で構成してもよい。
基準電圧生成回路４０から出力される基準電圧Ｖref
は、チップ内部の内部配線により、入力バッファ１０に
供給される。
圧Ｖrefの入力端と低位側電源間にバイパスコンデンサ
（パスコン）１１を備えている。このバイパスコンデン
サ（パスコン）１１がチップ内に内蔵されていること
も、この実施例の特徴の一つである。このバイパスコン
デンサ１１は、ＭＯＳキャパシタ等で構成してもよい。
基準電圧生成回路４０から出力される基準電圧Ｖref
は、チップ内部の内部配線により、入力バッファ１０に
供給される。
【００５８】基準電圧生成回路４０は、入力バッファ１
０、終端回路５０を備えた半導体チップと同一チップ上
に形成されているため、プロセスのばらつきが存在した
場合、論理閾値と基準電圧とは対応しており、ミスマッ
チは生じない。例えば信号無入力時の入出力端子ＤＱで
の電圧は、終端回路５０の製造プロセス、電源電圧、温
度に対するばらつきにより変動するが、本実施例におい
ては、入出力端子ＤＱと終端回路５０の抵抗Ｒ５１、Ｒ
５２との接続点電圧を、基準電圧Ｖrefとしているた
め、基準電圧Ｖrefを、入出力端子ＤＱを伝送される信
号（「ＤＱ信号」という）の論理閾値の変動に追従させ
ることができる。この結果、基準電圧ＶrefとＤＱ信号
の論理閾値とのミスマッチを低減し、入力信号のタイミ
ング精度を改善することができる。また、図９に示した
従来の回路のように、チップ外部に、基準電圧生成回路
を設ける必要がない。
０、終端回路５０を備えた半導体チップと同一チップ上
に形成されているため、プロセスのばらつきが存在した
場合、論理閾値と基準電圧とは対応しており、ミスマッ
チは生じない。例えば信号無入力時の入出力端子ＤＱで
の電圧は、終端回路５０の製造プロセス、電源電圧、温
度に対するばらつきにより変動するが、本実施例におい
ては、入出力端子ＤＱと終端回路５０の抵抗Ｒ５１、Ｒ
５２との接続点電圧を、基準電圧Ｖrefとしているた
め、基準電圧Ｖrefを、入出力端子ＤＱを伝送される信
号（「ＤＱ信号」という）の論理閾値の変動に追従させ
ることができる。この結果、基準電圧ＶrefとＤＱ信号
の論理閾値とのミスマッチを低減し、入力信号のタイミ
ング精度を改善することができる。また、図９に示した
従来の回路のように、チップ外部に、基準電圧生成回路
を設ける必要がない。
【００５９】図５は、本発明の別の実施例の構成を示す
図であり、基準電圧（Ｖref）生成回路の別の構成を示
す図である。図５を参照すると、この実施例の基準電圧
（Ｖref）生成回路は、抵抗Ｒ４１とＲ４２の接続点に
非反転入力端（＋）が接続され、出力端を反転入力端
(−)に接続し、ボルテージフォロワとして機能する演算
増幅器（Opamp）４１を備えている。ボルテージフォロ
ワの出力電圧は、入力バッファ１０に基準電圧Ｖrefと
して供給される。かかる構成により、ノイズ等に対して
も、ボルテージフォロワは、その出力電圧を、非反転入
力端（＋）に入力される基準電圧と等しく保つように制
御し、入力バッファ１０に供給される基準電圧を一定に
保つ。
図であり、基準電圧（Ｖref）生成回路の別の構成を示
す図である。図５を参照すると、この実施例の基準電圧
（Ｖref）生成回路は、抵抗Ｒ４１とＲ４２の接続点に
非反転入力端（＋）が接続され、出力端を反転入力端
(−)に接続し、ボルテージフォロワとして機能する演算
増幅器（Opamp）４１を備えている。ボルテージフォロ
ワの出力電圧は、入力バッファ１０に基準電圧Ｖrefと
して供給される。かかる構成により、ノイズ等に対して
も、ボルテージフォロワは、その出力電圧を、非反転入
力端（＋）に入力される基準電圧と等しく保つように制
御し、入力バッファ１０に供給される基準電圧を一定に
保つ。
【００６０】図６は、本発明の別の実施例の構成を示す
図であり、基準電圧生成回路の別の構成を示す図であ
る。図６を参照すると、この実施例において、基準電圧
生成回路４０の抵抗Ｒ４１とＲ４２の接続点ノードか
ら、入力バッファ１０に基準電圧Ｖrefとして供給され
るととともに、抵抗Ｒ４１とＲ４２の接続点は外部端子
（ピン）Ｖrefに接続されており、他のチップのダミー
の出力回路６０に配線（ＤＱダミー配線）で接続されて
いる。他のチップのダミーの出力回路６０は、基準電圧
を生成する回路として機能することから、基準電圧生成
回路６０として示されている。ダミーの出力回路（基準
電圧生成回路）６０は、入力ノードと出力ノードが接続
されたＣＭＯＳインバータよりなる。より詳しくは、高
位側電源ＶＤＤＱにソースが接続されたＰチャネルＭＯ
ＳトランジスタＭＰ６１と、ＰチャネルＭＯＳトランジ
スタＭＰ６１のドレインとドレインが接続されソースが
低位側電源ＧＮＤに接続されたＮチャネルＭＯＳトラン
ジスタＭＮ６１とを備え、ＭＯＳトランジスタＭＰ６
１、ＭＮ６１のゲートが共通接続された入力ノードは、
出力端子（ＭＯＳトランジスタＭＰ６１、ＭＮ６１の共
通接続されたドレインノード）に接続されている。この
基準電圧生成回路６０の出力電圧は、高位側電源電圧Ｖ
ＤＤＱの１／２とされる。なお、ダミーの出力回路６０
は、ＣＭＯＳインバータに限定されるものでなく、例え
ば高位側電源ＶＤＤＱと出力端子間に直列に接続された
ＰチャネルＭＯＳトランジスタと抵抗と、出力端子と低
位側電源ＧＮＤ間に直列に接続された抵抗とＮチャネル
ＭＯＳトランジスタで構成し、ＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯＳトランジスタのゲートを共通
接続して出力端子に接続する構成としてもよい。
図であり、基準電圧生成回路の別の構成を示す図であ
る。図６を参照すると、この実施例において、基準電圧
生成回路４０の抵抗Ｒ４１とＲ４２の接続点ノードか
ら、入力バッファ１０に基準電圧Ｖrefとして供給され
るととともに、抵抗Ｒ４１とＲ４２の接続点は外部端子
（ピン）Ｖrefに接続されており、他のチップのダミー
の出力回路６０に配線（ＤＱダミー配線）で接続されて
いる。他のチップのダミーの出力回路６０は、基準電圧
を生成する回路として機能することから、基準電圧生成
回路６０として示されている。ダミーの出力回路（基準
電圧生成回路）６０は、入力ノードと出力ノードが接続
されたＣＭＯＳインバータよりなる。より詳しくは、高
位側電源ＶＤＤＱにソースが接続されたＰチャネルＭＯ
ＳトランジスタＭＰ６１と、ＰチャネルＭＯＳトランジ
スタＭＰ６１のドレインとドレインが接続されソースが
低位側電源ＧＮＤに接続されたＮチャネルＭＯＳトラン
ジスタＭＮ６１とを備え、ＭＯＳトランジスタＭＰ６
１、ＭＮ６１のゲートが共通接続された入力ノードは、
出力端子（ＭＯＳトランジスタＭＰ６１、ＭＮ６１の共
通接続されたドレインノード）に接続されている。この
基準電圧生成回路６０の出力電圧は、高位側電源電圧Ｖ
ＤＤＱの１／２とされる。なお、ダミーの出力回路６０
は、ＣＭＯＳインバータに限定されるものでなく、例え
ば高位側電源ＶＤＤＱと出力端子間に直列に接続された
ＰチャネルＭＯＳトランジスタと抵抗と、出力端子と低
位側電源ＧＮＤ間に直列に接続された抵抗とＮチャネル
ＭＯＳトランジスタで構成し、ＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯＳトランジスタのゲートを共通
接続して出力端子に接続する構成としてもよい。
【００６１】この実施例においては、ＤＱ信号の送受を
行う他のチップのダミーの出力回路６０の出力電圧（例
えばＶＤＤＱ／２）を入力バッファ１０の基準電圧とし
て利用している。このため、ＤＱ信号の論理閾値が終端
回路５０だけで決まらない場合にも対応することができ
る。
行う他のチップのダミーの出力回路６０の出力電圧（例
えばＶＤＤＱ／２）を入力バッファ１０の基準電圧とし
て利用している。このため、ＤＱ信号の論理閾値が終端
回路５０だけで決まらない場合にも対応することができ
る。
【００６２】図７は、本発明の別の実施例の構成を示す
図であり、上記したいくつかの実施例の構成を具備した
インタフェース回路の構成が示されている。図７を参照
すると、メモリコントローラ１００とメモリ２００との
間でデータの授受が行われ、メモリコントローラ１００
は、出力バッファ１０１と入力バッファ１１１よりなる
入出力回路（Ｉ／Ｏセル）〜出力バッファ１０４と入力
バッファ１１４よりなる入出力回路（Ｉ／Ｏセル）と、
基準電圧生成回路１４０と、基準電圧生成回路として機
能するダミードライバ１６０とを備えている。
図であり、上記したいくつかの実施例の構成を具備した
インタフェース回路の構成が示されている。図７を参照
すると、メモリコントローラ１００とメモリ２００との
間でデータの授受が行われ、メモリコントローラ１００
は、出力バッファ１０１と入力バッファ１１１よりなる
入出力回路（Ｉ／Ｏセル）〜出力バッファ１０４と入力
バッファ１１４よりなる入出力回路（Ｉ／Ｏセル）と、
基準電圧生成回路１４０と、基準電圧生成回路として機
能するダミードライバ１６０とを備えている。
【００６３】メモリ２００は、出力バッファ２０１と入
力バッファ２１１よりなる入出力回路（Ｉ／Ｏセル）〜
出力バッファ２０４と入力バッファ２１４よりなる入出
力回路（Ｉ／Ｏセル）と、基準電圧生成回路２４０と、
ダミードライバ２６０とを備えている。
力バッファ２１１よりなる入出力回路（Ｉ／Ｏセル）〜
出力バッファ２０４と入力バッファ２１４よりなる入出
力回路（Ｉ／Ｏセル）と、基準電圧生成回路２４０と、
ダミードライバ２６０とを備えている。
【００６４】メモリコントローラ１００において、出力
バッファ１０１〜１０４は、図１、図２等を参照して説
明した終端回路を備えた構成とされており、基準電圧生
成回路１４０は、図６を参照して説明した構成とされ、
複数の入力バッファ１１１〜１１４に基準電圧Ｖrefを
供給するとともに、ＤＱダミー配線を介してメモリ２０
０内のダミードライバ２６０に接続されている。
バッファ１０１〜１０４は、図１、図２等を参照して説
明した終端回路を備えた構成とされており、基準電圧生
成回路１４０は、図６を参照して説明した構成とされ、
複数の入力バッファ１１１〜１１４に基準電圧Ｖrefを
供給するとともに、ＤＱダミー配線を介してメモリ２０
０内のダミードライバ２６０に接続されている。
【００６５】メモリ２００において、出力バッファ２０
１〜２０４は、図１、図２を参照して説明した終端回路
を備えた構成とされており、基準電圧生成回路２４０
は、図６を参照して説明した構成とされ、複数の入力バ
ッファ２１１〜２１４に基準電圧Ｖrefを供給するとと
もに、ＤＱダミー配線を介してメモリコントローラ１０
０内のダミードライバ１６０に接続されている。
１〜２０４は、図１、図２を参照して説明した終端回路
を備えた構成とされており、基準電圧生成回路２４０
は、図６を参照して説明した構成とされ、複数の入力バ
ッファ２１１〜２１４に基準電圧Ｖrefを供給するとと
もに、ＤＱダミー配線を介してメモリコントローラ１０
０内のダミードライバ１６０に接続されている。
【００６６】ダミードライバ１６０、２６０は、図６に
示したダミーの出力回路（入力と出力が接続されたドラ
イバ）よりなる基準電圧生成回路６０から構成されてい
る。
示したダミーの出力回路（入力と出力が接続されたドラ
イバ）よりなる基準電圧生成回路６０から構成されてい
る。
【００６７】本発明のさらに別の実施例に係るメモリ装
置を説明する。図８は、この実施例に係るメモリ装置の
構成を示す図である。図８には、一般に、「Ｐｏｉｎｔ
−ｔｏ−Ｐｏｉｎｔ（ポイント・ツー・ポイント）」と
称呼される方式のメモリバスインタフェースの一例が示
されており、図８（ａ）は、プリント基板の実装状態を
示す斜視図、図８（ｂ）は、図８（ａ）のＸ−Ｘ’線に
沿ったプリント基板のメモリバス（信号配線部）の断面
を模式的に示す図である。
置を説明する。図８は、この実施例に係るメモリ装置の
構成を示す図である。図８には、一般に、「Ｐｏｉｎｔ
−ｔｏ−Ｐｏｉｎｔ（ポイント・ツー・ポイント）」と
称呼される方式のメモリバスインタフェースの一例が示
されており、図８（ａ）は、プリント基板の実装状態を
示す斜視図、図８（ｂ）は、図８（ａ）のＸ−Ｘ’線に
沿ったプリント基板のメモリバス（信号配線部）の断面
を模式的に示す図である。
【００６８】図８（ａ）を参照すると、このメモリ装置
は、プリント基板３００と、プリント基板３００に実装
されているメモリコントローラ３３０と、プリント基板
３００に実装されている第１、第２のコネクタ３４０、
３５０と、第１、第２のコネクタ３４０、３５０にそれ
ぞれ装着されている第１、第２のメモリモジュール３１
０、３２０を備えている。各メモリモジュール３１０、
３２０には、複数のＤＲＡＭ（ダイナミックランダムア
クセスメモリ）３１１、３２１が実装されている。メモ
リコントローラ３３０のデータ、アドレス、コマンドバ
ス端子と、それぞれ対応するＤＲＡＭのデータ、アドレ
ス、コマンドバス端子との間は、データ、アドレス、コ
マンドバス信号配線３０６によって一対一に接続されて
いる。
は、プリント基板３００と、プリント基板３００に実装
されているメモリコントローラ３３０と、プリント基板
３００に実装されている第１、第２のコネクタ３４０、
３５０と、第１、第２のコネクタ３４０、３５０にそれ
ぞれ装着されている第１、第２のメモリモジュール３１
０、３２０を備えている。各メモリモジュール３１０、
３２０には、複数のＤＲＡＭ（ダイナミックランダムア
クセスメモリ）３１１、３２１が実装されている。メモ
リコントローラ３３０のデータ、アドレス、コマンドバ
ス端子と、それぞれ対応するＤＲＡＭのデータ、アドレ
ス、コマンドバス端子との間は、データ、アドレス、コ
マンドバス信号配線３０６によって一対一に接続されて
いる。
【００６９】図８（ｂ）を参照すると、プリント基板３
００は、ＧＮＤ層（グランド層）３０１、信号層３０
２、ＶＤＤ層（電源層）３０３、信号層３０４、ＧＮＤ
層３０５から構成されており、バス信号配線（データ、
アドレス、コマンドバス信号配線）３０６は、信号層３
０２、３０４に配線されている。２つの信号層３０２、
３０４は、それぞれＧＮＤ層３０１、３０５とＶＤＤ層
３０３に挟まれている。また同一層の信号層は、信号配
線と隣の信号配線の間にシールド層３０７が形成されて
おり、信号配線間のクロストークを低減している。
００は、ＧＮＤ層（グランド層）３０１、信号層３０
２、ＶＤＤ層（電源層）３０３、信号層３０４、ＧＮＤ
層３０５から構成されており、バス信号配線（データ、
アドレス、コマンドバス信号配線）３０６は、信号層３
０２、３０４に配線されている。２つの信号層３０２、
３０４は、それぞれＧＮＤ層３０１、３０５とＶＤＤ層
３０３に挟まれている。また同一層の信号層は、信号配
線と隣の信号配線の間にシールド層３０７が形成されて
おり、信号配線間のクロストークを低減している。
【００７０】図８に示した構成において、例えばメモリ
コントローラ３３０のデータ端子に接続される入出力回
路（不図示）、ＤＲＡＭ３１１、３２１のデータ信号の
入出力端子（ＤＱ端子）に接続される入出力回路（不図
示）のうち少なくとも一つは、信号入力時に出力回路の
一部を終端回路として機能させる構成、すなわち図１乃
至図７を参照して説明したいずれかの実施例の構成とさ
れる。また、メモリコントローラ３３０、ＤＲＡＭ３１
１、３２１において、入力信号と基準電圧を差動入力す
る入力バッファに対して基準電圧を供給する基準電圧生
成回路を、図６乃至図８等を参照して説明した構成とし
てもよい。
コントローラ３３０のデータ端子に接続される入出力回
路（不図示）、ＤＲＡＭ３１１、３２１のデータ信号の
入出力端子（ＤＱ端子）に接続される入出力回路（不図
示）のうち少なくとも一つは、信号入力時に出力回路の
一部を終端回路として機能させる構成、すなわち図１乃
至図７を参照して説明したいずれかの実施例の構成とさ
れる。また、メモリコントローラ３３０、ＤＲＡＭ３１
１、３２１において、入力信号と基準電圧を差動入力す
る入力バッファに対して基準電圧を供給する基準電圧生
成回路を、図６乃至図８等を参照して説明した構成とし
てもよい。
【００７１】以上、本発明を上記各実施例に即して説明
したが、本発明は上記実施例にのみ限定されるものでな
く、特許請求の範囲の各請求項の範囲内で当業者であれ
ばなし得る各種変形、修正を含むことは勿論である。例
えば本発明は、ＣＭＯＳプロセスにのみ限定されるもの
でなく、バイポーラデバイスに対しても適用可能であ
る。
したが、本発明は上記実施例にのみ限定されるものでな
く、特許請求の範囲の各請求項の範囲内で当業者であれ
ばなし得る各種変形、修正を含むことは勿論である。例
えば本発明は、ＣＭＯＳプロセスにのみ限定されるもの
でなく、バイポーラデバイスに対しても適用可能であ
る。
【００７２】本発明は、例えばメモリインタフェースに
おいて、双方向の信号としてデータ信号（ＤＱ信号）に
のみ限定されるものでなく、アドレス、制御信号（コマ
ンド信号）等の入力回路、あるいは入出力回路に対して
も、適用可能であることは勿論である。
おいて、双方向の信号としてデータ信号（ＤＱ信号）に
のみ限定されるものでなく、アドレス、制御信号（コマ
ンド信号）等の入力回路、あるいは入出力回路に対して
も、適用可能であることは勿論である。
【００７３】また本発明は、半導体集積回路内の入出力
インタフェース回路にのみ限定されるものでなく、プリ
ント配線基板上に設けられる入出力インタフェース回路
に対しても適用可能であることは勿論である。
インタフェース回路にのみ限定されるものでなく、プリ
ント配線基板上に設けられる入出力インタフェース回路
に対しても適用可能であることは勿論である。
【００７４】さらに、本発明において、入出力端子と電
源間に接続されたトランジスタと抵抗よりなる二つの直
列回路の一方を終端回路として機能させる構成としても
よいことは勿論である。
源間に接続されたトランジスタと抵抗よりなる二つの直
列回路の一方を終端回路として機能させる構成としても
よいことは勿論である。
【００７５】
【発明の効果】以上説明したように、本発明によれば、
出力回路の一部を終端回路と兼用する構成としたことに
より、出力回路とは別に終端回路を設けることを不要と
しており、終端回路と出力回路の占有面積を縮減可能と
する、という効果を奏する。本発明によれば、終端回路
を備えた入出力回路を有する半導体集積回路装置のチッ
プ面積の縮減を可能としている。
出力回路の一部を終端回路と兼用する構成としたことに
より、出力回路とは別に終端回路を設けることを不要と
しており、終端回路と出力回路の占有面積を縮減可能と
する、という効果を奏する。本発明によれば、終端回路
を備えた入出力回路を有する半導体集積回路装置のチッ
プ面積の縮減を可能としている。
【００７６】また本発明によれば、出力回路の出力駆動
トランジスタと出力ノード間に抵抗が挿入されているた
め、出力回路の信号源インピーダンスと伝送線路の特性
インピーダンスとを整合させ、信号出力時の反射信号の
再反射を防ぎ、信号品質を向上している。
トランジスタと出力ノード間に抵抗が挿入されているた
め、出力回路の信号源インピーダンスと伝送線路の特性
インピーダンスとを整合させ、信号出力時の反射信号の
再反射を防ぎ、信号品質を向上している。
【００７７】本発明において、終端回路における信号入
力端子と終端抵抗との接続点ノードの電圧を基準電圧と
しているため、基準電圧を入力信号の論理閾値の変動に
追従させることができ、この結果、基準電圧と入力信号
の論理閾値とのミスマッチを低減し、入力信号のタイミ
ング精度を改善することができる。
力端子と終端抵抗との接続点ノードの電圧を基準電圧と
しているため、基準電圧を入力信号の論理閾値の変動に
追従させることができ、この結果、基準電圧と入力信号
の論理閾値とのミスマッチを低減し、入力信号のタイミ
ング精度を改善することができる。
【図１】本発明の一実施例を説明するための図であり、
（ａ）は出力時、（ｂ）は入力時の構成を示す図であ
る。
（ａ）は出力時、（ｂ）は入力時の構成を示す図であ
る。
【図２】本発明の一実施例の制御回路の構成を示す図で
ある。
ある。
【図３】本発明の一実施例の制御回路の動作を説明する
ための図である。
ための図である。
【図４】本発明の第２の実施例の基準電圧生成回路の構
成を示す図である。
成を示す図である。
【図５】本発明の第３実施例の基準電圧生成回路の構成
を示す図である。
を示す図である。
【図６】本発明の第４の実施例の基準電圧生成回路の構
成を示す図である。
成を示す図である。
【図７】本発明の第５の実施例のインタフェースの一例
を示す図である。
を示す図である。
【図８】本発明の第６の実施例のメモリ装置の一例を示
す図であり、（ａ）は斜視図、（ｂ）はプリント基板の
断面図である。
す図であり、（ａ）は斜視図、（ｂ）はプリント基板の
断面図である。
【図９】終端回路を備えた従来のインタフェースの一例
を示す図である。
を示す図である。
１０ 入力バッファ
１１ バイパスコンデンサ
１５ 出力ドライバ（バッファ）＋終端回路
２０ 制御回路
３０ データ源
４０ 基準電圧生成回路
４１ 演算増幅器（オペアンプ）
５０ 終端回路
６０ 基準電圧生成回路（ダミードライバ）
１００ メモリコントローラ
１０１、１０２、１０３、１０４ 出力バッファ
１１１、１１２、１１３、１１４ 入力バッファ
１４０ 基準電圧生成回路
１６０ 基準電圧生成回路（ダミードライバ）
２００ メモリ
２０１、２０２、２０３、２０４ 出力バッファ
２１１、２１２、２１３、２１４ 入力バッファ
２４０ 基準電圧生成回路
２６０ ダミードライバ
３００ プリント基板
３０１、３０５ ＧＮＤ層
３０２、３０４ 信号層
３０３ ＶＤＤ層
３０６ データ、アドレス、コマンドバス信号配線群
３０７ シールド
３１０ 第１のメモリモジュール
３１１、３２１ ＤＲＡＭ
３２０ 第２のメモリモジュール
３３０ メモリコントローラ
３４０ 第１のコネクタ
３５０ 第２のコネクタ
１１００ 第１の入出力回路
１１１０ 入力バッファ
１１２０ 出力バッファ
１１３０ 制御回路
１１４０ 制御回路
１１５０ データ源
１２００ 第２の入出力回路
１２１０ 入力バッファ
１２２０ 出力バッファ
１２３０ 制御回路
１２４０ 制御回路
１３００ 基準電圧源（Ｖref電源）
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０３Ｋ 19/00 １０１Ｊ
Ｆターム(参考） 5J056 AA04 AA40 BB38 BB51 BB54
CC00 CC04 CC10 DD13 DD28
DD51 EE11 FF08 GG12 HH01
5J069 AA01 AA45 AA55 AA58 BC04
CA75 CA92 FA14 HA10 HA17
HA25 HA29 HA38 KA00 KA01
KA03 KA04 KA11 KA33 QA04
SA00
5J091 AA01 AA45 AA55 AA58 CA75
CA92 FA14 HA10 HA17 HA25
HA29 HA38 KA00 KA01 KA03
KA04 KA11 KA33 QA04 SA00
5J500 AA01 AA45 AA55 AA58 AC75
AC92 AF14 AH10 AH17 AH25
AH29 AH38 AK00 AK01 AK03
AK04 AK11 AK33 AQ04 AS00
CB04
5K029 AA20 JJ08
Claims (25)
- 【請求項１】入出力端子と電源間にトランジスタと抵抗
よりなる直列回路を少なくとも含む出力回路が、 信号入力時、前記トランジスタをオンし、前記直列回路
を、前記入出力端子に接続する線路の終端回路として動
作させる手段を備えている、ことを特徴とする入出力回
路。 - 【請求項２】出力回路が、高位側電源と入出力端子との
間に直列に接続されている第１のトランジスタと第１の
抵抗よりなる第１の直列回路と、 前記入出力端子と低位側電源との間に直列に接続されて
いる第２の抵抗と第２のトランジスタよりなる第２の直
列回路と、 を備え、 前記入出力端子から入力回路への信号入力時、制御信号
に基づき、前記第１及び第２のトランジスタをオンとし
て、前記第１及び第２の直列回路を、前記入出力端子に
接続する線路の終端回路として動作させる制御手段を備
えている、ことを特徴とする入出力回路。 - 【請求項３】請求項２記載の前記入出力回路において、
前記終端回路をなす前記第１及び第２の直列回路と前記
入出力端子の接続点における無信号時の電圧に等しい電
圧を生成し、基準電圧として、前記入力回路に供給する
回路を備えている、ことを特徴とする基準電圧生成回
路。 - 【請求項４】入出力端子に出力端と入力端がそれぞれ接
続された出力回路と入力回路とを備えた入出力回路にお
いて、 前記出力回路は、高位側電源と前記入出力端子との間に
直列に接続されている第１のトランジスタと第１の抵抗
よりなる第１の直列回路と、 前記入出力端子と低位側電源との間に直列に接続されて
いる第２の抵抗と第２のトランジスタよりなる第２の直
列回路と、 を備え、 入出力を制御する制御信号を入力し該制御信号に基づ
き、信号入力時には、前記第１及び第２のトランジスタ
をともにオン状態に設定して、前記第１及び第２の直列
回路を、終端回路として動作させ、 信号出力時には、前記入出力端子から出力すべき信号の
論理値に応じて、前記第１及び第２のトランジスタのう
ち一方をオン、他方をオフとし、前記第１及び第２の直
列回路を、出力バッファとして動作させる制御を行う制
御手段を備えている、ことを特徴とする入出力回路。 - 【請求項５】請求項４記載の前記入力回路が、第１及び
第２の入力端を備え、前記第１の入力端に入力される入
力信号と前記第２の入力端に入力される基準電圧とを差
動入力する構成とされており、 前記入力回路に前記基準電圧を供給する基準電圧生成回
路が、 前記高位側電源と基準電圧出力端との間に直列に接続さ
れている第３のトランジスタと第３の抵抗よりなる第３
の直列回路と、 前記基準電圧出力端と前記低位側電源との間に直列に接
続されている第４の抵抗と第４のトランジスタよりなる
第４の直列回路と、 を備えている、ことを特徴とする基準電圧生成回路。 - 【請求項６】前記出力回路は、前記高位側電源と低位側
電源間に接続された前記第１の直列回路と前記第２の直
列回路と並列に接続され、前記制御信号に基づき、信号
入力時にその出力がハイインピーダンス状態に設定され
る出力駆動回路を備えている、ことを特徴とする、請求
項４記載の入出力回路。 - 【請求項７】請求項４記載の前記入力回路が、第１及び
第２の入力端を備え、前記第１の入力端に入力される入
力信号と前記第２の入力端に入力される基準電圧とを差
動入力する構成とされており、 前記入力回路の基準電圧を入力する第２の入力端と低位
側電源との間に接続されたバイパス用のコンデンサを、
前記入力回路と同一チップ内に備えている、ことを特徴
とする入出力回路。 - 【請求項８】入力端子からの入力信号と基準電圧とを差
動入力する入力回路に前記基準電圧を供給する基準電圧
生成回路において、 高位側電源と基準電圧出力端との間に直列に接続されて
いる第１のトランジスタと第１の抵抗よりなる第１の直
列回路と、 前記基準電圧出力端と低位側電源との間に直列に接続さ
れている第２の抵抗と第２のトランジスタよりなる第２
の直列回路と、 を備え、前記第１及び第２のトランジスタはオン状態に
設定され前記基準電圧出力端から前記基準電圧が出力さ
れる、ことを特徴とする基準電圧生成回路。 - 【請求項９】前記基準電圧出力端から出力される基準電
圧を非反転入力端に受け、出力端が反転入力端に接続さ
れている演算増幅器を備え、 前記演算増幅器の出力端からの出力信号が前記基準電圧
として、前記入力回路に供給される、ことを特徴とす
る、請求項８記載の基準電圧生成回路。 - 【請求項１０】前記基準電圧生成回路の基準電圧出力端
が、出力駆動回路の出力端子に接続されており、前記出
力駆動回路はその入力と出力が接続されている、ことを
特徴とする、請求項５又は８記載の基準電圧生成回路。 - 【請求項１１】直列に接続されている第１のトランジス
タと第１の抵抗とからなる第１の直列回路と、 直列に接続されている第２の抵抗と第２のトランジスタ
とからなる第２の直列回路とが、高位側電源と入出力端
子間に、並列に接続され、 直列に接続されている第３の抵抗と第３のトランジスタ
とからなる第３の直列回路と、 直列に接続されている第４の抵抗と第４のトランジスタ
とからなる第４の直列回路とが、前記入出力端子と低位
側電源間に、並列に接続されてなる出力バッファと、 前記入出力端子に入力端が接続されている入力バッファ
と、 入出力を制御する制御信号と、前記入出力端子から出力
すべき信号とを入力とし、前記制御信号に基づき、信号
出力時、前記入出力端子から出力すべき前記信号の論理
を反転した信号を、前記第１乃至第４のトランジスタの
制御端子に共通に供給し、 信号入力時、前記第１及び第３のトランジスタの制御端
子には、高位側電源電圧と低位側電源電圧のうち前記第
１及び第３のトランジスタをともにオフ状態とする電圧
をそれぞれ供給し、前記第２及び第４のトランジスタの
制御端子には、前記高位側電源電圧と前記低位側電源電
圧のうち前記第２及び第４のトランジスタをともにオン
状態とする電圧をそれぞれ供給する制御を行う制御回路
と、 を備えている、ことを特徴とする半導体集積回路。 - 【請求項１２】前記入力バッファが、第１の入力端と第
２の入力端を備え、前記第１の入力端と前記第２の入力
端より前記入出力端子からの入力信号と基準電圧とを差
動入力する構成とされ、 前記入力バッファの前記第２の入力端に前記基準電圧を
供給する基準電圧生成回路を備え、 前記基準電圧生成回路が、 前記高位側電源と基準電圧出力端との間に直列に接続さ
れている第５のトランジスタと第５の抵抗よりなる第５
の直列回路と、 前記基準電圧出力端と前記低位側電源との間に直列に接
続されている第６の抵抗と第６のトランジスタよりなる
第６の直列回路と、 を備え、 前記第５及び第６のトランジスタがオン状態とされ前記
基準電圧出力端から基準電圧が出力される、ことを特徴
とする、請求項１１記載の半導体集積回路。 - 【請求項１３】前記基準電圧出力端が非反転入力端に接
続されており、出力端が反転入力端に接続されてなる演
算増幅器を備え、 前記演算増幅器の出力端からの出力電圧が前記基準電圧
として前記入力回路に供給される、ことを特徴とする、
請求項１２記載の半導体集積回路。 - 【請求項１４】前記入力バッファの前記基準電圧を入力
とする第２の入力端と前記低位側電源との間に接続され
たバイパス用のコンデンサをチップ内に備えている、こ
とを特徴とする、請求項１２又は１３記載の半導体集積
回路。 - 【請求項１５】請求項３、５、８、９のいずれか一に記
載の基準電圧生成回路を具備した半導体集積回路との間
で信号の送受が行われる半導体集積回路であって、 入力と出力が接続された出力駆動回路を備え、 前記出力駆動回路の出力端子が、前記基準電圧生成回路
の基準電圧出力端に接続される、ことを特徴とする、半
導体集積回路。 - 【請求項１６】請求項１２記載の半導体集積回路との間
で信号の送受が行われる半導体集積回路であって、 入力と出力が接続された出力駆動回路を備え、 前記出力駆動回路の出力端子が、請求項１２記載の半導
体集積回路の前記基準電圧生成回路の基準電圧出力端に
接続される、ことを特徴とする、半導体集積回路。 - 【請求項１７】前記第１及び第２のトランジスタが第１
導電型のトランジスタよりなり、前記第３及び第４のト
ランジスタが第２導電型のトランジスタよりなる、こと
を特徴とする、請求項１１記載の半導体集積回路。 - 【請求項１８】前記第５のトランジスタが第１導電型の
トランジスタよりなり、前記第６のトランジスタが第２
導電型のトランジスタよりなる、ことを特徴とする、請
求項１２記載の半導体集積回路。 - 【請求項１９】請求項１２記載の半導体集積回路の一つ
の前記基準電圧生成回路の基準電圧出力端から出力され
る基準電圧が、前記基準電圧生成回路と同一チップ上に
設けられている複数の前記入力バッファに対して、共通
に供給される、ことを特徴とする半導体集積回路。 - 【請求項２０】請求項１２記載の半導体集積回路が、入
力と出力が接続された出力駆動回路を備えており、 前記出力駆動回路の出力端子は、請求項１２記載の前記
半導体集積回路と信号の送受を行う他の半導体集積回路
に設けられている基準電圧出力端に接続されており、 前記他の半導体集積回路が、請求項１２記載の基準電圧
生成回路を備えている、ことを特徴とする半導体集積回
路。 - 【請求項２１】前記出力駆動回路がＣＭＯＳインバータ
よりなる、ことを特徴とする、請求項１６又は２０記載
の半導体集積回路。 - 【請求項２２】前記制御回路は、内部回路からのデータ
と、第１の制御信号をインバータで反転した信号とをそ
れぞれ第１、第２の入力端から入力する否定論理積回路
と、 前記データと、前記第１の制御信号とをそれぞれ第１、
第２の入力端から入力とする否定論理和回路と、 前記否定論理積回路の出力信号と、第２の制御信号とを
それぞれ第１、第２の入力端から入力する第１の排他的
論理和回路と、 前記否定論理積回路の出力信号と、第３の制御信号とを
それぞれ第１、第２の入力端から入力する第２の排他的
論理和回路と、 前記否定論理和回路の出力信号と、前記第２の制御信号
とをそれぞれ第１、第２の入力端から入力する第３の排
他的論理和回路と、 前記否定論理和回路の出力信号と、前記第３の制御信号
とをそれぞれ第１、第２の入力端から入力する第４の排
他的論理和回路と、 を備え、 前記第１、前記第２の排他的論理和回路の出力信号が、
前記第１、第２のトランジスタの制御端子にそれぞれ入
力され、 前記第３、第４の排他的論理和回路の出力が、前記第
３、第４のトランジスタの制御端子にそれぞれ入力さ
れ、 前記第１乃至第３の制御信号に基づき、前記出力回路
は、 前記第１及び第２のトランジスタがＨｉｇｈレベル駆動
用、前記第３及び第４のトランジスタがＬｏｗレベル駆
動用のトランジスタとして動作するデータ出力モード、 前記第１及び第３のトランジスタがオフし前記第２及び
第４のトランジスタがオンするアクティブ終端モード、
及び、 前記第１乃至第４のトランジスタがオフするハイインピ
ーダンス状態のうち少なくともいずれか一に設定され
る、ことを特徴とする、請求項１１記載の半導体集積回
路。 - 【請求項２３】請求項１、２、４、６、及び７のいずれ
か一に記載の入出力回路を備えたメモリ装置。 - 【請求項２４】請求項３、５、８、９、及び１０のいず
れか一に記載の基準電圧生成回路を備えたメモリ装置。 - 【請求項２５】請求項１１乃至２２のいずれか一に記載
の半導体集積回路を備えたメモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001331397A JP3721117B2 (ja) | 2001-10-29 | 2001-10-29 | 入出力回路と基準電圧生成回路及び半導体集積回路 |
| US10/279,817 US6853213B2 (en) | 2001-10-29 | 2002-10-25 | Input/output circuit, reference-voltage generating circuit, and semiconductor integrated circuit |
| KR1020020066185A KR100544939B1 (ko) | 2001-10-29 | 2002-10-29 | 입출력 회로, 기준 전압 생성 회로, 반도체 집적 회로 및메모리 장치 |
| US11/000,005 US7038498B2 (en) | 2001-10-29 | 2004-12-01 | Input/output circuit, reference-voltage generating circuit, and semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001331397A JP3721117B2 (ja) | 2001-10-29 | 2001-10-29 | 入出力回路と基準電圧生成回路及び半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003133943A true JP2003133943A (ja) | 2003-05-09 |
| JP3721117B2 JP3721117B2 (ja) | 2005-11-30 |
Family
ID=19146983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001331397A Expired - Fee Related JP3721117B2 (ja) | 2001-10-29 | 2001-10-29 | 入出力回路と基準電圧生成回路及び半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6853213B2 (ja) |
| JP (1) | JP3721117B2 (ja) |
| KR (1) | KR100544939B1 (ja) |
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006129421A (ja) * | 2004-11-01 | 2006-05-18 | Hynix Semiconductor Inc | オンダイターミネーション回路を備えた半導体メモリ素子 |
| JP2006162828A (ja) * | 2004-12-06 | 2006-06-22 | Seiko Epson Corp | 電気光学装置の駆動回路、電気光学装置および電子機器 |
| US7215128B2 (en) | 2005-01-19 | 2007-05-08 | Elpida Memory, Inc. | Output circuit for semiconductor device, semiconductor device having output circuit, and method of adjusting characteristics of output circuit |
| JP2007306569A (ja) * | 2006-05-10 | 2007-11-22 | Samsung Electronics Co Ltd | 基準電圧発生回路及びこれを含むシステム並びに基準電圧発生方法 |
| US7382152B2 (en) | 2003-10-23 | 2008-06-03 | Nec Electronics Corporation | I/O interface circuit of integrated circuit |
| JP2008228332A (ja) * | 2008-04-14 | 2008-09-25 | Elpida Memory Inc | 半導体装置の出力回路及びこれを備える半導体装置、並びに、出力回路の特性調整方法 |
| US7508242B2 (en) | 2006-03-31 | 2009-03-24 | Oki Semiconductor Co., Ltd. | Driving circuit that eliminates effects of ambient temperature variations and increases driving capacity |
| JP2009071799A (ja) * | 2007-09-10 | 2009-04-02 | Hynix Semiconductor Inc | バッファ回路 |
| US7612579B2 (en) | 2006-08-29 | 2009-11-03 | Elpida Memory, Inc. | Output circuit of semiconductor device and semiconductor device including thereof |
| JP2009302822A (ja) * | 2008-06-12 | 2009-12-24 | Fujitsu Microelectronics Ltd | 終端抵抗調整回路およびバスシステム |
| US7716401B2 (en) * | 2004-03-08 | 2010-05-11 | Samsung Electronics Co., Ltd. | Memory module capable of improving the integrity of signals transmitted through a data bus and a command/address bus, and a memory system including the same |
| JP2010529759A (ja) * | 2007-06-08 | 2010-08-26 | モーセッド・テクノロジーズ・インコーポレイテッド | 入力／出力バッファの動作インピーダンス制御 |
| JP2010226762A (ja) * | 2010-06-07 | 2010-10-07 | Renesas Electronics Corp | Ａ／ｄ変換回路を内蔵した半導体集積回路 |
| JP2011015391A (ja) * | 2009-06-30 | 2011-01-20 | Intel Corp | 入出力終端電圧基準設定の簡易化方法およびシステム |
| US7996590B2 (en) | 2004-12-30 | 2011-08-09 | Samsung Electronics Co., Ltd. | Semiconductor memory module and semiconductor memory system having termination resistor units |
| WO2011135644A1 (ja) * | 2010-04-27 | 2011-11-03 | パナソニック株式会社 | 入出力回路、半導体制御システム、および入出力回路の制御方法 |
| WO2012157031A1 (ja) * | 2011-05-13 | 2012-11-22 | パナソニック株式会社 | 信号電位変換回路 |
| US8335115B2 (en) | 2004-12-30 | 2012-12-18 | Samsung Electronics Co., Ltd. | Semiconductor memory module and semiconductor memory system having termination resistor units |
| JP2014014152A (ja) * | 2013-09-05 | 2014-01-23 | Renesas Electronics Corp | 半導体集積回路 |
| JP2014027657A (ja) * | 2012-07-24 | 2014-02-06 | Analog Devices Inc | 高速シリアルトランスミッタ用のアーキテクチャ |
| JP2019012544A (ja) * | 2015-09-24 | 2019-01-24 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 調節可能な電圧および終端を持つメモリインタフェースおよび使用の方法 |
| WO2020196173A1 (ja) * | 2019-03-22 | 2020-10-01 | ローム株式会社 | 半導体集積回路 |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3808026B2 (ja) * | 2002-10-23 | 2006-08-09 | 株式会社ルネサステクノロジ | 半導体装置 |
| DE10261386A1 (de) * | 2002-12-30 | 2004-07-08 | Robert Bosch Gmbh | Vorrichtung für einen Leitungsabschluss von Zweidraht-Leitungen |
| US6924660B2 (en) | 2003-09-08 | 2005-08-02 | Rambus Inc. | Calibration methods and circuits for optimized on-die termination |
| US7030644B2 (en) * | 2004-02-03 | 2006-04-18 | International Business Machines Corporation | Low reflection driver for a high speed simultaneous bidirectional data bus |
| US7020818B2 (en) * | 2004-03-08 | 2006-03-28 | Intel Corporation | Method and apparatus for PVT controller for programmable on die termination |
| KR100753032B1 (ko) * | 2004-07-14 | 2007-08-30 | 주식회사 하이닉스반도체 | 입력단 회로 |
| JP4537145B2 (ja) * | 2004-07-30 | 2010-09-01 | 富士通株式会社 | インタフェイス回路及びその構成方法 |
| US7092312B2 (en) * | 2004-08-03 | 2006-08-15 | Micron Technology, Inc. | Pre-emphasis for strobe signals in memory device |
| US7205789B1 (en) * | 2004-08-26 | 2007-04-17 | Chris Karabatsos | Termination arrangement for high speed data rate multi-drop data bit connections |
| DE102004042173B4 (de) * | 2004-08-31 | 2008-12-18 | Qimonda Ag | DQS-Signalling in DDR-III-Speichersystemen ohne Präambel |
| KR100549869B1 (ko) * | 2004-10-18 | 2006-02-06 | 삼성전자주식회사 | 의사 차동 출력 버퍼, 이를 이용한 메모리 칩 및 메모리시스템 |
| US20060197549A1 (en) * | 2005-03-04 | 2006-09-07 | Nygren Aaron J | Chip to chip interface including assymetrical transmission impedances |
| JP2006279273A (ja) * | 2005-03-28 | 2006-10-12 | Oki Electric Ind Co Ltd | インタフェース回路 |
| KR100675886B1 (ko) * | 2005-03-29 | 2007-02-02 | 주식회사 하이닉스반도체 | 전압레벨 검출회로 |
| US7262630B1 (en) * | 2005-08-01 | 2007-08-28 | Lattice Semiconductor Corporation | Programmable termination for single-ended and differential schemes |
| JP2007067096A (ja) * | 2005-08-30 | 2007-03-15 | Fujitsu Ltd | 半導体装置 |
| US7439760B2 (en) | 2005-12-19 | 2008-10-21 | Rambus Inc. | Configurable on-die termination |
| JP4881632B2 (ja) * | 2006-03-01 | 2012-02-22 | エルピーダメモリ株式会社 | 出力回路 |
| JP2008042376A (ja) * | 2006-08-03 | 2008-02-21 | Fujitsu Ltd | 双方向伝送回路及び送受信素子 |
| US7446558B2 (en) * | 2006-09-29 | 2008-11-04 | Mediatek Inc. | High speed IO buffer |
| KR100910869B1 (ko) * | 2007-06-08 | 2009-08-06 | 주식회사 하이닉스반도체 | 테스트시 필요한 채널의 갯수를 줄인 반도체 메모리장치 |
| US7764082B2 (en) * | 2007-11-20 | 2010-07-27 | Montage Technology Group Limited | On-die termination circuit |
| US7973552B2 (en) * | 2007-12-04 | 2011-07-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | On-die terminators formed of coarse and fine resistors |
| JP5059580B2 (ja) * | 2007-12-20 | 2012-10-24 | ルネサスエレクトロニクス株式会社 | 終端回路 |
| KR100930414B1 (ko) * | 2008-05-08 | 2009-12-08 | 주식회사 하이닉스반도체 | 데이터 출력 장치 |
| US7710144B2 (en) * | 2008-07-01 | 2010-05-04 | International Business Machines Corporation | Controlling for variable impedance and voltage in a memory system |
| US8089813B2 (en) * | 2008-07-18 | 2012-01-03 | International Business Machines Corporation | Controllable voltage reference driver for a memory system |
| US7932705B2 (en) * | 2008-07-24 | 2011-04-26 | International Business Machines Corporation | Variable input voltage regulator |
| KR20100043971A (ko) * | 2008-10-21 | 2010-04-29 | 삼성전자주식회사 | 출력신호의 전압 스윙을 조절할 수 있는 출력 회로, 이를 포함하는 반도체 장치, 및 반도체 장치들을 포함하는 통신 시스템 |
| JP5390310B2 (ja) | 2009-09-08 | 2014-01-15 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP5346259B2 (ja) | 2009-09-08 | 2013-11-20 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP5363252B2 (ja) * | 2009-09-09 | 2013-12-11 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| KR20110027387A (ko) * | 2009-09-10 | 2011-03-16 | 삼성전자주식회사 | 송수신 시스템, 이 시스템의 반도체 장치, 및 이 시스템의 데이터 송수신 방법 |
| KR101086875B1 (ko) * | 2009-09-30 | 2011-11-25 | 주식회사 하이닉스반도체 | 데이터 전송회로 및 이를 포함하는 반도체 장치 |
| US8570064B1 (en) * | 2011-11-11 | 2013-10-29 | Altera Corporation | Methods and systems for programmable implementation of on-chip termination calibration |
| KR101393932B1 (ko) * | 2011-12-08 | 2014-05-12 | 진옥상 | 소신호 버퍼증폭회로 |
| US8803551B2 (en) * | 2012-07-30 | 2014-08-12 | Infineon Technologies Austria Ag | Low supply voltage logic circuit |
| KR20140029815A (ko) * | 2012-08-30 | 2014-03-11 | 에스케이하이닉스 주식회사 | 멀티 칩 반도체 장치 |
| CN106158006B (zh) * | 2015-04-14 | 2019-05-17 | 中芯国际集成电路制造(上海)有限公司 | 输出缓冲器 |
| KR20170007969A (ko) * | 2015-07-13 | 2017-01-23 | 에스케이하이닉스 주식회사 | 고속 통신을 위한 인터페이스 회로 및 이를 포함하는 시스템 |
| US9564185B1 (en) * | 2015-09-10 | 2017-02-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US9755644B2 (en) * | 2015-09-30 | 2017-09-05 | Lapis Semiconductor Co., Ltd. | Interface circuit |
| US9917589B2 (en) | 2016-02-02 | 2018-03-13 | Samsung Electronics Co., Ltd. | Transmitter circuit and receiver circuit for operating under low voltage |
| CN105846800A (zh) * | 2016-03-21 | 2016-08-10 | 深圳市紫光同创电子有限公司 | Fpga芯片及其端接电阻复用方法、端接电阻复用电路 |
| KR102529187B1 (ko) * | 2016-03-31 | 2023-05-04 | 삼성전자주식회사 | 복수의 통신 규격들을 지원하는 수신 인터페이스 회로 및 이를 포함하는 메모리 시스템 |
| US11757489B2 (en) * | 2021-08-12 | 2023-09-12 | Advanced Micro Devices, Inc. | Noise mitigation in single ended links |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4859877A (en) * | 1988-01-04 | 1989-08-22 | Gte Laboratories Incorporated | Bidirectional digital signal transmission system |
| JP2665517B2 (ja) | 1989-09-29 | 1997-10-22 | 株式会社日立製作所 | 終端回路 |
| US5831467A (en) * | 1991-11-05 | 1998-11-03 | Monolithic System Technology, Inc. | Termination circuit with power-down mode for use in circuit module architecture |
| JPH0786909A (ja) | 1993-06-30 | 1995-03-31 | Nec Corp | 半導体集積回路の出力回路 |
| JPH08162942A (ja) * | 1994-11-29 | 1996-06-21 | Mitsubishi Electric Corp | 出力回路、入力回路、およびこれらを用いた入出力インタフェースシステム |
| JPH08162930A (ja) | 1994-12-02 | 1996-06-21 | Matsushita Electric Ind Co Ltd | 入力回路 |
| US5602494A (en) | 1995-03-09 | 1997-02-11 | Honeywell Inc. | Bi-directional programmable I/O cell |
| JPH0983411A (ja) | 1995-09-14 | 1997-03-28 | Toshiba Microelectron Corp | 半導体集積回路 |
| US5585744A (en) * | 1995-10-13 | 1996-12-17 | Cirrus Logic, Inc. | Circuits systems and methods for reducing power loss during transfer of data across a conductive line |
| US5848101A (en) * | 1996-01-25 | 1998-12-08 | Cirrus Logic, Inc. | Circuits systems and methods for reducing power loss during transfer of data across an I/O bus |
| WO1998051046A1 (en) * | 1997-05-07 | 1998-11-12 | California Micro Devices Corporation | Active termination circuit and method therefor |
| JPH1185345A (ja) * | 1997-09-02 | 1999-03-30 | Toshiba Corp | 入出力インターフェース回路及び半導体システム |
| US6054881A (en) * | 1998-01-09 | 2000-04-25 | Advanced Micro Devices, Inc. | Input/output (I/O) buffer selectively providing resistive termination for a transmission line coupled thereto |
| US6625206B1 (en) * | 1998-11-25 | 2003-09-23 | Sun Microsystems, Inc. | Simultaneous bidirectional data transmission system and method |
| US6411122B1 (en) * | 2000-10-27 | 2002-06-25 | Intel Corporation | Apparatus and method for dynamic on-die termination in an open-drain bus architecture system |
-
2001
- 2001-10-29 JP JP2001331397A patent/JP3721117B2/ja not_active Expired - Fee Related
-
2002
- 2002-10-25 US US10/279,817 patent/US6853213B2/en not_active Expired - Lifetime
- 2002-10-29 KR KR1020020066185A patent/KR100544939B1/ko active IP Right Grant
-
2004
- 2004-12-01 US US11/000,005 patent/US7038498B2/en not_active Expired - Lifetime
Cited By (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7382152B2 (en) | 2003-10-23 | 2008-06-03 | Nec Electronics Corporation | I/O interface circuit of integrated circuit |
| US7589554B2 (en) | 2003-10-23 | 2009-09-15 | Nec Electronics Corporation | I/O interface circuit of intergrated circuit |
| US7716401B2 (en) * | 2004-03-08 | 2010-05-11 | Samsung Electronics Co., Ltd. | Memory module capable of improving the integrity of signals transmitted through a data bus and a command/address bus, and a memory system including the same |
| US8117363B2 (en) | 2004-03-08 | 2012-02-14 | Samsung Electronics Co., Ltd. | Memory module capable of improving the integrity of signals transmitted through a data bus and a command/address bus, and a memory system including the same |
| JP2006129421A (ja) * | 2004-11-01 | 2006-05-18 | Hynix Semiconductor Inc | オンダイターミネーション回路を備えた半導体メモリ素子 |
| JP2006162828A (ja) * | 2004-12-06 | 2006-06-22 | Seiko Epson Corp | 電気光学装置の駆動回路、電気光学装置および電子機器 |
| JP4517837B2 (ja) * | 2004-12-06 | 2010-08-04 | セイコーエプソン株式会社 | 電気光学装置の駆動回路、電気光学装置および電子機器 |
| US8335115B2 (en) | 2004-12-30 | 2012-12-18 | Samsung Electronics Co., Ltd. | Semiconductor memory module and semiconductor memory system having termination resistor units |
| US7996590B2 (en) | 2004-12-30 | 2011-08-09 | Samsung Electronics Co., Ltd. | Semiconductor memory module and semiconductor memory system having termination resistor units |
| US7808270B2 (en) | 2005-01-19 | 2010-10-05 | Elpida Memory, Inc. | Output circuit for semiconductor device, semiconductor device having output circuit, and method of adjusting characteristics of output circuit |
| US7215128B2 (en) | 2005-01-19 | 2007-05-08 | Elpida Memory, Inc. | Output circuit for semiconductor device, semiconductor device having output circuit, and method of adjusting characteristics of output circuit |
| US9047986B2 (en) | 2005-01-19 | 2015-06-02 | Ps4 Luxco S.A.R.L. | Output circuit for semiconductor device, semiconductor device having output circuit, and method of adjusting characteristics of output circuit |
| US7495453B2 (en) | 2005-01-19 | 2009-02-24 | Elpida Memory, Inc. | Output circuit for semiconductor device, semiconductor device having output circuit, and method of adjusting characteristics of output circuit |
| US8198911B2 (en) | 2005-01-19 | 2012-06-12 | Elpida Memory, Inc. | Output circuit for semiconductor device, semiconductor device having output circuit, and method of adjusting characteristics of output circuit |
| US7508242B2 (en) | 2006-03-31 | 2009-03-24 | Oki Semiconductor Co., Ltd. | Driving circuit that eliminates effects of ambient temperature variations and increases driving capacity |
| JP2007306569A (ja) * | 2006-05-10 | 2007-11-22 | Samsung Electronics Co Ltd | 基準電圧発生回路及びこれを含むシステム並びに基準電圧発生方法 |
| US7612579B2 (en) | 2006-08-29 | 2009-11-03 | Elpida Memory, Inc. | Output circuit of semiconductor device and semiconductor device including thereof |
| JP2010529759A (ja) * | 2007-06-08 | 2010-08-26 | モーセッド・テクノロジーズ・インコーポレイテッド | 入力／出力バッファの動作インピーダンス制御 |
| US8847623B2 (en) | 2007-06-08 | 2014-09-30 | Conversant Intellectual Property Management Inc. | Dynamic impedance control for input/output buffers |
| JP2009071799A (ja) * | 2007-09-10 | 2009-04-02 | Hynix Semiconductor Inc | バッファ回路 |
| JP4618602B2 (ja) * | 2008-04-14 | 2011-01-26 | エルピーダメモリ株式会社 | 半導体装置 |
| JP2008228332A (ja) * | 2008-04-14 | 2008-09-25 | Elpida Memory Inc | 半導体装置の出力回路及びこれを備える半導体装置、並びに、出力回路の特性調整方法 |
| JP2009302822A (ja) * | 2008-06-12 | 2009-12-24 | Fujitsu Microelectronics Ltd | 終端抵抗調整回路およびバスシステム |
| JP2011015391A (ja) * | 2009-06-30 | 2011-01-20 | Intel Corp | 入出力終端電圧基準設定の簡易化方法およびシステム |
| WO2011135644A1 (ja) * | 2010-04-27 | 2011-11-03 | パナソニック株式会社 | 入出力回路、半導体制御システム、および入出力回路の制御方法 |
| JP2010226762A (ja) * | 2010-06-07 | 2010-10-07 | Renesas Electronics Corp | Ａ／ｄ変換回路を内蔵した半導体集積回路 |
| WO2012157031A1 (ja) * | 2011-05-13 | 2012-11-22 | パナソニック株式会社 | 信号電位変換回路 |
| JP2014027657A (ja) * | 2012-07-24 | 2014-02-06 | Analog Devices Inc | 高速シリアルトランスミッタ用のアーキテクチャ |
| JP2014014152A (ja) * | 2013-09-05 | 2014-01-23 | Renesas Electronics Corp | 半導体集積回路 |
| JP2019012544A (ja) * | 2015-09-24 | 2019-01-24 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 調節可能な電圧および終端を持つメモリインタフェースおよび使用の方法 |
| US10613613B2 (en) | 2015-09-24 | 2020-04-07 | Qualcomm Incorporated | Memory interface with adjustable voltage and termination and methods of use |
| WO2020196173A1 (ja) * | 2019-03-22 | 2020-10-01 | ローム株式会社 | 半導体集積回路 |
| US11463085B2 (en) | 2019-03-22 | 2022-10-04 | Rohm Co., Ltd. | Semiconductor integrated circuit |
| JP7407796B2 (ja) | 2019-03-22 | 2024-01-04 | ローム株式会社 | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050077953A1 (en) | 2005-04-14 |
| US6853213B2 (en) | 2005-02-08 |
| US7038498B2 (en) | 2006-05-02 |
| KR20030036003A (ko) | 2003-05-09 |
| JP3721117B2 (ja) | 2005-11-30 |
| US20030080774A1 (en) | 2003-05-01 |
| KR100544939B1 (ko) | 2006-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3721117B2 (ja) | 入出力回路と基準電圧生成回路及び半導体集積回路 | |
| US5677641A (en) | Gate circuit and semiconductor circuit to process low amplitude signals, memory, processor and information processing system manufactured by use of them | |
| US7282955B2 (en) | Semiconductor memory device with on-die termination circuit | |
| US6809546B2 (en) | On-chip termination apparatus in semiconductor integrated circuit, and method for controlling the same | |
| US6208168B1 (en) | Output driver circuits having programmable pull-up and pull-down capability for driving variable loads | |
| US6456124B1 (en) | Method and apparatus for controlling impedance of an off-chip driver circuit | |
| KR100744004B1 (ko) | 온 다이 터미네이션 회로를 구비하는 반도체메모리소자 및그의 구동방법 | |
| US8907699B2 (en) | Semiconductor integrated circuit | |
| US7368937B2 (en) | Input termination circuits and methods for terminating inputs | |
| US7208973B2 (en) | On die termination circuit | |
| US10580466B2 (en) | Transmitting device using calibration circuit, semiconductor apparatus and system including the same | |
| JPH10173509A (ja) | 半導体集積回路装置 | |
| US9859869B1 (en) | Output circuit using calibration circuit, and semiconductor device and system including the same | |
| KR20080002686A (ko) | 반도체 집적 회로 | |
| US8749266B2 (en) | Data output circuit responsive to calibration code and on die termination code | |
| KR20040010206A (ko) | 버스 인터페이스 회로 및 리시버 회로 | |
| KR100298433B1 (ko) | 반도체메모리장치의인터페이스 | |
| KR20050073982A (ko) | 반도체 장치에서의 출력 드라이버 | |
| US20240021253A1 (en) | Semiconductor integrated circuit | |
| KR20100076761A (ko) | 출력드라이버 회로 | |
| JP2000114957A (ja) | 入力バッファ | |
| GB2332995A (en) | CMOS and NMOS output drivers with programmable drive capability |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050301 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050524 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050725 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050830 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050909 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080916 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090916 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090916 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100916 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110916 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120916 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120916 Year of fee payment: 7 |
|
| SG99 | Written request for registration of restore |
Free format text: JAPANESE INTERMEDIATE CODE: R316G99 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120916 Year of fee payment: 7 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120916 Year of fee payment: 7 |
|
| SG99 | Written request for registration of restore |
Free format text: JAPANESE INTERMEDIATE CODE: R316G99 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120916 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130916 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S803 | Written request for registration of cancellation of provisional registration |
Free format text: JAPANESE INTERMEDIATE CODE: R316803 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |