WO2012157031A1 - 信号電位変換回路 - Google Patents

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Abstract

 信号電位変換回路において、コンデンサ(20)は入力信号(CIN)が一端に与えられ、他端が終端ノード(N1)と接続されている。変換回路(40)は終端ノード(N1)の電位(IN)を受ける。接続素子(41)は電源(VDDH)と終端ノード(N1)との間に設けられ、電位(IN)が第1の電位よりも低くなったときインピーダンスが低下する。接続素子(42)は終端ノード(N1)と接地電源との間に設けられ、電位(IN)が第2の電位よりも高くなったときインピーダンスが低下する。

Description

信号電位変換回路

 本発明は、異電位信号の受け渡しのために、入力信号の電位を変換する信号電位変換回路に関する。

 最近のトランジスタは、微細化に伴い、動作電圧の低電圧化が進んでいる。一方、外部インターフェースに関しては電圧規格が決まっており、集積回路は、旧来のデバイスとも接続できるように、例えば5Vや3.3Vで動作させなければならない。このため、微細トランジスタで駆動される信号と例えば5Vや3.3Vで駆動される信号とのやりとりのために、レベルシフト回路(信号電位変換回路)が用いられる。特に、高速信号の伝達のためには、コンデンサと抵抗を用いたAC結合回路が有効である。

 特許文献1には、AC結合を用いた信号電位変換回路の一例として、アンプにオフセット入力を持たせ、入力信号の電位差をもってアンプをオフセットすることによって、出力データを正しく保持できる構成が開示されている。

特許第4076079号公報

 図12はAC結合を用いた一般的な信号電位変換回路を示す図であり、(a)は回路構成、(b)はその動作を示す。図12において、駆動回路51は低電圧電源VDDLによって動作しており、その出力信号CINの振幅はVDDLである。受信回路54は適正に動作するポイントにバイアスされており、信号INを受けて振幅VDDHの出力信号OUTを出力する。すなわち受信回路54は、基準電位VTTに対して信号INの電圧が高いか低いかに応じて、出力信号OUTの電圧をVDDHまたは0Vにする。

 コンデンサ52は終端抵抗53によって基準電位VTTに終端されている。コンデンサ52の容量値が負荷容量より十分に大きい場合は、信号INの電位は信号CINの変化に応じて、基準電位VTTを基準として振幅VDDLで変化する。

 しかしながら図12の構成では、信号INの電位はコンデンサ20の容量値と終端抵抗40の抵抗値に応じて、遷移後徐々に基準電位VTTに漸近する。このため、例えば同じデータ値が長期間続いて信号遷移の間隔が長くなると、信号INの電位に電圧降下が起こってしまう。そして信号遷移波形が傾きを持っている場合には、信号INが基準電位VTTと交差する時間は信号遷移直前の電位に依存することになる。すなわち、信号CINのデータパターンに応じて、信号INが基準電位VTTと交差する時間にずれが生じることになり、これにより、変換後の出力信号OUTにジッタが発生してしまう。この問題は、信号遷移波形の傾きを考慮する必要が高い、例えばGHzオーダーの超高速動作において、より顕著となる。

 一方、特許文献1では、入力信号の電位差でもってアンプをオフセットすることによって、たとえ終端抵抗によって入力電位差が減衰しても出力データを正しく保持できるようにしている。しかしながら、信号遷移波形が傾きを持っている場合には、特許文献1の構成では、変換後のデータ信号OUTのパルス幅が、入力信号IN,/INのパルス幅から変化してしまう。よって、特許文献1の構成でもデータパターン依存のジッタが発生してしまい、上述した問題の解決とはならない。

 前記の問題に鑑み、本発明は、信号電位変換回路について、変換後の信号にジッタが発生しないように、終端ノードの電位を減衰させない構成を提供することを目的とする。

 本発明の一態様では、信号電位変換回路は、入力信号が一端に与えられ、他端が終端ノードと接続されたコンデンサと、前記終端ノードの電位を受ける終端回路とを備え、前記終端回路は、第1の電源と前記終端ノードとの間に設けられた第1の接続素子と、前記終端ノードと、電源電圧が前記第1の電源よりも低い第2の電源との間に設けられた第2の接続素子とを備えており、前記第1の接続素子は、前記終端ノードの電位が、前記第2の電源の電源電圧よりも高い第1の電位よりも低くなったとき、インピーダンスが低下するものであり、前記第2の接続端子は、前記終端ノードの電位が、前記第1の電源の電源電圧よりも低く、かつ、前記第1の電位よりも高い第2の電位よりも高くなったとき、インピーダンスが低下するものである。

 この態様によると、終端ノードの電位が第1の電位よりも低くなったときは、第1の電源と終端ノードとの間に設けられた第1の接続素子のインピーダンスが低下し、終端ノードの電位が引き上げられる。一方、終端ノードの電位が第2の電位よりも高くなったときは、終端ノードと第2の電源との間に設けられた第2の接続素子のインピーダンスが低下し、終端ノードの電位が引き下げられる。これにより、終端ノードの電位が第1の電位から第2の電位までの範囲に規定される。しかも、終端ノードの電位が第1の電位から第2の電位までの範囲内にあるときは、第1および第2の接続素子のインピーダンスは低下せず、電流が流れない。したがって、終端ノードの電位は減衰しない。

 本発明によると、終端ノードの電位を、減衰することを防ぎつつ、所定の範囲に規定することができる。これにより、変換後の信号にジッタが発生することを防止することが可能となる。

実施形態1に係る信号電位変換回路の構成を示す図である。 図1の信号電位変換回路の動作を示すタイミングチャートである。 図1における制御電位発生回路の構成例である。 図1における制御電位発生回路の構成例である。 図3におけるバイアス回路の第1の構成例である。 図3におけるバイアス回路の第2の構成例である。 図4におけるバイアス回路の第1の構成例である。 図4におけるバイアス回路の第2の構成例である。 実施形態2に係る信号電位変換回路の構成を示す図である。 図9の構成において用いられるバイアス回路の構成例である。 実施形態3に係る信号電位変換回路の構成を示す図である。 AC結合を用いた一般的な信号電位変換回路の構成を示す図である。

 以下の実施形態では、特に問題のない限りにおいて、電源とその電源電圧について同一の符号を用いて説明を行っている。

 (実施形態1)
 図1は実施形態1に係る信号電位変換回路とその前後の回路構成を示す図である。図1に示す信号電位変換回路はAC結合を利用したものである。図1において、10は終端ノードN1の信号INを受信し、出力信号OUTを生成する受信回路、20は入力信号CINが一端に与えられるとともに他端が終端ノードN1と接続されたコンデンサ、30は入力信号CINを駆動する信号駆動回路、40は終端ノードN1の電位(信号IN)を受ける終端回路である。コンデンサ20および終端回路40によって、本実施形態に係る信号電位変換回路が構成されている。図2は図1に示す信号電位変換回路の動作を示すタイミングチャートである。

 信号駆動回路30は、電源電圧VDDLが印加されており、振幅がVDDLである信号CINを出力する。受信回路10は、電源電圧VDDHが印加されており、基準電位VTTに対する信号INの電位を増幅して、振幅がVDDHの出力信号OUTを生成する。受信回路10が適正に動作するためには、信号INが基準電位VTTを中心にして振幅している必要がある。終端回路40は、信号INが基準電位VTTを中心にして振幅する信号になるように、信号電位の変更を行う機能を有する。

 終端回路40は具体的には、ドレインが第1の電源としての電源VDDHに接続されるとともに、ソースが終端ノードN1に接続されたNMOSトランジスタ41と、ドレインが第2の電源としての接地電源に接続されるとともに、ソースが終端ノードN1に接続されたPMOSトランジスタ42とを備えている。すなわち、第1の接続素子としてのNMOSトランジスタ41、および第2の接続素子としてのPMOSトランジスタ42がそれぞれ、受信回路10の入力ノードを終端している。NMOSトランジスタ41のゲートには、制御電位発生回路100(図ではNBGと表記)によって生成された制御電位NBIASが与えられており、PMOSトランジスタ42のゲートには、制御電位発生回路200(図ではPBGと表記)によって生成された制御電位PBIASが与えられている。

 本実施形態では、図2に示すように、信号INの電位が(VTT-VDDL/2)より下がったときNMOSトランジスタ41がONとなるように、制御電位発生回路100は制御電位NBIASを制御している。また、信号INの電位が(VTT+VDDL/2)より上がったときPMOSトランジスタ42がONとなるように、制御電位発生回路200は制御電位PBIASを制御している。

 課題の項で説明したように、終端抵抗を用いて基準電位VTTに終端した場合は、終端抵抗の値とコンデンサの値とによる時定数でもって信号電位が減衰してしまう。このため、同一データが長く続く場合や伝送レートが遅い場合には、信号の振幅はVDDLであっても、その中心が基準電位VTTとはならない。このため、受信回路10が必ずしも適正に動作しない。

 これに対して本実施形態では、信号INの電位が第1の電位としての(VTT-VDDL/2)より下がったときは、NMOSトランジスタ41がONとなることによって、信号INの電位が引き上げられる。一方、信号INの電位が第2の電位としての(VTT+VDDL/2)より上がったときは、PMOSトランジスタ42がONとなることによって、信号INの電位が引き下げられる。すなわち、信号INを、基準電位VTTを中心として振幅VDDLで確実に遷移させることができる。このため、入力信号CINを、そのデータ幅を変化させることなく、確実にレベル変換することが可能となる。

 しかも、信号INの電位が(VTT-VDDL/2)から(VTT+VDDL/2)までの範囲内にあるときは、NMOSトランジスタ41およびPMOSトランジスタ42はいずれもOFFであり、電流は流れない。すなわち、信号INに関して電流負荷が発生せず、電位の低下は生じない。

 なお、図1では単相信号をレベル変換する構成を示したが、差動信号をレベル変換する場合には、差動信号のそれぞれを終端回路40によって終端すればよい。差動信号はデータ長やデータレートによらず減衰しないので、終端回路40によって、遷移開始から差動信号が交差するまでの時間が一定化され、出力信号OUTのジッタを抑えることができる。

 また、VDDLとVDDHの電位に関しては、その高低によらず、本実施形態の構成を適用することが可能である。すなわち、VDDLが低くVDDHが高い場合、例えばVDDL=1.2V、VDDH=3.3Vの場合は、基準電位VTTを電圧VDDHの中間付近に設定することによって、受信回路10の感度を高めて高速動作を達成するという効果が得られる。

 また、VDDLが高くVDDHが低い場合でも、本実施形態の構成は有効である。例えばVDDL=3.3V、VDDH=1.2Vの場合で、オープンドレイン回路のように入力信号CINを3.3Vにクランプする構成では、入力信号CINの振幅はクランプ効果によって1.2V以下にできる。ただし、入力信号CINの最高電位が3.3Vなので、これを低電圧トランジスタで直接受けることはできない。そこで、本実施形態に係る信号電位変換回路を適用して、基準電位VTTをVDDHの中間付近に設定することによって、受信回路10を低電圧トランジスタで構成することが可能となる。

 また、ここでは、信号INの下限を定める第1の電位を(VTT-VDDL/2)とし、信号INの上限を定める第2の電位を(VTT+VDDL/2)としたが、第1および第2の電位の設定はこれに限られるものではない。例えば、基準電位VTTに対して信号INにオフセットをつけるために、第1および第2の電位の中間電位と基準電位VTTとが異なるように、第1および第2の電位を設定してもよい。

 また、本実施形態の構成は、特に、高速信号の伝達を行う場合に有効である。特に、数GHz以上(例えば、3~6GHz以上)の信号を伝達する場合には、従来の信号電位変換回路では十分に機能し得ないことが予想され、本実施形態の構成は非常に有効となると考えられる。

 (制御電位発生回路の構成)
 図3は図1に示す制御電位発生回路100の構成例である。図3において、110は所定電位を生成出力するバイアス回路、101はドレインが電源VDDHと接続された第2のNMOSトランジスタとしてのNMOSトランジスタ、102は一端がNMOSトランジスタ101のソースと接続され、他端が接地電源と接続された負荷回路、103はバイアス回路110の出力ノードNR0とNMOSトランジスタ101のソースと接続されたソースノードNF0とが入力に接続され、出力がNMOSトランジスタ101のゲートに接続されたアンプ回路である。

 バイアス回路110はここでは、基準電位VTTに対してVDDL/2だけ低い電位(VTT-VDDL/2)を発生している。アンプ回路103はバイアス回路110の出力ノード電位とNMOSトランジスタ101のソース電位とを比較し、これらの電位が等しくなるようにNMOSトランジスタ101のゲート電位を制御する。アンプ回路103によって制御されたNMOSトランジスタ101のゲート電位が、制御電位NBIASとして出力される。NMOSトランジスタ101のソース電位が(VTT-VDDL/2)となっているので、負荷回路102の抵抗値を十分に高くすれば、NMOSトランジスタ101がごく僅かにONとなっている状態にすることができる。

 NMOSトランジスタ101と終端回路40を構成するNMOSトランジスタ41とは、ドレイン電圧が互いに等しく(ここでは電源電圧VDDH)、また、しきい値電圧も互いに等しいものとする。この場合には、信号INの電圧が(VTT-VDDL/2)よりも低くなろうとすると、NMOSトランジスタ41がONとなって急激に電流が流れる。このため、信号INの電位は(VTT-VDDL/2)よりほとんど低くならない。すなわち、図3のような構成によって、信号INの電位が(VTT-VDDL/2)より下がったときNMOSトランジスタ41がONとなるように制御電位NBIASを制御する制御電位発生回路100が実現される。

 図4は図1に示す制御電位発生回路200の構成例である。制御電位発生回路200に関しては、図3に示す制御電位発生回路100の構成に対し、NMOSトランジスタ101をPMOSトランジスタ201に置換え、電源と接地に対する負荷回路202の配置位置を逆にするとともに、バイアス回路210から出力するバイアス電圧を(VTT+VDDL/2)とすればよい。アンプ回路203はバイアス回路210の出力ノードPR0とPMOSトランジスタ201のソースと接続されたソースノードPF0とが入力に接続され、出力がPMOSトランジスタ201のゲートに接続されている。

 アンプ回路203はバイアス回路210の出力ノード電位とPMOSトランジスタ201のソース電位とを比較し、これらの電位が等しくなるようにPMOSトランジスタ201のゲート電位を制御する。アンプ回路203によって制御されたPMOSトランジスタ201のゲート電位が、制御電位PBIASとして出力される。図4のような構成によって、信号INの電位が(VTT+VDDL/2)より上がったときPMOSトランジスタ42がONとなるように制御電位PBIASを制御する制御電位発生回路200が実現される。

 (バイアス回路の構成)
 図5は図3に示すバイアス回路110の第1の構成例である。図5において、111,112はNMOSトランジスタ、113~116は抵抗、117はアンプ回路である。

 抵抗115,116は電源電圧VDDLを分圧し、分圧後の電位は接続ノードNR1に出力される。抵抗115,116の抵抗値を互いに等しくすると、接続ノードNR1の電位はVDDL/2となる。

 NMOSトランジスタ112のソースは接地されており、ドレインは抵抗114の一端と接続されている。抵抗114の他端は電源VDDLに接続されている。アンプ回路117は、NMOSトランジスタ112のドレインと接続されたドレインノードNF1の電位と接続ノードNR1の電位とが等しくなるように、NMOSトランジスタ112のゲート電位を制御する。これにより、ドレインノードNF1の電位がVDDL/2になる。NMOSトランジスタ112を流れる電流は抵抗114を流れる電流と等しく、抵抗114の両端の電位差はVDDL/2である。すなわち、NMOSトランジスタ112を流れる電流は抵抗114に対してVDDL/2の電位降下を発生させる。

 NMOSトランジスタ111および抵抗113は、NMOSトランジスタ112および抵抗114とミラー関係になるように配置されている。負荷回路としての抵抗113の一端は基準電位VTTを供給する電源と接続されている。NMOSトランジスタ112は、ドレインが抵抗113の他端と接続され、ソースが接地されている。アンプ回路117の出力に、NMOSトランジスタ111のゲートに接続されたゲートノードNG1が接続されているため、NMOSトランジスタ111を流れる電流は抵抗113にVDDL/2の電位降下を発生させる。基準電位VTTを供給する電源が抵抗113に接続されているので、NMOSトランジスタ111のドレイン電位、すなわちNMOSトランジスタ111と抵抗113との接点NR0の電位は(VTT-VDDL/2)となる。接点NR0の電位がバイアス電圧として出力される。

 なお、図5では、NMOSトランジスタ112のドレインノードNF1の電位と抵抗115,116の接続ノードNR1の電位とを比較する構成としたが、NMOSトランジスタ112の代わりにPMOSトランジスタを用い、抵抗とPMOSトランジスタの配置が電源に対して逆になるように構成して、VDDL/2に応じた電流を生成する構成としてもよい。ただし、この場合は、PMOSトランジスタのソース電位を基準電位VTTより高く設定する必要がある。

 図6は図3に示すバイアス回路110の第2の構成例である。図6の構成は、図5の構成に一部、修正および追加を行ったものであり、図5と共通の構成要素には図5と同一の符号を付している。121,122はNMOSトランジスタ、120,124~126は抵抗、127はアンプ回路である。

 抵抗125,126は電源電圧VDDHを分圧し、基準電位VTTを生成する。生成された基準電位VTTは接続ノードNR2に出力される。例えば、基準電位VTTをVDDH/2に設定する場合は、抵抗125,126の抵抗値を互いに等しくすればよい。

 NMOSトランジスタ122のソースは接地されており、ドレインは抵抗124の一端と接続されている。抵抗124の他端は電源VDDHに接続されている。アンプ回路127は、NMOSトランジスタ122のドレインと接続されたドレインノードNF2の電位と接続ノードNR2の電位とが等しくなるように、NMOSトランジスタ122のゲート電位を制御する。これにより、ドレインノードNF2の電位がVTTになる。NMOSトランジスタ122を流れる電流は抵抗124を流れる電流と等しく、抵抗124の両端の電位差は(VDDH-VTT)である。すなわち、NMOSトランジスタ122を流れる電流は抵抗124に対して(VDDH-VTT)の電位降下を発生させる。

 NMOSトランジスタ121はNMOSトランジスタ122とミラー関係になるように配置されている。抵抗120は抵抗114,124との関係が、NMOSトランジスタ111,112のミラー関係およびNMOSトランジスタ121,122のミラー関係に応じて設定されている。負荷回路としての抵抗120の一端は電源VDDHと接続されている。NMOSトランジスタ111,121は、ドレインが抵抗120の他端と接続され、ソースが接地されている。アンプ回路127の出力に、NMOSトランジスタ121のゲートに接続されたゲートノードNG2が接続されているため、NMOSトランジスタ121を流れる電流は抵抗120に(VDDH-VTT)の電位降下を発生させる。この結果、NMOSトランジスタ111,121のドレイン電位、すなわちNMOSトランジスタ111,121と抵抗120との接点NR0の電位は、
 VDDH-(VDDH-VTT)-VDDL/2
 =VTT-VDDL/2
となる。接点NR0の電位がバイアス電圧として出力される。

 図4に示すバイアス回路210も、図5および図6の構成と同様に実現することができる。

 図7は図4に示すバイアス回路210の第1の構成例である。図7において、211,219はPMOSトランジスタ、212,218はNMOSトランジスタ、213~216は抵抗、217はアンプ回路である。

 抵抗215,216は電源電圧VDDLを分圧し、分圧後の電位は接続ノードPR1に出力される。抵抗215,216の抵抗値を互いに等しくすると、接続ノードNR1の電位はVDDL/2となる。

 アンプ回路217は、NMOSトランジスタ212のドレインと接続されたドレインノードPF1の電位と接続ノードPR1の電位とが等しくなるように、NMOSトランジスタ212のゲート電位を制御する。NMOSトランジスタ212を流れる電流は抵抗214に対してVDDL/2の電位降下を発生させる。

 アンプ回路217の出力に、NMOSトランジスタ218のゲートに接続されたゲートノードPG1が接続されており、NMOSトランジスタ212の電流がPMOSトランジスタ219からなる電流源に折り返されている。そして、このPMOSトランジスタ219とミラー関係となるPMOSトランジスタ211のドレインが、抵抗214とミラー関係となる抵抗213を介して電源VTTと接続されている。すなわち、負荷回路としての抵抗213の一端は基準電位VTTを供給する電源と接続されている。PMOSトランジスタ211は、ドレインが抵抗213の他端と接続され、ソースが電源VTTよりも電源電圧が高い電源VDDLと接続されている。これにより、PMOSトランジスタ211のドレイン電位、すなわちPMOSトランジスタ211と抵抗213との接点PR0の電位は(VTT+VDDL/2)となり、この接点NR0の電位がバイアス電圧として出力される。

 図8は図4に示すバイアス回路210の第2の構成例である。図8の構成は、図7の構成に一部、修正および追加を行ったものであり、図7と共通の構成要素には図7と同一の符号を付している。221,229はPMOSトランジスタ、222,228はNMOSトランジスタ、220,224~226は抵抗、227はアンプ回路である。。

 抵抗225,226は電源電圧VDDHを分圧し、基準電位VTTを生成する。生成された基準電位VTTは接続ノードPR2に出力される(ただし、VTT=VDDH-PR2)。例えば、基準電位VTTをVDDH/2に設定する場合は、抵抗225,226の抵抗値を互いに等しくすればよい。

 NMOSトランジスタ222のソースは接地されており、ドレインは抵抗224の一端と接続されている。抵抗224の他端は電源VDDHに接続されている。アンプ回路227は、NMOSトランジスタ222のドレインと接続されたドレインノードPF2の電位と接続ノードPR2の電位とが等しくなるように、NMOSトランジスタ222のゲート電位を制御する。これにより、ドレインノードPF2の電位が(VDDH-VTT)になる。NMOSトランジスタ222を流れる電流は抵抗224を流れる電流と等しく、抵抗224の両端の電位差はVTTである。すなわち、NMOSトランジスタ222を流れる電流は抵抗224に対してVTTの電位降下を発生させる。

 アンプ回路227の出力に、NMOSトランジスタ228のゲートに接続されたゲートノードPG2が接続されており、NMOSトランジスタ222の電流がPMOSトランジスタ229からなる電流源に折り返されている。そして、PMOSトランジスタ221はPMOSトランジスタ229とミラー関係になるように配置されている。負荷回路としての抵抗220の一端は接地されている。PMOSトランジスタ211,221は、ドレインが抵抗220の他端と接続され、ソースが電源VDDHと接続されている。PMOSトランジスタ221を流れる電流は抵抗220にVTTの電位降下を発生させる。この結果、PMOSトランジスタ211,221のドレイン電位、すなわちPMOSトランジスタ211,221と抵抗220との接点PR0の電位は、(VDDL/2+VTT)となる。接点PR0の電位がバイアス電圧として出力される。

 なお、本実施形態では、NMOSトランジスタ41およびPMOSトランジスタ42を用いて終端ノードN1を終端するものとしたが、これに限られるものではない。すなわち、終端ノードN1の電位が第1の電位よりも低くなったときインピーダンスが低下する接続素子であれば、NMOSトランジスタ41の代わりに用いることができるし、終端ノードN1の電位が第2の電位よりも高くなったときインピーダンスが低下する接続素子であれば、PMOSトランジスタ42の代わりに用いることができる。

 (実施形態2)
 実施形態1では、入力信号CINの振幅がVDDLである場合について説明を行った。しかしながら、実際の機器間通信を考慮すると、入力信号CINの振幅は必ずしも一定ではなく、ばらつきがある。したがって、信号電位変換回路に接続される対象機器に応じて、制御電位NBIAS,PBIASを調整した方がよい場合がある。そこで本実施形態では、入力信号CINの電位に応じて、制御電位NBIAS,PBIASを調整可能とする構成について説明する。

 図9は実施形態2に係る信号電位変換回路の構成を示す図である。図9において、500は入力信号CINの電位をモニタし、モニタした結果に応じた調整信号NBCNT,PBCNTを出力する検知回路としてのAD変換器(ADC)である。終端回路40Aにおいて、制御電位発生回路300(図ではNBGと表記)は調整信号NBCNTに従って制御電位NBIASを生成し、制御電位発生回路400(図ではPBGと表記)は調整信号PBCNTに従って制御電位PBIASを生成する。コンデンサ20、終端回路40AおよびADC500によって、本実施形態に係る信号電位変換回路が構成されている。

 制御電位発生回路300は、例えば図3と同様に構成し、バイアス回路110を図10のような構成とすればよい。図10において、141~148はNMOSトランジスタからなる電流源、151~158は各電流源141~148をノードNR0に接続するか否かを切り替えるためのNMOSトランジスタからなるスイッチ、130は抵抗からなる負荷回路である。図10の構成では、負荷回路130に流れる電流を調整することによって、ノードNR0の電位を調整することができる。

 ここで、ADC500は入力信号CINの振幅の最大値と最小値を検知し、検知した最小値に応じて調整信号NBCNTを出力するとともに、検知した最大値に応じて調整信号PBCNTを出力するものとする。例えば、調整信号NBCNTを8ビットのバイナリコードとし、各電流源141~148の電流を調整信号NBCNTの各ビットに対応した値(2のべき乗値)に設定する。例えば、NMOSトランジスタ141のサイズを1としたとき、NMOSトランジスタ142~148のサイズを2,4,8,…,128というように設定する。これにより、負荷回路130に流れる電流を、入力信号CINの最小値に応じて8ビットの分解能で設定できる。負荷回路130において、設定された電流値に応じて電圧降下が発生し、これにより、基準電位VTTから所定の電位だけ低いバイアス電圧がノードNR0から出力される。

 なお、図10では、入力信号CINの振幅に応じた設定電圧をノードNR0から出力する構成としたが、この代わりに例えば、図5におけるノードNR1の電圧を入力信号CINの振幅に応じて調整する構成としてもよい。また例えば、図6に示すバイアス回路において、NMOSトランジスタ111の代わりに、図10に示す電流源141~148とスイッチ151~158を適用してもよい。

 なお、図9における制御電圧発生回路400に関しては、例えば図4と同様に構成し、図10の構成を変形してバイアス回路210を構成することによって、容易に実現可能である。例えば、NMOSトランジスタからなる電流源によって生成された電流をPMOSトランジスタによって折り返し、これを終端抵抗に流し込むように構成すればよい。あるいは、NMOSトランジスタをPMOSトランジスタに置き換えるとともに、電源および信号の極性を逆にすればよい。

 また、本実施形態で用いるバイアス回路の構成は、図10のような複数の電流源を用いた構成に限られるものではない。例えば、図5の構成において、抵抗115,116の抵抗比をADC300によって検知した入力信号CINの振幅に応じて調整可能とした構成としてもよい。

 (実施形態3)
 図11は実施形態3に係る信号電位変換回路の構成を示す図である。図11において、600は受信回路10の出力信号OUTを判別する判別回路、700は判別回路600による判別結果を受け、この判別結果に応じた調整信号NBCNT,PBCNTを出力する調整回路である。コンデンサ20、終端回路40A、判別回路600および調整回路700によって、本実施形態に係る信号電位変換回路が構成されている。

 信号INの振幅に対して最適になるように制御電位NBIAS,PBIASを調整する目的は、受信回路10から出力される信号OUTに関し、データパターンに依存したジッタを抑制することである。よって、出力信号OUTを観測し、そのジッタが最小となるように制御電位NBIAS,PBIASを調整すればよい。すなわち、調整回路700は、実施形態2で示したADC500と同様に、調整信号NBCNT,PBCNTを出力して制御電圧発生回路300,400を制御する。調整信号NBCNT,PBCNTを少しずつ変化させ、変化させる毎に判別回路600によって判別されたデータが正しいか否かを判定し、判定が最も安定する調整信号NBCNT,PBCNTの設定値を探索する。これにより、出力信号OUTのジッタを抑制することが可能となる。

 なお、調整信号NBCNT,PBCNTの設定値を探索する機能は、必ずしも調整回路700に持たせる必要はない。外部から調整信号NBCNT,PBCNTの値を設定できる機能があれば、例えばソフトウェアによる制御によって、判別回路600によって判別されたデータの正誤結果と調整信号NBCNT,PBCNTの設定値の関係を利用して、出力信号OUTのジッタが抑制されるように調整信号NBCNT,PBCNTの値を設定することが可能である。

 なお、ここでは、判別回路600は出力信号OUTを判別する回路として説明を行ったが、これに限られるものではなく、例えば、基準時間と出力信号OUTの位相とを比較する回路でもよい。この場合は、位相比較結果が安定するように調整信号NBCNT,PBCNTの設定値を探索すればよい。

 本発明に係る信号電位変換回路では、終端ノードの電位を、減衰することを防ぎつつ、所定の範囲に規定することができるので、例えば、高速インターフェース回路に用いるのに有効である。

CIN 入力信号
N1 終端ノード
NBIAS,PBIAS 制御電位
NBCNT,PBCNT 調整信号
10 受信回路
20 コンデンサ
40,40A 終端回路
41 NMOSトランジスタ(第1の接続素子)
42 PMOSトランジスタ(第2の接続素子)
100 制御電位発生回路
101 NMOSトランジスタ
102 負荷回路
110 バイアス回路
111 NMOSトランジスタ
113 負荷回路
120 負荷回路
121 NMOSトランジスタ
200 制御電位発生回路
201 PMOSトランジスタ
202 負荷回路
210 バイアス回路
211 PMOSトランジスタ
213 負荷回路
220 負荷回路
221 PMOSトランジスタ
300 制御電位発生回路
400 制御電位発生回路
500 ADC(検知回路)
600 判別回路
700 調整回路

Claims (12)

  1.  入力信号が一端に与えられ、他端が終端ノードと接続されたコンデンサと、
     前記終端ノードの電位を受ける終端回路とを備え、
     前記終端回路は、
     第1の電源と前記終端ノードとの間に設けられた第1の接続素子と、
     前記終端ノードと、電源電圧が前記第1の電源よりも低い第2の電源との間に設けられた第2の接続素子とを備えており、
     前記第1の接続素子は、前記終端ノードの電位が、前記第2の電源の電源電圧よりも高い第1の電位よりも低くなったとき、インピーダンスが低下するものであり、
     前記第2の接続端子は、前記終端ノードの電位が、前記第1の電源の電源電圧よりも低く、かつ、前記第1の電位よりも高い第2の電位よりも高くなったとき、インピーダンスが低下するものである
    ことを特徴とする信号電位変換回路。
  2.  請求項1記載の信号電位変換回路において、
     前記終端回路は、
     前記第1の接続素子として、ドレインが前記第1の電源に接続されるとともに、ソースが前記終端ノードに接続された第1のNMOSトランジスタを備えており、かつ、
     前記第1のNMOSトランジスタのゲートに与える制御電位を生成する制御電位発生回路を備えている
    ことを特徴とする信号電位変換回路。
  3.  請求項2記載の信号電位変換回路において、
     前記制御電位発生回路は、
     前記第1の電位を生成出力するバイアス回路と、
     ドレインが前記第1の電源と接続された第2のNMOSトランジスタと、
     一端が前記第2のNMOSトランジスタのソースと接続され、他端が前記第2の電源と接続された第1の負荷回路とを備え、
     前記第2のNMOSトランジスタのソース電位が、前記バイアス回路から出力された前記第1の電位と等しくなるように、前記第2のNMOSトランジスタのゲート電位を制御し、このゲート電位を前記制御電位として出力するものである
    ことを特徴とする信号電位変換回路。
  4.  請求項3記載の信号電位変換回路において、
     前記バイアス回路は、
     一端が、基準電位を供給する第3の電源と接続された第2の負荷回路と、
     ドレインが前記第2の負荷回路の他端と接続され、かつ、ソースが前記第2の電源と接続された第3のNMOSトランジスタとを備え、
     前記第2の負荷回路における電圧降下が所定電圧となるように、前記第3のNMOSトランジスタのゲート電位を制御し、前記第3のNMOSトランジスタのドレイン電位を前記第1の電位として出力するものである
    ことを特徴とする信号電位変換回路。
  5.  請求項3記載の信号電位変換回路において、
     前記バイアス回路は、
     一端が、前記第1電源と接続された第2の負荷回路と、
     ドレインが前記第2の負荷回路の他端と接続され、かつ、ソースが前記第2の電源と接続された第3のNMOSトランジスタと、
     ドレインが前記第2の負荷回路の他端と接続され、かつ、ソースが前記第2の電源と接続された第4のNMOSトランジスタとを備え、
     前記第3のNMOSトランジスタを流れる電流による前記第2の負荷回路における電圧降下が所定電圧となるように、前記第3のNMOSトランジスタのゲート電位を制御するとともに、前記第4のNMOSトランジスタを流れる電流による前記第2の負荷回路における電圧降下が、前記第1電源の電源電圧から基準電位を減じた電圧となるように、前記第4のNMOSトランジスタのゲート電位を制御し、前記第3および第4のNMOSトランジスタのドレイン電位を前記第1の電位として出力するものである
    ことを特徴とする信号電位変換回路。
  6.  請求項1記載の信号電位変換回路において、
     前記終端回路は、
     前記第2の接続素子として、ドレインが前記第2の電源に接続されるとともに、ソースが前記終端ノードに接続された第1のPMOSトランジスタを備えており、かつ、
     前記第1のPMOSトランジスタのゲートに与える制御電位を生成する制御電位発生回路を備えている
    ことを特徴とする信号電位変換回路。
  7.  請求項6記載の信号電位変換回路において、
     前記制御電位発生回路は、
     前記第2の電位を生成出力するバイアス回路と、
     ドレインが前記第2の電源と接続された第2のPMOSトランジスタと、
     一端が前記第2のPMOSトランジスタのソースと接続され、他端が前記第1の電源と接続された第1の負荷回路とを備え、
     前記第2のPMOSトランジスタのソース電位が、前記バイアス回路から出力された前記第2の電位と等しくなるように、前記第2のPMOSトランジスタのゲート電位を制御し、このゲート電位を前記制御電位として出力するものである
    ことを特徴とする信号電位変換回路。
  8.  請求項7記載の信号電位変換回路において、
     前記バイアス回路は、
     一端が、基準電位を供給する第3の電源と接続された第2の負荷回路と、
     ドレインが前記第2の負荷回路の他端と接続され、かつ、ソースが、電源電圧が前記第3の電源よりも高い第4の電源と接続された第3のPMOSトランジスタとを備え、
     前記第2の負荷回路における電圧降下が所定電圧となるように、前記第3のPMOSトランジスタのゲート電位を制御し、前記第3のPMOSトランジスタのドレイン電位を前記第2の電位として出力するものである
    ことを特徴とする信号電位変換回路。
  9.  請求項7記載の信号電位変換回路において、
     前記バイアス回路は、
     一端が、前記第2の電源と接続された第2の負荷回路と、
     ドレインが前記第2の負荷回路の他端と接続され、かつ、ソースが、電源電圧が前記第2の電源よりも高い第4の電源と接続された第3のPMOSトランジスタと、
     ドレインが前記第2の負荷回路の他端と接続され、かつ、ソースが前記第4の電源と接続された第4のPMOSトランジスタとを備え、
     前記第3のPMOSトランジスタを流れる電流による前記第2の負荷回路における電圧降下が所定電圧となるように、前記第3のPMOSトランジスタのゲート電位を制御するとともに、前記第4のPMOSトランジスタを流れる電流による前記第2の負荷回路における電圧降下が基準電位となるように、前記第4のPMOSトランジスタのゲート電位を制御し、前記第3および第4のPMOSトランジスタのドレイン電位を前記第2の電位として出力するものである
    ことを特徴とする信号電位変換回路。
  10.  請求項1記載の信号電位変換回路において、
     前記入力信号の振幅をVDDL、変換後の信号の基準電位をVTTとするとき、
     前記第1の電位は(VTT-VDDL/2)であり、前記第2の電位は(VTT+VDDL/2)である
    ことを特徴とする信号電位変換回路。
  11.  請求項2または6において、
     前記入力信号の電位をモニタし、モニタした結果に応じた調整信号を出力する検知回路を備え、
     前記制御電位発生回路は、
     前記検知回路から出力された調整信号に応じて、前記制御電位を調整する機能を有している
    ことを特徴とする信号電位変換回路。
  12.  請求項2または6において、
     前記終端ノードの電位に応じて信号を出力する受信回路から出力された信号を、判別する判別回路と、
     前記判別回路による判別結果に応じた調整信号を出力する調整回路とを備え、
     前記制御電位発生回路は、
     前記調整回路から出力された調整信号に応じて、前記制御電位を調整する機能を有している
    ことを特徴とする信号電位変換回路。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013108505A1 (ja) * 2012-01-16 2013-07-25 日立オートモティブシステムズ株式会社 物理量検出装置
WO2015098041A1 (ja) * 2013-12-25 2015-07-02 株式会社ソシオネクスト 信号電位変換回路
WO2015098039A1 (ja) * 2013-12-25 2015-07-02 株式会社ソシオネクスト 信号電位変換回路
WO2015141146A1 (ja) * 2014-03-20 2015-09-24 日本電気株式会社 終端装置、終端制御方法、及び終端制御プログラムが記憶された記憶媒体

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102081565B1 (ko) * 2013-10-07 2020-02-26 삼성전자 주식회사 고정 기준 전압을 사용하는 신호 송수신 방법 및 그 장치
JP6524981B2 (ja) * 2016-07-29 2019-06-05 株式会社デンソー リンギング抑制回路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06125261A (ja) * 1992-10-13 1994-05-06 Mitsubishi Electric Corp 入力回路
JPH09148911A (ja) * 1995-11-20 1997-06-06 Oki Electric Ind Co Ltd 入力回路
JP2003133943A (ja) * 2001-10-29 2003-05-09 Elpida Memory Inc 入出力回路と基準電圧生成回路及び半導体集積回路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8900229A (nl) 1989-01-31 1990-08-16 Meco Equip Eng Inrichting voor het behandelen van strookvormige elementen.
KR0170999B1 (ko) * 1995-12-18 1999-03-30 양승택 작은 정현파 입력의 디지탈 논리레벨 변환회로
US5907251A (en) * 1996-11-22 1999-05-25 International Business Machines Corp. Low voltage swing capacitive bus driver device
JP4076079B2 (ja) 2003-01-08 2008-04-16 株式会社日立製作所 半導体集積回路装置および半導体集積回路
US7113017B2 (en) * 2004-07-01 2006-09-26 Intersil Americas Inc. Floating gate analog voltage level shift circuit and method for producing a voltage reference that operates on a low supply voltage
FR2901931A1 (fr) * 2006-05-31 2007-12-07 St Microelectronics Sa Circuit decaleur de niveau
US7511554B2 (en) * 2007-06-18 2009-03-31 Kabushiki Kaisha Toshiba Systems and methods for level shifting using AC coupling
TW200922140A (en) * 2007-11-15 2009-05-16 Tpo Displays Corp Level shifter, interface driving circuit and image displaying system
JP2009147430A (ja) * 2007-12-11 2009-07-02 Nec Electronics Corp バッファ回路
US7696806B2 (en) * 2008-02-21 2010-04-13 Richtek Technology Corporation Level shift circuit and method for the same
US7755400B2 (en) * 2008-05-29 2010-07-13 Texas Instruments Incorporated Systems and methods of digital isolation with AC/DC channel merging
US8174288B2 (en) * 2009-04-13 2012-05-08 International Business Machines Corporation Voltage conversion and integrated circuits with stacked voltage domains

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06125261A (ja) * 1992-10-13 1994-05-06 Mitsubishi Electric Corp 入力回路
JPH09148911A (ja) * 1995-11-20 1997-06-06 Oki Electric Ind Co Ltd 入力回路
JP2003133943A (ja) * 2001-10-29 2003-05-09 Elpida Memory Inc 入出力回路と基準電圧生成回路及び半導体集積回路

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013108505A1 (ja) * 2012-01-16 2013-07-25 日立オートモティブシステムズ株式会社 物理量検出装置
JP2013146035A (ja) * 2012-01-16 2013-07-25 Hitachi Automotive Systems Ltd 物理量検出装置
US9383232B2 (en) 2012-01-16 2016-07-05 Hitachi Automotive Systems, Ltd. Physical quantity detection device
WO2015098041A1 (ja) * 2013-12-25 2015-07-02 株式会社ソシオネクスト 信号電位変換回路
WO2015098039A1 (ja) * 2013-12-25 2015-07-02 株式会社ソシオネクスト 信号電位変換回路
US9847777B2 (en) 2013-12-25 2017-12-19 Socionext Inc. Signal potential converter
US9584103B2 (en) 2013-12-25 2017-02-28 Socionext Inc. Signal potential converter
JPWO2015098041A1 (ja) * 2013-12-25 2017-03-23 株式会社ソシオネクスト 信号電位変換回路
JPWO2015098039A1 (ja) * 2013-12-25 2017-03-23 株式会社ソシオネクスト 信号電位変換回路
JPWO2015141146A1 (ja) * 2014-03-20 2017-04-06 日本電気株式会社 終端装置、終端制御方法、及び終端制御プログラムが記憶された記憶媒体
WO2015141146A1 (ja) * 2014-03-20 2015-09-24 日本電気株式会社 終端装置、終端制御方法、及び終端制御プログラムが記憶された記憶媒体
US9917583B2 (en) 2014-03-20 2018-03-13 Nec Corporation Termination apparatus, termination control method, and storage medium on which termination control program has been stored

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