KR20140029815A - 멀티 칩 반도체 장치 - Google Patents

멀티 칩 반도체 장치 Download PDF

Info

Publication number
KR20140029815A
KR20140029815A KR1020120095543A KR20120095543A KR20140029815A KR 20140029815 A KR20140029815 A KR 20140029815A KR 1020120095543 A KR1020120095543 A KR 1020120095543A KR 20120095543 A KR20120095543 A KR 20120095543A KR 20140029815 A KR20140029815 A KR 20140029815A
Authority
KR
South Korea
Prior art keywords
data
memory bank
chip
data input
activated
Prior art date
Application number
KR1020120095543A
Other languages
English (en)
Inventor
구영준
윤태식
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120095543A priority Critical patent/KR20140029815A/ko
Priority to US13/720,741 priority patent/US20140063990A1/en
Publication of KR20140029815A publication Critical patent/KR20140029815A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

본 발명은 멀티 칩 반도체 장치에 관한 것으로, 더 상세하게는 면적 효율이 증가된 멀티 칩 반도체 장치에 관한 것이다. 복수의 관통전극을 통해 전기적으로 연결되어 적층된 복수의 반도체 칩을 포함하고, 상기 각각의 반도체 칩은, 제 1 메모리 뱅크에 대한 데이터를 전송하는 제 1 데이터 입출력 라인, 제 2 메모리 뱅크에 대한 데이터를 전송하는 제 2 데이터 입출력 라인 및 해당 상기 반도체 칩에 대한 데이터 입출력 모드 시 선택된 메모리 뱅크 정보에 응답하여 상기 제 1 및 제 2 데이터 입출력 라인 중 어느 하나를 제 1 관통 전극과 전기적으로 연결하는 데이터 송수신부를 포함한다.

Description

멀티 칩 반도체 장치{MULTI-CHIP SEMICONDUCTOR APPRATUS}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 멀티 칩 반도체 장치의 신호 송수신에 관한 것이다.
반도체 장치에 대한 패키징 기술은 소형화 및 실장 신뢰성 만족을 위하여 지속적으로 발전되고 있다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적/전기적 신뢰성을 향상 시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기 전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것으로 실현될 수 있다.
그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로 적층(stack) 기술이 제안되었다.
적층 멀티칩 반도체 장치는 하나의 패키지에 2개 이상의 반도체 칩을 적층구조로 탑재 시키는 방식으로 패키징을 수행한 것이다. 이때, 반도체 칩을 적층 구조로 쌓아 올려 패키징하는 방법의 한 예로 관통 실리콘 비아(Through Silicon Via, 이하 TSV)를 이용한 구조가 도입되었다. TSV를 이용한 패키지는 반도체 칩 내에 상기 반도체 칩을 관통하는 홀을 형성하고, 상기 관통된 홀 내에 전도성 물질을 채움으로써 TSV를 형성한다. 상기 TSV를 매개로 상부와 하부 반도체 칩을 전기적으로 연결한다.
도 1은 종래의 TSV를 이용하여 적층되는 멀티 칩 반도체 장치를 예시적으로 나타낸 도면이다.
도 1에 도시된 멀티 칩 반도체 장치는 복수의 반도체 칩(10, 20A~20D)을 포함한다. 상기 반도체 칩 중에서 예컨대 가장 하부에 위치한 칩(10)에 형성된 패드(PAD)를 통하여, 멀티 칩 반도체 장치는 외부의 프로세서(미도시)와 통신한다. 프로세서가 각각의 반도체 칩을 제어할 수 있도록 상기 복수의 반도체 칩은 관통 전극(TSV)을 통해 전기적으로 연결되어 있다. 상기 관통 전극(TSV)은 다양한 신호 및 데이터 등을 각 칩으로 송수신할 수 있으며, 뿐만 아니라 해당 칩에서 필요로 하는 전원을 공급하는 수단으로도 사용된다.
도 1에는 일 실시예로써, 상기 복수의 반도체 칩이 마스터 칩(10)과 복수의 슬레이브 칩(20A~20D)으로 구성되는 것을 도시하고 있다. 일반적으로 마스터 칩(10)은 외부의 프로세서와 신호를 교환하는 동작 및 슬레이브 칩(20A~20D)을 제어하는 역할을 수행하도록 구성된다. 또한, 각 슬레이브 칩(20A~20D)은 마스터 칩(10)의 제어에 따라 특정 동작을 수행하도록 구성된다. 예를 들면, 반도체 메모리 장치의 경우 마스터 칩(10)은 신호의 입출력 및 제어신호에 관련된 주변 회로를 구비하고, 슬레이브 칩(20A~20D)은 데이터 저장을 위한 메모리 뱅크를 구비한다.
도 2는 상기 슬레이브 칩(20A~20D)의 구체적인 실시예를 나타내는 블록도이다. 각 슬레이브 칩은 동일하게 구현될 수 있기 때문에, 대표적으로 제 1 슬레이브 칩(20A)의 구성을 설명하기로 한다.
슬레이브 칩(20A)은 메모리 셀에 데이터 저장의 기능을 수행하는 복수의 메모리 뱅크(21_0A~21_7A)를 포함한다. 그리고, 데이터 입출력 모드 시 마스터 칩(10)과 상기 각 메모리 뱅크(21_0A~21_7A) 사이의 데이터 전송을 위하여 복수의 데이터 입출력 라인(GIO_0<0:63>~GIO_7<0:63>) 및 복수의 관통 전극(TSV) 세트(23_0A~23_7A)를 포함한다. 예컨대, 각 메모리 뱅크(21_0A~21_7A)가 64개의 데이터를 동시에 입출력하면, 각각의 데이터 입출력 라인(GIO_0<0:63>~GIO_7<0:63>)은 64개의 입출력 라인을 포함하고, 각각의 관통 전극 세트(23_0A~23_7A) 또한 64개의 관통 전극을 포함한다.
구체적으로, 슬레이브 칩(20A)으로 데이터가 송수신되는 동작을 다음과 같다. 우선, 데이터 송신 시, 각 메모리 뱅크(21_0A~21_7A)에 저장된 데이터가 각 메모리 뱅크와 연결되는 데이터 입출력 라인(GIO_0<0:63>~GIO_7<0:63>)으로 전송된다. 각 데이터 입출력 라인(GIO_0<0:63>~GIO_7<0:63>)과 연결되는 관통 전극 세트(23_0A~23_7A)를 통해 상기 데이터는 마스터 칩(10)으로 전송된다. 데이터 수신 시에는, 마스터 칩(10)에서 송신하는 데이터를 관통 전극 세트(23_0A~23_7A)를 통해 해당 슬레이브 칩(20A)으로 전송된다. 상기 데이터는 대응하는 각 데이터 입출력 라인(GIO_0<0:63>~GIO_7<0:63>)을 통해 해당 메모리 뱅크(21_0A~21_7A)로 전송된다.
일반적으로 관통 전극이 형성된 반도체 칩은 관통 전극이 차지하는 면적이 매우 넓기 때문에, 칩 효율을 높이기 위하여 관통 전극의 개수를 최대한 줄이고 관통 전극을 효율적으로 배치시키는 것이 매우 중요하다.
따라서, 상기 슬레이브 칩(20A)에서 데이터를 송수신하기 위해 필요로되는 관통 전극의 개수를 줄여 면적 효율성을 높이는 다양한 방안이 모색되고 있다.
본 발명은 칩 면적 효율을 증가시키는 멀티 칩 반도체 장치를 제공한다.
본 발명의 일 실시예에 따른 멀티 칩 반도체 장치는 복수의 관통전극을 통해 전기적으로 연결되어 적층된 복수의 반도체 칩을 포함하고, 상기 각각의 반도체 칩은, 제 1 메모리 뱅크에 대한 데이터를 전송하는 제 1 데이터 입출력 라인; 제 2 메모리 뱅크에 대한 데이터를 전송하는 제 2 데이터 입출력 라인; 및 해당 상기 반도체 칩에 대한 데이터 입출력 모드 시, 선택된 메모리 뱅크 정보에 응답하여 상기 제 1 및 제 2 데이터 입출력 라인 중 어느 하나를 제 1 관통 전극과 전기적으로 연결하는 데이터 송수신부를 포함한다.
본 발명의 일 실시예에 따른 멀티 칩 반도체 장치는 복수의 관통전극을 통해 전기적으로 연결되어 적층된 복수의 반도체 칩을 포함하고, 상기 각각의 반도체 칩은, 제 1 메모리 뱅크 및 제 2 메모리 뱅크의 데이터 전송을 공용하는 제 1 데이터 입출력 라인; 제 3 메모리 뱅크 및 제 4 메모리 뱅크의 데이터 전송을 공용하는 제 2 데이터 입출력 라인; 및 해당 상기 반도체 칩에 대한 데이터 입출력 모드 시, 선택된 메모리 뱅크 정보에 응답하여 상기 제 1 및 제 2 데이터 입출력 라인 중 어느 하나를 제 1 관통 전극과 전기적으로 연결하는 데이터 송수신부를 포함한다.
본 발명의 일 실시예에 따른 멀티 칩 반도체 장치는 제 1 및 제 2 메모리 뱅크를 포함하는 복수의 슬레이브 칩; 상기 복수의 슬레이브 칩의 동작을 컨트롤하는 마스터 칩을 포함하고, 상기 마스터 칩 및 상기 복수의 슬레이브 칩은 복수의 관통 전극을 통해 전기적으로 연결되어 적층되며, 각각의 상기 슬레이브 칩은, 상기 제 1 메모리 뱅크에 대한 데이터를 전송하는 제 1 데이터 입출력 라인; 상기 제 2 메모리 뱅크에 대한 데이터를 전송하는 제 2 데이터 입출력 라인; 및 해당 상기 슬레이브 칩에 대한 데이터 입출력 모드 시, 선택된 메모리 뱅크 정보에 응답하여 상기 제 1 및 제 2 데이터 입출력 라인 중 어느 하나를 제 1 관통 전극과 전기적으로 연결하는 데이터 송수신부를 포함한다.
본 기술에 의하면 멀티 칩 반도체 장치에 대한 효율적인 설계가 가능하다.
도 1은 종래 멀티 칩 반도체 장치를 예시적으로 나타내는 블록도,
도 2는 도 1의 슬레이브 칩의 구체적인 실시예를 나타내는 블록도,
도 3은 본 발명의 일 실시예에 따른 슬레이브 칩의 구체적인 실시예를 나타내는 블록도,
도 4는 본 발명의 일 실시예에 따른 멀티 칩 반도체 장치의 블록도,
도 5는 도 4의 멀티 칩 반도체 장치의 리드 동작 시 신호 파형도,
도 6은 도 4의 멀티 칩 반도체 장치의 라이트 동작 시 신호 파형도,
도 7은 도 4의 데이터 송수신부의 구체적인 실시예를 나타내는 블록도,
도 8은 도 7의 송신부의 구체적인 실시예를 나타내는 회로도,
도 9는 도 7의 수신부의 구체적인 실시예를 나타내는 회로도,
도 10은 본 발명의 일 실시예에 따른 슬레이브 칩의 구체적인 실시예를 나타내는 블록도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
본 발명의 실시예는 도 1에 도시된 것과 같이, 관통 전극(TSV)을 통해 전기적으로 연결되어 적층되는 복수의 반도체 칩을 포함하는 멀티 칩 반도체 장치에 관한 것이다. 멀티 칩 반도체 장치는 마스터 칩 및 마스터 칩으로 컨트롤되는 복수의 슬레이브 칩을 포함한다.
도 3은 본 발명의 일 실시예에 따른 슬레이브 칩(200A)의 구체적인 실시예를 나타내는 블록도이다.
슬레이브 칩(200A)은 메모리 셀에 데이터 저장의 기능을 수행하는 복수의 메모리 뱅크(210A~217A)를 포함한다. 도 3은 제 1 내지 제 8 메모리 뱅크(210A~217A)를 도시하고 있으나 이에 한정되는 것은 아니고, 적어도 2개 이상의 필요한 개수의 적정 메모리 뱅크를 포함할 수 있다.
슬레이브 칩(200A)은 데이터 입출력 모드 시 마스터 칩과 상기 각 메모리 뱅크(210A~217A) 사이의 데이터 전송을 위하여 제 1 내지 제 8 데이터 입출력 라인(GIO_0<0:63>~GIO_7<0:63>), 제 1 내지 제 4 데이터 송수신(TX/RX)부(220A~223A) 및 제 1 내지 제 4 관통 전극(TSV) 세트(230A~233A)를 포함한다.
상기 제 1 내지 제 8 데이터 입출력 라인(GIO_0<0:63>~GIO_7<0:63>)은 각각 대응하는 제 1 내지 제 8 메모리 뱅크(210A~217A)의 데이터를 전송한다. 예컨대, 각 메모리 뱅크(210A~217A)가 64개의 데이터를 동시에 입출력할 수 있다면, 각각의 데이터 입출력 라인(GIO_0<0:63>~GIO_7<0:63>)은 64개의 입출력 라인을 포함할 수 있다.
상기 제 1 내지 제 4 데이터 송수신부(220A~223A)는 상기 데이터 입출력 라인(GIO_0<0:63>~GIO_7<0:63>)과 상기 관통 전극 세트(230A~233A)를 연결하는 역할을 한다. 본 발명의 실시예에 따르면, 적어도 2개 이상의 데이터 입출력 라인이 하나의 관통 전극 세트를 공유하게 된다. 각각의 데이터 송수신부(220A~223A)는 해당 슬레이브 칩(200A)에 대한 데이터 입출력 모드 시, 하나의 관통 전극 세트를 공유하는 적어도 2개 이상의 데이터 입출력 라인 중 선택된 메모리 뱅크 정보에 대응하는 데이터 입출력 라인을 상기 관통 전극 세트와 전기적으로 연결시키는 역할을 한다. 구체적으로, 각각의 데이터 송수신부(220A~223A)는 해당 슬레이브 칩(200A)에 대한 리드 동작 시, 하나의 관통 전극 세트를 공유하는 적어도 2개 이상의 데이터 입출력 라인 중 선택된 메모리 뱅크 정보에 대응하는 데이터 입출력 라인으로부터 상기 관통 전극 세트로 리드된 데이터를 전송한다. 반면 해당 슬레이브 칩(200A)에 대한 라이트 동작 시에는, 관통 전극 세트를 통해 해당 슬레이브 칩(200A)으로 전송되는 라이트 데이터를 그 관통 전극 세트를 공유하는 적어도 2개 이상의 데이터 입출력 라인 중 선택된 메모리 뱅크 정보에 대응하는 데이터 입출력 라인으로 전송한다.
도 3에는 일 실시예로써, 각각의 데이터 송수신부(220A~223A)가 두 개의 데이터 입출력 라인 중 어느 하나를 선택적으로 하나의 관통 전극 세트와 연결시키는 구성을 개시하고 있다. 제 1 데이터 송수신부(220A)는 제 1 및 제 2 데이터 입출력 라인(GIO_0<0:64>, GIO_1<0:64>)을 선택적으로 제 1 관통 전극 세트(230A)와 연결시킨다. 제 2 데이터 송수신부(221A)는 제 3 및 제 4 데이터 입출력 라인(GIO_2<0:64>, GIO_3<0:64>)을 선택적으로 제 2 관통 전극 세트(231A)와 연결시킨다. 제 3 데이터 송수신부(222A)는 제 5 및 제 6 데이터 입출력 라인(GIO_4<0:64>, GIO_5<0:64>)을 선택적으로 제 3 관통 전극 세트(232A)와 연결시킨다. 제 4 데이터 송수신부(223A)는 제 7 및 제 8 데이터 입출력 라인(GIO_6<0:64>, GIO_7<0:64>)을 선택적으로 제 4 관통 전극 세트(233A)와 연결시킨다.
도 4는 본 발명의 일 실시예에 따른 멀티 칩 반도체 장치(1000)의 블록도이다.
상기 멀티 칩 반도체 장치(1000)는 마스터 칩(100) 및 복수의 슬레이브 칩을 포함한다. 도 4에는 예시적으로 제 1 슬레이브 칩(200A)만을 도시하였다. 도 4는 마스터 칩(100)과 슬레이브 칩(200A)의 구체적인 구성으로, 데이터 송수신을 위한 구성만 간략하게 도시하였다.
슬레이브 칩(200A)은 제 1 데이터 송수신부(220A) 및 제 1 관통 전극 세트(230A)를 포함한다. 물론 도 3에서 검토한 바와 같이 복수의 데이터 송수신부 및 관통 전극 세트를 포함할 수 있다. 도 4는 예시적으로 제 1 데이터 송수신부(220A) 및 제 1 관통 전극 세트(230A)를 통하여 구체적인 데이터 송수신 동작을 설명한다. 한편, 상기 제 1 관통 전극 세트(230A)는 슬레이브 칩(200A)과 마스터 칩(100)을 전기적으로 연결하는 구성으로, 슬레이브 칩(200A) 및 마스터 칩(100)이 공유하는 것으로 본다.
상기 마스터 칩(100)은 슬레이브 칩(200A)에 대한 데이터 입출력 모드 시, 상기 제 1 관통 전극 세트(230A)로부터 데이터를 송수신하는 마스터 송수신부(120)를 포함한다.
구체적으로 상기 제 1 데이터 송수신부(220A)는 리드 동작 시 제 1 및 제 2메모리 뱅크 핀 신호(PIN_BK0, PIN_BK1)에 응답하여 제 1 데이터 입출력 라인(GIO_0<0:63>) 또는 제 2 데이터 입출력 라인(GIO_1<0:63>)에서 전송되는 리드 데이터를 상기 제 1 관통 전극 세트(230A)로 전송한다. 이때, 상기 제 1 및 제 2 메모리 뱅크 핀 신호(PIN_BK0, PIN_BK1)는 각각 해당 상기 슬레이브 칩(200A)에 대한 칩 선택 신호(미도시)가 활성화되고 해당 상기 슬레이브 칩(200A)으로 리드 명령(미도시)이 인가되며 제 1 또는 제 2 메모리 뱅크 선택 신호(미도시)가 활성화되는 경우 소정 시간 이후에 활성화되는 신호이다. 즉, 각각 제 1 또는 제 2 메모리 뱅크에서 리드된 데이터를 외부로 송신하는 시점에 활성화되는 신호이다.
마스터 송수신부(120)는 리드 동작 시, 핀 신호(PIN)에 응답하여 상기 제 1 관통 전극 세트(230A)로부터 전송되는 상기 리드 데이터를 마스터 입출력 라인(MGIO_01<0:63>)으로 수신한다. 상기 핀 신호(PIN)는 멀티 칩 반도체 장치(1000)가 리드 동작을 수행하는 경우, 상기 제 1 또는 상기 제 2 메모리 뱅크 핀 신호(PIN_BK0, PIN_BK1)가 활성화되면 활성화되는 신호이다.
도 5는 상기 제 1 및 상기 제 2 메모리 뱅크 핀 신호(PIN_BK0, PIN_BK1)와 핀 신호(PIN)의 파형도를 도시하고 있다. 해당 슬레이브 칩(200A)에 대한 리드 동작 시, 제 1 메모리 뱅크가 선택되면 소정 시간 이후 제 1 메모리 뱅크 핀 신호(PIN_BK0)가 활성화되고, 제 2 메모리 뱅크가 선택되면 소정 시간 이후 제 2 메모리 뱅크 핀 신호(PIN_BK1)가 활성화된다. 그리고, 각 뱅크에 대한 리드 동작 시마다 핀 신호(PIN)가 활성화된다.
상기 마스터 송수신부(120)는 라이트 동작 시 활성화되는 라이트 스트로브 신호(WTS)에 응답하여 마스터 입출력 라인(MGIO_01<0:63>)에 실린 라이트 데이터를 상기 제 1 관통 전극 세트(230A)로 전송한다.
상기 데이터 송수신부(220A)는 라이트 동작 시, 제 1 및 제 2 메모리 뱅크 라이트 스트로브 신호(DIST_BK0, DIST_BK1)에 응답하여 상기 제 1 관통 전극 세트(230A)를 통해 전송되는 상기 라이트 데이터를 상기 제 1 데이터 입출력 라인(GIO_0<0:63>) 또는 상기 제 2 데이터 입출력 라인(GIO_1<0:63>)으로 전송한다. 이때, 상기 제 1 및 제 2 메모리 뱅크 라이트 스트로브 신호(DIST_BK0, DIST_BK1)는 각각 상기 슬레이브 칩(200A)에 대한 칩 선택 신호(미도시)가 활성화되고, 해당 슬레이브 칩(200A)으로 라이트 명령(미도시)이 인가되며 각각 제 1 또는 제 2 메모리 뱅크 선택 신호(미도시)가 활성화되는 경우 소정 시간 이후에 활성화되는 신호이다.
도 6는 상기 라이트 스트로브 신호(WTS) 및 상기 제 1 및 상기 제 2 메모리 뱅크 라이트 스트로브 신호(DIST_BK0, DIST_BK1)의 파형도를 도시하고 있다. 우선 외부에서 마스트 칩(100)으로 라이트 명령이 인가되면 상기 라이트 스트로브 신호(WTS)가 활성화된다. 활성화된 라이트 스트로브 신호(WTS)는 이후 리드 명령(RD)이 인가되면 다시 비활성화될 수 있다. 해당 슬레이브 칩(200A)에 대한 라이트 명령이 인가되면, 제 1 메모리 뱅크 선택 시 소정 시간 이후 제 1 메모리 뱅크 라이트 스트로브 신호(DIST_BK0)를 활성화시키고, 제 2 메모리 뱅크 선택 시 소정 시간 이후 제 2 메모리 뱅크 라이트 스트로브 신호(DIST_BK1)를 활성화시킨다.
도 7은 상기 데이터 송수신부(220A)의 구체적인 실시예를 나타내는 블록도이다.
상기 데이터 송수신부(220A)는 리드 데이터를 송신하는 송신부(221A) 및 라이트 데이터를 수신하는 수신부(222A)를 포함한다.
상기 송신부(221A)는 제 1 메모리 뱅크 핀 신호(PIN_BK0)에 응답하여 상기 제 1 데이터 입출력 라인(GIO_0<0:63>)에서 전송되는 리드 데이터를 상기 제 1 관통 전극 세트(230A)으로 송신하고, 제 2 메모리 뱅크 핀 신호(PIN_BK1)에 응답하여 상기 제 2 데이터 입출력 라인(GIO_1<0:63>)에서 전송되는 리드 데이터를 상기 제 1 관통 전극 세트(230A)로 송신한다.
상기 수신부(222A)는 제 1 메모리 뱅크 라이트 스트로브 신호(DIST_BK0)에 응답하여 상기 제 1 관통 전극 세트(230A)를 통해 전송되는 라이트 데이터를 상기 제 1 데이터 입출력 라인(GIO_0<0:63>)으로 수신하고, 제 2 메모리 뱅크 라이트 스트로브 신호(DIST_BK1)에 응답하여 상기 제 1 관통 전극 세트(230A)를 통해 전송되는 상기 라이트 데이터를 상기 제 2 데이터 입출력 라인(GIO_1<0:63>)으로 수신한다.
도 8은 상기 송신부(221A)의 구체적인 실시예를 나타내는 회로도이다.
상기 송신부(221A)는 송신 인에이블 신호 생성부(221_1A), 입출력 라인 합성부(221_2A) 및 데이터 출력 구동부(221_3A)를 포함한다.
상기 송신 인에이블 신호 생성부(221_1A)는 상기 제 1 및 제 2 메모리 뱅크 핀 신호(PIN_BK0, PIN_BK1) 중 어느 하나가 활성화되는 경우 활성화되는 송신 인에이블 신호(TX_EN)를 생성한다. 또한 상기 송신 인에이블 신호(TX_EN)를 반전시켜 반전 송신 인에이블 신호(TX_ENB)를 생성한다.
구체적으로 상기 송신 인에이블 신호 생성부(221_1A)는 제 1 오어 게이트(OR1) 및 제 1 인버터(IV1)를 포함한다. 상기 제 1 오어 게이트(OR1)는 상기 제 1 및 제 2 메모리 뱅크 핀 신호(PIN_BK0, PIN_BK1)를 수신하여 송신 인에이블 신호(TX_EN)를 생성한다. 상기 제 1 인버터(IV1)는 상기 송신 인에이블 신호(TX_EN)를 반전시켜 반전 송신 인에이블 신호(TX_ENB)를 생성한다.
상기 입출력 라인 합성부(221_2A)는 활성화된 상기 제 1 및 제 2 메모리 뱅크 핀 신호(PIN_BK0, PIN_BK1)에 각각 응답하여 상기 제 1 데이터 입출력 라인(GIO_0) 또는 제 2 데이터 입출력 라인(GIO_1)에서 전송되는 리드 데이터를 합성 입출력 라인(SGIO_01)으로 전송한다. 도 8에는 예시적으로, 상기 제 1 데이터 입출력 라인(GIO_0<0:63>) 및 상기 제 2 데이터 입출력 라인(GIO_1<0:63>) 중 하나의 제 1 데이터 입출력 라인(GIO_0) 및 제 2 데이터 입출력 라인(GIO_1)이 합성되는 구성을 도시하였다.
구체적으로 상기 입출력 라인 합성부(221_2A)는 제 2 및 제 3 인버터(IV2, IV3)와 제 1 래치(LAT1)를 포함한다. 상기 제 2 인버터(IV2)는 상기 제 1 메모리 뱅크 핀 신호(PIN_BK0) 및 반전 제 1 메모리 뱅크 핀 신호(PINB_BK0)에 응답하여 제 1 데이터 입출력 라인(GIO_0)에 실린 리드 데이터를 전송시킨다. 상기 제 3 인버터(IV3)는 상기 제 2 메모리 뱅크 핀 신호(PIN_BK1) 및 반전 제 2 메모리 뱅크 핀 신호(PINB_BK1)에 응답하여 제 2 데이터 입출력 라인(GIO_1)에 실린 리드 데이터를 전송시킨다. 상기 제 1 래치(LAT1)는 상기 제 2 인버터(IV2) 또는 상기 제 3 인버터(IV3)에서 전송되는 리드 데이터를 래치하여 합성 입출력 라인(SGIO_01)으로 전송한다.
상기 데이터 출력 구동부(221_3A)는 상기 송신 인에이블 신호(TX_EN)가 활성화된 경우, 상기 합성 입출력 라인(SGIO_01)에 실린 리드 데이터의 레벨에 응답하여 출력 데이터를 상기 제 1 관통 전극 세트(230A)의 대응하는 관통 전극(TSV)으로 구동한다.
구체적으로, 상기 데이터 출력 구동부(221_3A)는 제 1 낸드 게이트(ND1), 제 1 피모스 트랜지스터(P1), 제 1 노어 게이트(NR1) 및 제 1 엔모스 트랜지스터(N1)를 포함한다. 상기 제 1 낸드 게이트(ND1)는 송신 인에이블 신호(TX_EN) 및 합성 입출력 라인(SGIO_01)에 실린 리드 데이터를 수신한다. 상기 제 1 노어 게이트(NR1)는 반전 송신 인에이블 신호(TX_ENB) 및 합성 입출력 라인(SGIO_01)에 실린 리드 데이터를 수신한다. 상기 제 1 피모스 트랜지스터(P1)는 상기 제 1 낸드 게이트(ND1)의 출력 신호에 응답하여 공급 전원(VPOWER)으로부터 관통 전극(TSV)로 출력 데이터를 구동한다. 상기 제 1 엔모스 트랜지스터(N1)는 상기 제 1 노어 게이트(NR1)의 출력 신호에 응답하여 상기 관통 전극(TSV)에 구동되는 전압 레벨을 접지 전원(VSS)으로 디스차지시킨다.
도 9는 상기 수신부(222A)의 구체적인 실시예를 나타내는 회로도이다.
상기 수신부(222A)는 수신 인에이블 신호 생성부(222_1A) 및 데이터 입력 구동부(222_2A)를 포함한다.
상기 수신 인에이블 신호 생성부(222_1A)는 활성화된 제 1 메모리 뱅크 라이트 스트로브 신호(DIST_BK0)에 응답하여 활성화된 제 1 수신 인에이블 신호(RX0_EN)를 생성하고, 활성화된 상기 제 2 메모리 뱅크 라이트 스트로브 신호(DIST_BK1)에 응답하여 활성화된 제 2 수신 인에이블 신호(RX1_EN)를 생성한다.
구체적으로 상기 수신 인에이블 신호 생성부(222_1A)는 제 4 내지 제 7 인버터(IV4~IV7)를 포함한다. 상기 제 4 인버터(IV4)는 상기 제 1 메모리 뱅크 라이트 스트로브 신호(DIST_BK0)를 수신하여 반전 제 1 수신 인에이블 신호(RX0_ENB)를 출력한다. 상기 제 5 인버터(IV5)는 상기 반전 제 1 수신 인에이블 신호(RX0_ENB)를 수신하여 제 1 수신 인에이블 신호(RX0_EN)를 출력한다. 상기 제 6 인버터(IV6)는 상기 제 2 메모리 뱅크 라이트 스트로브 신호(DIST_BK1)를 수신하여 반전 제 2 수신 인에이블 신호(RX1_ENB)를 출력한다. 상기 제 7 인버터(IV7)는 상기 반전 제 2 수신 인에이블 신호(RX1_ENB)를 수신하여 제 2 수신 인에이블 신호(RX1_EN)를 출력한다.
상기 데이터 입력 구동부(222_2A)는 상기 제 1 수신 인에이블 신호(RX0_EN)가 활성화된 경우 상기 제 1 관통 전극 세트(230A)에 포함된 대응하는 관통 전극(TSV)을 통해 전송되는 라이트 데이터의 레벨을 상기 제 1 데이터 입출력 라인(GIO_0)으로 구동하고, 상기 제 2 수신 인에이블 신호(RX1_EN)가 활성화된 경우 상기 상기 관통 전극(TSV)을 통해 전송되는 상기 라이트 데이터의 레벨을 상기 제 2 데이터 입출력 라인(GIO_1)으로 구동한다.
구체적으로 상기 데이터 입력 구동부(222_2A)는 제 2 및 제 3 낸드 게이트(ND2, ND3), 제 2 및 제 3 노어 게이트(NR2, NR3), 제 2 및 제 3 피모스 트랜지스터(P2, P3)와 제 2 및 제 3 엔모스 트랜지스터(N2, N3)를 포함한다.
상기 제 2 낸드 게이트(ND2)는 상기 관통 전극(TSV)을 통해 전송되는 라이트 데이터 및 제 1 수신 인에이블 신호(RX0_EN)를 수신한다. 상기 제 2 노어 게이트(NR2)는 상기 관통 전극(TSV)을 통해 전송되는 라이트 데이터 및 반전 제 1 수신 인에이블 신호(RX0_ENB)를 수신한다. 상기 제 2 피모스 트랜지스터(P2)는 상기 제 2 낸드 게이트(ND2)의 출력 신호에 응답하여 공급 전원(VPOWER)으로부터 제 1 데이터 입출력 라인(GIO_0)으로 입력 데이터를 구동한다. 상기 제 2 엔모스 트랜지스터(N2)는 상기 제 2 노어 게이트(NR2)의 출력 신호에 응답하여 상기 제 1 데이터 입출력 라인(GIO_0)에 구동되는 전압 레벨을 접지 전원(VSS)으로 디스차지시킨다.
상기 제 3 낸드 게이트(ND3)는 상기 관통 전극(TSV)을 통해 전송되는 라이트 데이터 및 제 2 수신 인에이블 신호(RX1_EN)를 수신한다. 상기 제 3 노어 게이트(NR3)는 상기 관통 전극(TSV)을 통해 전송되는 라이트 데이터 및 반전 제 2 수신 인에이블 신호(RX1_ENB)를 수신한다. 상기 제 3 피모스 트랜지스터(P3)는 상기 제 3 낸드 게이트(ND3)의 출력 신호에 응답하여 공급 전원(VPOWER)으로부터 제 2 데이터 입출력 라인(GIO_1)으로 입력 데이터를 구동한다. 상기 제 3 엔모스 트랜지스터(N3)는 상기 제 3 노어 게이트(NR3)의 출력 신호에 응답하여 상기 제 2 데이터 입출력 라인(GIO_1)에 구동되는 전압 레벨을 접지 전원(VSS)으로 디스차지시킨다.
도 10은 본 발명의 일 실시예에 따른 슬레이브 칩(2000A)의 구체적인 실시예를 나타내는 블록도이다.
도 10에 도시된 슬레이브 칩(2000A)의 구성은 앞서 설명한 도 3에 도시된 슬레이브 칩(200A)의 구성과 유사하다. 즉, 도 10에 도시된 슬레이브 칩(2000A)도 또한 하나의 관통 전극 세트를 복수 개의 데이터 입출력 라인이 공유하는 구성을 특징으로 한다.
그러나, 상기 슬레이브 칩(2000A)은 그 뿐만 아니라 복수개의 메모리 뱅크가 하나의 데이터 입출력 라인을 공유하도록 한다. 따라서, 전체적으로 사용되는 관통 전극 세트의 개수를 도 3에 도시된 슬레이브 칩(200A)보다 더 줄일 수 있다.
구체적으로 상기 슬레이브 칩(2000A)은 복수 개의 메모리 뱅크(2100A~2170A)를 포함한다. 제 1 내지 제 8 메모리 뱅크(2100A~2170A)를 도시하고 있으나 이에 한정되는 것은 아니고, 적어도 2개 이상의 필요한 개수의 적정 메모리 뱅크를 포함할 수 있다.
슬레이브 칩(2000A)은 데이터 입출력 모드 시 마스터 칩과 상기 각 메모리 뱅크(2100A~2170A) 사이의 데이터 전송을 위하여 제 1 내지 제 4 데이터 입출력 라인(GIO_01<0:63>~GIO_67<0:63>), 제 1 및 제 2 데이터 송수신(TX/RX)부(2200A, 2210A) 및 제 1 및 제 2 관통 전극(TSV) 세트(2300A, 2310A)를 포함한다.
상기 제 1 내지 제 4 데이터 입출력 라인(GIO_01<0:63>~GIO_67<0:63>)은 메모리 뱅크의 데이터를 전송하는 역할을 한다. 그러나, 본 실시예에 따르면 복수개의 메모리 뱅크가 하나의 데이터 입출력 라인을 공유한다. 도 10에는 두 개의 메모리 뱅크가 하나의 데이터 입출력 라인을 공유하는 실시예를 도시하고 있는데, 이에 한정되는 것은 아니다. 제 1 데이터 입출력 라인(GIO_01<0:63>)은 제 1 메모리 뱅크(2100A) 및 제 2 메모리 뱅크(2110A)가 공유한다. 제 2 데이터 입출력 라인(GIO_23<0:63>)은 제 3 메모리 뱅크(2120A) 및 제 4 메모리 뱅크(2130A)가 공유한다. 제 3 데이터 입출력 라인(GIO_45<0:63>)은 제 5 메모리 뱅크(2140A) 및 제 6 메모리 뱅크(2150A)가 공유한다. 제 4 데이터 입출력 라인(GIO_67<0:63>)은 제 7 메모리 뱅크(2160A) 및 제 8 메모리 뱅크(2170A)가 공유한다. 이때, 하나의 데이터 입출력 라인을 두 개의 메모리 뱅크가 공유하는 방법은, 뱅크 선택 신호에 응답하여 선택적으로 해당 메모리 뱅크의 데이터를 입출력 라인으로 구동하도록 하는 것이다. 이는 당업자라면 용이하게 실시할 수 있는 내용으로, 자세한 방법 설명은 생략하기로 한다.
상기 제 1 및 제 2 데이터 송수신부(2200A, 2210A)는 상기 데이터 입출력 라인(GIO_01<0:63>~GIO_67<0:63>)과 상기 관통 전극 세트(2300A, 2310A)를 연결하는 역할을 한다. 본 발명의 실시예에 따르면, 적어도 2개 이상의 데이터 입출력 라인이 하나의 관통 전극 세트를 공유하게 된다. 각각의 데이터 송수신부(2200A, 2210A)는 해당 슬레이브 칩(2000A)에 대한 데이터 입출력 모드 시, 하나의 관통 전극 세트를 공유하는 적어도 2개 이상의 데이터 입출력 라인 중 선택된 메모리 뱅크 정보에 대응하는 데이터 입출력 라인을 상기 관통 전극 세트와 전기적으로 연결시키는 역할을 한다. 구체적으로, 각각의 데이터 송수신부(2200A, 2210A)는 해당 슬레이브 칩(2000A)에 대한 리드 동작 시, 하나의 관통 전극 세트를 공유하는 적어도 2개 이상의 데이터 입출력 라인 중 선택된 메모리 뱅크 정보에 대응하는 데이터 입출력 라인으로부터 상기 관통 전극 세트로 리드된 데이터를 전송한다. 반면 해당 슬레이브 칩(2000A)에 대한 라이트 동작 시에는, 관통 전극 세트를 통해 해당 슬레이브 칩(2000A)으로 전송되는 라이트 데이터를 그 관통 전극 세트를 공유하는 적어도 2개 이상의 데이터 입출력 라인 중 선택된 메모리 뱅크 정보에 대응하는 데이터 입출력 라인으로 전송한다.
도 10에는 일 실시예로써, 각각의 데이터 송수신부(2200A, 2210A)가 두 개의 데이터 입출력 라인 중 어느 하나를 선택적으로 하나의 관통 전극 세트와 연결시키는 구성을 개시하고 있다. 제 1 데이터 송수신부(2200A)는 제 1 및 제 2 데이터 입출력 라인(GIO_01<0:64>, GIO_23<0:64>)을 선택적으로 제 1 관통 전극 세트(2300A)와 연결시킨다. 제 2 데이터 송수신부(2210A)는 제 3 및 제 4 데이터 입출력 라인(GIO_45<0:64>, GIO_67<0:64>)을 선택적으로 제 2 관통 전극 세트(2310A)와 연결시킨다.
상기 데이터 송수신부(2200A, 2210A)의 구체적인 구성 및 동작은 앞서 도 3의 슬레이브 칩(200A)에 대해 설명한 구체적인 구성 및 동작과 동일하다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
200A : 슬레이브 칩 210A~217A : 제 1 내지 제 8 메모리 뱅크
220A~223A : 제 1 내지 제 4 데이터 송수신부
230A~233A : 제 1 내지 제 4 관통 전극 세트
1000 : 멀티 칩 반도체 장치 100 : 마스터 칩
120 : 마스터 송수신부 221A : 송신부
222A : 수신부 221_1A : 송신 인에이블 신호 생성부
221_2A : 입출력 라인 합성부 221_3A : 데이터 출력 구동부
222_1A : 수신 인에이블 신호 생성부
222_2A : 데이터 입력 구동부 2000A : 슬레이브 칩
2100A~2170A : 제 1 내지 제 8 메모리 뱅크
2200A~2210A : 제 1 및 제 2 데이터 송수신부
2300A~2310A : 제 1 및 제 2 관통 전극 세트

Claims (20)

  1. 복수의 관통전극을 통해 전기적으로 연결되어 적층된 복수의 반도체 칩을 포함하고,
    상기 각각의 반도체 칩은,
    제 1 메모리 뱅크에 대한 데이터를 전송하는 제 1 데이터 입출력 라인;
    제 2 메모리 뱅크에 대한 데이터를 전송하는 제 2 데이터 입출력 라인; 및
    해당 상기 반도체 칩에 대한 리드 및 라이트 동작 시, 선택된 메모리 뱅크 정보에 응답하여 상기 제 1 및 제 2 데이터 입출력 라인 중 어느 하나를 제 1 관통 전극과 전기적으로 연결하는 데이터 송수신부를 포함하는 멀티 칩 반도체 장치.
  2. 제 1 항에 있어서,
    상기 데이터 송수신부는,
    해당 상기 반도체 칩에 대한 상기 리드 동작 시, 상기 선택된 메모리 뱅크 정보에 응답하여 상기 제 1 및 제 2 데이터 입출력 라인 중 어느 하나로부터 전송되는 리드 데이터를 상기 제 1 관통 전극으로 송신하는 멀티 칩 반도체 장치.
  3. 제 1 항에 있어서,
    상기 데이터 송수신부는,
    해당 상기 반도체 칩에 대한 상기 라이트 동작 시, 상기 선택된 메모리 뱅크 정보에 응답하여 상기 제 1 관통 전극으로부터 전송되는 라이트 데이터를 상기 제 1 및 제 2 데이터 입출력 라인 중 어느 하나로 수신하는 멀티 칩 반도체 장치.
  4. 복수의 관통전극을 통해 전기적으로 연결되어 적층된 복수의 반도체 칩을 포함하고,
    상기 각각의 반도체 칩은,
    제 1 메모리 뱅크 및 제 2 메모리 뱅크의 데이터 전송을 공용하는 제 1 데이터 입출력 라인;
    제 3 메모리 뱅크 및 제 4 메모리 뱅크의 데이터 전송을 공용하는 제 2 데이터 입출력 라인; 및
    해당 상기 반도체 칩에 대한 리드 및 라이트 동작 시, 선택된 메모리 뱅크 정보에 응답하여 상기 제 1 및 제 2 데이터 입출력 라인 중 어느 하나를 제 1 관통 전극과 전기적으로 연결하는 데이터 송수신부를 포함하는 멀티 칩 반도체 장치.
  5. 제 4 항에 있어서,
    상기 1 데이터 입출력 라인은,
    선택된 상기 메모리 뱅크 정보에 응답하여 상기 제 1 메모리 뱅크 또는 상기 제 2 메모리 뱅크의 데이터를 전송하는 멀티 칩 반도체 장치.
  6. 제 4 항에 있어서,
    상기 2 데이터 입출력 라인은,
    선택된 상기 메모리 뱅크 정보에 응답하여 상기 제 3 메모리 뱅크 또는 상기 제 4 메모리 뱅크의 데이터를 전송하는 멀티 칩 반도체 장치.
  7. 제 4 항에 있어서,
    상기 데이터 송수신부는,
    해당 상기 반도체 칩에 대한 상기 리드 동작 시, 상기 선택된 메모리 뱅크 정보에 응답하여 상기 제 1 및 제 2 데이터 입출력 라인 중 어느 하나로부터 전송되는 리드 데이터를 상기 제 1 관통 전극으로 송신하는 멀티 칩 반도체 장치.
  8. 제 4 항에 있어서,
    상기 데이터 송수신부는,
    해당 상기 반도체 칩에 대한 상기 라이트 동작 시, 상기 선택된 메모리 뱅크 정보에 응답하여 상기 제 1 관통 전극으로부터 전송되는 라이트 데이터를 상기 제 1 및 제 2 데이터 입출력 라인 중 어느 하나로 수신하는 멀티 칩 반도체 장치.
  9. 제 1 및 제 2 메모리 뱅크를 포함하는 복수의 슬레이브 칩;
    상기 복수의 슬레이브 칩의 동작을 컨트롤하는 마스터 칩을 포함하고,
    상기 마스터 칩 및 상기 복수의 슬레이브 칩은 복수의 관통 전극을 통해 전기적으로 연결되어 적층되며,
    각각의 상기 슬레이브 칩은,
    상기 제 1 메모리 뱅크에 대한 데이터를 전송하는 제 1 데이터 입출력 라인;
    상기 제 2 메모리 뱅크에 대한 데이터를 전송하는 제 2 데이터 입출력 라인; 및
    해당 상기 슬레이브 칩에 대한 리드 및 라이트 동작 시, 선택된 메모리 뱅크 정보에 응답하여 상기 제 1 및 제 2 데이터 입출력 라인 중 어느 하나를 제 1 관통 전극과 전기적으로 연결하는 데이터 송수신부를 포함하는 멀티 칩 반도체 장치.
  10. 제 9 항에 있어서,
    상기 마스터 칩은,
    해당 상기 슬레이브 칩에 대한 상기 리드 및 라이트 동작 시, 상기 제 1 관통 전극과 마스터 입출력 라인을 전기적으로 연결하는 마스터 송수신부를 포함하는 멀티 칩 반도체 장치.
  11. 제 10 항에 있어서,
    상기 데이터 송수신부는,
    해당 상기 슬레이브 칩에 대한 상기 리드 동작 시, 상기 선택된 메모리 뱅크 정보에 응답하여 상기 제 1 및 제 2 데이터 입출력 라인 중 어느 하나로부터 전송되는 리드 데이터를 상기 제 1 관통 전극으로 송신하는 송신부; 및
    해당 상기 슬레이브 칩에 대한 상기 라이트 동작 시, 상기 선택된 메모리 뱅크 정보에 응답하여 상기 제 1 관통 전극으로부터 전송되는 라이트 데이터를 상기 제 1 및 제 2 데이터 입출력 라인 중 어느 하나로 수신하는 수신부를 포함하는 멀티 칩 반도체 장치.
  12. 제 11 항에 있어서,
    상기 송신부는,
    제 1 메모리 뱅크 핀 신호에 응답하여 상기 제 1 데이터 입출력 라인에서 전송되는 리드 데이터를 상기 제 1 관통 전극으로 송신하고, 제 2 메모리 뱅크 핀 신호에 응답하여 상기 제 2 데이터 입출력 라인에서 전송되는 리드 데이터를 상기 제 1 관통 전극으로 송신하는 멀티 칩 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 1 메모리 뱅크 핀 신호는, 해당 상기 슬레이브 칩에 대한 칩 선택 신호가 활성화되고 해당 상기 슬레이브 칩으로 리드 명령이 인가되며 제 1 메모리 뱅크 선택 신호가 활성화되는 경우 소정 시간 이후에 활성화되는 신호이고,
    상기 제 2 메모리 뱅크 핀 신호는, 해당 상기 슬레이브 칩에 대한 상기 칩 선택 신호가 활성화되고 해당 상기 슬레이브 칩으로 상기 리드 명령이 인가되며 제 2 메모리 뱅크 선택 신호가 활성화되는 경우 소정 시간 이후에 활성화되는 신호인 멀티 칩 반도체 장치.
  14. 제 13 항에 있어서,
    상기 송신부는,
    상기 제 1 및 제 2 메모리 뱅크 핀 신호 중 어느 하나가 활성화되는 경우 활성화되는 송신 인에이블 신호를 생성하는 송신 인에이블 신호 생성부;
    활성화된 상기 제 1 및 제 2 메모리 뱅크 핀 신호에 각각 응답하여 상기 제 1 데이터 입출력 라인 또는 제 2 데이터 입출력 라인에서 전송되는 상기 리드 데이터를 합성 입출력 라인으로 전송하는 입출력 라인 합성부; 및
    상기 송신 인에이블 신호가 활성화된 경우, 상기 합성 입출력 라인에 실린 상기 리드 데이터의 레벨에 응답하여 출력 데이터를 상기 제 1 관통 전극으로 구동하는 데이터 출력 구동부를 포함하는 멀티 칩 반도체 장치.
  15. 제 14 항에 있어서,
    상기 마스터 송수신부는,
    상기 제 1 메모리 뱅크 핀 신호 또는 상기 제 2 메모리 뱅크 핀 신호가 활성화되면 활성화되는 핀 신호에 응답하여 상기 제 1 관통 전극으로 전송되는 상기 출력 데이터를 상기 마스터 입출력 라인으로 수신하는 멀티 칩 반도체 장치.
  16. 제 11 항에 있어서,
    상기 마스터 송수신부는,
    상기 마스터 칩으로 라이트 명령이 인가되면 활성화되는 라이트 스트로브 신호에 응답하여, 상기 마스터 입출력 라인에 실린 라이트 데이터를 상기 제 1 관통 전극으로 전송하는 멀티 칩 반도체 장치.
  17. 제 12 항에 있어서,
    상기 수신부는,
    제 1 메모리 뱅크 라이트 스트로브 신호에 응답하여 상기 제 1 관통 전극을 통해 전송되는 상기 라이트 데이터를 상기 제 1 데이터 입출력 라인으로 수신하고, 제 2 메모리 뱅크 라이트 스트로브 신호에 응답하여 상기 제 1 관통 전극을 통해 전송되는 상기 라이트 데이터를 상기 제 2 데이터 입출력 라인으로 수신하는 멀티 칩 반도체 장치.
  18. 제 17 항에 있어서,
    상기 제 1 메모리 뱅크 라이트 스트로브 신호는, 해당 상기 슬레이브 칩에 대한 칩 선택 신호가 활성화되고 해당 상기 슬레이브 칩으로 라이트 명령이 인가되며 제 1 메모리 뱅크 선택 신호가 활성화되는 경우 소정 시간 이후에 활성화되는 신호이고,
    상기 제 2 메모리 뱅크 라이트 스트로브 신호는, 해당 상기 슬레이브 칩에 대한 상기 칩 선택 신호가 활성화되고 해당 상기 슬레이브 칩으로 상기 라이트 명령이 인가되며 제 2 메모리 뱅크 선택 신호가 활성화되는 경우 소정 시간 이후에 활성화되는 신호인 멀티 칩 반도체 장치.
  19. 제 18 항에 있어서,
    상기 수신부는,
    활성화된 상기 제 1 메모리 뱅크 라이트 스트로브 신호에 응답하여 활성화된 제 1 수신 인에이블 신호를 생성하고, 활성화된 상기 제 2 메모리 뱅크 라이트 스트로브 신호에 응답하여 활성화된 제 2 수신 인에이블 신호를 생성하는 수신 인에이블 신호 생성부; 및
    상기 제 1 수신 인에이블 신호가 활성화된 경우 상기 제 1 관통 전극을 통해 전송되는 상기 라이트 데이터의 레벨에 응답하여 상기 제 1 데이터 입출력 라인에 입력 데이터를 구동하고, 상기 제 2 수신 인에이블 신호가 활성화된 경우 상기 제 1 관통 전극을 통해 전송되는 상기 라이트 데이터의 레벨에 응답하여 상기 제 2 데이터 입출력 라인에 입력 데이터를 구동하는 데이터 입력 구동부를 포함하는 멀티 칩 반도체 장치.
  20. 제 9 항에 있어서,
    상기 각각의 슬레이브 칩은 제 3 및 제 4 메모리 뱅크를 더 포함하고,
    상기 제 1 데이터 입출력 라인은 상기 제 1 메모리 뱅크 및 상기 제 3 메모리 뱅크의 데이터 전송을 공용하고,
    상기 제 2 데이터 입출력 라인은 상기 제 2 메모리 뱅크 및 상기 제 4 메모리 뱅크의 데이터 전송을 공용하는 멀티 칩 반도체 장치.
KR1020120095543A 2012-08-30 2012-08-30 멀티 칩 반도체 장치 KR20140029815A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120095543A KR20140029815A (ko) 2012-08-30 2012-08-30 멀티 칩 반도체 장치
US13/720,741 US20140063990A1 (en) 2012-08-30 2012-12-19 Multi-chip semiconductor apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120095543A KR20140029815A (ko) 2012-08-30 2012-08-30 멀티 칩 반도체 장치

Publications (1)

Publication Number Publication Date
KR20140029815A true KR20140029815A (ko) 2014-03-11

Family

ID=50187448

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120095543A KR20140029815A (ko) 2012-08-30 2012-08-30 멀티 칩 반도체 장치

Country Status (2)

Country Link
US (1) US20140063990A1 (ko)
KR (1) KR20140029815A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150122378A (ko) * 2014-04-22 2015-11-02 에스케이하이닉스 주식회사 반도체 메모리 장치

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101858578B1 (ko) * 2011-12-21 2018-05-18 에스케이하이닉스 주식회사 이종 칩들을 포함하는 반도체 패키지 및 이를 포함하는 메모리 시스템
US10811058B2 (en) 2019-02-06 2020-10-20 Sandisk Technologies Llc Bonded assembly containing memory die bonded to integrated peripheral and system die and methods for making the same
US10804202B2 (en) 2019-02-18 2020-10-13 Sandisk Technologies Llc Bonded assembly including a semiconductor-on-insulator die and methods for making the same
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
KR20210029615A (ko) * 2019-09-06 2021-03-16 에스케이하이닉스 주식회사 반도체장치
US10916489B1 (en) * 2019-10-02 2021-02-09 Micron Technology, Inc. Memory core chip having TSVS
KR20230013129A (ko) * 2020-11-26 2023-01-26 양쯔 메모리 테크놀로지스 씨오., 엘티디. 다중-다이 동작을 위한 동적 피크 전력 관리

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3721117B2 (ja) * 2001-10-29 2005-11-30 エルピーダメモリ株式会社 入出力回路と基準電圧生成回路及び半導体集積回路
US8120958B2 (en) * 2007-12-24 2012-02-21 Qimonda Ag Multi-die memory, apparatus and multi-die memory stack
KR101086875B1 (ko) * 2009-09-30 2011-11-25 주식회사 하이닉스반도체 데이터 전송회로 및 이를 포함하는 반도체 장치
KR101097437B1 (ko) * 2009-10-12 2011-12-23 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 데이터 입출력 방법
KR101728067B1 (ko) * 2010-09-03 2017-04-18 삼성전자 주식회사 반도체 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150122378A (ko) * 2014-04-22 2015-11-02 에스케이하이닉스 주식회사 반도체 메모리 장치

Also Published As

Publication number Publication date
US20140063990A1 (en) 2014-03-06

Similar Documents

Publication Publication Date Title
KR20140029815A (ko) 멀티 칩 반도체 장치
US11960418B2 (en) Semiconductor memory systems with on-die data buffering
CN111540391B (zh) 层叠存储器件及包括其的存储系统
CN111739875B (zh) 叠层半导体器件及其测试方法
US9209160B2 (en) Semiconductor devices compatible with mono-rank and multi-ranks
TWI543188B (zh) 半導體裝置
CN106782665A (zh) 层叠存储器件及包括其的半导体存储系统
CN106157996A (zh) 半导体器件
US9576936B2 (en) Semiconductor system having semiconductor apparatus and method of determining delay amount using the semiconductor apparatus
KR102058509B1 (ko) 반도체 집적회로
US11646097B2 (en) Stacked memory device and test method thereof
CN103377713B (zh) 半导体器件和包括半导体器件的半导体系统
US11289174B2 (en) Stacked semiconductor device and semiconductor system including the same
US9721623B2 (en) Memory apparatus using plurality of power sources and system including the same
TW201919172A (zh) 層疊式半導體裝置和半導體系統
US7486532B2 (en) Semiconductor multi-chip package including two semiconductor memory chips having different memory densities
CN113470707A (zh) 层叠式半导体器件及其操作方法
CN106205670B (zh) 包括再分布层的半导体器件
US20160086919A1 (en) Multi-chip package
JP4643691B2 (ja) 半導体集積回路装置
KR20150047291A (ko) 관통 비아를 포함하는 반도체 장치
US11749319B2 (en) Integrated circuit chip
KR20090063810A (ko) 상태등록정보 생성회로

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid