CN106782665A - 层叠存储器件及包括其的半导体存储系统 - Google Patents

层叠存储器件及包括其的半导体存储系统 Download PDF

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Abstract

本文中公开了一种层叠存储器件，该层叠存储器件包括使用多个穿通芯片电极来层叠的多个核心裸片和基底裸片。每个核心裸片可以包括：多个输入焊盘，能够在晶片级测试模式中从外部接收地址；控制信号发生单元，能够对经由输入焊盘而接收到的地址进行解码以产生第一控制信号；地址发生单元，能够基于经由输入焊盘而接收到的地址来产生第一地址；以及信号选择单元，能够选择第一控制信号与经由对应的穿通芯片电极而从基底裸片接收到的第二控制信号之一以输出全局控制信号，以及选择第一地址与经由对应的穿通芯片电极而从基底裸片接收到的第二地址之一以输出全局地址。

Description

层叠存储器件及包括其的半导体存储系统
相关申请的交叉引用
本申请要求2015年11月23日提交的申请号为10-2015-0163772的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本发明的示例性实施例总体而言涉及一种半导体设计技术，更具体地，涉及一种能够执行晶片级测试的层叠存储器件及包括其的半导体存储系统。
背景技术
由于半导体存储器技术已经快速发展，因此对于半导体集成器件的封装技术，存在对高度集成和高性能的不断增长的需求。在过去，二维(2D)结构已经被用作传统封装技术，在二维结构中，具有集成电路的半导体芯片通过使用电线或凸块而设置在印刷电路板(PCB)上。近来，正在开发采用层叠在彼此顶部上的多个半导体芯片的各种三维(3D)结构技术。
更具体地，在具有3D结构的层叠存储器件中，多个存储器芯片通常垂直层叠。此外，沿垂直方向层叠的半导体芯片经由一个或多个穿通芯片电极(例如，硅通孔(TSV))来电耦接，且安装在用于半导体封装体的衬底上。
由于层叠存储器件的增大的复杂度，因此正开发新方法以保证需要在晶片级测试以及在已完成将晶片组装成封装层叠结构之后测试二者的产品质量。因此，通常用于测试采用TSV的层叠存储器件的方法可以包括封装级测试方法和晶片级测试方法，所述封装级测试方法用于测试已经被组装成封装产品之后的层叠存储器件，所述晶片级测试方法在先于组装工艺的晶片状态中执行。
发明内容
本发明的各种实施例针对一种能够执行晶片级测试的层叠存储器件。层叠存储器件可以使用与由基底裸片产生的全局控制信号等价的信号来在多个核心裸片中执行晶片级测试。所述信号由包括基底裸片和多个核心裸片的层叠存储器件中的核心裸片来产生。所述信号经由多个穿通芯片电极来传输。各种实施例还针对晶片级测试方法。
在一个实施例中，一种层叠存储器件可以包括使用多个穿通芯片电极来层叠的多个核心裸片和基底裸片。核心裸片中的每个包括：多个输入焊盘，能够在晶片级测试模式中从外部接收地址；控制信号发生单元，能够对经由输入焊盘而接收到的地址进行解码以产生第一控制信号；地址发生单元，能够基于经由输入焊盘而接收到的地址来产生第一地址；以及信号选择单元，能够选择第一控制信号与经由对应的穿通芯片电极而从基底裸片接收到的第二控制信号之一以输出全局控制信号，以及选择第一地址与经由对应的穿通芯片电极而从基底裸片接收到的第二地址之一以输出全局地址。
在一个实施例中，一种层叠存储器件可以包括使用多个穿通芯片电极来层叠的多个核心裸片和基底裸片。核心裸片中的每个包括：多个输入焊盘，能够在晶片级测试模式中从外部接收列地址和行地址；地址锁存单元，能够锁存经由输入焊盘而接收到的行地址和列地址以输出行锁存地址和列锁存地址；行信号发生单元，能够对行锁存地址进行解码以产生第一行控制信号，以及基于行锁存地址来产生第一行地址；列信号发生单元，能够对列锁存地址进行解码以产生第一列控制信号，以及基于列锁存地址来产生第一列地址；行信号选择单元，能够基于晶片级测试使能信号而选择第一行控制信号与经由对应的穿通芯片电极而从基底裸片接收到的第二行控制信号之一以输出全局行控制信号，以及基于晶片级测试使能信号而选择第一行地址与经由对应的穿通芯片电极而从基底裸片接收到的第二行地址之一以输出全局行地址；以及列信号选择单元，能够基于晶片级测试使能信号而选择第一列控制信号与经由对应的穿通芯片电极而从基底裸片接收到的第二列控制信号之一以输出全局列控制信号，以及基于晶片级测试使能信号而选择第一列地址与经由对应的穿通芯片电极而从基底裸片接收到的第二列地址之一以输出全局列地址。
在一个实施例中，一种层叠存储器件可以包括使用多个穿通芯片电极来层叠的多个核心裸片和基底裸片。核心裸片中的每个包括：多个输入焊盘，能够在晶片级测试模式中从外部接收地址；地址锁存单元，能够锁存经由输入焊盘而接收到的地址以输出锁存地址；解码器，能够对锁存地址进行解码以产生第一命令脉冲信号；第一信号选择单元，能够基于晶片级测试使能信号而选择第一命令脉冲信号与经由对应的穿通芯片电极而从基底裸片接收到的第二命令脉冲信号之一以输出源命令脉冲信号，以及基于晶片级测试模式使能信号而选择锁存地址与经由对应的穿通芯片电极而从基底裸片接收到的地址之一以输出源地址；以及测试模式信号发生单元，能够基于源命令脉冲信号和源地址来产生多个测试模式信号。
在一个实施例中，一种层叠存储器件可以包括使用多个穿通芯片电极来层叠的多个核心裸片和基底裸片。核心裸片中的每个包括：多个输入焊盘，能够在晶片级测试模式中从外部接收地址；地址锁存单元，能够锁存经由输入焊盘而接收到的行地址和列地址以输出行锁存地址和列锁存地址；行信号发生单元，能够对行锁存地址进行解码以产生多个第一行控制信号，以及基于行锁存地址来产生第一行地址；行信号选择单元，能够基于晶片级测试使能信号而选择第一行控制信号与经由对应的穿通芯片电极而从基底裸片接收到的第二行控制信号之一以输出全局行控制信号，以及基于晶片级测试使能信号而选择第一行地址与经由对应的穿通芯片电极而从基底裸片接收到的第二行地址之一以输出全局行地址；列解码器，能够对列锁存地址进行解码以产生用于对应的核心裸片的内部操作的第一列命令脉冲信号和第二列命令脉冲信号；第一列信号选择单元，能够基于晶片级测试使能信号而选择第一列命令脉冲信号与经由对应的穿通芯片电极而从基底裸片接收到的脉冲信号之一以输出源命令脉冲信号，以及基于晶片级测试使能信号而选择列锁存地址与经由对应的穿通芯片电极而从基底裸片接收到的地址之一以输出源列地址；测试模式信号发生单元，能够基于源列命令脉冲信号和源列地址来产生多个测试模式信号；CAS信号发生单元，能够基于第二列命令脉冲信号来产生第一列控制信号；列地址发生单元，能够基于列锁存地址来产生第一列地址；以及第二列信号选择单元，能够基于晶片级测试使能信号而选择第一列控制信号与经由对应的穿通芯片电极而从基底裸片接收到的第二列控制信号之一以输出作为全局列控制信号，以及基于晶片级测试使能信号而选择第一列地址与经由对应的穿通芯片电极而从基底裸片接收到的第二列地址之一以输出全局列地址。
在晶片级测试模式中，行信号选择单元可以选择第一行控制信号和第一行地址；第一列信号选择单元可以选择第一列命令脉冲信号和第一列锁存地址；以及第二列信号选择单元可以选择第一列控制信号和第一列地址。行信号发生单元包括：行解码器，能够对行锁存地址进行解码以产生用于对应的核心裸片的内部操作的行命令脉冲信号；行控制信号输出单元，能够基于行命令脉冲信号来输出第一行控制信号；以及行地址发生单元，能够基于行锁存地址来产生第一行地址。行控制信号输出单元可以基于行命令脉冲信号来产生多个存储体激活信号。列控制信号输出单元可以基于第二列命令脉冲来产生CAS信号。
在一个实施例中，一种半导体存储系统可以包括：中介层；设置在中介层上的控制器裸片；以及使用多个穿通芯片电极来顺序层叠在中介层上的多个核心裸片和基底裸片，其中，核心裸片中的每个包括：多个输入焊盘，能够在晶片级测试模式中从外部接收地址；控制信号发生单元，能够对经由输入焊盘而接收到的地址进行解码以产生第一控制信号；地址发生单元，能够基于经由输入焊盘而接收到的地址来产生第一地址；以及信号选择单元，能够选择第一控制信号与经由对应的穿通芯片电极而从基底裸片接收到的第二控制信号之一以输出全局控制信号，以及选择第一地址与经由对应的穿通芯片电极而从基底裸片接收到的第二地址之一以输出全局地址。
附图说明
图1是图示根据本发明的一个实施例的半导体存储系统的示图。
图2是根据本发明的一个实施例的图1中示出的层叠核心裸片的配置的示图。
图3是根据本发明的一个实施例的图1中示出的核心裸片的详细示图。
图4是根据本发明的另一实施例的图1中示出的核心裸片的详细示图。
具体实施方式
下面将参照附图来更详细地描述各种实施例。然而，本发明可以以不同的形式来实施，而不应当被解释为局限于本文中所阐述的实施例。相反地，这些实施例被提供使得本公开将彻底且完整，且这些实施例将把本发明充分传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中始终指代相同的部分。还要注意的是，在此说明书中，“连接/耦接”不仅指一个组件直接耦接另一组件，还指一个组件经由中间组件间接耦接另一组件。此外，在句中只要未另外具体提及，则单数形式可以包括复数形式。
根据本发明的一个实施例的半导体存储系统可以以诸如系统级封装(SIP)、多芯片封装(MCP)、片上系统(SoC)、包括多个封装体的层叠封装(PoP)等的形式来实施。
现在参见图1，根据本发明的一个实施例，提供了半导体存储系统100。
半导体存储系统100可以包括层叠存储器件110、控制器裸片120(也称作控制器)、中介层130和封装衬底140。
中介层130可以设置在封装衬底140上。
层叠存储器件110和控制器裸片120可以设置在中介层130上。
层叠存储器件110中包括的物理区PHY与控制器裸片120中包括的物理区PHY可以经由中介层130彼此耦接。
层叠存储器件110可以与控制器120、中介层130和封装衬底140一起形成高带宽存储器(HBM)。层叠存储器件110可以包括层叠且经由TSV电耦接的多个裸片(即，芯片)，使得增大输入/输出单元的数量以提升带宽。
层叠存储器件110可以包括基底裸片(即，逻辑裸片)114和多个核心裸片(即，DRAM裸片)112A至112D。在图1中示出第一核心裸片112A至第四核心裸片112D作为示例。核心裸片112A至112D可以层叠在基底裸片114之上，且可以经由TSV耦接。
用于储存数据的多个存储单元和用于存储单元的核心操作的电路可以设置在核心裸片112A至112D中的每个中。用于核心裸片112A至112D与控制器裸片120之间交互的电路可以安装在基底裸片114上。相应地，可以执行半导体存储系统之内的各种功能，例如，存储器管理功能(诸如存储单元的电源管理)、存储单元的刷新操作以及核心裸片112A至112D与控制器裸片120之间的时序控制功能。控制器裸片120可以是或包括中央处理单元(CPU)裸片、图形处理单元(GPU)裸片、片上系统(SoC)裸片及其任意组合。
配置这样的半导体存储系统可以包括下面的作为合适方法的示例来描述的两种方法。
根据第一种方法，存储单元以及需要被设置为邻近于存储单元的用于存储单元的核心操作的必要电路(例如，感测放大器和行线驱动器)设置在核心裸片112A至112D中的每个中。用于存储器件的输入/输出操作的电路(例如，行解码器、列解码器和地址/命令控制电路)也设置在核心裸片112A至112D中的每个中。仅接口电路(在核心裸片112A至112D与控制器裸片120之间执行信号缓冲)设置在基底裸片114中。在这种情况下，使用TSV来将行地址和列地址从基底裸片114提供给相应的核心裸片112A至112D。
根据第二种方法，存储单元以及必要电路设置在核心裸片112A至112D中的每个中，而用于存储器件的输入/输出操作的大部分电路设置在基底裸片114中。在这种情况下，命令处理电路设置在基底裸片114中。使用TSV来将由基底裸片114的命令处理电路产生的信号传输给相应的核心裸片112A至112D，而非提供行地址和列地址，由此来提升核心裸片112A至112D的集成度。
然而，对于第二种方法配置，由于用于控制存储器件的大部分地址/命令控制电路设置在基底裸片114中，因此难以对核心裸片112A至112D的每个执行晶片级测试。
在本发明的一个实施例中，为了除封装级测试之外还支持对每个核心裸片执行的晶片级测试，各个核心裸片112A至112D产生与由基底裸片114产生的全局控制信号相对应的等价全局控制信号。然后，基于是执行封装级测试还是晶片级测试来选择全局控制信号中的一个或等价全局控制信号中的一个。
参见图2，提供了图1中所示的层叠核心裸片112A和112B的配置示例。虽然在图2中示出了第一核心裸片112A和第二核心裸片112B的详细配置作为示例，但是剩余的核心裸片112C和112D可以具有类似于第一核心裸片112A和第二核心裸片112B的配置。
参见图2，核心裸片112A和112B中的每个可以包括多个输入焊盘PAD1至PAD8、锁存单元210和220、地址发生单元230和250、控制信号发生单元240和260以及信号选择单元270和280。
在晶片级测试模式中，输入焊盘PAD1至PAD8可以从外部设备(例如，主机)接收地址RA0至RA3和CA0至CA3。控制信号发生单元240和260可以通过对经由输入焊盘PAD1至PAD8接收到的地址RA0至RA3和CA0至CA3进行解码来产生第一控制信号R_CTRL_W和C_CTRL_W。地址发生单元230和250可以通过控制经由输入焊盘PAD1至PAD8接收到的地址的时序来产生第一地址R_ADDR_W和C_ADDR_W。信号选择单元270和280可以选择第一控制信号R_CTRL_W和C_CTRL_W与经由TSV(即，TSV2和TSV4)而从基底裸片114接收到的第二控制信号R_CTRL_T和C_CTRL_T之一以输出选中的控制信号作为全局控制信号R_CTRL和C_CTRL，以及选择第一地址R_ADDR_W和C_ADDR_W与经由TSV(即，TSV1和TSV3)而从基底裸片114接收到的第二地址R_ADDR_T和C_ADDR_T之一以输出选中的地址作为全局地址R_ADDR和C_ADDR。
核心裸片112A和112B中的每个还可以包括地址锁存单元210和220。地址锁存单元210和220可以锁存经由输入焊盘PAD1至PAD8而接收到的地址RA0至RA3和CA0至CA3，以及将锁存的地址提供给控制信号发生单元240和260以及地址发生单元230和250。此外，核心裸片112A和112B中的每个还可以包括用于接收时钟信号CLK的输入焊盘PAD9。地址锁存单元210和220可以响应于时钟信号CLK而锁存地址RA0至RA3和CA0至CA3。
地址RA0至RA3和CA0至CA3可以被分成行地址RA0至RA3和列地址CA0至CA3。地址锁存单元210和220、地址发生单元230和250、控制信号发生单元240和260以及信号选择单元270和280可以被分成行路径和列路径。
更具体地，地址锁存单元210和220可以包括行锁存单元210和列锁存单元220，行锁存单元210用于响应于时钟信号CLK而锁存行地址RA0至RA3以输出行锁存地址RA_LAT，列锁存单元220用于响应于时钟信号CLK而锁存列地址CA0至CA3以输出列锁存地址CA_LAT。
地址发生单元230和250可以包括行地址发生单元230和列地址发生单元250，行地址发生单元230用于通过控制行锁存地址RA_LAT的时序来产生第一行地址R_ADDR_W，列地址发生单元250用于通过控制列锁存地址CA_LAT的时序来产生第一列地址C_ADDR_W。
控制信号发生单元240和260可以包括行控制信号发生单元240和列控制信号发生单元260，行控制信号发生单元240用于对行锁存地址RA_LAT进行解码以输出第一行控制信号R_CTRL_W，列控制信号发生单元260用于对列锁存地址CA_LAT进行解码以输出第一列控制信号C_CTRL_W。行控制信号发生单元240可以包括行解码器242和行控制信号输出单元244，行解码器242用于对行锁存地址RA_LAT进行解码以产生用于对应的核心裸片的内部操作的行命令脉冲信号，行控制信号输出单元244用于响应于行命令脉冲信号而输出第一行控制信号R_CTRL_W。列控制信号发生单元260可以包括列解码器262和列控制信号输出单元264，列解码器262用于对列锁存地址CA_LAT进行解码以产生用于对应的核心裸片的内部操作的列命令脉冲信号，列控制信号输出单元264响应于列命令脉冲信号而输出第一列控制信号C_CTRL_W。行命令脉冲信号可以包括激活信号、预充电信号和刷新信号。列命令脉冲信号可以包括读取信号、写入信号和模式寄存器设置(MRS)信号。此外，第一行控制信号R_CTRL_W可以包括用于限定存储体激活时间段的存储体激活信号。第一列控制信号C_CTRL_W可以包括列地址选通(CAS)信号和测试模式信号。
信号选择单元270和280可以包括行信号选择单元270和列信号选择单元280。行信号选择单元270选择第一行控制信号R_CTRL_W与经由硅通孔TSV2而从基底裸片114接收到的第二行控制信号R_CTRL_T之一以输出选中的控制信号作为全局行控制信号R_CTRL，以及选择第一行地址R_ADDR_W与经由硅通孔TSV1而从基底裸片114接收到的第二行地址R_ADDR_T之一以输出选中的地址作为全局行地址R_ADDR。列信号选择单元280选择第一列控制信号C_CTRL_W与经由硅通孔TSV4而从基底裸片114接收到的第二列控制信号C_CTRL_T之一以输出选中的控制信号作为全局列控制信号C_CTRL，以及选择第一列地址C_ADDR_W与经由硅通孔TSV3而从基底裸片114接收到的第二列地址C_ADDR_T之一以输出选中的地址作为全局列地址C_ADDR。行信号选择单元270可以响应于晶片级测试使能信号WTEST_EN而选择第一行控制信号R_CTRL_W和第一行地址R_ADDR_W。列信号选择单元280可以响应于晶片级测试使能信号WTEST_EN而选择第一列控制信号C_CTRL_W和第一列地址C_ADDR_W。
图3是图1中所示的第一核心裸片112A的详细框图。虽然在图3中示出了第一核心裸片112A的详细配置作为示例，但是剩余的核心裸片112B至112D可以具有类似于第一核心裸片112A的配置。
参见图3，第一核心裸片112A可以包括多个输入焊盘PAD1至PAD8、地址锁存单元310、行信号发生单元320、列信号发生单元330、行信号选择单元340和列信号选择单元350。
在晶片级测试模式中，输入焊盘PAD1至PAD8从外部设备接收行地址RA0至RA3和列地址CA0至CA3。地址锁存单元310锁存行地址RA0至RA3和列地址CA0至CA3以输出行锁存地址RA_LAT<0:3>和列锁存地址CA_LAT<0:3>。行信号发生单元320对行锁存地址RA_LAT<0:3>进行解码以产生多个第一行控制信号RACT_W<0:n>，以及控制行锁存地址RA_LAT<0:3>的时序以产生第一行地址RA_ADDR_W<0:i>。列信号发生单元330对列锁存地址CA_LAT<0:3>进行解码以产生多个第一列控制信号CASP_RD_W、CASP_WT_W、TM_W<0:m>和TMEN_W，以及控制列锁存地址CA_LAT<0:3>的时序以产生第一列地址CA_ADDR_W<0:k>。行信号选择单元340响应于晶片级测试使能信号WTEST_EN而选择第一行控制信号RACT_W<0:n>与经由TSV而从基底裸片114接收到的第二行控制信号RACT_T<0:n>之一以输出选中的控制信号作为全局行控制信号RACT<0:n>，以及响应于晶片级测试使能信号WTEST_EN而选择第一行地址RA_ADDR_W<0:i>与经由TSV而从基底裸片114接收到的第二行地址RA_ADDR_T<0:i>之一以输出选中的地址作为全局行地址RA_ADDR<0:i>。列信号选择单元350响应于晶片级测试使能信号WTEST_EN而选择第一列控制信号CASP_RD_W、CASP_WT_W、TM_W<0:m>和TMEN_W与经由TSV而从基底裸片114接收到的第二列控制信号CASP_RD_T、CASP_WT_T、TM_T<0:m>和TMEN_T之一以输出选中的控制信号作为全局列控制信号CASP_RD、CASP_WT、TM<0:m>和TMEN，以及响应于晶片级测试使能信号WTEST_EN而选择第一列地址CA_ADDR_W<0:k>与经由TSV而从基底裸片114接收到的第二列地址CA_ADDR_T<0:k>之一以输出选中的地址作为全局列地址CA_ADDR<0:k>。
更具体地，行信号发生单元320可以包括行解码器322、行控制信号输出单元324和行地址发生单元326。行解码器322对行锁存地址RA_LAT<0:3>进行解码以产生用于对应的核心裸片的内部操作的行命令脉冲信号ACTP、PCGP和REFP。行控制信号输出单元324响应于行命令脉冲信号ACTP、PCGP和REFP而输出第一行控制信号RACT_W<0:n>。行地址发生单元326控制行锁存地址RA_LAT<0:3>的时序以产生第一行地址RA_ADDR_W<0:i>。在这种情况下，行命令脉冲信号ACTP、PCGP和REFP可以包括激活信号ACTP、预充电信号PCGP和刷新信号REFP。行控制信号输出单元324可以包括用于响应于行命令脉冲信号ACTP、PCGP和REFP而产生多个存储体激活信号的存储体激活信号发生单元。
此外，列信号发生单元330可以包括列解码器332、CAS信号发生单元(即，列控制信号发生单元)334、测试模式信号发生单元336和列地址发生单元338。列解码器332对列锁存地址CA_LAT<0:3>进行解码以产生用于对应的核心裸片的内部操作的列命令脉冲信号RDP、WTP和MRSP。测试模式信号发生单元336响应于MRS信号MRSP和列锁存地址CA_LAT<0:3>而产生测试模式信号TMEN和TM<0:m>。CAS信号发生单元334响应于读取信号RDP和写入信号WTP而产生CAS信号CASP_RD和CASP_WT。
核心裸片112A还可以包括用于接收时钟信号CLK的输入焊盘PAD9。地址锁存单元310可以同步于时钟信号CLK而锁存经由输入焊盘PAD1至PAD8接收到的行地址RA0至RA3和列地址CA0至CA3，以及输出锁存的地址作为行锁存地址RA_LAT<0:3>和列锁存地址CA_LAT<0:3>。
行信号选择单元340和列信号选择单元350中的每个可以包括多个多路复用器，所述多个多路复用器用于响应于在执行晶片级测试时被使能的晶片级测试使能信号WTEST_EN而选择输入信号。即，在执行晶片级测试时，行信号选择单元340和列信号选择单元350选择在对应的核心裸片112A之内产生的信号，例如，第一行控制信号RACT_W<0:n>、第一行地址RA_ADDR_W<0:i>、第一列控制信号CASP_RD_W、CASP_WT_W、TM_W<0:m>和TMEN_W以及第一列地址CA_ADDR_W<0:k>。与此相反，当执行封装级测试而非晶片级测试(即，晶片级测试使能信号WTEST_EN被去激活)时，行信号选择单元340和列信号选择单元350选择经由TSV而从基底裸片114接收到的信号，例如，第二行控制信号RACT_T<0:n>、第二行地址RA_ADDR_T<0:i>、第二列控制信号CASP_RD_T、CASP_WT_T、TM_T<0:m>和TMEN_T以及第二列地址CA_ADDR_T<0:k>。
虽然行地址和列地址中的每个都被图示为4比特位，但是本发明不局限于这种方式。要注意的是，行地址和列地址中的每个都可以具有更多的比特位或更少的比特位。优选地，行地址和列地址中的每个都可以被设置为要输入以用于晶片级测试的最小数量的比特位。
如上所述，在根据本发明的一个实施例的层叠存储器件中，如果大部分地址/命令控制电路设置在基底裸片114中，则核心裸片112A至112D中的每个产生与由基底裸片114产生的全局控制信号等价的信号，且基于是执行封装级测试还是晶片级测试来选择从基底裸片114接收到的全局控制信号之一或由每个核心裸片产生的信号之一。相应地，除封装级测试之外，还可以在核心裸片中执行晶片级测试。
同时，在经由TSV来将全局控制信号从基底裸片提供给核心裸片的层叠存储器件中，仅输入用于晶片级测试的地址。与此相反，在使用TSV来将行地址和列地址从基底裸片提供给核心裸片的层叠存储器件中，需要输入用于存储器核心操作的所有地址。在这种情况下，由于用于晶片级测试的地址具有比用于存储器核心操作的地址更小数量的比特位，因此相比于用于接收用于存储器核心操作的地址的输入焊盘的实际数量，可以减小用于接收地址的输入焊盘的数量。相应地，可以提供占据小面积的层叠存储器件，以及可以对其中包括的各个核心裸片执行晶片级测试。
随着存储器件的结构变得复杂，存在对测试复杂存储器件的各种类型的测试模式的需求。例如，可以以各种方式逐渐增加用于测试层叠存储器件的信号(诸如测试模式使能信号TMEN、测试模式信号TM<0:m>、测试组信号、测试组设置信号和测试组重置信号)的数量。如果各种类型的信号全部经由TSV而从基底裸片被传送给每个核心裸片，则将不得不增加TSV的数量。相应地，提出了一种方法：仅将控制信号发生模块之中的测试模式发生电路设置在各个核心裸片中，以及经由TSV来将测试模式发生电路所需的MRS信号和列锁存地址从基底裸片传送给各个核心裸片中的每个核心裸片。
下面描述了一种支持晶片级测试的层叠半导体器件，其中，大部分地址/命令控制电路设置在基底裸片中，而测试模式发生电路设置在核心裸片中。
图4是图1中所示的第一核心裸片112A的详细配置的另一示例。虽然在图4中示出了第一核心裸片112A的详细配置作为示例，但是剩余的核心裸片112B至112D可以具有类似于第一核心裸片112A的配置。
参见图4，第一核心裸片112A可以包括多个输入焊盘PAD1至PAD8、地址锁存单元410、行信号发生单元420、行信号选择单元440、列解码器432、第一列信号选择单元450、测试模式信号发生单元436、CAS信号发生单元(例如，列控制信号发生单元)434、列地址发生单元438和第二列信号选择单元460。
在晶片级测试模式中，输入焊盘PAD1至PAD8从外部设备接收行地址RA0至RA3和列地址CA0至CA3。地址锁存单元410锁存经由输入焊盘PAD1至PAD8接收到的行地址RA0至RA3和列地址CA0至CA3以输出行锁存地址RA_LAT<0:3>和列锁存地址CA_LAT<0:3>。行信号发生单元420对行锁存地址RA_LAT<0:3>进行解码以产生第一行控制信号RACT_W<0:n>，以及控制行锁存地址RA_LAT<0:3>的时序以产生第一行地址RA_ADDR_W<0:i>。行信号选择单元440响应于晶片级测试使能信号WTEST_EN而选择第一行控制信号RACT_W<0:n>与经由TSV而从基底裸片114接收到的第二行控制信号RACT_T<0:n>之一以输出选中的控制信号作为全局行控制信号RACT<0:n>，以及响应于晶片级测试使能信号WTEST_EN而选择第一行地址RA_ADDR_W<0:i>与经由对应的TSV而从基底裸片114接收到的第二行地址RA_ADDR_T<0:i>之一以输出选中的地址作为全局行地址RA_ADDR<0:i>。列解码器432对列锁存地址CA_LAT<0:3>进行解码以产生用于对应的核心裸片112A的内部操作的第一列命令脉冲信号MRSP以及第二列命令脉冲信号RDP和WTP。第一列信号选择单元450响应于晶片级测试使能信号WTEST_EN而选择第一列命令脉冲信号MRSP与经由对应的TSV而从基底裸片114接收到的MRS脉冲信号MRSP_T之一以输出选中的脉冲信号作为源命令脉冲信号MRSP_M，以及选择列锁存地址CA_LAT<0:3>与经由对应的TSV而从基底裸片114接收到的地址CA_LAT_T<0:3>之一以输出选中的地址作为源列地址CA_LAT_M<0:3>。测试模式信号发生单元436响应于源列命令脉冲信号MRSP_M和源列地址CA_LAT_M<0:3>而产生多个测试模式信号TMEN和TM<0:m>。CAS信号发生单元434基于第二列命令脉冲信号RDP和WTP而产生第一列控制信号CASP_RD_W和CASP_WT_W。列地址发生单元438控制列锁存地址CA_LAT<0:3>的时序以产生第一列地址CA_ADDR_W<0:k>。第二列信号选择单元460响应于晶片级测试使能信号WTEST_EN而选择第一列控制信号CASP_RD_W和CASP_WT_W与经由对应的TSV而从基底裸片114接收到的第二列控制信号CASP_RD_T和CASP_WT_T之一以输出选中的控制信号作为全局列控制信号CASP_RD和CASP_WT，以及选择第一列地址CA_ADDR_W<0:k>与经由对应的TSV而从基底裸片114接收到的第二列地址CA_ADDR_T<0:k>之一以输出选中的地址作为全局列地址CA_ADDR<0:k>。
行信号发生单元420可以包括行解码器422、行控制信号输出单元424和行地址发生单元426。图4的行信号发生单元420可以具有与图3的行信号发生单元320基本上相同的配置，从而省略对其的详细描述。
CAS信号发生单元434可以基于第二列命令脉冲信号RDP和WTP而产生CAS信号(例如，第一列控制信号CASP_RD_W和CASP_WT_W)。
相应地，在如上所述的大部分地址/命令控制电路设置在基底裸片114中而测试模式发生电路(例如，测试模式发生单元436)设置在对应的核心裸片112A中的情况下，在封装级，用于测试模式发生电路的MRS脉冲信号MRSP_T和列锁存地址CA_LAT<0:3>可以经由TSV而从基底裸片114被传送至各个核心裸片112A至112D。在晶片级，使用内部产生的第一列命令脉冲信号MRSP和列锁存地址CA_LAT<0:3>来产生用于晶片级测试的测试模式信号TMEN和TM<0:m>。相应地，因为不需要增加TSV的数量且不需要在基底裸片114中多余地设置测试模式发生电路，所以可以有效地使用面积。
如上所述，在根据本发明的实施例的层叠存储器件中，如果大部分地址/命令控制电路设置在基底裸片114中，则核心裸片112A至112D中的每个产生与由基底裸片114产生的全局控制信号等价的信号，以及基于是执行封装级测试还是晶片级测试来选择从基底裸片114接收到的全局控制信号之一或由每个核心裸片产生的信号之一。因此，除封装级测试之外，还可以在核心裸片区块中执行晶片级测试。
虽然已经出于说明的目的而描述了各种实施例，但是对于本领域技术人员将明显的是，在不脱离所附权利要求所限定的本发明的精神和/或范围的情况下，可以作出各种改变和修改。

Claims (19)

1.一种层叠存储器件，包括：
使用多个穿通芯片电极而层叠的多个核心裸片和基底裸片，
其中，核心裸片中的每个包括：
多个输入焊盘，能够在晶片级测试模式中从外部接收地址；
控制信号发生单元，能够对经由输入焊盘而接收到的地址进行解码以产生第一控制信号；
地址发生单元，能够基于经由输入焊盘而接收到的地址来产生第一地址；以及
信号选择单元，能够选择第一控制信号和经由对应的穿通芯片电极而从基底裸片接收到的第二控制信号之一以输出全局控制信号，以及选择第一地址和经由对应的穿通芯片电极而从基底裸片接收到的第二地址之一以输出全局地址。
2.如权利要求1所述的层叠存储器件，其中，在晶片级测试模式中，信号选择单元选择第一控制信号和第一地址。
3.如权利要求2所述的层叠存储器件，还包括：
地址锁存单元，能够锁存经由输入焊盘而接收到的地址以将锁存的地址提供给控制信号发生单元和地址发生单元。
4.如权利要求2所述的层叠存储器件，其中，控制信号发生单元包括：
解码器，能够对经由输入焊盘而接收到的地址进行解码以产生用于对应的核心裸片的内部操作的命令脉冲信号；以及
控制信号输出单元，能够基于命令脉冲信号来输出第一控制信号。
5.如权利要求4所述的层叠存储器件，其中，命令脉冲信号包括激活信号、预充电信号、刷新信号、读取信号、写入信号和模式寄存器设置MRS信号。
6.如权利要求4所述的层叠存储器件，其中，第一控制信号包括存储体激活信号、列地址选通CAS信号和测试模式信号。
7.一种层叠存储器件，包括：
使用多个穿通芯片电极而层叠的多个核心裸片和基底裸片，
其中，核心裸片中的每个包括：
多个输入焊盘，能够在晶片级测试模式中从外部接收列地址和行地址；
地址锁存单元，能够锁存经由输入焊盘而接收到的行地址和列地址以输出行锁存地址和列锁存地址；
行信号发生单元，能够对行锁存地址进行解码以产生第一行控制信号，以及基于行锁存地址来产生第一行地址；
列信号发生单元，能够对列锁存地址进行解码以产生第一列控制信号，以及基于列锁存地址来产生第一列地址；
行信号选择单元，能够基于晶片级测试使能信号而选择第一行控制信号和经由对应的穿通芯片电极而从基底裸片接收到的第二行控制信号之一以输出全局行控制信号，以及基于晶片级测试使能信号而选择第一行地址和经由对应的穿通芯片电极而从基底裸片接收到的第二行地址之一以输出全局行地址；以及
列信号选择单元，能够基于晶片级测试使能信号而选择第一列控制信号和经由对应的穿通芯片电极而从基底裸片接收到的第二列控制信号之一以输出全局列控制信号，以及基于晶片级测试使能信号而选择第一列地址和经由对应的穿通芯片电极而从基底裸片接收到的第二列地址之一以输出全局列地址。
8.如权利要求7所述的层叠存储器件，其中，在晶片级测试模式中，
行信号选择单元选择第一行控制信号和第一行地址，以及
列信号选择单元选择第一列控制信号和第一列地址。
9.如权利要求8所述的层叠存储器件，其中，行信号发生单元包括：
行解码器，能够对行锁存地址进行解码以产生用于对应的核心裸片的内部操作的行命令脉冲信号；
行控制信号输出单元，能够基于行命令脉冲信号来输出第一行控制信号；以及
行地址发生单元，能够基于行锁存地址来产生第一行地址。
10.如权利要求9所述的层叠存储器件，其中，行命令脉冲信号包括激活信号、预充电信号和刷新信号。
11.如权利要求9所述的层叠存储器件，其中，行控制信号输出单元响应于行命令脉冲信号而产生多个存储体激活信号。
12.如权利要求8所述的层叠存储器件，其中，列信号发生单元包括：
列解码器，能够对列锁存地址进行解码以产生用于对应的核心裸片的内部操作的列命令脉冲信号；
列控制信号输出单元，能够基于列命令脉冲信号和列锁存地址来输出第一列控制信号；以及
列地址发生单元，能够基于列锁存地址来产生第一列地址。
13.如权利要求12所述的层叠存储器件，其中，列控制信号输出单元包括：
测试模式信号发生单元，能够基于第一列命令脉冲信号和列锁存地址来产生测试模式信号；以及
CAS信号发生单元，能够基于第二列命令脉冲信号来产生CAS信号。
14.如权利要求13所述的层叠存储器件，其中：
第一列命令脉冲信号包括模式寄存器设置MRS信号，以及
第二列命令脉冲信号包括读取信号和写入信号。
15.如权利要求8所述的层叠存储器件，其中：
核心裸片中的每个还包括能够接收时钟信号的时钟输入焊盘，以及
地址锁存单元同步于时钟信号来锁存经由输入焊盘而接收到的列地址和行地址以输出行锁存地址和列锁存地址。
16.一种层叠存储器件，包括：
使用多个穿通芯片电极而层叠的多个核心裸片和基底裸片，
其中，核心裸片中的每个包括：
多个输入焊盘，能够在晶片级测试模式中从外部接收地址；
地址锁存单元，能够锁存经由输入焊盘而接收到的地址以输出锁存地址；
解码器，能够对锁存地址进行解码以产生第一命令脉冲信号；
第一信号选择单元，能够基于晶片级测试使能信号而选择第一命令脉冲信号和经由对应的穿通芯片电极而从基底裸片接收到的第二命令脉冲信号之一以输出源命令脉冲信号，以及基于晶片级测试使能信号而选择锁存地址和经由对应的穿通芯片电极而从基底裸片接收到的地址之一以输出源地址；以及
测试模式信号发生单元，能够基于源命令脉冲信号和源地址来产生多个测试模式信号。
17.如权利要求16所述的层叠存储器件，其中，在晶片级测试模式中，第一信号选择单元选择第一命令脉冲信号和锁存地址。
18.如权利要求17所述的层叠存储器件，其中，命令脉冲信号包括模式寄存器设置MRS信号。
19.如权利要求17所述的层叠存储器件，还包括：
地址发生单元，能够基于锁存地址来产生第一地址；以及
第二信号选择单元，能够选择第一地址和经由对应的穿通芯片电极而从基底裸片接收到的第二地址之一以输出全局地址。
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