CN102891666A - 半导体集成电路及其信号传输方法 - Google Patents

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Abstract

本发明提供一种半导体集成电路及其信号传输方法。所述半导体集成电路包括：多个半导体芯片，所述多个半导体芯片被层叠成多层结构；每个半导体芯片中的校正电路，所述校正电路被配置为将与芯片在层叠中的位置相对应的延迟时间反映到输入信号中，以输出至每个半导体芯片；以及多个穿通芯片通孔，所述多个穿通芯片通孔垂直地穿通所述半导体芯片中的每个而形成，且被配置为将输入信号传送至半导体芯片。

Description

半导体集成电路及其信号传输方法
相关申请的交叉引用
本申请要求2011年7月21日提交的韩国专利申请No.10-2011-0072456的优先权，其全部内容以引用的方式并入本文中。
技术领域
本发明的示例性实施例涉及一种半导体设计技术，更具体而言，涉及一种具有多层结构的半导体集成电路及其信号传输方法。
背景技术
一般而言，半导体集成电路的封装技术具有小型化和安装可靠性方面的特征。层叠封装可以具有高性能和小电路尺寸的特征。
在半导体工业中，“层叠”的意思是垂直地层叠至少两个或更多个半导体芯片或封装。当将层叠封装用于半导体存储装置中时，半导体存储装置的存储容量可以是不实施层叠封装的半导体存储装置的存储容量的两倍或更多倍。此外，层叠封装不仅增加存储容量，而且还更有效地使用安装面积。此外，层叠封装具有更高的封装密度。
可以通过以下方法制造层叠封装。首先，可以将个体的半导体芯片层叠，然后进行封装。其次，可以将已封装的个体半导体芯片层叠。经由金属性连线或穿通硅通孔(TSV)来将层叠式半导体封装中的个体的半导体芯片电耦接。使用TSV的层叠封装具有如下结构：半导体芯片之间的物理耦接和电耦接通过形成在各个半导体芯片中的TSV来垂直地实现。作为参考，使用各种方法来形成TSV，所述方法诸如首先通孔工艺(via firstprocess)、最后通孔工艺(via last process)、背面最后通孔工艺(via last from backsideprocess)等等。
图1A至图1G示出一种形成TSV的方法。在以下描述中，将以中途通孔工艺(viamiddle process)为例来进行说明。中途通孔工艺是指，在有源层中形成了电路的一部分的状态下形成TSV。
参见图1A，在晶片衬底102上形成有源层104和晶体管106。参见图1B，对有源层104和晶片衬底102进行刻蚀以形成具有指定深度的凹槽，并用诸如金属(例如，铜)的导电材料来填充凹槽以提供TSV 108的基座。
参见图1C，在有源层104上形成层间电介质层110，且在层间电介质层110中形成金属线112。金属线112与TSV 108和晶体管106电耦接。在TSV 108上方的金属线上形成TSV焊盘114，TSV焊盘114将用于电耦接TSV 108。
参见图1D，当形成TSV焊盘114时，形成凸块116且凸块116与TSV焊盘114电耦接。凸块116是将TSV 108与形成在层叠的另一个半导体芯片中的TSV电耦接的部件。随后在层间电介质层110之上形成载体118。载体118是在晶片薄化工艺(wafer thinningprocess)(图1E所示)期间固定晶片的部件，执行所述晶片薄化工艺是为了暴露出TSV108的一个端部。
参见图1E，执行晶片薄化工艺以暴露出TSV 108的端部中的一个。在已被晶片薄化工艺暴露出来的TSV 108的暴露的端部处形成凸块120。接着，参见图1F，去除载体118。因此，制造出用于层叠的半导体芯片100A，且在半导体芯片100A的顶部和底部设置了凸块116和120。
参见图1G，层叠半导体芯片100A和100B，且经由与TSV连接的凸块而使半导体芯片100A和100B彼此电耦接。
在下文，将描述经过多个垂直层叠的半导体芯片(在下文，称为“半导体集成电路”)的信号传输路径。
图2是半导体集成电路的侧视图，图2示出施加给半导体集成电路的信号如何经由TSV传送至各个半导体芯片。图2的半导体集成电路中的各个半导体芯片和TSV可以类似于图1A至图1G予以说明。然而，出于图示的目的，示意性地示出各个半导体芯片和TSV。
参见图2，信号SIG通过设置在第一半导体芯片CHIP1中的缓冲器BUF而被缓冲成内部信号SIG1，且在被施加至第一半导体芯片CHIP1的同时被传送至TSV TSV1。此外，从TSV TSV1传送来的信号SIG2在被施加至第二半导体芯片CHIP2的同时被传送至TSV TSV2。此外，从TSV TSV2传送来的信号SIG3在被施加至第三半导体芯片CHIP3的同时被传送至TSV TSV3。此外，从TSV TSV3传送来的信号SIG4被施加至第四半导体芯片CHIP4。
在传送各个信号SIG、SIG1、SIG2、SIG3和SIG4时，因设置在第一半导体芯片CHIP1中的缓冲器BUF造成的延迟时间可以由“tDbuf”表示，因TSV TSV1、TSV2和TSV3中的每个造成的延迟时间可以由“tDtsv”表示。参见图3，施加至第一半导体芯片CHIP1的信号SIG1比信号SIG延迟“tDbuf”，施加至第二半导体芯片CHIP2的信号SIG2比信号SIG延迟“tDbuf+tDtsv”，施加至第三半导体芯片CHIP3的信号SIG3比信号SIG延迟“tDbuf+(tDtsv＊2)”，施加至第四半导体芯片CHIP4的信号SIG4比信号SIG延迟“tDbuf+(tDtsv＊3)”。简言之，信号SIG1、SIG2、SIG3和SIG4各自根据信号传输所经过的TSV的数目而递增地延迟。由于因TSV TSV1、TSV2和TSV3造成的延迟，可能会发生歪斜(skew)。
由TSV TSV1、TSV2和TSV3导致的信号延迟是因为TSV TSV1、TSV2和TSV3以及TSV的凸块所形成的寄生电阻和寄生电容(R＊C)而造成的。由信号延迟造成的歪斜限制了高速操作。
发明内容
本发明的实施例涉及一种能够使多个层叠的半导体芯片之间的歪斜减小的半导体集成电路及其信号传输方法。
根据本发明的一个实施例，一种半导体集成电路包括：多个半导体芯片，所述多个半导体芯片被层叠成多层结构；每个半导体芯片中的校正电路，被配置为将与芯片在层叠中的位置相对应的延迟时间反映到输入信号中以输出至每个半导体芯片；以及多个穿通芯片通孔，所述多个穿通芯片通孔垂直地穿通半导体芯片中的每个而形成，且被配置为将输入信号传送至半导体芯片。
根据本发明的另一个实施例，一种半导体集成电路包括：多个第二半导体芯片，所述多个第二半导体芯片顺序地层叠在第一半导体芯片之上；第一半导体芯片，被配置为将外部输入信号传送至第二半导体芯片；第一半导体芯片中的校正电路，被配置为将与芯片在层叠中的位置相对应的延迟时间反映到外部输入信号中，以输出至第一半导体芯片；第二半导体芯片中的每个中的校正电路，被配置为将与芯片在层叠中的位置相对应的延迟时间反映到输入信号中以输出至第二半导体芯片；以及多个第一穿通芯片通孔，所述多个第一穿通芯片通孔分别垂直地穿通所述多个第二半导体芯片而形成，且分别被配置为将第一半导体芯片传送来的外部输入信号作为输入信号传送至第二半导体芯片。
根据本发明的又一个实施例，一种将外部电路施加的信号传送至多个层叠的半导体芯片的半导体集成电路的信号传输方法，包括以下步骤：在测试模式期间计算所述多个层叠的半导体芯片之间所产生的延迟时间；以及在正常模式期间将所述延迟时间反映到传送给各个半导体芯片的信号中且将所述信号输出至各个半导体芯片。
附图说明
图1A至图1G示出一种形成TSV的方法。
图2是现有的半导体集成电路的结构图，其示出现有的半导体集成电路的信号传输方法。
图3是说明图2的半导体集成电路的信号传输方法的时序图。
图4示意性地示出根据本发明的一个实施例的半导体集成电路。
图5是图4所示的第一半导体芯片中所包括的校正电路的框图。
图6是说明图4的半导体集成电路的信号传输方法的时序图。
具体实施方式
下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当被理解为限于本文所提出的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并且将会向本领域技术人员完全传达本发明的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。
附图并不一定按比例绘制，并且在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层上或衬底上的情况，还表示在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
在本发明的实施例中，例如，层叠四个半导体芯片。然而，本发明的实施例不限于层叠四个半导体芯片的半导体装置，而是可以层叠更多个或更少个的半导体芯片。
图4示意性地示出根据本发明的一个实施例的半导体集成电路。
参见图4，半导体集成电路200具有在第一半导体芯片210之上顺序地层叠三个第二半导体芯片220、230和240的结构。第一半导体芯片210接收外部信号SIG且被称为主芯片。三个第二半导体芯片220、230和240受主芯片控制且被称为从芯片。可以利用相同的工艺或不同的工艺来制造主芯片和从芯片。
第一半导体芯片210包括第一缓冲器211、时钟信号发生器213、第二缓冲器215和校正电路217。第一缓冲器211被配置为将外部输入信号SIG缓冲并输出内部信号SIG’。时钟信号发生器213被配置为响应于测试使能信号TMEN而产生具有指定周期的内部时钟信号CLK。第二缓冲器215被配置为将内部时钟信号CLK缓冲。校正电路217被配置为将因信号传输TSV TSV11、TSV12和TSV13所造成的、与芯片在层叠中的位置相对应的延迟时间反映到内部信号SIG’中，并输出第一内部输入信号SIG1。
校正电路217使用第一内部时钟信号CLK11和第二内部时钟信号CLK12，所述第一内部时钟信号CLK11是从第二缓冲器215输出的，所述第二内部时钟信号CLK12是通过使第一内部时钟信号CLK11传输经过设置在第二半导体芯片220、230和240中的所有测试TSV TSV21、TSV22、TSV23、TSV33、TSV32和TSV31而获得的。校正电路217计算因信号传输TSV TSV11、TSV12和TSV13所造成的、与芯片在第一半导体芯片210的层叠中的位置相对应的延迟时间。
因第一缓冲器211的操作造成的延迟时间tDbuf1可以等于因第二缓冲器215的操作造成的延迟时间tDbuf2。时钟信号发生器213可以产生内部时钟信号CLK，所述内部时钟信号CLK具有足够的周期以使校正电路217可以计算因层叠结构的延迟时间所造成的相位差。
另外，第一半导体芯片210还包括开关219，所述开关219被配置为响应于顶部裸片信号TOP_DIE而将校正电路217的两个输入端子耦接。顶部裸片信号TOP_DIE例如可以仅在最上部的第二半导体芯片240中被激活。校正电路217的两个输入端子接收第一内部时钟信号CLK11和第二内部时钟信号CLK12。
三个第二半导体芯片220、230和240分别包括校正电路221、231和241、信号传输TSV TSV11、TSV12和TSV13、第一测试TSV TSV21、TSV22和TSV23，以及第二测试TSV TSV31、TSV32和TSV33。
校正电路221、231和241分别被配置为将因信号传输TSV TSV11、TSV12和TSV13所造成的、与每个芯片在层叠中的位置相对应的延迟时间反映到输入信号SIG”、SIG’”和SIG””中，并输出第二至第四内部输入信号SIG2、SIG3和SIG4。信号传输TSV TSV11、TSV12和TSV13在第一位置处垂直地穿通各个第二半导体芯片而形成，且被配置为传送内部输入信号SIG’。由于因TSV所造成的在内部输入信号SIG’上的延迟，第二半导体芯片220、230和240接收输入信号SIG”、SIG’”和SIG””。第一测试TSV TSV21、TSV22和TSV23在第二位置处垂直地穿通各个第二半导体芯片而形成，且被配置为将从第一半导体芯片210传送来的第一内部时钟信号CLK11传送至第二半导体芯片220、230和240。第二测试TSV TSV31、TSV32和TSV33在第三位置处垂直地穿通各个第二半导体芯片而形成，且被配置为将第二内部时钟信号CLK42传送回第一半导体芯片210以及第二半导体芯片220和230。
各个校正电路221、231和241分别使用经由第一测试TSV TSV21、TSV22和TSV23传送来的第一内部时钟信号CLK21、CLK31和CLK41和经由第二测试TSV TSV31、TSV32和TSV33传送来的第二内部时钟信号CLK22、CLK32和CLK42，以便计算因信号传输TSV TSV11、TSV12和TSV13所造成的、与每个芯片在层叠中的位置相对应的延迟时间。另外，三个第二半导体芯片220、230和240还包括开关223、233和243，开关223、233和243被配置为响应于顶部裸片信号TOP_DIE而将各个校正电路221、231和241的输入端子耦接。例如，可以只有层叠在最上部位置处的第二半导体芯片240具有激活的开关243。输入端子分别接收第一内部时钟信号CLK21、CLK31和CLK41以及第二内部时钟信号CLK22、CLK32和CLK42。
图5是图4所示的第一半导体芯片210中所包括的校正电路217的框图。
尽管示出的是校正电路217，但校正电路221、231和241全都具有与校正电路217相同的配置。
参见图5，校正电路217包括延迟时间计算器217A和第一可变延迟器217B。延迟时间计算器217A被配置为计算与第一内部时钟信号CLK11和第二内部时钟信号CLK12之间的相位差相对应的延迟时间。第一可变延迟器217B响应于从延迟时间计算器217A输出的控制信号CTR<0:N>来设定延迟时间。第一可变延迟器217B被配置为将内部输入信号SIG’延迟某个延迟量，所述延迟量反映由延迟时间计算器217A计算出的延迟时间。
延迟时间计算器217A包括第二可变延迟器217A_1和控制信号发生器217A_2。第二可变延迟器217A_1具有响应于控制信号CTRL<0:N>而设定的延迟时间，且被配置为将计算出的延迟时间反映到第一内部时钟信号CLK11中。控制信号发生器217A_2被配置为响应于第二可变延迟器217A_1的输出信号和第二内部时钟信号CLK12而产生控制信号CTRL<0:N>。
另外，控制信号发生器217A_2包括D触发器217A_21、延迟器217A_23和移位器217A_25。D触发器217A_21被配置为响应于第二可变延迟器217A_1的输出信号CLK_DELY而输出第二内部时钟信号CLK12。延迟器217A_23被配置为将第二可变延迟器217A_1的输出信号CLK_DELY延迟基于D触发器217A_21的操作的延迟时间tDdff。移位器217A_25被配置为响应于D触发器217A_21的输出信号LOCK和延迟器217A_23的输出信号CLK_DELY1而输出控制信号CTRL<0:N>。D触发器217A_21和移位器217A_25响应于复位信号RESET而复位。例如，复位信号RESET可以在初始驱动半导体集成电路200时被激活，或在不传输外部输入信号SIG的模式(例如，待机模式)下执行更新操作时被激活。
第一可变延迟器217B和第二可变延迟器217A_1可以包括可变粗略延迟线(variblecoarse delay line，VCDL)。具体地，第一可变延迟器217B的延迟时间可以是第二可变延迟器217A_1的延迟时间的一半。下文将详细地描述此过程。
在下文，将描述根据本发明的所述实施例的半导体集成电路200的信号传输方法。
根据本发明实施例的半导体集成电路200的信号传输方法可以经由两个过程来执行。更具体而言，所述过程包括第一过程和第二过程，第一过程是在测试模式期间计算反映各个半导体芯片210、220、230和240之间的延迟时间的延迟时间，第二过程是在正常模式期间将所述计算出的延迟时间反映到传送至各个半导体芯片210、220、230和240的内部输入信号SIG’、SIG”、SIG’”和SIG””中。
首先，将描述第一过程。
例如，当半导体集成电路200进入测试模式时，仅最上部的第二半导体芯片240中所包括的开关243响应于顶部裸片信号TOP_DIE而被激活。然后，随着测试使能信号TMEN被激活，由时钟信号发生器213产生的内部时钟信号CLK被施加至第二缓冲器215。
经由第二缓冲器215缓冲的第一内部时钟信号CLK11被施加至校正电路217且同时被传送至第一测试TSV TSV21。此外，经由第一测试TSV TSV21传送的第一内部时钟信号CLK21被施加至校正电路221且同时被传送至第一测试TSV TSV22。此外，经由第一测试TSV TSV22传送的第一内部时钟信号CLK31被施加至校正电路231且同时被传送至第一测试TSV TSV23。此外，经由第二半导体芯片240中所包括的第一测试TSV TSV23传送的第一内部时钟信号CLK41被施加至校正电路241。经由短路的开关243传送第一内部时钟信号CLK41来获得第二内部时钟信号CLK42。第二内部时钟信号CLK42被施加至校正电路241且经由第二测试TSV TSV33同时被传送至第二半导体芯片230。随后，经由第二测试TSV TSV33传送的第二内部时钟信号CLK32被施加至校正电路231且同时经由第二测试TSV TSV32被传送至第二半导体芯片220。此外，经由第二测试TSV TSV32传送的第二内部时钟信号CLK22被施加至校正电路221且经由第二测试TSV TSV31同时被传送至第一半导体芯片210。此外，经由第二测试TSVTSV31传送的第二内部时钟信号CLK12被施加至校正电路217。
将描述施加至各个校正电路217、221、231和241的第一内部时钟信号CLK11、CLK21、CLK31和CLK41与第二内部时钟信号CLK12、CLK22、CLK32和CLK42之间的相位差。以下描述不包括由第二缓冲器215导致的延迟时间tDbuf2。首先，由于施加至校正电路217的第一内部时钟信号CLK11用作基准，故第一内部时钟信号CLK11的延迟时间为“0＊tDtsv”。由于施加至校正电路221的第一内部时钟信号CLK21传输经过一个TSV(TSV21)，故第一内部时钟信号CLK21的延迟时间为“1＊tDtsv”。由于施加至校正电路231的第一内部时钟信号CLK31传输经过两个TSV即TSV21和TSV22，故第一内部时钟信号CLK31的延迟时间为“2＊tDtsv”。由于施加至校正电路241的第一内部时钟信号CLK41传输经过三个TSV即TSV21、TSV22和TSV23，故第一内部时钟信号CLK41的延迟时间为“3＊tDtsv”。此外，由于施加至校正电路241的第二内部时钟信号CLK42与第一内部时钟信号CLK41具有相同的延迟时间，故第二内部时钟信号CLK42的延迟时间为“3＊tDtsv”。由于施加至校正电路231的第二内部时钟信号CLK32传输经过四个TSV即TSV21、TSV22、TSV23和TSV33，故第二内部时钟信号CLK32的延迟时间为“4＊tDtsv”。由于施加至校正电路221的第二内部时钟信号CLK22传输经过五个TSV即TSV21、TSV22、TSV23、TSV33和TSV32，故第二内部时钟信号CLK22的延迟时间为“5＊tDtsv”。由于施加至校正电路217的第二内部时钟信号CLK12传输经过六个TSV即TSV21、TSV22、TSV23、TSV33、TSV32和TSV31，故第二内部时钟信号CLK12的延迟时间为“6＊tDtsv”。因此，施加至校正电路217的第一内部时钟信号CLK11与第二内部时钟信号CLK12之间的相位差为“6＊tDtsv(6＊tDtsv-0＊tDtsv)”，施加至校正电路221的第一内部时钟信号CLK21与第二内部时钟信号CLK22之间的相位差为“4＊tDtsv(5＊tDtsv-1＊tDtsv)”，施加至校正电路231的第一内部时钟信号CLK31与第二内部时钟信号CLK32之间的相位差为“2＊tDtsv(4＊tDtsv-2＊tDtsv)”，施加至校正电路241的第一内部时钟信号CLK41与第二内部时钟信号CLK42之间的相位差为“0＊tDtsv(3＊tDtsv-3＊tDtsv)”。
因此，上述相位差等于由各个校正电路217、221、231和241计算的延迟时间，更具体而言等于各个校正电路217、221、231和241中所包括的第二可变延迟器217A_1的受控延迟时间。由于校正电路217、221、231和241的操作是以相同的方式执行的，故以下描述将集中于校正电路217。当初始驱动半导体集成电路时，第二可变延迟器217A_1具有为“0”的延迟时间以作为默认值。因此，第二可变延迟器217A_1没有延迟地输出第一内部时钟信号CLK11。然后，D触发器217A_21根据被延迟的第一内部时钟信号CLK_DELY与第二内部时钟信号CLK12之间的相位差将操作控制信号LOCK激活。移位器217A_25响应于D触发器217A_21的操作控制信号LOCK和延迟器217A_23的输出信号CLK_DELY1而产生控制信号CTRL<0:N>。第二可变延迟器217A_1响应于控制信号CTRL<0:N>而控制延迟时间。相应地，第二可变延迟器217A_1根据控制信号CTRL<0:N>将第一内部时钟信号CLK11延迟并且重复上述一系列操作。然后，当第二可变延迟器217A_1所输出的被延迟的第一内部时钟信号CLK_DELY与第二内部时钟信号CLK12之间的相位差变为“0”时，D触发器217A_21将操作控制信号LOCK去激活。移位器217A_25根据被去激活的操作控制信号LOCK而锁定控制信号CTRL<0:N>，且第二可变延迟器217A_1根据被锁定的控制信号CTRL<0:N>而控制延迟时间。在上述操作之后，受控延迟时间变为“6＊tDtsv”，其等于第一内部时钟信号CLK11与第二内部时钟信号CLK12之间的相位差。
接下来，将描述第二过程。
首先，利用相同的控制信号CTRL<0:N>来控制第二可变延迟器217_A和第一可变延迟器217B的延迟时间。然而，第一可变延迟器217B的延迟时间是利用与第二可变延迟器217A_1的延迟时间的一半相对应的时间来控制的。第一可变延迟器217B的延迟时间是第二可变延迟器217_A的延迟时间的一半，这是因为延迟时间是信号传输TSVTSV11、TSV12和TSV13所实际反映的延迟时间的两倍。延迟时间为两倍是因为用来计算延迟时间的信号所经过的测试TSV的数目是信号传输TSV的数目的两倍。换言之，在正常模式下，由于施加至第一半导体芯片210的内部输入信号SIG’用作基准，故内部输入信号SIG’的延迟时间为“0＊tDtsv”。此外，由于施加至第二半导体芯片220的内部输入信号SIG”传输经过一个信号传输TSV即TSV11，故内部输入信号SIG”的延迟时间为“1＊tDtsv”。此外，由于施加至第二半导体芯片230的内部输入信号SIG’”传输经过两个信号传输TSV即TSV11和TSV12，故内部输入信号SIG’”的延迟时间为“2＊tDtsv”。此外，由于施加至第二半导体芯片240的内部输入信号SIG””传输经过三个信号传输TSV即TSV11、TSV12和TSV13，故内部输入信号SIG””的延迟时间为“3＊tDtsv”。如图所示，经过信号传输TSV的延迟时间对应于第一过程期间所计算的延迟时间的一半。
当在正常模式期间施加输入信号SIG时，输入信号SIG被第一缓冲器211缓冲成内部输入信号SIG’。缓冲的内部输入信号SIG’被施加至校正电路217且同时被传送至信号传输TSV TSV11。然后，校正电路217将内部输入信号SIG’延迟“3＊tDtsv”并输出第一内部输入信号SIG1。此外，经由信号传输TSV TSV11传送的内部输入信号SIG”被施加至校正电路221且同时被传送至信号传输TSV TSV12。然后，校正电路221将内部输入信号SIG”延迟“2＊tDtsv”并输出第二内部输入信号SIG2。此外，经由信号传输TSVTSV12传送的内部输入信号SIG’”被施加至校正电路231且同时被传送至信号传输TSVTSV13。然后，校正电路231将内部输入信号SIG’”延迟“1＊tDtsv”并输出第三内部输入信号SIG3。此外，经由信号传输TSV TSV13传送的内部输入信号SIG””被施加至校正电路241，且校正电路241将内部输入信号SIG””延迟“0＊tDtsv”并输出第四内部输入信号SIG4。
因此，参见图6，可以看出，由于校正电路所反映的延迟，各个半导体芯片210至240之间产生的歪斜在第一至第四内部输入信号SIG1、SIG2、SIG3和SIG4中被减小。
根据本发明的所述实施例，层叠在下部的半导体芯片210、220和230的内部输入信号SIG1、SIG2和SIG3基于延迟时间反映得最多的半导体芯片240的内部输入信号SIG4而被延迟相对应的延迟时间。因此，可以使层叠的半导体芯片之间所产生的歪斜减小。因此，本发明的实施例可以应用于高速操作。
根据本发明的所述实施例，在层叠的半导体芯片之间产生的延迟时间预先被计算且被反映到施加给半导体芯片的信号中。因此，可以使层叠的半导体芯片之间所产生的歪斜减小。
虽然已经结合具体的实施例描述了本发明，但是本领域技术人员应当理解，在不脱离所附权利要求所限定的本发明的主旨和范围的情况下可以进行各种变化和修改。
例如，根据本发明实施例的控制信号发生器217A_2可以包括相位检测器和计数器来取代D触发器217A_21和移位器217A_25。另外，可以应用任何部件，只要其可以计算相位差即可。

Claims (23)

1.一种半导体集成电路，包括：
多个半导体芯片，所述多个半导体芯片被层叠成多层结构；
每个半导体芯片中的校正电路，所述校正电路被配置为将与芯片在层叠中的位置相对应的延迟时间反映到输入信号中以输出至每个半导体芯片；以及
多个穿通芯片通孔，所述多个穿通芯片通孔垂直地穿通所述半导体芯片中的每个而形成，并且被配置为将所述输入信号传送至所述半导体芯片。
2.如权利要求1所述的半导体集成电路，其中，所述校正电路利用传输经过所述多个半导体芯片的内部信号来计算与芯片在层叠中的位置相对应的延迟时间。
3.如权利要求2所述的半导体集成电路，其中，所述内部信号包括：
第一内部信号，所述第一内部信号沿着第一方向传输经过所述多个半导体芯片；以及
第二内部信号，所述第二内部信号是通过将所述第一内部信号沿着第二方向返回经过所述多个半导体芯片而获得的，其中所述第二方向是所述第一方向的相反方向。
4.如权利要求1所述的半导体集成电路，其中，所述多个半导体芯片包括层叠在最上部位置处的主芯片和除所述主芯片外的一个或更多个从芯片。
5.如权利要求1所述的半导体集成电路，其中，所述多个半导体芯片包括层叠在最下部位置处的主芯片和除所述主芯片外的一个或更多个从芯片。
6.一种半导体集成电路，包括：
多个第二半导体芯片，所述多个第二半导体芯片顺序地层叠在第一半导体芯片之上；
所述第一半导体芯片，所述第一半导体芯片被配置为将外部输入信号传送至所述第二半导体芯片；
所述第一半导体芯片中的校正电路，所述第一半导体芯片中的校正电路被配置为将与芯片在层叠中的位置相对应的延迟时间反映到所述外部输入信号中以输出至所述第一半导体芯片；
所述第二半导体芯片中的每个中的校正电路，所述第二半导体芯片中的每个中的校正电路被配置为将与芯片在层叠中的位置相对应的延迟时间反映到输入信号中以输出至所述第二半导体芯片；以及
多个第一穿通芯片通孔，所述多个第一穿通芯片通孔分别垂直地穿通所述多个第二半导体芯片而形成，且分别被配置为将从第一半导体芯片传送来的所述外部输入信号作为所述输入信号传送至所述第二半导体芯片。
7.如权利要求6所述的半导体集成电路，其中，设置在所述第一半导体芯片和所述多个第二半导体芯片中的校正电路利用传输经过所述第一半导体芯片和所述第二半导体芯片的内部信号来限定与芯片在层叠中的位置相对应的延迟时间。
8.如权利要求7所述的半导体集成电路，其中，所述内部信号包括：
第一内部信号，所述第一内部信号沿着第一层叠方向传输经过所述第一半导体芯片和所述多个第二半导体芯片；以及
第二内部信号，所述第二内部信号是通过将所述第一内部信号沿着第二层叠方向返回经过所述第一半导体芯片和所述第二半导体芯片而获得的，其中所述第二层叠方向是所述第一层叠方向的相反方向。
9.如权利要求8所述的半导体集成电路，还包括：
多个第二穿通芯片通孔，所述多个第二穿通芯片通孔分别垂直地穿通所述多个第二半导体芯片而形成，且被配置为将所述第一内部信号传送至所述第二半导体芯片的各个校正电路；以及
多个第三穿通芯片通孔，所述多个第三穿通芯片通孔分别垂直地穿通所述多个第二半导体芯片而形成，且被配置为将所述第二内部信号传送至所述第二半导体芯片的各个校正电路。
10.如权利要求9所述的半导体集成电路，其中，所述第一半导体芯片和所述多个第二半导体芯片中的每个还包括开关，所述开关被配置为选择性地将校正电路的输入端子耦接；
所述第一内部信号和所述第二内部信号分别被输入至所述第一半导体芯片和所述多个第二半导体芯片中的每个中的校正电路的输入端子；并且
所述开关响应于在层叠于最上部位置处的第二半导体芯片中的被激活的顶部裸片信号而耦接。
11.如权利要求10所述的半导体集成电路，其中，所述第一半导体芯片还包括内部信号发生器，所述内部信号发生器被配置为响应于测试使能信号而产生所述第一内部信号。
12.如权利要求11所述的半导体集成电路，其中，所述第一内部信号包括具有指定周期的时钟信号。
13.如权利要求10所述的半导体集成电路，其中，所述第一半导体芯片还包括第一缓冲器，所述第一缓冲器被配置为将外部电路施加的信号缓冲，并输出缓冲的信号作为所述外部输入信号。
14.如权利要求13所述的半导体集成电路，其中，所述第一半导体芯片包括：
时钟信号发生器，所述时钟信号发生器被配置为响应于测试使能信号而产生具有指定周期的时钟信号；以及
第二缓冲器，所述第二缓冲器被配置为将所述时钟信号缓冲，并输出缓冲的信号作为所述第一内部信号，其中，
所述第一缓冲器和所述第二缓冲器在缓冲和输出各个输入信号时，具有相同的延迟时间。
15.如权利要求10所述的半导体集成电路，其中，所述校正电路包括：
延迟时间计算器，所述延迟时间计算器被配置为计算与所述第一内部信号和所述第二内部信号之间的相位差相对应的延迟时间；以及
第一可变延迟器，所述第一可变延迟器具有根据从所述延迟时间计算器输出的控制信号而受控制的延迟时间，且被配置为将所述受控制的延迟时间反映到所述外部输入信号或所述输入信号中以输出至所述第一半导体芯片和所述多个第二半导体芯片。
16.如权利要求15所述的半导体集成电路，其中，所述延迟时间计算器包括：
第二可变延迟器，所述第二可变延迟器具有根据所述控制信号而受控制的延迟时间，且被配置为将所述受控制的延迟时间反映到所述第一内部信号中；以及
控制信号发生器，所述控制信号发生器被配置为响应于所述第二可变延迟器的输出信号和所述第二内部信号而产生所述控制信号。
17.如权利要求16所述的半导体集成电路，其中，所述控制信号发生器包括：
D触发器，所述D触发器被配置为响应于所述第二可变延迟器的输出信号而输出所述第二内部信号；
延迟器，所述延迟器被配置为将所述第二可变延迟器的输出信号延迟基于所述D触发器的操作的延迟时间；以及
移位器，所述移位器被配置为响应于所述D触发器的输出信号和所述延迟器的输出信号而输出所述控制信号。
18.如权利要求16所述的半导体集成电路，其中，所述控制信号发生器包括：
相位比较器，所述相位比较器被配置为将所述第二可变延迟器的输出信号与所述第二内部信号的相位进行比较；
延迟器，所述延迟器被配置为将所述第二可变延迟器的输出信号延迟基于所述相位比较器的操作的延迟时间；以及
计数器，所述计数器被配置为响应于所述相位比较器的输出信号和所述延迟器的输出信号而输出所述控制信号。
19.如权利要求16所述的半导体集成电路，其中，所述第一可变延迟器和所述第二可变延迟器包括可变粗略延迟线。
20.如权利要求16所述的半导体集成电路，其中，所述第一可变延迟器的延迟时间被控制为所述第二可变延迟器的延迟时间的一半。
21.一种将外部电路施加的信号传送至多个层叠的半导体芯片的半导体集成电路的信号传输方法，所述信号传输方法包括以下步骤：
在测试模式下计算在所述多个层叠的半导体芯片之间产生的延迟时间；以及
在正常模式下将所述延迟时间反映到传送至各个半导体芯片的信号中，且将所述信号输出至所述各个半导体芯片。
22.如权利要求21所述的信号传输方法，其中，在所述正常模式下所反映的延迟时间被控制为在所述测试模式下所计算的延迟时间的一半。
23.如权利要求21所述的信号传输方法，其中，在所述测试模式下计算延迟时间的步骤还包括以下步骤：
产生控制信号；
将所述控制信号发送至多个延迟器；
将第一内部信号延迟；
重复测试模式过程，直至所述第一内部信号与所述第二内部信号具有零相位差为止。
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