CN102637661A - 半导体器件 - Google Patents

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Abstract

本发明公开了一种半导体器件，包括：封装衬底，具有设置在所述封装衬底的第一表面上的多个外部连接端子、以及设置在所述封装衬底的第二表面上并与所述外部连接端子中的相应一个电连接的多个内部连接端子；第一半导体芯片，层叠在所述封装衬底的所述第二表面之上，且具有用于提供第一信息的第一标志焊盘、以及用于响应于从第一标志焊盘提供的第一信息而将参数调整第一校正值的第一内部电路；以及第二半导体芯片，层叠在所述第一半导体芯片之上，且具有用于提供第二信息的第二标志焊盘、以及用于响应于从第二标志焊盘提供的第二信息而将参数调整第二校正值的第二内部电路。

Description

半导体器件
相关申请的交叉引用
本申请要求2011年2月9日提交的韩国专利申请No.10-2011-0011484的优先权，其全部内容通过引用合并在本文中。
技术领域
本发明的示例性实施例涉及一种半导体设计技术，更具体而言涉及一种半导体器件的AC参数控制技术。
背景技术
在本说明书中，将举例说明半导体存储器件。
一般而言，诸如DRAM的半导体存储器件通过层叠多个半导体芯片(或裸片)而被封装，以在有限区域内实现大的数据储存容量。相比于封装有单个半导体芯片的半导体存储器件(单裸片封装；SDP)而言，在层叠式封装有多个半导体芯片的半导体存储器件中，例如在具有两个芯片的双裸片封装或具有四个芯片的四裸片封装(QDP)中，针对各个层叠芯片的键合引线可能在长度上不同。
图1是示意性地说明层叠式封装有两个半导体芯片的半导体存储器件(DDP)的侧视图。
参见图1，用于将封装衬底与首先被层叠在封装衬底上的半导体芯片相连接的键合引线W1可能比用于将封装衬底和其次被层叠在封装衬底之上的半导体芯片相连接的键合引线W2短。因此，当为了相同的用途而从各个半导体芯片输出信号时，会由于键合引线W1和W2的长度上的不同而引起信号的定时差异。也就是说，从首先被层叠的半导体芯片输出的信号和从其次被层叠的半导体芯片输出的信号因不同的位置条件而最终在不同的时刻被传送到外部控制器。
例如，在使用延迟锁定环(DLL)的半导体存储器件中，数据选通信号经由键合引线而从层叠的多个半导体芯片传送出来，且最终经由封装衬底提供至外部控制器。这时，从层叠在底部的半导体芯片输出的数据选通信号经由相对较短的键合引线提供至外部控制器，而从层叠在顶部的半导体芯片输出的数据选通信号经由相对较长的键合引线提供至外部控制器。由于从层叠的多个半导体芯片输出的各个数据选通信号因键合引线长度上的差异而被施加了不同的延迟值，因此各个数据选通信号在不同的时刻到达外部控制器。在针对半导体存储器件的正确操作的规格中规定了表示外部时钟信号与数据选通信号之间的歪斜(skew)的参数tDQSCK。就这一点而言，如果参数tDQSCK因为如上所述的不同的延迟值而超出了限定的范围，则半导体存储器件可能在读取操作中发生故障。
为了防止上述故障，可以对应于位置条件来校正包括在各个半导体芯片中的DLL的延迟量。也就是说，在现有技术中，基于包括在最下层半导体芯片中的DLL的延迟量来校正包括在其余层叠半导体芯片中的DLL的延迟量。为此，在除了最下层半导体芯片外的其余半导体芯片中设置校正电路。熔丝电路可以用作校正电路，且经由熔丝切断工序利用熔丝电路的输出信号来校正DLL的延迟量。然而，在如上所述设置校正电路的情况中，由于要执行诸如熔丝切断工序的额外的工序，因此制造成本增加且增加了制造时间。另外，由于具有校正电路的半导体芯片(上方层叠的半导体芯片)和不具有校正电路的半导体芯片(最下层半导体芯片)是层叠式封装的，因此要经由不同的掩模图案化工艺来制造各个芯片。因此，可能进一步增加制造成本和制造时间。
发明内容
本发明的一个实施例涉及一种半导体器件，其中，多个层叠半导体芯片的AC参数tDQSCK被控制在限定的范围内，且所有的所述多个层叠半导体芯片是经由相同的掩模图案化工艺制造的。
本发明的另一个实施例涉及一种能够在有限的面积内控制多个层叠半导体芯片的AC参数tDQSCK的半导体器件。
根据本发明的一个实施例，一种半导体器件包括：至少一个标志焊盘，所述至少一个标志焊盘被配置为提供关于半导体芯片的层叠顺序的芯片层叠信息；以及内部电路，所述内部电路被配置为响应于从标志焊盘提供的芯片层叠信息中的至少一个来调整半导体器件的参数。
根据本发明另一个实施例，一种半导体器件包括：封装衬底，所述封装衬底具有设置在所述封装衬底的第一表面上的多个外部连接端子，以及设置在所述封装衬底的第二表面上且与所述外部连接端子中的相应一个电连接的多个内部连接端子；第一半导体芯片，所述第一半导体芯片层叠在所述封装衬底的所述第二表面之上，且具有用于提供第一信息的第一标志焊盘和用于响应于从第一标志焊盘提供的第一信息而将半导体器件的参数调整第一校正值的第一内部电路；以及第二半导体芯片，所述第二半导体芯片被层叠在第一半导体芯片之上，且具有用于提供第二信息的第二标志焊盘和用于响应于从第二标志焊盘提供的第二信息而将参数调整第二校正值的第二内部电路。
根据本发明再一个实施例，一种半导体器件包括：至少一个第一焊盘，所述至少一个第一焊盘被配置为在半导体器件的晶片级提供晶片测试信息，且在半导体器件的封装级提供关于半导体芯片的层叠顺序的芯片层叠信息；至少一个测试电路，所述至少一个测试电路被配置为在晶片级响应于从第一焊盘提供的晶片测试信息来执行测试操作；以及内部电路，所述内部电路被配置为在封装级响应于从第一焊盘提供的芯片层叠信息来调整半导体器件的参数。
根据本发明又一个实施例，一种半导体器件包括：封装衬底，所述封装衬底具有设置在所述封装衬底的第一表面上的多个外部连接端子、以及设置在所述封装衬底的第二表面上且与所述外部连接端子中的相应一个电连接的多个内部连接端子；第一半导体芯片，所述第一半导体芯片层叠在所述封装衬底的所述第二表面之上，且具有用于在半导体器件的晶片级提供第一晶片测试信息并在半导体器件的封装级提供关于第一半导体芯片的层叠顺序的第一芯片层叠信息的第一焊盘、用于在晶片级响应于从第一焊盘提供的第一晶片测试信息来执行测试操作的第一测试电路、以及用于在封装级响应于从第一焊盘提供的第一芯片层叠信息而将半导体器件的参数调整第一校正值的第一内部电路；以及第二半导体芯片，所述第二半导体层叠在第一半导体芯片之上，且具有用于在半导体器件的晶片级提供第二晶片测试信息并在封装级提供关于第二半导体芯片的层叠顺序的第二芯片层叠信息的第二焊盘、用于在晶片级响应于从第二焊盘提供的第二晶片测试信息来执行测试操作的第二测试电路、以及用于在封装级响应于从第二焊盘提供的第二芯片层叠信息而将参数调整第二校正值的第二内部电路。
附图说明
图1是示意性地说明层叠式封装的半导体存储器件(DDP)的侧视图。
图2是说明根据本发明第一实施例的半导体存储器件(DDP)中的封装衬底和首先被层叠在封装衬底上的第一半导体芯片的平面图。
图3是说明图2所示的第一内部电路的一个示例性实施例的框图。
图4是说明图3所示的第一延迟锁定环的一个示例性实施例的框图。
图5是说明根据本发明第一实施例的半导体存储器件中的封装衬底和其次被层叠在封装衬底之上的第二半导体芯片的平面图。
图6是说明图5所示的第二内部电路的一个示例性实施例的框图。
图7是说明根据本发明第二实施例的半导体存储器件(DDP)中的封装衬底和首先被层叠在封装衬底之上的第一半导体芯片的平面图。
图8是说明图7所示的第一电路模块的一个示例性实施例的框图。
图9是说明图8所示的第一测试电路的一个示例性实施例的框图。
图10是说明图9所示的第一传送单元的一个示例性实施例的电路图。
图11是说明图8所示的第一内部电路的一个示例性实施例的框图。
图12是说明图11所示的第一延迟锁定环的一个示例性实施例的框图。
图13是说明根据本发明第二实施例的半导体存储器件(DDP)中的封装衬底和其次被层叠在封装衬底之上的第二半导体芯片的平面图。
图14是说明图13所示的第二电路模块的一个示例性实施例的框图。
图15是说明图14所示的第二测试电路的一个示例性实施例的框图。
图16是说明图15所示的第二传送单元的一个示例性实施例的电路图。
图17是说明图14所示的第二内部电路的一个示例性实施例的框图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以以不同的方式实施，而不应解释为限定为本文所列的实施例。确切地说，提供这些实施例是为了使本说明书充分和完整，并向本领域技术人员充分传达本发明的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部分。
在本发明的实施例中，为了便于解释，将示例出在封装衬底上层叠两个半导体芯片的半导体存储器件(双裸片封装：DDP)。此外，为了清楚地示出本发明的主题，将分别描述首先被层叠在封装衬底上的半导体芯片和其次被层叠在封装衬底之上的半导体芯片。
第一实施例
首先，图2是说明根据本发明第一实施例的半导体存储器件(DDP)中的封装衬底110和首先层叠在封装衬底110上的第一半导体芯片120的平面图。
参见图2，根据本发明第一实施例的半导体存储器件(DDP)包括：封装衬底110，封装衬底110包括第一内部连接端子112；第一半导体芯片120，第一半导体芯片120首先被层叠在封装衬底110上，且包括用于输出第一数据选通信号DQS1的第一信号焊盘120A；以及第一引线W11，第一引线W11将第一内部连接端子112与第一信号焊盘120A电连接。
封装衬底110具有下表面和上表面，在所述下表面上设置有利用各种信号和电力而与外部控制器(未示出)接口的多个外部连接端子(未示出)，在所述上表面上设置有利用各种信号和电力而与稍后要描述的第一半导体芯片120和第二半导体芯片140接口的多个内部连接端子。作为参考，以布线方法(routing method)将所述多个外部连接端子和所述多个内部端子的相应端子彼此电连接。
第一半导体芯片120包括第一标志焊盘120B和第一内部电路121，所述第一标志焊盘120B被配置为提供与半导体芯片的层叠顺序相对应的第一芯片层叠信息CSI1，所述第一内部电路121被配置为基于从第一标志焊盘120B提供的第一芯片层叠信息CSI1来校正或调整AC参数。所述AC参数是指示在读取操作中外部时钟信号与数据选通信号之间的歪斜的参数tDQSCK。
第一标志焊盘120B是额外地设置的，不与任何内部连接端子相连接。因此，第一标志焊盘120B处于浮置状态，且第一芯片层叠信息CSI1具有高阻抗(Hi-Z)值。
为了基于第一芯片层叠信息CSI1而将AC参数tDQSCK校正或调整第一校正值，第一内部电路121将第一数据选通信号DQS1输出给第一信号焊盘120A，其中与第一校正值相对应的第一延迟值反映在所述第一数据选通信号DQS1上。
图3是说明图2所示的第一内部电路121的内部配置的框图，图4是说明图3所示的第一延迟锁定环121_3的一个示例性实施例的框图。
参见图3，第一内部电路121包括第一缓冲单元121_1、第一延迟锁定环121_3和第一数据选通信号发生单元121_5。
第一缓冲单元121_1被配置为接收第一芯片层叠信息CSI1并输出第一内部芯片层叠信息IN_CSI1。当输入具有高阻抗(Hi-Z)值的第一芯片层叠信息CSI1时，第一缓冲单元121_1可以输出具有逻辑低电平的第一内部芯片层叠信息IN_CSI1。
第一延迟锁定环121_3被配置为响应于第一内部芯片层叠信息IN_CSI1来控制其中所包括的第一复制延迟器(见图4)的延迟值，将外部时钟信号EX_CLK延迟受控的延迟值，并且输出第一延迟时钟信号DLL_CLK1。参见图4，第一延迟锁定环121_3包括：第一延迟线121_31，第一延迟线121_31被配置为将外部时钟信号EX_CLK延迟用于延迟锁定的一延迟时间，并输出经延迟锁定的第一延迟时钟信号DLL_CLK1；第一复制延迟器121_33，所述第一复制延迟器121_33被配置为响应于第一内部芯片层叠信息IN_CSI1而将第一延迟时钟信号DLL_CLK1延迟通过对内部延迟成分建模(model)所获得的延迟值，并输出第一反馈时钟信号FB_CLK1，其中上述所获得的延迟值(例如，默认值)额外地包括了第一延迟值；第一相位比较部121_35，所述第一相位比较部121_35被配置为将外部时钟信号EX_CLK的相位与第一反馈时钟信号FB_CLK1的相位进行比较；以及第一延迟量控制部121_37，所述第一延迟量控制部121_37被配置为响应于第一相位比较部121_35的输出信号UP/DOWN来产生用于控制第一延迟线121_31的延迟量的第一控制信号DELY_CTRL1。
再参见图3，第一数据选通信号发生单元121_5被配置为响应于第一延迟时钟信号DLL_CLK1来产生第一数据选通信号DQS1。因此，第一数据选通信号DQS1与第一延迟时钟信号DLL_CLK1具有相同的相位。
图5是说明根据本发明第一实施例的半导体存储器件(DDP)中的封装衬底110和其次被层叠在封装衬底110即第一半导体芯片120上的第二半导体芯片140。
参见图5，根据本发明第一实施例的半导体存储器件(DDP)包括：封装衬底110，所述封装衬底110包括第一和第二内部连接端子112和114；第二半导体芯片140，所述第二半导体芯片140其次被层叠在封装衬底110之上，且包括用于输出第二数据选通信号DQS2的第二信号焊盘140A、以及用于提供与半导体芯片的层叠顺序相对应的第二芯片层叠信息CSI2的第二标志焊盘140B；第二引线W12，所述第二引线W12被配置为将第一内部连接端子112与第二信号焊盘140A电连接；以及第三引线W13，所述第三引线W13被配置为将第二内部连接端子114与第二标志焊盘140B电连接。第二内部连接端子114是用于提供从外部控制器施加的电源电压VDD的端子。
如上所述，封装衬底110起的作用是在第一和第二半导体芯片120和140与外部控制器之间传送信号和电力。
第二半导体芯片140包括第二内部电路141，所述第二内部电路141被配置为响应于从第二标志焊盘140B提供的第二芯片层叠信息CSI2来校正或调整外部时钟信号与第二数据选通信号DQS2之间的歪斜tDQSCK。
与第一标志焊盘120B一样，第二标志焊盘140B是额外地设置的，但是与第一标志焊盘120B不同的是，第二标志焊盘140B经由第三键合引线W13与第二内部连接端子114连接。因此，经由第三键合引线W13为第二标志焊盘140B提供电源电压VDD，因而第二芯片层叠信息CSI2具有逻辑高电平。
第二内部电路141响应于第二芯片层叠信息CSI2而将由第二校正值校正的第二数据选通信号DQS2输出至第二信号焊盘140A。
图6是说明第二内部电路141的内部配置的框图。
参见图6，第二内部电路141包括第二缓冲单元141_1、第二延迟锁定环141_3和第二数据选通信号发生单元141_5。
第二缓冲单元141_1被配置为接收第二芯片层叠信息CSI2并输出第二内部芯片层叠信息IN_CSI2。当输入具有逻辑高电平的第二芯片层叠信息CSI2时，第二缓冲单元141_1可以输出具有逻辑高电平的第二内部芯片层叠信息IN_CSI2。
第二延迟锁定环141_3被配置为响应于第二内部芯片层叠信息IN_CSI2来控制其中所包括的第二复制延迟器(未示出)的延迟值，将外部时钟信号EX_CLK延迟受控的延迟值，并且输出第二延迟时钟信号DLL_CLK2。由于第二延迟锁定环141_3与上述第一延迟锁定环121_3具有相同的配置，因此在此省略其详细描述。作为参考，当第二延迟锁定环141_3所包括的第二复制延迟器被设置为将通过对内部延迟成分建模所获得的延迟值作为默认值时，响应于第二内部芯片层叠信息IN_CSI2而将第二延迟值额外地包括在所设置的延迟值中。
第二数据选通信号发生单元141_5被配置为响应于第二延迟时钟信号DLL_CLK2而产生第二数据选通信号DQS2。因此，第二数据选通信号DQS2与第二延迟时钟信号DLL_CLK2具有相同的相位。
下面将描述如上述配置的半导体存储器件(DDP)的操作。
在本发明的第一实施例中，将示例出基于第一半导体芯片120的AC参数tDQSCK来校正第二半导体芯片140的AC参数tDQSCK的情况。也就是说，第二校正值具有预定值，而第一校正值为“0”。换言之，由于具有不同长度的第一和第二键合引线W11和W12具有不同的延迟成分，因此执行用于补偿第二键合引线W12的延迟成分的一系列操作以使得具有相对较长长度的第二键合引线W12的延迟成分能对应于具有相对较短长度的第一键合引线W11的延迟成分。
首先，由于第一半导体芯片120的第一标志焊盘120B不与设置在封装衬底110上的任何内部连接端子相连接，因此第一标志焊盘120B处在浮置状态。据此，经由第一标志焊盘120B提供的第一芯片层叠信息CSI1具有高阻抗(Hi-Z)值，且被提供有第一芯片层叠信息CSI1的第一内部电路121将仅反映建模的延迟值的第一数据选通信号DQS1输出至第一信号焊盘120A。
详细描述第一内部电路121的操作，第一缓冲单元121_1响应于具有高阻抗(Hi-Z)值的第一芯片层叠信息CSI1来输出具有逻辑低电平的第一内部芯片层叠信息IN_CSI1。第一延迟锁定环121_3响应于具有逻辑低电平的第一内部芯片层叠信息IN_CSI1而将第一复制延迟器的延迟值保持为具有预设的默认值，将外部时钟信号EX_CLK延迟所保持的延迟值，并输出第一延迟时钟信号DLL_CLK1。第一数据选通信号发生单元121_5响应于第一延迟时钟信号DLL_CLK1而产生与第一延迟时钟信号DLL_CLK1具有相同相位的第一数据选通信号DQS1，并且将第一数据选通信号DQS1输出至第一信号焊盘120A。
施加给第一信号焊盘120A的第一数据选通信号DQS1经由第一键合引线W11而被传送到第一内部连接端子112，并最终经由封装衬底110传送到外部控制器。
由于半导体存储芯片140的第二标志焊盘140B与设置在封装衬底110上的第二内部连接端子114相连接，因此电源电压VDD被提供给第二标志焊盘140B。根据此事实，经由第二标志焊盘140B提供的第二芯片层叠信息CSI2具有逻辑高电平，且被提供了逻辑高电平的第二芯片层叠信息CSI2的第二内部电路141将反映第二延迟值以及建模的延迟值的第二数据选通信号DQS2输出至第二信号焊盘140A。
详细描述第二内部电路141的操作，第二缓冲单元141_1响应于具有逻辑高电平的第二内部芯片层叠信息CSI2来输出具有逻辑高电平的第二内部芯片层叠信息IN_CSI2。第二延迟锁定环141_3响应于具有逻辑高电平的第二内部芯片层叠信息IN_CSI2而将第二复制延迟器的延迟值控制为具有预设的默认值与第二延迟值的和值，将外部时钟信号EX_CLK延迟受控的延迟值，并输出第二延迟时钟信号DLL_CLK2。第二数据选通信号发生单元141_5响应于第二延迟时钟信号DLL_CLK2而产生与第二延迟时钟信号DLL_CLK2具有相同相位的第二数据选通信号DQS2，并且将第二数据选通信号DQS2输出至第二信号焊盘140A。
施加给第二信号焊盘140A的第二数据选通信号DQS2经由第二键合引线W12被传送至第一内部连接端子112，并且经由封装衬底110最终传送至外部控制器。
以这些方式传送至外部控制器的第一和第二数据选通信号DQS1和DQS2具有这样的相位：其中，指示相对于外部时钟信号EX_CLK的歪斜的参数tDQSCK变得相同。其原因在于，如上所述，由于经由具有相对较短长度的第一键合引线W11传送的第一数据选通信号DQS1是从仅反映预设延迟值的第一延迟时钟信号DLL_CLK1得出的信号，而经由具有相对较长长度的第二键合引线W12传送的第二数据选通信号DQS2是从反映预设延迟值和第二延迟值的第二延迟时钟信号DLL_CLK2得出的信号，因此第二数据选通信号DQS2具有补偿了第二键合引线W12的延迟成分的相位。
根据本发明的第一实施例，即使当键合引线的长度根据半导体芯片的层叠顺序改变时，也可以灵活地校正AC参数tDQSCK。因此，可以在规格书限定的范围之内控制AC参数tDQSCK。
第二实施例
本发明的第二实施例相比于第一实施例具有减小了面积的结构。也就是说，在第一实施例中额外地设置了标志焊盘，而第二实施例具有这样的一种结构，其中在封装级使用被提供用来在晶片级使用的探针测试焊盘。
图7是说明根据本发明第二实施例的半导体存储器件(DDP)中的封装衬底210和首先被层叠在封装衬底210上的第一半导体芯片220的平面图。
参见图7，根据本发明第二实施例的半导体存储器件(DDP)包括：封装衬底210，所述封装衬底210包括第一内部连接端子212；第一半导体芯片220，所述第一半导体芯片220首先被层叠在封装衬底210上，且包括用于输出第一数据选通信号DQS11的第一信号焊盘220A；以及第一引线W21，所述第一引线W21将第一内部连接端子212与第一信号焊盘220A电连接。
封装衬底210具有下表面和上表面，在所述下表面上设置有利用各种信号和电力而与外部控制器(未示出)接口的多个外部连接端子(未示出)，在所述上表面上设置有利用各种信号和电力而与下面要描述的第一半导体芯片220和第二半导体芯片240接口的多个内部连接端子。作为参考，以布线方法将所述多个外部连接端子和所述多个内部端子的相应端子彼此电连接。
第一半导体芯片220包括第一晶片老化(burn-in)测试焊盘220B和电路模块221。
第一晶片老化测试焊盘220B在晶片级提供第一晶片老化测试信息TM1，而在封装级提供与半导体芯片的层叠顺序相对应的第一芯片层叠信息CSI11。更具体而言，在晶片级，第一晶片老化测试焊盘220B与指定给探针测试装置/设备(未示出)的通道相连接，且从探针测试装置提供第一晶片老化测试信息TM1。第一晶片老化测试焊盘220B是一般不在封装级使用的晶片测试焊盘。就这点而言，在本发明的实施例中，第一晶片老化测试焊盘220B在封装级被用来提供第一芯片层叠信息CSI11。也就是说，在封装级第一晶片老化测试焊盘220B不与任何连接端子相连接而处于浮置状态，且据此，第一芯片层叠信息CSI11具有高阻抗(Hi-Z)值。
第一电路模块221被配置为响应于第一晶片老化测试信息TM1或第一芯片层叠信息CSI11而执行预定的操作，这将参照图8详细描述。
图8是说明图7所示的第一电路模块221的内部配置的框图。
参见图8，第一电路模块221包括第一测试电路221A和第一内部电路221B，所述第一测试电路221A被配置为在晶片级响应于从第一晶片老化测试焊盘220B提供的第一晶片老化测试信息TM1来执行晶片老化测试操作，所述第一内部电路221B被配置为在封装级响应于从第一晶片老化测试焊盘220B提供的第一芯片层叠信息CSI11而将AC参数校正或调整第一校正值。所述AC参数是指示在读取操作中外部时钟信号与数据选通信号之间的歪斜的参数tDQSCK。
图9是图8所示的第一测试电路221A的框图，图10是图9所示的第一传送单元221A_3的内部电路图。
参见图9，第一测试电路221A包括第一熔丝组件221A_1、第一传送单元221A_3和第一晶片老化逻辑单元221A_5，所述第一传送单元221A_3被配置为响应于从第一熔丝组件221A_1输出的第一熔丝信息F_OUT1来选择性地传送第一晶片老化测试信息TM1或第一芯片层叠信息CSI11，所述第一晶片老化逻辑单元221A_5被配置为响应于从第一传送单元221A_3选择性地传送的第一传送信号F_SEL1来产生第一晶片老化测试控制信号WBI_CTRL1。这种第一测试电路221A在晶片级被使能而在封装级被禁止。准确地说，第一晶片老化逻辑单元221A_5在晶片级被使能而在封装级被禁止。为此，第一传送单元221A_3可以响应于在晶片级施加的第一晶片老化测试信息TM1来输出用于将第一晶片老化逻辑单元221A_5使能的第一传送信号F_SEL1，并且可以在完成探针测试时通过将包含在第一熔丝组件221A_1中的熔丝(未示出)切断而将第一晶片老化逻辑单元221A_5禁止。参见图10，用于以此方式确定是否将第一晶片老化逻辑单元221A_5使能或禁止的第一传送单元221A_3包括：对第一晶片老化测试信息TM1或第一芯片层叠信息CSI11与第一熔丝信息F_OUT1执行“与非”运算的第一与非门NAND1，以及用于将第一与非门NAND1的输出信号反相并输出第一传送信号F_SEL1的第一反相器INV1。
图11是图8所示的第一内部电路221B的框图，图12是图11所示的第一延迟锁定环221B_3的一个示例性实施例的框图。
参见图11，第一内部电路221B被配置为响应于第一芯片层叠信息CSI11来输出反映了与第一校正值相对应的第一延迟值的第一数据选通信号DQS11，以便将AC参数tDOSCK校正或调整第一校正值。第一内部电路221B包括第一缓冲单元221B_1、第一延迟锁定环221B_3和第一数据选通信号发生单元221B_5。由于第一延迟锁定环221B_3响应于第一使能信号TM_DIS1而在晶片级被禁止并在封装级被使能，因此为了便于解释，将基于封装级的操作来描述第一内部电路221B的组成元件。
第一缓冲单元221B_1被配置为接收第一芯片层叠信息CSI11并输出第一内部芯片层叠信息IN_CSI11。当输入具有高阻抗(Hi-Z)值的第一芯片层叠信息CSI11时，第一缓冲单元221B_1可以输出具有逻辑低电平的第一内部芯片层叠信息IN_CSI11。
第一延迟锁定环221B_3被配置为响应于第一内部芯片层叠信息IN_CSI11来控制其中所包括的第一复制延迟器(见图12)的延迟值，将外部时钟信号EX_CLK延迟受控的延迟值，并输出第一延迟时钟信号DLL_CLK11。参见图12，第一延迟锁定环221B_3包括：第一延迟线221B_31，所述第一延迟线221B_31被配置为将外部时钟信号EX_CLK延迟用于延迟锁定的延迟时间，并输出经延迟锁定的第一延迟时钟信号DLL_CLK11；第一复制延迟器221B_33，所述第一复制延迟器221B_33被配置为响应于第一内部芯片层叠信息IN_CSI11而将第一延迟时钟信号DLL_CLK11延迟通过对内部延迟成分建模所获得的作为默认值的延迟值，并输出在所获得的延迟值中额外地包括了第一延迟值的第一反馈时钟信号FB_CLK11；第一相位比较部221B_35，所述第一相位比较部221B_35被配置为将外部时钟信号EX_CLK的相位与第一反馈时钟信号FB_CLK11的相位进行比较；以及第一延迟量控制部221B_37，所述第一延迟量控制部221B_37被配置为响应于第一相位比较部221B_35的输出信号UP/DOWN而产生用于控制第一延迟线221B_31的延迟量的第一控制信号DELY_CTRL11。
再次参见图11，第一数据选通信号发生单元221B_5被配置为响应于第一延迟时钟信号DLL_CLK11而产生第一数据选通信号DQS11。因此，第一数据选通信号DQS11与第一延迟时钟信号DLL_CLK11具有相同的相位。
图13是说明在根据本发明第二实施例的半导体存储器件(DDP)中的封装衬底210和其次被层叠在封装衬底210即第一半导体芯片220之上的第二半导体芯片240。
参见图13，根据本发明第二实施例的半导体存储器件(DDP)包括：具有第一和第二内部连接端子212和214的封装衬底210；第二半导体芯片240，所述第二半导体芯片240其次被层叠在封装衬底210之上，且包括被配置为输出第二数据选通信号DQS12的第二信号焊盘240A、以及被配置为在晶片级提供第二晶片老化测试信息TM2和在封装级提供与半导体芯片的层叠顺序相对应的第二芯片层叠信息CSI12；第二引线W22，所述第二引线W22被配置为将第一内部连接端子212与第二信号焊盘240A电连接；以及第三引线W13，所述第三引线W13被配置为将第二内部连接端子214与第二晶片老化测试焊盘240B电连接。第二内部连接端子214是用于提供从外部控制器施加的电源电压VDD的端子。在晶片级，第二晶片老化测试焊盘240B与指定给探针测试装置/设备(未示出)的通道相连接，并从探针测试装置施加第二晶片老化测试信息TM2。作为参考，第二晶片老化测试焊盘240B是一般不在封装级使用的晶片测试焊盘。就这点而言，在本发明的实施例中，第二晶片老化测试焊盘240B用来在封装级提供第二芯片层叠信息CSI12。也就是说，由于第二晶片老化测试焊盘240B在封装级经由第三键合引线W23与第二内部连接端子214相连接，因此从第二内部连接端子214施加电源电压VDD给第二晶片老化测试焊盘240B，据此，第二芯片层叠信息CSI12具有逻辑高电平。
如上所述，封装衬底210起的作用是在第一和第二半导体芯片220和240与外部控制器之间传送信号和电力。
第二半导体芯片240包括第二电路模块241，所述第二电路模块241被配置为响应于从第二晶片老化测试焊盘240B提供的第二晶片老化测试信息TM2或第二芯片层叠信息CSI12来执行预定的操作。
图14是说明图13所示的第二电路模块241的内部配置的框图。
参见图14，第二电路模块241包括：第二测试电路241A，所述第二测试电路241A被配置为在晶片级响应于从第二晶片老化测试焊盘240B提供的第二晶片老化测试信息TM2来执行晶片老化测试操作；和第二内部电路241B，所述第二内部电路241B被配置为在封装级响应于从第二晶片老化测试焊盘240B提供的第二芯片层叠信息CSI12而将AC参数校正或调整第二校正值。AC参数是指示读取操作中外部时钟信号与数据选通信号之间的歪斜的参数tDQSCK。
图15是图14所示的第二测试电路241A的框图，图16是图15所示的第二传送单元241A_3的内部电路图。
参见图15，第二测试电路241A包括：第二熔丝组件241A_1；第二传送单元241A_3，所述第二传送单元241A_3被配置为响应于从第二熔丝组件241A_1输出的第二熔丝信息F_OUT2来选择性地传送第二晶片老化测试信息TM2或第二芯片层叠信息CSI12；以及第二晶片老化逻辑单元241A_5，所述第二晶片老化逻辑单元241A_5被配置为响应于从第二传送单元241A_3选择性地传送来的第二传送信号F_SEL2来产生第二晶片老化测试控制信号WBI_CTRL2。这种第二测试电路241A在晶片级被使能而在封装级被禁止。准确地说，第二晶片老化逻辑单元241A_5在晶片级被使能而在封装级被禁止。为此，第二传送单元241A_3可以响应于在晶片级施加的第二晶片老化测试信息TM2来输出用于将第二晶片老化逻辑单元241A_5使能的第二传送信号F_SEL2，并当探针测试完成时通过将包含在第二熔丝组件241A_1中的熔丝(未示出)切断来将第二晶片老化逻辑单元241A_5禁止。参见图16，用于以此方式确定是否将第二晶片老化逻辑单元241A_5使能或禁止的第二传送单元241A_3包括对第二晶片老化测试信息TM2或第二芯片层叠信息CSI12与第二熔丝信息F_OUT2执行“与非”运算的第二与非门NAND2，以及用于将第二与非门NAND2的输出信号反相并输出第二传送信号F_SEL2的第二反相器INV2。
图17是图14所示的第二内部电路241B的框图。
参见图17，第二内部电路241B被配置为响应于第二芯片层叠信息CSI12来输出反映了与第二校正值相对应的第二延迟值的第二数据选通信号DQS12，以便将AC参数tDQSCK校正或调整第二校正值。第二内部电路241B包括第二缓冲单元241B_1、第二延迟锁定环241B_3和第二数据选通信号发生单元241B_5。由于第二延迟锁定环241B_3响应于第二使能信号TM_DIS2而在晶片级被禁止并在封装级被使能，因此为了便于解释，将基于封装级的操作来描述第二内部电路241B的组成元件。
第二缓冲单元241B_1被配置为接收第二芯片层叠信息CSI12并输出第二内部芯片层叠信息IN_CSI12。当输入具有逻辑高电平的第二芯片层叠信息CSI12时，第二缓冲单元241B_1可以输出具有逻辑高电平的第二内部芯片层叠信息IN_CSI12。
第二延迟锁定环241B_3被配置为响应于第二内部芯片层叠信息IN_CSI12来控制其中所包括的第二复制延迟器(未示出)的延迟值，将外部时钟信号EX_CLK延迟受控的延迟值，并输出第二延迟时钟信号DLL_CLK12。由于第二延迟锁定环241B_3具有与上述的第一延迟锁定环221B_3(见图12)相同的配置，此处将省略其详细描述。作为参考，当第二延迟锁定环241B_3所包括的第二复制延迟器被设置为具有从内部延迟成分建模所得的延迟值作为默认值时，响应于第二内部芯片层叠信息IN_CSI12而将第二延迟值额外地包括在所设置的延迟值中。
第二数据选通信号发生单元241B_5被配置为响应于第二延迟时钟信号DLL_CLK12而产生第二数据选通信号DQS12。因此，第二数据选通信号DQS12和第二延迟时钟信号DLL_CLK12具有相同的相位。
下面将描述如上述配置的根据本发明第二实施例的半导体存储器件(DDP)的操作。
首先描述晶片级的操作。
首先，在晶片级对第一和第二半导体芯片220和240执行晶片老化测试。由于经由相同的过程对第一和第二半导体芯片220和240执行晶片老化测试，因此为了便于解释，将代表性地描述对第一半导体芯片220的晶片老化测试。
第一晶片老化测试焊盘220B与指定给探针测试装置的通道相连接，且经由来自于探针测试装置的指定通道而被施加第一晶片老化测试信息TM1。然后，第一传送单元221A_3响应于第一熔丝信息F_OUT1和第一晶片老化测试信息TM1来输出具有逻辑高电平的第一传送信号F_SEL1，以将第一晶片老化逻辑单元221A_5使能。然后，第一晶片老化逻辑单元221A_5产生用于对第一半导体芯片220所包括的存储体BANK0至BANK3执行晶片老化测试的第一晶片老化测试控制信号WBI_CTRL1。第一内部电路221B响应于第一使能信号TM_DIS1被禁止。
之后，如果当晶片老化测试完成时第一熔丝组件221A_1所包括的熔丝响应于具有逻辑低电平的第一熔丝信息F_OUT1而被切断，则第一传送单元221A_3输出具有逻辑低电平的第一传送信号F_SEL1以将第一晶片老化逻辑单元221A_5禁止，而无论任何其它输入信号如何。因此，第一晶片老化逻辑单元221A_5被禁止。
接下来描述封装级的操作。
在封装级的情况下，在本发明的第二实施例中，以与第一实施例相同的方式，将示例基于第一半导体芯片220的AC参数tDQSCK来校正第二半导体芯片240的AC参数tDQSCK的情况。也就是说，第二校正值具有预定值，而第一校正值为“0”。换言之，由于具有不同长度的第一和第二键合引线W21和W22具有不同的延迟成分，因此执行用于补偿第二键合引线W22的延迟成分的一系列操作以使得具有相对较长长度的第二键合引线W22的延迟成分能对应于具有较短长度的第一键合引线W21的延迟成分。
首先，由于第一半导体芯片220的第一晶片老化测试焊盘220B不与设置在封装衬底210上的任何内部连接端子相连接，因此第一晶片老化测试焊盘220B处于浮置状态。据此，经由第一晶片老化测试焊盘220B提供的第一芯片层叠信息CSI11具有高阻抗(Hi-Z)值，且被提供了第一芯片层叠信息CSI11的第一内部电路221B将仅反映了建模的延迟值的第一数据选通信号输出至第一信号焊盘220A。
详细描述第一内部电路221的操作，第一缓冲单元221B_1响应于具有高阻抗(Hi-Z)值的第一芯片层叠信息CSI11来输出具有逻辑低电平的第一内部芯片层叠信息IN_CSI1。第一延迟锁定环221B_3响应于具有逻辑低电平的第一内部芯片层叠信息IN_CSI1而将第一复制延迟器的延迟值保持为具有预设的默认值，将外部时钟信号EX_CLK延迟所保持的延迟值，并输出第一延迟时钟信号DLL_CLK11。第一数据选通信号发生单元221B_5响应于第一延迟时钟信号DLL_CLK11而产生与第一延迟时钟信号DLL_CLK11具有相同相位的第一数据选通信号DQS11，并且将第一数据选通信号DQS11输出至第一信号焊盘220A。
施加给第一信号焊盘220A的第一数据选通信号DQS11经由第一键合引线W21被传送至第一内部连接端子212，且最终经由封装衬底210被传送至外部控制器。
由于第二半导体芯片240的第二晶片老化测试焊盘240B与设置在封装衬底210上的第二内部连接端子214相连接，因此它被提供了电源电压VDD。据此，经由第二晶片老化测试焊盘240B提供的第二芯片层叠信息CSI12具有逻辑高电平，而被提供了逻辑高电平的第二内部电路241将反映了第二延迟值以及建模的延迟值的第二数据选通信号DQS2输出至第二信号焊盘240A。
详细描述第二内部电路241的操作，第二缓冲单元241B_1响应于具有逻辑高电平的第二芯片层叠信息CSI12来输出具有逻辑高电平的第二内部芯片层叠信息IN_CSI2。第二延迟锁定环241B_3响应于具有逻辑高电平的第二内部芯片层叠信息IN_CSI2而将第二复制延迟器的延迟值控制为具有预设的默认值与第二延迟值的和值，将外部时钟信号EX_CLK延迟所控的延迟值，并输出第二延迟时钟信号DLL_CLK12。第二数据选通信号发生单元241B_5响应于第二延迟时钟信号DLL_CLK12而产生与第二延迟时钟信号DLL_CLK12具有相同相位的第二数据选通信号DQS12，并且将第二数据选通信号DQS12输出至第二信号焊盘240A。
施加给第二信号焊盘240A的第二数据选通信号DQS12经由第二键合引线W22被传送至第一内部连接端子212，且最终经由封装衬底210被传送至外部控制器。
以这些方式传送至外部控制器的第一和第二数据选通信号DQS11和DQS12具有这样的相位：其中，指示相对于外部时钟信号EX_CLK的歪斜的参数tDQSCK变得相同。其原因在于，如上所述，由于经由具有相对较短长度的第一键合引线W21传送的第一数据选通信号DQS11是从仅反映了预设延迟值的第一延迟时钟信号DLL_CLK11得出的信号，而经由具有相对较长长度的第二键合引线W22传送的第二数据选通信号DQS12使从反映了预设延迟值以及第二延迟值的第二延迟时钟信号DLL_CLK12得出的信号，因此第二数据选通信号DQS12具有补偿了第二键合引线W22的延迟成分的相位。
根据本发明第二实施例，其优点在于，相比于第一实施例能够减少面积。此外，即使当键合引线的长度根据半导体芯片的层叠顺序改变时，也可以灵活地校正AC参数tDQSCK。因此，可以将AC参数tDQSCK控制在规格书定义的范围之内。
从上述描述明显得知的是，可以根据增加了标志焊盘的实施例和使用已经设置的焊盘的实施例来实现以下效果。
首先，在增加了标志焊盘的情况下，因为在没有额外过程的情况下灵活地校正多个层叠的半导体芯片的AC参数(tDQSCK)，所以可以防止错误操作。例如，由于在半导体存储器件的读取操作中防止了错误操作，因此可以提高操作可靠性和稳定性。另外，因为可以经由相同的掩模图案化工艺来制造多个层叠的半导体芯片，因此可以降低制造成本和缩短制造时间。
其次，在使用用于其他用途——例如测试操作——的焊盘的情况下，由于没有额外地设置焊盘，因此相比于增加了标志焊盘的情况，可以减小半导体芯片的面积。此外，因为可以将相应实施例应用于具有难以增加焊盘的布局结构的半导体芯片，因此可以实现良好的应用性。
虽然已经以具体实施例描述了本发明，但是对于本领域技术人员来说明显的是，在不脱离所附权利要求书所限定的本发明的主旨和范围的情况下，可以进行各种变化和修改。
例如，虽然在本发明的实施例中示例性地描述了层叠式封装两个半导体芯片的半导体存储器件(DDP)，但是本发明可以应用于层叠式封装至少三个半导体芯片的半导体存储器件(DDP)。在这种情况下，可以使用至少两个标志焊盘，且经由至少两个标志焊盘提供的芯片层叠信息可以通过针对各个半导体芯片译码而被应用。
此外，虽然在本发明的实施例中示例性地描述了指示外部时钟信号与数据选通信号之间的偏差的参数(tDQSCK)，但是也可以校正诸如数据建立时间(tDS)和数据保持时间(tDH)的AC参数。
再者，尽管在本发明的实施例中示例性地描述了基于首先被层叠在封装衬底上的第一半导体芯片来校正其次被层叠的第二半导体芯片的AC参数，但是也可以基于其次被层叠在封装衬底上的第二半导体芯片来校正首先被层叠的第一半导体芯片的AC参数。

Claims (33)

1.一种半导体器件，包括：
至少一个标志焊盘，所述至少一个标志焊盘被配置为提供关于半导体芯片的层叠顺序的芯片层叠信息；以及
内部电路，所述内部电路被配置为响应于从所述标志焊盘提供的所述芯片层叠信息中的至少一个来调整所述半导体器件的参数。
2.如权利要求1所述的半导体器件，其中，所述内部电路包括：
延迟锁定环，所述延迟锁定环被配置为将外部时钟信号延迟响应于所述芯片层叠信息而受控的延迟时间，并产生延迟时钟信号；以及
数据选通信号发生单元，所述数据选通信号发生单元被配置为响应于所述延迟时钟信号来产生数据选通信号。
3.如权利要求2所述的半导体器件，其中，所述内部电路还包括：
至少一个输入缓冲单元，所述至少一个输入缓冲单元被配置为将所述芯片层叠信息转换为设定的电平，并将所得的信息输出至所述延迟锁定环。
4.如权利要求2所述的半导体器件，其中，所述延迟锁定环包括具有响应于所述芯片层叠信息而受控的延迟值的复制延迟器。
5.如权利要求2所述的半导体器件，其中，所述参数指示所述外部时钟信号与所述数据选通信号之间的歪斜。
6.一种半导体器件，包括：
封装衬底，所述封装衬底具有设置在所述封装衬底的第一表面上的多个外部连接端子，以及设置在所述封装衬底的第二表面上并与所述外部连接端子中的相应一个电连接的多个内部连接端子；
第一半导体芯片，所述第一半导体芯片层叠在所述封装衬底的所述第二表面之上，且具有用于提供第一信息的第一标志焊盘、以及用于响应于从所述第一标志焊盘提供的所述第一信息而将所述半导体器件的参数调整第一校正值的第一内部电路；以及
第二半导体芯片，所述第二半导体芯片被层叠在所述第一半导体芯片之上，且具有用于提供第二信息的第二标志焊盘、以及用于响应于从所述第二标志焊盘提供的所述第二信息而将所述参数调整第二校正值的第二内部电路。
7.如权利要求6所述的半导体器件，还包括：
第一键合引线，所述第一键合引线被配置为将所述多个内部连接端子之中的用于提供电源电压的内部连接端子与所述第一标志焊盘相连接。
8.如权利要求7所述的半导体器件，其中，所述第二标志焊盘具有浮置电压状态。
9.如权利要求7所述的半导体器件，其中，
所述第一内部电路包括：
第一延迟锁定环，所述第一延迟锁定环被配置为响应于所述第一信息而将外部时钟信号延迟第一延迟时间并产生第一延迟时钟信号；和
第一数据选通信号发生单元，所述第一数据选通信号发生单元被配置为响应于所述第一延迟时间信号来产生第一数据选通信号，以及
所述第二内部电路包括：
第二延迟锁定环，所述第二延迟锁定环被配置为响应于所述第二信息而将所述外部时钟信号延迟第二延迟时间并产生第二延迟时钟信号；和
第二数据选通信号发生单元，所述第二数据选通信号发生单元被配置为响应于所述第二延迟时间信号来产生第二数据选通信号。
10.如权利要求9所述的半导体器件，其中，
所述第一内部电路还包括第一输入缓冲单元，所述第一输入缓冲单元被配置为将从所述第一标志焊盘提供的所述第一信息转换为第一内部信息，并将所述第一内部信息输出至所述第一延迟锁定环，以及
所述第二内部电路还包括第二输入缓冲单元，所述第二输入缓冲单元被配置为将从所述第二标志焊盘提供的所述第二信息转换为第二内部信息，并将所述第二内部信息输出至所述第二延迟锁定环。
11.如权利要求9所述的半导体器件，其中，
所述第一延迟锁定环响应于所述第一信息而利用所述第一校正值来控制所述第一延迟时间，以及
所述第二延迟锁定环响应于所述第二信息而将所述第二延迟时间保持为默认值。
12.如权利要求6所述的半导体器件，还包括：
第二键合引线，所述第二键合引线被配置为将所述多个内部连接端子之中的用于提供电源电压的内部连接端子与所述第二标志焊盘相连接。
13.如权利要求12所述的半导体器件，其中，
所述第一和第二内部电路分别包括第一和第二复制延迟器，以及
所述第一复制延迟器的延迟值响应于所述第一信息而被保持为默认值，所述第二复制延迟器的延迟值是响应于所述第二信息而利用所述第二校正值来控制的。
14.如权利要求6所述的半导体器件，其中，
所述第一半导体芯片还包括：
第一信号焊盘，所述第一信号焊盘被配置为输出所述第一内部电路的输出信号；
其中，所述第二半导体芯片还包括被配置为输出所述第二内部电路的输出信号的第二信号焊盘；以及
所述半导体器件还包括被配置为将所述多个内部连接端子之中的用于输出的内部连接端子与所述第一信号焊盘相连接的第三键合引线、以及被配置为将所述用于输出的内部连接端子与所述第二信号焊盘相连接的第四键合引线。
15.一种半导体器件，包括：
至少一个第一焊盘，所述至少一个第一焊盘被配置为在所述半导体器件的晶片级提供晶片测试信息，而在所述半导体器件的封装级提供关于半导体芯片的层叠顺序的芯片层叠信息；
至少一个测试电路，所述至少一个测试电路被配置为在所述晶片级响应于从所述第一焊盘提供的所述晶片测试信息来执行测试操作；以及
内部电路，所述内部电路被配置为在所述封装级响应于从所述第一焊盘提供的所述芯片层叠信息来调整所述半导体器件的参数。
16.如权利要求15所述的半导体器件，其中，所述内部电路包括：
延迟锁定环，所述延迟锁定环被配置为将外部时钟信号延迟响应于所述芯片层叠信息而受控的延迟时间，并产生延迟时钟信号；以及
数据选通信号发生单元，所述数据选通信号发生单元被配置为响应于所述延迟时钟信号而产生数据选通信号。
17.如权利要求16所述的半导体器件，其中，所述延迟锁定环在所述晶片级被禁止而在所述封装级被使能。
18.如权利要求16所述的半导体器件，其中，所述内部电路还包括：
至少一个输入缓冲单元，所述至少一个输入缓冲单元被配置为将所述芯片层叠信息转换为设定的电平，并将所得的信息输出至所述延迟锁定环。
19.如权利要求16所述的半导体器件，其中，所述延迟锁定环包括具有响应于所述芯片层叠信息而受控的延迟值的复制延迟器。
20.如权利要求16所述的半导体器件，其中，所述参数指示所述外部时钟信号与所述数据选通信号之间的歪斜。
21.如权利要求15所述的半导体器件，其中，所述第一焊盘包括晶片老化焊盘。
22.如权利要求21所述的半导体器件，其中，所述测试电路在所述晶片级被使能而在所述封装级被禁止。
23.如权利要求21所述的半导体器件，其中，所述测试电路执行晶片老化测试。
24.如权利要求15所述的半导体器件，其中，所述测试电路包括：
熔丝组件；
传送单元，所述传送单元被配置为响应于所述熔丝组件的输出信号而选择性地传送从所述第一焊盘提供的所述晶片测试信息；以及
晶片老化逻辑单元，所述晶片老化逻辑单元被配置为响应于所述传送单元的所述输出信号来产生晶片老化测试控制信号。
25.一种半导体器件，包括：
封装衬底，所述封装衬底具有设置在所述封装衬底的第一表面上的多个外部连接端子、以及设置在所述封装衬底的第二表面上并与所述外部连接端子中的相应一个电连接的多个内部连接端子；
第一半导体芯片，所述第一半导体芯片层叠在所述封装衬底的所述第二表面之上，且具有用于在所述半导体器件的晶片级提供第一晶片测试信息并在所述半导体器件的封装级提供关于所述第一半导体芯片的层叠顺序的第一芯片层叠信息的第一焊盘、用于在所述晶片级响应于从所述第一焊盘提供的所述第一晶片测试信息来执行测试操作的第一测试电路、以及用于在所述封装级响应于从所述第一焊盘提供的所述第一芯片层叠信息而将所述半导体器件的参数调整第一校正值的第一内部电路；以及
第二半导体芯片，所述第二半导体层叠在所述第一半导体芯片之上，且具有用于在所述晶片级提供第二晶片测试信息并在所述封装级提供关于所述第二半导体芯片的层叠顺序的第二芯片层叠信息的第二焊盘、用于在所述晶片级响应于从所述第二焊盘提供的所述第二晶片测试信息来执行测试操作的第二测试电路、以及用于在所述封装级响应于从所述第二焊盘提供的所述第二芯片层叠信息而将所述参数调整第二校正值的第二内部电路。
26.如权利要求25所述的半导体器件，还包括：
第一键合引线，所述第一键合引线被配置为将所述多个内部连接端子之中的用于在所述封装级提供电源电压的内部连接端子与所述第一焊盘相连接。
27.如权利要求26所述的半导体器件，其中，所述第二焊盘在所述封装级具有浮置电压状态。
28.如权利要求26所述的半导体器件，其中，
所述第一内部电路包括：
第一延迟锁定环，所述第一延迟锁定环被配置为响应于所述第一芯片层叠信息而将外部时钟信号延迟第一延迟时间，并产生第一延迟时钟信号；和
第一数据选通信号发生单元，所述第一数据选通信号发生单元被配置为响应于所述第一延迟时间信号来产生第一数据选通信号，以及
所述第二内部电路包括：
第二延迟锁定环，所述第二延迟锁定环被配置为响应于所述第二芯片层叠信息而将所述外部时钟信号延迟第二延迟时间，并产生第二延迟时钟信号；和
第二数据选通信号发生单元，所述第二数据选通信号发生单元被配置为响应于所述第二延迟时间信号来产生第二数据选通信号。
29.如权利要求28所述的半导体器件，其中，所述第一和第二延迟锁定环在所述晶片级被禁止而在所述封装级被使能。
30.如权利要求28所述的半导体器件，其中，
所述第一内部电路还包括第一输入缓冲单元，所述第一输入缓冲单元被配置为将从所述第一焊盘提供的所述第一芯片层叠信息转换为第一内部信息，并将所述内部信息输出至所述第一延迟锁定环，以及
所述第二内部电路还包括第二输入缓冲单元，所述第二输入缓冲单元被配置为将从所述第二焊盘提供的所述第二芯片层叠信息转换为第二内部信息，并将所述第二内部信息输出至所述第二延迟锁定环。
31.如权利要求28所述的半导体器件，其中，
所述第一延迟锁定环响应于所述第一芯片层叠信息并利用所述第一校正值来控制所述第一延迟时间，以及
所述第二延迟锁定环响应于所述第二芯片层叠信息而将所述第二延迟时间保持为默认值。
32.如权利要求25所述的半导体器件，还包括：
第二键合引线，所述第二键合引线被配置为将所述多个内部连接端子之中的用于在所述封装级提供电源电压的内部连接端子与所述第二焊盘相连接。
33.如权利要求32所述的半导体器件，其中，
所述第一和第二内部电路分别包括第一和第二复制延迟器，以及
所述第一复制延迟器的延迟值响应于所述第一信息而被保持为默认值，所述第二复制延迟器的延迟值是响应于所述第二信息而利用所述第二校正值来控制的。
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